【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。 （もっと読む）

【課題】４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作するＳＲＡＭからなる半導体記憶装置を提供する。
【解決手段】第１及び第２のインバータ２，４と第１及び第２の転送用ＭＯＳＦＥＴ３，５とを含むメモリセル１からなるＳＲＡＭにおいて、第１及び第２のインバータ２，４はスピン注入型のＭＴＪ素子６，８と駆動用ＭＯＳＦＥＴ７，９とからなり、これらのインバータ２，４からフリップフロップ回路が構成され、第１及び第２のインバータ２，４の出力端子は、それぞれ第１及び第２の転送用ＭＯＳＦＥＴ３，５を介してビットライン及びビットラインバーに接続され、第１及び第２の転送用ＭＯＳＦＥＴ３，５のゲートは、同一のワードラインに接続される。従来のＳＲＡＭに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】書き込み時に固定層が安定化された、垂直磁化型トンネル磁気抵抗効果素子を用いたスピントルク磁化反転応用の磁気メモリを提供する。
【解決手段】膜面に垂直な方向の磁化を有する自由層６２と、膜面に垂直な一方向に磁化が固定された固定層６４と、固定層と自由層の間に形成された非磁性障壁層６３を有する磁気抵抗効果素子において、互いに隣接したメモリセルの固定層を一列方向に接続する。 （もっと読む）

【課題】本発明の技術的な課題は、共通ソースラインを含む磁気メモリ装置に対してビットラインへ記録電流を供給することができるライトドライバー回路を提供すること、集積度が向上された磁気メモリ装置を提供すること、及び、共通ソースラインを有する磁気メモリ装置のレイアウト構造を提供することにある。
【解決手段】ビットラインとソースラインとの間に接続され、前記ビットライン方向に隣接する一対の磁気メモリセルが前記ソースラインを共有する複数の磁気メモリセルよりなるメモリセルアレイを有する磁気メモリ装置のためのライトドライバー回路であり、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備える磁気メモリ装置を提供する。 （もっと読む）

【課題】マルチビット磁気ランダムアクセスメモリセルの不揮発性メモリセルのための装置およびプログラム方法を提供する。
【解決手段】第１の磁気トンネル接合（ＭＴＪ）１９２は、磁気フィルタ２０８を有する第２のＭＴＪ１９２に隣接する。第２のＭＴＪ１９２がプログラムされることを防ぐために第１の磁束２１２を磁気フィルタ２０８が吸収しつつ、第１の磁束２１２を用いて第１のＭＴＪ１９２が第１の論理状態にプログラムされる。 （もっと読む）

【課題】正常な書込動作が実現できるセグメント書込み手法を用いた半導体装置を提供する。
【解決手段】第１および第２ＤＬドライバ１２ａ，１２ｂは、それぞれ選択された１つのブロックのディジット線に磁化電流を流す。ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。セグメントデコーダ１４は、外部から１個のセグメントのアドレスが入力されたときに、アドレスに対応する１個のセグメントを選択し、選択したセグメント第１ＤＬドライバ１２ａへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、アドレスに対応する２個以上のセグメントを選択し、選択した２個のセグメントをそれぞれ第１ＤＬドライバ１２ａと第２ＤＬドライバ１２ｂへ接続する。 （もっと読む）

【課題】製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供する。
【解決手段】ダミーメモリセルＤＣＰは、２個のセルユニットＣＵ０およびＣＵ１を含む。各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリにおいて、高速動作時の低電流書き換え動作を実現し、メモリセル毎のばらつきを抑え、読み出しディスターブを抑える。
【解決手段】 書き換え前に弱いパルスを与えてスピンの状態を不安定にし、書き換え電流を低減する。書き換え電流がパルス幅により非線形に大きくなる領域で読み出しを行い
、ディスターブを抑える。更に、ビット線電荷で注入スピン量を一定とした駆動方法によりばらつきを抑える。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 （もっと読む）

【課題】垂直磁化材料を適用し、ＴＭＲ比の高い磁気抵抗効果素子を提供する。
【解決手段】ＣｏＦｅＢ層４１／ＭｇＯバリア層１０／ＣｏＦｅＢ層４２の外側に融点が１６００℃以上の単体金属、もしくはその金属を含んだ合金からなる中間層３１，３２を挿入する。中間層３１，３２の挿入により、アニール時におけるＣｏＦｅＢ層の結晶化をＭｇＯ（００１）結晶側から進行させ、ＣｏＦｅＢ層をｂｃｃ（００１）で結晶配向させる。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリセルの読み出しディスターブを防ぎ、大電流で高速に読み出す。
【解決手段】 複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、選択されたメモリセルから情報を読み出す読み出し回路ＳＡ，ＬＡと、読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて、選択されたメモリセルに書き換えを行う書き換え回路ＷＤ１，ＷＤ２とを有し、読み出し回路ＳＡ，ＬＡが選択されたメモリセルから情報を読み出す期間は、書き換え回路ＷＤ１，ＷＤ２が読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて選択されたメモリセルに情報を書き込む期間より短い。 （もっと読む）

【課題】リードワード線およびライトワード線のドライブ回路を分割配置してレイアウト面線を減少させる。
【解決手段】
磁性体メモリセルＭＣは、メモリアレイに行列状に配置される。リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｎは、磁性体メモリセルの行に対応して配置される。ライトワード線ＷＷＬ１〜ＷＷＬｍおよびリードビット線ＲＢＬ１〜ＲＢＬｍは、磁性体メモリセルの列に対応して配置される。この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 （もっと読む）

磁気メモリを提供する方法およびシステムについて記載する。本方法およびシステムは、メモリアレイタイル(MAT)、中間回路要素、グローバルビット線、グローバルワード線、およびグローバル回路要素を提供することを含む。各MATは、磁気記憶セル、ビット線、およびワード線を含む。磁気記憶セルはそれぞれ、少なくとも1つの磁気素子および少なくとも1つの選択デバイスを含む。磁気素子は、磁気素子を通して駆動される書込み電流を使ってプログラム可能である。ビット線およびワード線は、磁気記憶セルに対応する。中間回路要素は、MAT内の読取りおよび書込み動作を制御する。各グローバルビット線は、複数のMATの第1の部分に対応する。各グローバルワード線は、MATの第2の部分に対応する。グローバル回路要素は、読取りおよび書込み動作のために、グローバルビット線の一部およびグローバルワード線の一部を選択し駆動する。
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【課題】磁気トンネル接合部（ＭＴＪ）を有するメモリセルを用いてデータ記憶を行なう薄膜磁性体記憶装置において、データ読出動作を高速化する。
【解決手段】ＭＴＪメモリセルに対しては、データ書込およびデータ読出にそれぞれ用いられるライトワード線ＷＷＬおよびリードワード線ＲＷＬが独立して設けられる。メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。各リードワード線ＲＷＬの活性化は、行選択結果に応じてライトワード線ＷＷＬと階層的に制御される。ワード線電流制御回路４０は、データ書込時およびデータ読出時のそれぞれに対応して、ライトワード線ＷＷＬにおける電流経路を形成および遮断する。 （もっと読む）

【課題】ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図る。
【解決手段】ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。データ読出時において、ライトワード線ＷＷＬの電圧は接地電圧Ｖｓｓに設定されて、データ読出のための電流経路が形成される。さらに、ライトワード線ＷＷＬは、ビット線ＢＬよりも上層側に形成される。 （もっと読む）

【課題】不良が発生した記憶素子から情報を読み出す場合に、書き込まれるべき情報を正しく読み出すこと。
【解決手段】ＳｐＲＡＭ１は、１ビットの情報を記憶する記憶素子２と、記憶素子２に書き込まれた情報を読み出すセンスアンプ１０を備える。センスアンプ１０は、所定の単位数の記憶素子２を有する記憶ブロックの内、特定の１個の記憶素子２を反転フラッグ素子として定める。そして、センスアンプ１０は、反転フラッグ素子に書き込まれた１ビットの情報が、“０”又は“１”の内、いずれかを示す第１の値である場合に、他の記憶素子２に書き込まれた所定の単位数−１ビットの情報をビット反転して読み出す。一方、反転フラッグ素子に書き込まれた１ビットの情報が、第１の値とは異なる第２の値である場合に、他の記憶素子２に書き込まれた所定の単位数−１ビットの情報をそのまま読み出す。 （もっと読む）