【課題】環境負荷が小さく、歪量が大きい液体噴射ヘッド、液体噴射装置及び圧電素子を提供する。
【解決手段】圧電体層７０と圧電体層７０に設けられた電極６０，８０とを具備する圧電素子３００を備え、圧電体層７０は、ビスマス、鉄、バリウム及びチタンを含みペロブスカイト構造を有する複合酸化物からなり、圧電体層７０に駆動電圧Ｖ_ａを印加したときの変位量をＺ_ｍａｘ、その後印加電圧を０Ｖにしたときの変位量をＺ_０としたとき、（Ｚ_ｍａｘ−Ｚ_０）／Ｖ_ａが７０ｐｍ／Ｖ以上且つ比誘電率が７００以下である。 （もっと読む）

【課題】従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能な機能性デバイスの製造方法を提供する。
【解決手段】熱処理することにより機能性固体材料となる機能性液体材料を準備する第１工程と、基材上に機能性液体材料を塗布することにより、機能性固体材料の前駆体組成物層を形成する第２工程と、前駆体組成物層を８０℃〜２００℃の範囲内にある第１温度に加熱することにより、前駆体組成物層の流動性を予め低くしておく第３工程と、前駆体組成物層を８０℃〜３００℃の範囲内にある第２温度に加熱した状態で前駆体組成物層に対して型押し加工を施すことにより、前駆体組成物層に型押し構造を形成する第４工程と、前駆体組成物層を第２温度よりも高い第３温度で熱処理することにより、前駆体組成物層から機能性固体材料層を形成する第５工程とをこの順序で含む機能性デバイスの製造方法。 （もっと読む）

【課題】半導体記憶装置のスイッチング耐久性の向上を図る。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。 （もっと読む）

【課題】強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめとして、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題が解決された強誘電体ゲート薄膜トランジスターを提供する。
【解決手段】強誘電体ゲート薄膜トランジスター２０は、チャネル層２８と、チャネル層２８の導通状態を制御するゲート電極層２２と、チャネル層２８とゲート電極層２２との間に配置された強誘電体層からなるゲート絶縁層２５とを備え、ゲート絶縁層（強誘電体層）２５は、ＰＺＴ層２３と、ＢＬＴ層２４（Ｐｂ拡散防止層）とが積層された構造を有し、チャネル層２８（酸化物導電体層）は、ゲート絶縁層（強誘電体層）２５におけるＢＬＴ層（Ｐｂ拡散防止層）２４側の面に配置されている。 （もっと読む）

【課題】機能性デバイスの高性能化、又はそのような機能性デバイスの製造プロセスの簡素化と省エネルギー化を提供する。
【解決手段】機能性デバイスの製造方法は、型押し工程と、機能性固体材料層形成工程を含む。型押し工程では、機能性固体材料前駆体溶液を出発材とする機能性固体材料前駆体層に対して型押し構造を形成する型を押圧している間の少なくとも一部の時間においてその機能性固体材料前駆体層に対して熱を供給する熱源の第１温度がその機能性固体材料前駆体層の第２温度よりも高くなるように、その機能性固体材料前駆体層に対して型押し加工を施す。また、機能性固体材料層形成工程では、型押し工程の後、酸素含有雰囲気中において、機能性固体材料前駆体層を前述の第１温度よりも高い第３温度で熱処理することにより、機能性固体材料前駆体層から機能性固体材料層を形成する。 （もっと読む）

【課題】メモリデバイス中の酸素拡散バリアとしてＲｕおよび／またはＲｕＯ２を選択的に形成する方法と、そのようなＲｕ系拡散バリアを有するメモリデバイスを提供する。
【解決手段】ＭＩＭキャパシタ構造を形成する方法は、導電性の下部電極プラグ３３を露出させるリセスを備えたベース構造を得る工程と、ベース構造材料に比較した下部電極プラグ上へのＲｕ成長の培養時間の違いに基づいて、下部電極プラグ上にＲｕ５０を選択成長させる工程と、選択成長したＲｕ５０を酸化する工程と、酸化したＲｕ５０の上にＲｕ含有下部電極６０を堆積する工程と、Ｒｕ含有下部電極６０の上に誘電体層７０を形成する工程と、誘電体層７０の上に導電性の上部電極７１を形成する工程とを含む。 （もっと読む）

【課題】放射線耐性能力をさらに向上することができる半導体装置を提供する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。 （もっと読む）

【課題】素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。 （もっと読む）

【課題】可変抵抗材料を用いて形成されるランダムアクセスメモリ装置を提供する。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。 （もっと読む）

【課題】エッチング残渣が少なく信頼性が良好であり、かつリーク電流を抑制することができる強誘電体素子を提供する。
【解決手段】シリコン基板１０の上に順に、振動板１１、下部電極２０、強誘電体層３０、上部電極４０を形成し、強誘電体層３０の側面の傾斜角はθ２＝３０°、上部電極４０の側面の傾斜角はθ１＝３０°としている。これにより、エッチングガスやプラズマ粒子の衝突角度が平面に近づき、傾斜面でのエッチング残渣の除去率が向上する。 （もっと読む）

【課題】流動体を付着させて熱処理を行う工程を繰り返し行うことにより微細パターンの膜を所望の膜厚で精密に作製可能とするパターン形成用基板と、パターン形成用基板を用いた圧電アクチュエータの製造方法を提供する。
【解決手段】所定の流動体を特定領域に付着させて熱処理を行うことによりパターン化された膜を形成するためのパターン形成用基板１０で、特定領域を親和性とし、それ以外の領域を非親和性とする表面改質をおこなう。パターン形成用基板１０の表面改質処理対象となる金属膜はＰｔ膜５３を積層し、基体として、Ｔｉ，Ｔａ，Ｚｒ，Ｖ，Ｎｂ，Ｍｏ，Ｗから選ばれる少なくとも１つの金属元素、酸素元素および炭素元素から構成されるＭＯＣ膜５２を用いる。 （もっと読む）

【課題】特殊な環境が不要で短時間且つ低コストでニッケル酸ランタン膜形成用組成物を製造することができるニッケル酸ランタン膜形成用組成物の製造方法、ニッケル酸ランタン膜の製造方法、及び圧電素子の製造方法を提供する。
【解決手段】少なくとも酢酸ランタン、酢酸ニッケル、酢酸、及び水を混合して混合溶液を得た後、混合溶液を加熱する。 （もっと読む）

【課題】クロスポイント型セル構造の配線構造を正確に形成する。
【解決手段】
第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層してなる第１積層構造を第１方向に延びるストライプ状にエッチングする。このとき、第１ストライプ部の側部から第２方向に突出する第１フック部を形成する。そして、第１積層構造の上層に第２積層構造を形成し、この第２積層構造を２方向に延びるストライプ状にエッチングする。このとき、第２ストライプ部の側部から第１方向に突出する第２フック部を形成する。上記を所定数繰り返す。そして、第１又は第２フックの側面に接するコンタクトプラグを形成する。第２フック部が形成されるべき領域では、第１積層構造を除去し、また、第１フック部が形成されるべき領域では、第２積層構造を除去する。 （もっと読む）

【課題】セキュリティを高めるための半導体装置を提供する。
【解決手段】第１トランジスタ４ａ、および第１トランジスタ４ａに接続される第１キャパシタ４ｂを有する第１メモリセル４を含む第１メモリセルアレイ２と、第１トランジスタ４ａよりもオフ電流が高い第２トランジスタ５ａ、および第２トランジスタ５ａに接続される第２キャパシタ５ｂを有する第２メモリセル５を含む第２メモリセルアレイ３と、を有する。 （もっと読む）

【課題】圧電体の構成金属の拡散による特性低下を回避するとともに、圧電体の形成時の膜のはがれを回避し、さらに、圧電体の結晶性および平坦性を向上させる圧電デバイスおよびその製造方法を提供する。
【解決手段】圧電デバイス１の基板１１上には、電極層２３を含む下地層１３を介して、圧電体１４が形成される。下地層１３は、第１の層２１と、第２の層２２とを含んでいる。第１の層２１は、金属酸化物または金属窒化物からなる。第２の層２２は、第１の層２１の金属酸化物の構成金属と同じ金属、または金属窒化物の構成金属と同じ金属からなる。 （もっと読む）

【課題】強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法を提供する。
【解決手段】基板１０の上に第１導電膜１１を形成する。第１導電膜１１の上に、表面に複数の凹部１５が形成された第１強誘電体膜１２を形成する。第１強誘電体膜１２の表面の凹部１５を埋め込むように、第１強誘電体膜１２の上に、原子層堆積法により第２強誘電体膜１３を形成する。第２強誘電体膜１３の上に、第２導電膜１７を形成する。 （もっと読む）

【課題】電圧制御されたプログラム可能な抵抗層を有する抵抗メモリ素子とプログラミング方法を提供する。
【解決手段】参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子１２と、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子１４と、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６を含む抵抗メモリ素子１０において、上部電極投影と下部電極投影との間にオーバーラップ領域Ｌ３があり、オーバーラップ領域Ｌ３は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域Ｌ３の面積は、参照面上の、上部電極素子１２と下部電極素子１４の全投影面積の１０％以下を構成する。 （もっと読む）

【課題】可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置され、第１配線と基板との間に位置する複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備える。第１のメモリセルの可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、第１の金属材料により形成され、且つ、第１記録層と接するように形成された第２記録層とを有する。第２記録層は第１記録層に比べ第１配線に近い側に設けられる。 （もっと読む）

【課題】分極特性を向上させる強誘電体素子とその製造方法を提供する。
【解決手段】強誘電体素子は、基板１と、この基板１上に形成された拡散防止層２と、拡散防止層２の上に形成された下部電極層３と、下部電極層３の上に形成された強誘電体膜４と、強誘電体膜４の上に形成された上部電極層５とから構成されている。強誘電体膜４の化学溶液法を用いた製造方法は、基板１の主面に下部電極層３を形成する下部電極形成工程と、この下部電極層３上に強誘電体４の前駆体膜を形成する前駆体形成工程と、前駆体膜を加熱して結晶化させることで強誘電体膜４を形成する結晶化工程と、強誘電体膜４を一定の温度まで冷却する冷却工程と、を少なくとも含み、結晶化工程において、前駆体膜に応力を印加した後に結晶化させる。 （もっと読む）