半導体記憶装置及びその製造方法
【課題】可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第1配線と、第1配線と交差するように配置され、第1配線と基板との間に位置する複数の第2配線と、第1配線と第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備える。第1のメモリセルの可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、第1の金属材料により形成され、且つ、第1記録層と接するように形成された第2記録層とを有する。第2記録層は第1記録層に比べ第1配線に近い側に設けられる。
【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第1配線と、第1配線と交差するように配置され、第1配線と基板との間に位置する複数の第2配線と、第1配線と第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備える。第1のメモリセルの可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、第1の金属材料により形成され、且つ、第1記録層と接するように形成された第2記録層とを有する。第2記録層は第1記録層に比べ第1配線に近い側に設けられる。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗値情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
【0003】
高密度メモリセルアレイを実現するためには、各ビットに1つのトランジスタを具備させ、ビットを選択するのにトランジスタを利用するということなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備し、ダイオード等の電流整流素子によりビットの選択を行うようにしたメモリセルアレイを作製し、ビット線及びワード線を交互に積層させていくことで、メモリセルアレイを三次元的に積層配列することが望ましい。このような三次元的に積層配列した高密度メモリセルアレイにおいては、互いに交差するビット線及びワード線につながる周辺回路に関して、ビット線とワード線で異なる機能を持たせるようにした方が、周辺回路の面積を小さくできるため、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、上記のように、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備するメモリセルアレイを三次元的に積層配列したメモリ装置においては、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が異なることが望ましい。
【0004】
一方、抵抗変化メモリでは、採用される抵抗変化膜の材料その他の要因によってデータ保持特性が不十分になるという問題がある。特に、良く制御されていない製造工程においては、抵抗変化膜の元素組成が、抵抗変化膜の表面に垂直な方向で異なってしまうことがある。このため、先述のように、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで異なるような、メモリセルアレイを三次元的に積層配列したメモリ装置においては、電流整流素子の電流整流方向がいずれの場合においてもデータ保持特性が十分になるように、抵抗変化膜の材料その他の要因を制御する必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第4469023号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第1配線と、第1配線と交差するように配置され、第1配線と基板との間に位置する複数の第2配線と、第1配線と第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備える。第1のメモリセルの可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、第1の金属材料により形成され、且つ、第1記録層と接するように形成された第2記録層とを有する。第2記録層は第1記録層に比べ第1配線に近い側に設けられる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1の実施の形態に係る半導体記憶装置のブロック図である。
【図2】メモリセルアレイ1の一部の斜視図である。
【図3】図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。
【図4】メモリセルアレイ1及びその周辺回路の回路図である。
【図5】比較例のメモリセルの構造を示す断面図である。
【図6】比較例のメモリセルのデータ保持特性を示すグラフである。
【図7】第1の実施の形態におけるメモリセルの構造を示す断面図である。
【図8】第1の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図9】別の構成例のメモリセルアレイ1の一部の斜視図である。
【図10】図9におけるII−II’線で切断して矢印方向に見た断面図である。
【図11A】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図11B】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図12】第2の実施の形態におけるメモリセルの構造を示す断面図である。
【図13】第2の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図14】第3の実施の形態におけるメモリセルの構造を示す断面図である。
【図15】第3の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図16】他の例のメモリセルの製造方法を示す工程図である。
【図17】第4の実施の形態におけるメモリセルの構造を示す断面図である。
【図18】第4の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図19】第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図20】第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図21】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図22】第5の実施の形態におけるメモリセルの構造を示す断面図である。
【図23】第5の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図24】第6の実施の形態におけるメモリセルの構造を示す断面図である。
【図25】第6の実施の形態におけるメモリセルの製造方法を示す工程図である。
【発明を実施するための形態】
【0009】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【0010】
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
【0011】
メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線BLの電圧を制御するカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線WLの電圧を制御するロウ制御回路3が電気的に接続されている。
【0012】
[メモリセルアレイ1]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が、半導体基板Sの表面に平行なY方向に配設され、これと交差するように複数本の第2の配線としてビット線BL0〜BL2が、半導体基板Sの表面に平行なX方向に配設される。ワード線WL0〜WL2とビット線BL0〜BL2との各交差部には、両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WN、WSi、NiSi、CoSi等を用いることができる。
【0013】
[メモリセルMC]
図3に示すように、メモリセルMCは、可変抵抗素子VRと、例えばダイオードDI等の電流整流素子とが半導体基板Sに垂直なZ方向に直列接続された回路である。可変抵抗素子VRとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子VR及びダイオードDIの上下には、バリアメタル及び接着層として機能する電極EL1、EL2、EL3が配置される。電極EL1上にはダイオードDIが配置され、ダイオードDI上には電極EL2が配置されている。電極EL2上には可変抵抗素子VRが配置され、可変抵抗素子VR上には電極EL3が配置されている。電極EL1、EL2、EL3の電極材料としては、例えば窒化チタン(TiN)を用いることができる。また、電極EL1、EL2、EL3の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばPt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、W、WN、TaSiN、TaSi2、TiSi、TiC、TaC、Nb−TiO2、NiSi、CoSi等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードDIと可変抵抗素子VRとの、Z方向積層の順番を変更した構造も本発明の実施の形態の範囲内とする。
【0014】
[電流整流素子]
メモリセルMCに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン(Poly−Si)で作製したダイオードDIが挙げられる。ダイオードDIの一例としては、不純物を含有するp型層及びn型層を備えるPN接合ダイオードが用いられる。また他にも、ダイオードDIとして、PN接合ダイオードのほかに、ショットキーダイオードや、p型層及びn型層の間に不純物を含有しないi層を挿入したPINダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルMCの抵抗変化膜に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子に用いられる材料として、シリコン以外に、シリコンゲルマニウム、ゲルマニウム等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
【0015】
メモリセルMCに対するデータの書き込みは、選択されたメモリセルMCの可変抵抗素子VRに所定の電圧を所定時間印加することにより行う。これにより、選択されたメモリセルMCの可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、所定の電圧を所定方向に所定時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【0016】
[メモリセルアレイ及びその周辺回路]
図4は、メモリセルアレイ1及びその周辺回路の回路図である。図4において、メモリセルMCは、可変抵抗素子VRとダイオードDIにより構成されている。ダイオードDIは、選択ビット線BLから選択ワード線WLに、選択されたメモリセルMCを通って電流が流れるように電流整流特性を有している。各ビット線BLの一端はカラム制御回路2の一部であるカラム系周辺回路2aに接続されている。また、各ワード線WLの一端はロウ制御回路3の一部であるロウ系周辺回路3aに接続されている。このカラム系周辺回路2a及びロウ系周辺回路3aにより、ビット線BL及びワード線WLに動作に必要な電圧が供給される。カラム系周辺回路2a及びロウ系周辺回路3aには、ビット線BL及びワード線WLの動作制御に必要な異なる機能をそれぞれ付加することが可能である。この場合、カラム系周辺回路2a及びロウ系周辺回路3aを全く同じ構成とする必要がなく、ビット線BL及びワード線WLの動作制御に用いる構成のみとすることができ、周辺回路の面積を可能な限り小さくすることができる。
【0017】
第1の実施の形態に係る可変抵抗素子VRの構成を説明する前に、まず比較例に係る可変抵抗素子VRの構成について説明する。図5は、比較例に係るメモリセルアレイの構造を示す断面図である。図5に示す比較例は、可変抵抗素子VRが1層の金属酸化物、例えば酸化ハフニウム(HfOx)からなる第1記録層RL1のみにより形成されている。なお、図5では電極ELの図示を省略しているが、電極ELは上記の説明と同様に形成されている。図5(1)は、メモリセルMCのZ方向上側にビット線BL、下側にワード線WLが形成されるメモリセルMCを示している。また、図5(2)は、メモリセルMCのZ方向上側にワード線WL、下側にビット線BLが形成されるメモリセルMCを示している。ここで、ダイオードDIは、リセット動作のときにビット線BLからワード線WLに向かって、可変抵抗素子VRを通して電流が流れる方向に電流整流特性を有している。つまり、図5(1)と図5(2)では、ダイオードDIの電流整流方向が異なる。
【0018】
第1記録層RL1は、ハフニウムを成膜した後に酸化を行うことで、酸化ハフニウムを形成しているため、Z方向下側(半導体基板Sに近い側)の領域で単位体積あたりの酸素量が少なく(酸素の組成濃度が低く)、上側(半導体基板Sに遠い側)の領域で単位体積あたりの酸素量が多く(酸素の組成濃度が高く)なるように形成されている。
【0019】
図6は、比較例に係るメモリセルMCに電圧を印加した際の電流特性を示すグラフである。図6(1)に示すグラフは、メモリセルMCのZ方向上側にビット線BL、下側にワード線WLが形成されるメモリセルMCに関し、また、図6(2)に示すグラフは、メモリセルMCのZ方向上側にワード線WL、下側にビット線BLが形成されるメモリセルMCに関するものである。図6に示すグラフの横軸は、メモリセルMCにデータを書き込んだ直後に読み出し電圧を印加してデータを読み出した際のメモリセルMCの電流値を示す。図6に示すグラフの縦軸は、データ書き込み動作を行ってから、メモリセルMCを200℃で5時間放置した後に、読み出し電圧を印加してデータを読み出した際のメモリセルMCの電流値を示す。図6に示すグラフ中の破線は、縦軸と横軸の値が等しくなる点を結んでいる。この破線上に測定データがプロットされる場合、200℃で5時間放置した後のメモリセルMCの読み出し電流と、データ書き込み直後のメモリセルMCの読み出し電流とが同じ値であることを意味する。また、図6中の例1−例6では、それぞれ、第1記録層RL1の厚さと電極EL3の製造条件が異なる。一般に、短時間でメモリセルMCの信頼性を評価するために、高温でメモリセルMCの劣化速度を加速して、メモリセルMCの信頼性を評価する手法が広く用いられている。ここでは、メモリセルMCの信頼性の一つであるデータ保持特性を、200℃という高温で劣化を加速した状況下で試験している。すなわち、データ保持特性が優れていれば、200℃での5時間放置前後で、メモリセルMCの読み出し電流値が変化しないことが期待される。
【0020】
図6(1)に示すように、Z方向下側にワード線WLが形成され、Z方向上側にビット線BLが形成されているメモリセルMCでは、200℃で5時間放置した後のメモリセルMCの読み出し電流値が、データ書き込み直後のメモリセルMCの読み出し電流値よりも小さくなっている。その電流値変化は、多くの場合1桁以上である。一方、図6(2)に示すように、Z方向下側にビット線BLが形成され、Z方向上側にワード線WLが形成されているメモリセルMCでは、200℃で5時間放置した後のメモリセルMCの読み出し電流値と、データ書き込み直後のメモリセルMCの読み出し電流値とが、ほぼ等しくなっている。すなわち、上述のように、Z方向下側(半導体基板Sに近い側)の領域で単位体積あたりの酸素量が少なく、上側(半導体基板Sに遠い側)の領域で単位体積あたりの酸素量が多くなるように形成された第1記録層RL1においては、Z方向下側にビット線BLが、Z方向上側にワード線WLが形成されることで、データ保持特性が向上する。比較例に係るメモリセルMCの第1記録層RL1の酸素量がZ方向下側で少なく、Z方向上側で多いこと、また、比較例に係るメモリセルMCのダイオードDIは、ビット線BLからワード線WLに第1記録層RL1を通して電流が流れる方向に電流整流特性を有しており、第1記録層RL1においては、ビット線BL側が陽極に、ワード線WL側が陰極となっていること、そして、陰極側の構造に依らず、Z方向上側が陰極の場合の方がZ方向下側が陰極の場合よりもデータ保持特性が向上していることを考慮すれば、データ保持特性の向上は、第1記録層RL1の陽極側の酸素量が少ないということにより引き起こされていると整理される。上記は、発明者等が独自に行った実験及び、独自の実験結果に対する考察から引き出された新しい知見である。
【0021】
[可変抵抗素子VR]
上記比較例に係る可変抵抗素子VRに関する新規実験結果、及び新規知見に基づき、第1の実施の形態に係るメモリセルMCは以下に示すような可変抵抗素子VRの構成を採用している。以下、図7を参照して、実施の形態に係るメモリセルMCの可変抵抗素子VRの構成を詳細に説明する。図7は、実施の形態に係るメモリセルMC及び可変抵抗素子VRの構造を示す断面図である。メモリセルMCは、前述したように、直列接続されたダイオードDIを例にした電流整流素子、可変抵抗素子VR、及び電極EL1〜EL3により構成されている。
【0022】
図7に示されるように、実施の形態に係る可変抵抗素子VRは、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属(酸化していない)からなる第2記録層RL2とを備える。第1記録層RL1と第2記録層RL2は、半導体基板Sに垂直なZ方向に積層されている。可変抵抗素子VRは、金属からなる第2記録層RL2のほうが、第1記録層RL1に比べビット線BLに近い側に形成されており、この第2記録層RL2が電極EL3を介してビット線BLと接続されている。上述のように、可変抵抗素子VRの上下にはそれぞれ電極EL2・EL3が設けられている。電極EL3は、さらに上層のビット線BLに接続され、電極EL2は、下層のダイオードDIを介してワード線WLに接続される。電極EL2、EL3を構成する材料として、例えば窒化チタン(TiN)を用いることができる。
【0023】
ここで、第1記録層RL1及び第2記録層RL2を構成する金属として、例えばハフニウム(Hf)を用いることができる。すなわち、第1記録層RL1は酸化ハフニウム(HfOx)からなり、第2記録層RL2はハフニウムにより形成することができる。また、第1記録層RL1及び第2記録層RL2を構成する他の金属として、例えばマンガン(Mn)、チタン(Ti)、ニオブ(Nb)、アルミニウム(Al)、ニッケル(Ni)、タングステン(W)等を用いることができる。この場合、第1記録層RL1・第2記録層RL2はそれぞれ二酸化マンガン(MnO2)・マンガン、酸化チタン(TiOx)・チタン、酸化ニオブ(NbOx)・ニオブ、アルミナ(Al2O3)・アルミニウム、酸化アルミニウム(AlOx)・アルミニウム、酸化ニッケル(NiO)・ニッケル、又は酸化タングステン(WO)・タングステンの組み合わせとなる。
【0024】
[可変抵抗素子VRの製造方法]
次に、図8を参照して可変抵抗素子VRの製造方法を説明する。図8は、実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2及び電極EL3を順次積層する。この際、第1記録層RL1、第2記録層RL2及び電極EL3は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。その後、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0025】
[効果]
上述の比較例に係る可変抵抗素子VRに関する新規実験結果及び、新規知見に基づき、図7に示す実施の形態におけるメモリセルMCは、Z方向上側に向かって、第1記録層RL1と同一の金属材料からなる第2記録層RL2とをこの順に備えている。また、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる方向として、且つ、ビット線BLをメモリセルMCのZ方向上側に、ワード線WLをメモリセルMCのZ方向下側に具備することにより、可変抵抗素子VRにおいて、陰極側に比べ、陽極側の酸素量が少なくなっている。よって、本実施の形態に係るメモリセルMCの構成によれば、メモリセルMCのデータ保持特性を向上することが可能である。
【0026】
[メモリセルアレイの他の例]
図9に示すように、上述したメモリセル構造をZ方向に複数積層した三次元構造とすることもできる。図10は、図9のII−II’断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0、MC1で共有され、ビット線BL1iがその上下のメモリセルMC1、MC2で共有され、ワード線WL1jがその上下のメモリセルMC2、MC3で共有されている。
【0027】
なお、メモリセルアレイ1は、幾つかのメモリセル群MATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、カラム制御回路2とロウ制御回路3の面積削減のために複数のビット線BLで共有することも可能である。
【0028】
図11A、図11Bは、図10に示す三次元構造のメモリセルアレイ1のセルアレイ層MA0、MA1の断面図である。ここで、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる。セット動作ではワード線WLからビット線BLに向かってメモリセルMCを通って電流が流れてもよいし(バイポーラ動作)、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れてもよい(ユニポーラ動作)。図11Aに示すように、第2記録層RL2を有するメモリセルMCは、Z方向上側にビット線BL、下側にワード線WLが形成される層(セルアレイ層MA1)においてのみ設けることができる。このとき、Z方向下側にビット線BL、上側にワード線WLが形成される層(セルアレイ層MA0)においては、例えば、金属を成膜した後に酸化することで金属酸化物を形成するという製造方法により、Z方向下側の酸素量が少なくなった第1記録層RL1のみを有するメモリセルMCを設けてもよい。また、図11Bに示すように、ビット線BL・ワード線WLとの上下関係に関らず、酸素量の少ない第2記録層RL2をビット線BL側に設けるようにメモリセルMCを形成しても良い。図11A、図11Bのどちらの構造においても、セルアレイ層MA0とセルアレイ層MA1の両方のメモリセルMC中の可変抵抗素子VRを陰極側に比べ、陽極側の酸素量を少なくすることができる。その結果、ビット線BL、ワード線WLのZ方向上下関係に依らず、どのセルアレイ層MAをメモリセルMCにおいても、データ保持特性を向上させることが可能である。
【0029】
[第2の実施の形態]
次に、本発明の第2の実施の形態を図12を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図12は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0030】
図12に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属からなる第2記録層RL2とを備える。本実施の形態の可変抵抗素子VRは、第2記録層RL2と電極EL3との間に還元剤層A1が形成されている点において、第1の実施の形態に係る可変抵抗素子VRと異なる。この還元剤層A1を構成する材料として、例えばチタン(Ti)、コバルト(Co)等の還元剤を用いることができる。この還元剤層A1は、第2記録層RL2中の余剰な酸素を除去するために設けられる。
【0031】
[可変抵抗素子VRの製造方法]
次に、図13を参照して可変抵抗素子VRの製造方法を説明する。図13は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2を順次積層する。この際、第1記録層RL1及び第2記録層RL2は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第2記録層RL2の上にチタン(Ti)、コバルト(Co)等からなる還元剤層A1と電極EL3とを、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0032】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第1記録層RL1と同一の金属材料からなる第2記録層RL2を備えている。本実施の形態のメモリセルMCは、金属からなる第2記録層RL2を設けることにより、可変抵抗素子全体としてみると可変抵抗素子VRのビット線BL側の酸素量が少なくなる。本実施の形態に係るメモリセルMCの構成によれば、酸素量の多い第1記録層RL1の上部が可変抵抗素子VRのビット線BL側に形成されることがなく、メモリセルMCのデータ保持特性が悪化することがない。また、還元剤層A1を設けることにより、製造工程中の大気暴露により第2記録層RL2に取り込まれる酸素を除去することができる。
【0033】
[第3の実施の形態]
次に、本発明の第3の実施の形態を図14を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図14は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0034】
図14に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属からなる第2記録層RL2とを備える。本実施の形態の可変抵抗素子VRは、第1記録層RL1及び第2記録層RL2の内部に還元剤のナノ構造体A2が形成されている点において、第1の実施の形態に係る可変抵抗素子VRと異なる。この還元剤のナノ構造体A2を構成する材料として、例えば酸化チタン(TiOx)、酸化コバルト(CoOx)等の還元剤を用いることができる。
【0035】
[可変抵抗素子VRの製造方法]
次に、図15を参照して可変抵抗素子VRの製造方法を説明する。図15は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2を順次積層する。この際、第1記録層RL1及び第2記録層RL2は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第2記録層RL2の上にチタン(Ti)、コバルト(Co)等からなる還元剤層Aと電極EL3とを連続して成膜する。次に、アニーリングを実行することにより、還元剤のナノ構造体A2を第1記録層RL1及び第2記録層RL2中に形成する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0036】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第1記録層RL1と同一の金属材料からなる第2記録層RL2を備えている。本実施の形態のメモリセルMCは、金属からなる第2記録層RL2を設けることにより、可変抵抗素子全体としてみると可変抵抗素子VRのビット線BL側の酸素量が少なくなる。本実施の形態に係るメモリセルMCの構成によれば、酸素量の多い第1記録層RL1の上部が可変抵抗素子VRのビット線BL側に形成されることがなく、メモリセルMCのデータ保持特性が悪化することがない。また、還元剤のナノ構造体A2を設けることにより、製造工程中の大気暴露により第2記録層RL2に取り込まれる酸素を除去することができる。そして、還元剤をナノ構造体A2とすることにより、還元剤による電圧降下を防ぐことができる。
【0037】
[他の製造方法の例]
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第1の実施の形態の製造方法は、電極EL2、第1記録層RL1、第2記録層RL2、及び電極EL3を順次積層する製造工程として説明した。しかし、第1の実施の形態に係る可変抵抗素子VRは、以下の製造方法により形成することもできる。
【0038】
図16は、可変抵抗素子VRの製造方法の他の例を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1となる金属膜を成膜する。その後、金属膜を酸化して金属酸化物からなる第1記録層RL1を形成する。
【0039】
次に、第1記録層RL1の上に、第2記録層RL2となる金属膜を成膜する。この金属膜に対し、不活性元素によるスパッタリングを行い、第2記録層RL2を形成する。不活性元素としては、例えばアルゴンが用いられる。その後、第2記録層RL2上に電極EL3を成膜する。この際、不活性元素によるスパッタリングと電極EL3の成膜は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して実行する。第2記録層RL2となる金属を成膜した後に、製造途中の本実施の形態の半導体記憶装置を、製造装置から取り出し、製造環境下の大気中に曝すと、大気中の酸素によって、第2記録層RL2となる金属は酸化される。しかし、スパッタリングにより、大気によって表面が酸化された第2記録層RL2となる金属表面を除去することで、酸化されていない金属表面が現れるため、酸素量の少ない第2記録層RL2の形成が可能となる。その後、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。このような製造方法によっても、第1の実施の形態に係る可変抵抗素子VRを製造することができる。
【0040】
[第4の実施の形態]
次に、本発明の第4の実施の形態を図17を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図17は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。本実施の形態は、可変抵抗素子VRを構成する2つの記録層にそれぞれ用いられる金属が異なる点において、上述の実施の形態と異なる。
【0041】
[可変抵抗素子VR]
図17は、実施の形態に係るメモリセルMC及び可変抵抗素子VRの構造を示す断面図である。メモリセルMCは、前述したように、直列接続されたダイオードDIを例にした電流整流素子、可変抵抗素子VR、及び電極EL1〜EL3により構成されている。
【0042】
図17に示されるように、本実施の形態に係る可変抵抗素子VRは、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属酸化物よりも仕事関数が小さい金属(第3記録層RL3に用いられた金属とは異なる金属でも良い。)からなる第4記録層RL4とを備える。第3記録層RL3と第4記録層RL4は、半導体基板Sに垂直なZ方向に積層されている。可変抵抗素子VRは、金属からなる第4記録層RL4のほうが、第3記録層RL3に比べビット線BLに近い側に形成されており、この第4記録層RL4が電極EL3を介してビット線BLと接続されている。上述のように、可変抵抗素子VRの上下にはそれぞれ電極EL2・EL3が設けられている。電極EL3は、さらに上層のビット線BLに接続され、電極EL2は、下層のダイオードDIを介してワード線WLに接続される。電極EL2、EL3を構成する材料として、例えば窒化チタン(TiN)を用いることができる。
【0043】
ここで、第3記録層RL3を構成する金属酸化物として、例えば酸化ハフニウム(HfOx)を用いることができる。また、第4記録層RL4を構成する金属として、例えばランタン(La:仕事関数2.3eV)を用いることができる。第3記録層RL3を構成する金属酸化物としては、酸化ハフニウム(HfOx)二酸化マンガン(MnO2)、酸化チタン(TiOx)、酸化ニオブ(NbOx)、アルミナ(Al2O3)、酸化アルミニウム(AlOx)、酸化ニッケル(NiO)、酸化タングステン(WO)等を用いることもできる。また、第4記録層RL4を構成する金属として、セシウム(Cs:仕事関数1.9eV)、ストロンチウム(Sr:仕事関数2.0〜2.5eV)、ハフニウム(Hf:仕事関数3.9eV)、ニオブ(Nb:仕事関数4.0eV)、チタン(Ti:仕事関数4.1eV)、アルミニウム(Al:仕事関数4.1eV)、タンタル(Ta:仕事関数4.1eV)、コバルト(Co:仕事関数4.4eV)、n+型のポリシリコン(仕事関数4.0eV)等を用いることもできる。ここで、第4記録層に用いられる金属は、p+型のポリシリコンの仕事関数5.2eVよりも低い仕事関数を有することが望ましい。
【0044】
[可変抵抗素子VRの製造方法]
次に、図18を参照して可変抵抗素子VRの製造方法を説明する。図18は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第3記録層RL3、第4記録層RL4を順次積層する。この際、第3記録層RL3は、例えばALD(Atomic Layer Deposition)法を用いて積層することができる。また、第3記録層RL3は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第4記録層RL4は、例えばPVD(Physical Vapor Deposition)法を用いて積層することができる。その後、第4記録層RL4の上に電極EL3及びビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0045】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRは、第3記録層RL3の金属材料とは異なる金属材料からなる第4記録層RL4を備えている。可変抵抗素子VRは、セット動作により内部に酸素欠損(以下Voと称する)が生じ、フィラメント(伝導パス)が形成される。その結果、可変抵抗素子VRが低抵抗状態となり、メモリセルMCにデータが保持される。この可変抵抗素子VR内の酸素欠損Voが熱により拡散すると、フィラメント(伝導パス)の状態が変化し、保持されたデータが失われることになる。そのため、可変抵抗素子VR内での酸素欠損の拡散を抑制する必要がある。
【0046】
ここで、酸素欠損Voには電気的に中性な状態である通常の酸素欠損Voと、プラスの電荷2個分の電荷量を有する酸素欠損Vo2+の2種類の状態がある。一般に、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Vo2+は、通常の酸素欠損Voよりも可変抵抗素子VR内で拡散しやすいことが指摘されている。そのため、可変抵抗素子VR内においても、酸素欠損を電気的に中性な酸素欠損Voに保つことにより、可変抵抗素子VRのデータ保持特性を向上させることができると考えられる。
【0047】
また、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Voが酸素欠損Voとなるか酸素欠損Vo2+となるかは、第3記録層RL3のフェルミ準位の位置に依存することが指摘されている。つまり、第3記録層RL3のフェルミ準位が高い場合、可変抵抗素子VRの中の酸素欠損Voは電気的に中性な酸素欠損Voとなりやすく、第3記録層RL3のフェルミ準位が低い場合、可変抵抗素子VRの中の酸素欠損Voは酸素欠損Vo2+となりやすいと考えられる。ここで、仕事関数の小さな金属を第3記録層RL3に接するように形成することにより、第3記録層RL3のフェルミ準位を高くすることができる。
【0048】
図19は、第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。図19は、セット動作後所定の時間が経過した後のメモリセルMCに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルMCには所定の電流Ic以上の電流が流れるものとする。丸印は、本実施の形態において、第4記録層RL4をp型のポリシリコンにより形成した場合を示し、菱形印は、第4記録層RL4をn型のポリシリコンにより形成した場合を示している。また、p+型のポリシリコンの仕事関数は5.2eVであり、n+型のポリシリコンの仕事関数は4.0eVである。図19のグラフに示されるように、第4記録層RL4をp+型のポリシリコンにより形成した場合、所定時間経過後に、電流Icよりもセル電流が小さくなってしまうメモリセル数が、n+型のポリシリコンにより形成した場合に比べ、多い。これは、p+型のポリシリコンが、n+型のポリシリコンよりも仕事関数が大きく、第3記録層RL3のフェルミ準位が低くなり、可変抵抗素子VRのデータ保持特性が劣化したものと考えられる。
【0049】
本実施の形態において、第3記録層RL3に接するように設けられた第4記録層RL4に第3記録層RL3よりも仕事関数の小さな金属を用いている。その結果、第3記録層RL3のフェルミ準位を高くすることができ、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。そのため、可変抵抗素子VRのデータ保持特性を向上させることができる。
【0050】
図20は、第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。図20は、セット動作後所定の時間が経過した後のメモリセルMCに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルMCには所定の電流Ic以上の電流が流れるものとする。丸印は、本実施の形態の製造方法において、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成した場合を示し、菱形印は、第3記録層RL3をALD法を用いて形成した場合を示している。図20のグラフに示されるように、第3記録層RL3をALD法を用いて形成した場合、所定時間経過後に電流Icよりもセル電流が小さくなってしまうメモリセル数が、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成した場合に比べ、多い。そのため、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成することが望ましい。しかし、ALD法は制御性よく第3記録層RL3を成膜することができるため、プロセスの条件によってはALD法を選択するほうが好ましい場合もある。
【0051】
[メモリセルアレイの他の例]
上述の実施の形態と同様に、本実施の形態のメモリセル構造をZ方向に複数積層した三次元構造とすることもできる。
【0052】
図21は、図10に示す三次元構造のメモリセルアレイ1のセルアレイ層MA0、MA1の断面図である。ここで、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる。セット動作ではワード線WLからビット線BLに向かってメモリセルMCを通って電流が流れてもよいし(バイポーラ動作)、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れてもよい(ユニポーラ動作)。本実施の形態のメモリセルMCは、図21に示すように、ビット線BL・ワード線WLとの上下関係に関らず、第4記録層RL4をビット線BL側に設けるようにメモリセルMCを形成することができる。図21に示す構造において、セルアレイ層MA0とセルアレイ層MA1の両方のメモリセルMC中の可変抵抗素子VRの第3記録層RL3のフェルミ準位を高くすることが可能となり、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、ビット線BL、ワード線WLのZ方向上下関係に依らず、どのセルアレイ層MAをメモリセルMCにおいても、データ保持特性を向上させることが可能である。
【0053】
[第5の実施の形態]
次に、本発明の第5の実施の形態を図22を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図22は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0054】
図22に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属と異なる金属からなる第4記録層RL4とを備える。本実施の形態の可変抵抗素子VRは、第4記録層RL4と電極EL3との間にポリシリコン(Poly−Si)層B1が形成されている点において、第4の実施の形態に係る可変抵抗素子VRと異なる。このポリシリコン層B1を構成する材料として、例えばp型のポリシリコン、又はn型のポリシリコンを用いることができる。
【0055】
[可変抵抗素子VRの製造方法]
次に、図23を参照して可変抵抗素子VRの製造方法を説明する。図23は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第3記録層RL3、第4記録層RL4を順次積層する。この際、第3記録層RL3は、例えばALD(Atomic Layer Deposition)法を用いて積層することができる。また、第3記録層RL3は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第4記録層RL4は、例えばPVD(Physical Vapor Deposition)法を用いて積層することができる。その後、第4記録層RL4の上にポリシリコン層B1と電極EL3とを成膜する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0056】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第3記録層RL3と異なる金属材料からなる第4記録層RL4を備えている。本実施の形態のメモリセルMCは、仕事関数の小さな金属からなる第4記録層RL4を設けることにより、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、メモリセルMCのデータ保持特性を向上させることが可能である。
【0057】
[第6の実施の形態]
次に、本発明の第6の実施の形態を図24を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図24は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。図24は、メモリセルMCの上方にワード線WLが形成され、下方にビット線BLが形成された状態を示している。
【0058】
図24に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属と異なる金属からなる第4記録層RL4とを備える。本実施の形態の可変抵抗素子VRは、第4記録層RL4と電極EL2との間にポリシリコン層B1及びシリサイド抑制層B2を備える点において、第4の実施の形態に係る可変抵抗素子VRと異なる。シリサイド抑制層B2として、シリコン酸窒化(SiON)膜又はシリコン酸化(SiO)膜を用いることができる。シリサイド抑制層B2は、ポリシリコン層B1と第4記録層RL4との間でシリサイド化が発生することを抑える。
【0059】
[可変抵抗素子VRの製造方法]
次に、図25を参照して可変抵抗素子VRの製造方法を説明する。図25は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のビット線BL、電極EL3・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上にポリシリコン層B1を形成する。その後、ポリシリコン層B1を酸化/窒化することにより、シリコン酸化膜又はシリコン酸窒化膜からなるシリサイド抑制層B2を形成する。次に、第3記録層RL3、第4記録層RL4を順次積層する。この際、第4記録層RL4は、第3記録層RL3よりも上層に形成されるが、その後アニールすることで第3記録層RL3内に沈み込む。その結果、第4記録層RL4は、シリサイド抑制層B2に接するように形成される。このとき、第4記録層RL4の沈み込みは、シリサイド抑制層B2により止まるため、ポリシリコン層B1等には影響を与えることが無い。その後、第3記録層RL3の上に電極EL1と上層のワード線WLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0060】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第3記録層RL3と異なる金属材料からなる第4記録層RL4を備えている。本実施の形態のメモリセルMCは、仕事関数の小さな金属からなる第4記録層RL4を設けることにより、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、メモリセルMCのデータ保持特性を向上させることが可能である。
また、本実施の形態に係る可変抵抗素子VRは、シリサイド抑制層B2を有するため、ポリシリコン層B1と第4記録層RL4との間でシリサイド化が発生することを抑えることができる。そして、本実施の形態に係る製造方法によれば、第3記録層RL3の後に第4記録層RL4を積層することができる。この工程は、同一雰囲気中で行うことができるため、第3記録層RL3及び第4記録層RL4が大気暴露により劣化することを防ぐことができる。
【0061】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0062】
1・・・メモリセルアレイ、 2・・・カラム制御回路、 3・・・ロウ制御回路、 WL・・・ワード線、 BL・・・ビット線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 DI・・・ダイオード、 EL・・・電極、 RL・・・記録層。
【技術分野】
【0001】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗値情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
【0003】
高密度メモリセルアレイを実現するためには、各ビットに1つのトランジスタを具備させ、ビットを選択するのにトランジスタを利用するということなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備し、ダイオード等の電流整流素子によりビットの選択を行うようにしたメモリセルアレイを作製し、ビット線及びワード線を交互に積層させていくことで、メモリセルアレイを三次元的に積層配列することが望ましい。このような三次元的に積層配列した高密度メモリセルアレイにおいては、互いに交差するビット線及びワード線につながる周辺回路に関して、ビット線とワード線で異なる機能を持たせるようにした方が、周辺回路の面積を小さくできるため、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、上記のように、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備するメモリセルアレイを三次元的に積層配列したメモリ装置においては、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が異なることが望ましい。
【0004】
一方、抵抗変化メモリでは、採用される抵抗変化膜の材料その他の要因によってデータ保持特性が不十分になるという問題がある。特に、良く制御されていない製造工程においては、抵抗変化膜の元素組成が、抵抗変化膜の表面に垂直な方向で異なってしまうことがある。このため、先述のように、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで異なるような、メモリセルアレイを三次元的に積層配列したメモリ装置においては、電流整流素子の電流整流方向がいずれの場合においてもデータ保持特性が十分になるように、抵抗変化膜の材料その他の要因を制御する必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第4469023号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第1配線と、第1配線と交差するように配置され、第1配線と基板との間に位置する複数の第2配線と、第1配線と第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備える。第1のメモリセルの可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、第1の金属材料により形成され、且つ、第1記録層と接するように形成された第2記録層とを有する。第2記録層は第1記録層に比べ第1配線に近い側に設けられる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1の実施の形態に係る半導体記憶装置のブロック図である。
【図2】メモリセルアレイ1の一部の斜視図である。
【図3】図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。
【図4】メモリセルアレイ1及びその周辺回路の回路図である。
【図5】比較例のメモリセルの構造を示す断面図である。
【図6】比較例のメモリセルのデータ保持特性を示すグラフである。
【図7】第1の実施の形態におけるメモリセルの構造を示す断面図である。
【図8】第1の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図9】別の構成例のメモリセルアレイ1の一部の斜視図である。
【図10】図9におけるII−II’線で切断して矢印方向に見た断面図である。
【図11A】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図11B】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図12】第2の実施の形態におけるメモリセルの構造を示す断面図である。
【図13】第2の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図14】第3の実施の形態におけるメモリセルの構造を示す断面図である。
【図15】第3の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図16】他の例のメモリセルの製造方法を示す工程図である。
【図17】第4の実施の形態におけるメモリセルの構造を示す断面図である。
【図18】第4の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図19】第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図20】第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図21】別の構成例のメモリセルアレイ1におけるメモリセルの構造を示す断面図である。
【図22】第5の実施の形態におけるメモリセルの構造を示す断面図である。
【図23】第5の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図24】第6の実施の形態におけるメモリセルの構造を示す断面図である。
【図25】第6の実施の形態におけるメモリセルの製造方法を示す工程図である。
【発明を実施するための形態】
【0009】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【0010】
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
【0011】
メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線BLの電圧を制御するカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線WLの電圧を制御するロウ制御回路3が電気的に接続されている。
【0012】
[メモリセルアレイ1]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が、半導体基板Sの表面に平行なY方向に配設され、これと交差するように複数本の第2の配線としてビット線BL0〜BL2が、半導体基板Sの表面に平行なX方向に配設される。ワード線WL0〜WL2とビット線BL0〜BL2との各交差部には、両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WN、WSi、NiSi、CoSi等を用いることができる。
【0013】
[メモリセルMC]
図3に示すように、メモリセルMCは、可変抵抗素子VRと、例えばダイオードDI等の電流整流素子とが半導体基板Sに垂直なZ方向に直列接続された回路である。可変抵抗素子VRとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子VR及びダイオードDIの上下には、バリアメタル及び接着層として機能する電極EL1、EL2、EL3が配置される。電極EL1上にはダイオードDIが配置され、ダイオードDI上には電極EL2が配置されている。電極EL2上には可変抵抗素子VRが配置され、可変抵抗素子VR上には電極EL3が配置されている。電極EL1、EL2、EL3の電極材料としては、例えば窒化チタン(TiN)を用いることができる。また、電極EL1、EL2、EL3の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばPt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、W、WN、TaSiN、TaSi2、TiSi、TiC、TaC、Nb−TiO2、NiSi、CoSi等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードDIと可変抵抗素子VRとの、Z方向積層の順番を変更した構造も本発明の実施の形態の範囲内とする。
【0014】
[電流整流素子]
メモリセルMCに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン(Poly−Si)で作製したダイオードDIが挙げられる。ダイオードDIの一例としては、不純物を含有するp型層及びn型層を備えるPN接合ダイオードが用いられる。また他にも、ダイオードDIとして、PN接合ダイオードのほかに、ショットキーダイオードや、p型層及びn型層の間に不純物を含有しないi層を挿入したPINダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルMCの抵抗変化膜に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子に用いられる材料として、シリコン以外に、シリコンゲルマニウム、ゲルマニウム等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
【0015】
メモリセルMCに対するデータの書き込みは、選択されたメモリセルMCの可変抵抗素子VRに所定の電圧を所定時間印加することにより行う。これにより、選択されたメモリセルMCの可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、所定の電圧を所定方向に所定時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【0016】
[メモリセルアレイ及びその周辺回路]
図4は、メモリセルアレイ1及びその周辺回路の回路図である。図4において、メモリセルMCは、可変抵抗素子VRとダイオードDIにより構成されている。ダイオードDIは、選択ビット線BLから選択ワード線WLに、選択されたメモリセルMCを通って電流が流れるように電流整流特性を有している。各ビット線BLの一端はカラム制御回路2の一部であるカラム系周辺回路2aに接続されている。また、各ワード線WLの一端はロウ制御回路3の一部であるロウ系周辺回路3aに接続されている。このカラム系周辺回路2a及びロウ系周辺回路3aにより、ビット線BL及びワード線WLに動作に必要な電圧が供給される。カラム系周辺回路2a及びロウ系周辺回路3aには、ビット線BL及びワード線WLの動作制御に必要な異なる機能をそれぞれ付加することが可能である。この場合、カラム系周辺回路2a及びロウ系周辺回路3aを全く同じ構成とする必要がなく、ビット線BL及びワード線WLの動作制御に用いる構成のみとすることができ、周辺回路の面積を可能な限り小さくすることができる。
【0017】
第1の実施の形態に係る可変抵抗素子VRの構成を説明する前に、まず比較例に係る可変抵抗素子VRの構成について説明する。図5は、比較例に係るメモリセルアレイの構造を示す断面図である。図5に示す比較例は、可変抵抗素子VRが1層の金属酸化物、例えば酸化ハフニウム(HfOx)からなる第1記録層RL1のみにより形成されている。なお、図5では電極ELの図示を省略しているが、電極ELは上記の説明と同様に形成されている。図5(1)は、メモリセルMCのZ方向上側にビット線BL、下側にワード線WLが形成されるメモリセルMCを示している。また、図5(2)は、メモリセルMCのZ方向上側にワード線WL、下側にビット線BLが形成されるメモリセルMCを示している。ここで、ダイオードDIは、リセット動作のときにビット線BLからワード線WLに向かって、可変抵抗素子VRを通して電流が流れる方向に電流整流特性を有している。つまり、図5(1)と図5(2)では、ダイオードDIの電流整流方向が異なる。
【0018】
第1記録層RL1は、ハフニウムを成膜した後に酸化を行うことで、酸化ハフニウムを形成しているため、Z方向下側(半導体基板Sに近い側)の領域で単位体積あたりの酸素量が少なく(酸素の組成濃度が低く)、上側(半導体基板Sに遠い側)の領域で単位体積あたりの酸素量が多く(酸素の組成濃度が高く)なるように形成されている。
【0019】
図6は、比較例に係るメモリセルMCに電圧を印加した際の電流特性を示すグラフである。図6(1)に示すグラフは、メモリセルMCのZ方向上側にビット線BL、下側にワード線WLが形成されるメモリセルMCに関し、また、図6(2)に示すグラフは、メモリセルMCのZ方向上側にワード線WL、下側にビット線BLが形成されるメモリセルMCに関するものである。図6に示すグラフの横軸は、メモリセルMCにデータを書き込んだ直後に読み出し電圧を印加してデータを読み出した際のメモリセルMCの電流値を示す。図6に示すグラフの縦軸は、データ書き込み動作を行ってから、メモリセルMCを200℃で5時間放置した後に、読み出し電圧を印加してデータを読み出した際のメモリセルMCの電流値を示す。図6に示すグラフ中の破線は、縦軸と横軸の値が等しくなる点を結んでいる。この破線上に測定データがプロットされる場合、200℃で5時間放置した後のメモリセルMCの読み出し電流と、データ書き込み直後のメモリセルMCの読み出し電流とが同じ値であることを意味する。また、図6中の例1−例6では、それぞれ、第1記録層RL1の厚さと電極EL3の製造条件が異なる。一般に、短時間でメモリセルMCの信頼性を評価するために、高温でメモリセルMCの劣化速度を加速して、メモリセルMCの信頼性を評価する手法が広く用いられている。ここでは、メモリセルMCの信頼性の一つであるデータ保持特性を、200℃という高温で劣化を加速した状況下で試験している。すなわち、データ保持特性が優れていれば、200℃での5時間放置前後で、メモリセルMCの読み出し電流値が変化しないことが期待される。
【0020】
図6(1)に示すように、Z方向下側にワード線WLが形成され、Z方向上側にビット線BLが形成されているメモリセルMCでは、200℃で5時間放置した後のメモリセルMCの読み出し電流値が、データ書き込み直後のメモリセルMCの読み出し電流値よりも小さくなっている。その電流値変化は、多くの場合1桁以上である。一方、図6(2)に示すように、Z方向下側にビット線BLが形成され、Z方向上側にワード線WLが形成されているメモリセルMCでは、200℃で5時間放置した後のメモリセルMCの読み出し電流値と、データ書き込み直後のメモリセルMCの読み出し電流値とが、ほぼ等しくなっている。すなわち、上述のように、Z方向下側(半導体基板Sに近い側)の領域で単位体積あたりの酸素量が少なく、上側(半導体基板Sに遠い側)の領域で単位体積あたりの酸素量が多くなるように形成された第1記録層RL1においては、Z方向下側にビット線BLが、Z方向上側にワード線WLが形成されることで、データ保持特性が向上する。比較例に係るメモリセルMCの第1記録層RL1の酸素量がZ方向下側で少なく、Z方向上側で多いこと、また、比較例に係るメモリセルMCのダイオードDIは、ビット線BLからワード線WLに第1記録層RL1を通して電流が流れる方向に電流整流特性を有しており、第1記録層RL1においては、ビット線BL側が陽極に、ワード線WL側が陰極となっていること、そして、陰極側の構造に依らず、Z方向上側が陰極の場合の方がZ方向下側が陰極の場合よりもデータ保持特性が向上していることを考慮すれば、データ保持特性の向上は、第1記録層RL1の陽極側の酸素量が少ないということにより引き起こされていると整理される。上記は、発明者等が独自に行った実験及び、独自の実験結果に対する考察から引き出された新しい知見である。
【0021】
[可変抵抗素子VR]
上記比較例に係る可変抵抗素子VRに関する新規実験結果、及び新規知見に基づき、第1の実施の形態に係るメモリセルMCは以下に示すような可変抵抗素子VRの構成を採用している。以下、図7を参照して、実施の形態に係るメモリセルMCの可変抵抗素子VRの構成を詳細に説明する。図7は、実施の形態に係るメモリセルMC及び可変抵抗素子VRの構造を示す断面図である。メモリセルMCは、前述したように、直列接続されたダイオードDIを例にした電流整流素子、可変抵抗素子VR、及び電極EL1〜EL3により構成されている。
【0022】
図7に示されるように、実施の形態に係る可変抵抗素子VRは、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属(酸化していない)からなる第2記録層RL2とを備える。第1記録層RL1と第2記録層RL2は、半導体基板Sに垂直なZ方向に積層されている。可変抵抗素子VRは、金属からなる第2記録層RL2のほうが、第1記録層RL1に比べビット線BLに近い側に形成されており、この第2記録層RL2が電極EL3を介してビット線BLと接続されている。上述のように、可変抵抗素子VRの上下にはそれぞれ電極EL2・EL3が設けられている。電極EL3は、さらに上層のビット線BLに接続され、電極EL2は、下層のダイオードDIを介してワード線WLに接続される。電極EL2、EL3を構成する材料として、例えば窒化チタン(TiN)を用いることができる。
【0023】
ここで、第1記録層RL1及び第2記録層RL2を構成する金属として、例えばハフニウム(Hf)を用いることができる。すなわち、第1記録層RL1は酸化ハフニウム(HfOx)からなり、第2記録層RL2はハフニウムにより形成することができる。また、第1記録層RL1及び第2記録層RL2を構成する他の金属として、例えばマンガン(Mn)、チタン(Ti)、ニオブ(Nb)、アルミニウム(Al)、ニッケル(Ni)、タングステン(W)等を用いることができる。この場合、第1記録層RL1・第2記録層RL2はそれぞれ二酸化マンガン(MnO2)・マンガン、酸化チタン(TiOx)・チタン、酸化ニオブ(NbOx)・ニオブ、アルミナ(Al2O3)・アルミニウム、酸化アルミニウム(AlOx)・アルミニウム、酸化ニッケル(NiO)・ニッケル、又は酸化タングステン(WO)・タングステンの組み合わせとなる。
【0024】
[可変抵抗素子VRの製造方法]
次に、図8を参照して可変抵抗素子VRの製造方法を説明する。図8は、実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2及び電極EL3を順次積層する。この際、第1記録層RL1、第2記録層RL2及び電極EL3は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。その後、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0025】
[効果]
上述の比較例に係る可変抵抗素子VRに関する新規実験結果及び、新規知見に基づき、図7に示す実施の形態におけるメモリセルMCは、Z方向上側に向かって、第1記録層RL1と同一の金属材料からなる第2記録層RL2とをこの順に備えている。また、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる方向として、且つ、ビット線BLをメモリセルMCのZ方向上側に、ワード線WLをメモリセルMCのZ方向下側に具備することにより、可変抵抗素子VRにおいて、陰極側に比べ、陽極側の酸素量が少なくなっている。よって、本実施の形態に係るメモリセルMCの構成によれば、メモリセルMCのデータ保持特性を向上することが可能である。
【0026】
[メモリセルアレイの他の例]
図9に示すように、上述したメモリセル構造をZ方向に複数積層した三次元構造とすることもできる。図10は、図9のII−II’断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0、MC1で共有され、ビット線BL1iがその上下のメモリセルMC1、MC2で共有され、ワード線WL1jがその上下のメモリセルMC2、MC3で共有されている。
【0027】
なお、メモリセルアレイ1は、幾つかのメモリセル群MATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、カラム制御回路2とロウ制御回路3の面積削減のために複数のビット線BLで共有することも可能である。
【0028】
図11A、図11Bは、図10に示す三次元構造のメモリセルアレイ1のセルアレイ層MA0、MA1の断面図である。ここで、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる。セット動作ではワード線WLからビット線BLに向かってメモリセルMCを通って電流が流れてもよいし(バイポーラ動作)、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れてもよい(ユニポーラ動作)。図11Aに示すように、第2記録層RL2を有するメモリセルMCは、Z方向上側にビット線BL、下側にワード線WLが形成される層(セルアレイ層MA1)においてのみ設けることができる。このとき、Z方向下側にビット線BL、上側にワード線WLが形成される層(セルアレイ層MA0)においては、例えば、金属を成膜した後に酸化することで金属酸化物を形成するという製造方法により、Z方向下側の酸素量が少なくなった第1記録層RL1のみを有するメモリセルMCを設けてもよい。また、図11Bに示すように、ビット線BL・ワード線WLとの上下関係に関らず、酸素量の少ない第2記録層RL2をビット線BL側に設けるようにメモリセルMCを形成しても良い。図11A、図11Bのどちらの構造においても、セルアレイ層MA0とセルアレイ層MA1の両方のメモリセルMC中の可変抵抗素子VRを陰極側に比べ、陽極側の酸素量を少なくすることができる。その結果、ビット線BL、ワード線WLのZ方向上下関係に依らず、どのセルアレイ層MAをメモリセルMCにおいても、データ保持特性を向上させることが可能である。
【0029】
[第2の実施の形態]
次に、本発明の第2の実施の形態を図12を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図12は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0030】
図12に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属からなる第2記録層RL2とを備える。本実施の形態の可変抵抗素子VRは、第2記録層RL2と電極EL3との間に還元剤層A1が形成されている点において、第1の実施の形態に係る可変抵抗素子VRと異なる。この還元剤層A1を構成する材料として、例えばチタン(Ti)、コバルト(Co)等の還元剤を用いることができる。この還元剤層A1は、第2記録層RL2中の余剰な酸素を除去するために設けられる。
【0031】
[可変抵抗素子VRの製造方法]
次に、図13を参照して可変抵抗素子VRの製造方法を説明する。図13は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2を順次積層する。この際、第1記録層RL1及び第2記録層RL2は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第2記録層RL2の上にチタン(Ti)、コバルト(Co)等からなる還元剤層A1と電極EL3とを、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0032】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第1記録層RL1と同一の金属材料からなる第2記録層RL2を備えている。本実施の形態のメモリセルMCは、金属からなる第2記録層RL2を設けることにより、可変抵抗素子全体としてみると可変抵抗素子VRのビット線BL側の酸素量が少なくなる。本実施の形態に係るメモリセルMCの構成によれば、酸素量の多い第1記録層RL1の上部が可変抵抗素子VRのビット線BL側に形成されることがなく、メモリセルMCのデータ保持特性が悪化することがない。また、還元剤層A1を設けることにより、製造工程中の大気暴露により第2記録層RL2に取り込まれる酸素を除去することができる。
【0033】
[第3の実施の形態]
次に、本発明の第3の実施の形態を図14を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図14は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0034】
図14に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第1記録層RL1と、第1記録層RL1に用いられた金属と同一の金属からなる第2記録層RL2とを備える。本実施の形態の可変抵抗素子VRは、第1記録層RL1及び第2記録層RL2の内部に還元剤のナノ構造体A2が形成されている点において、第1の実施の形態に係る可変抵抗素子VRと異なる。この還元剤のナノ構造体A2を構成する材料として、例えば酸化チタン(TiOx)、酸化コバルト(CoOx)等の還元剤を用いることができる。
【0035】
[可変抵抗素子VRの製造方法]
次に、図15を参照して可変抵抗素子VRの製造方法を説明する。図15は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1、第2記録層RL2を順次積層する。この際、第1記録層RL1及び第2記録層RL2は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第2記録層RL2の上にチタン(Ti)、コバルト(Co)等からなる還元剤層Aと電極EL3とを連続して成膜する。次に、アニーリングを実行することにより、還元剤のナノ構造体A2を第1記録層RL1及び第2記録層RL2中に形成する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0036】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第1記録層RL1と同一の金属材料からなる第2記録層RL2を備えている。本実施の形態のメモリセルMCは、金属からなる第2記録層RL2を設けることにより、可変抵抗素子全体としてみると可変抵抗素子VRのビット線BL側の酸素量が少なくなる。本実施の形態に係るメモリセルMCの構成によれば、酸素量の多い第1記録層RL1の上部が可変抵抗素子VRのビット線BL側に形成されることがなく、メモリセルMCのデータ保持特性が悪化することがない。また、還元剤のナノ構造体A2を設けることにより、製造工程中の大気暴露により第2記録層RL2に取り込まれる酸素を除去することができる。そして、還元剤をナノ構造体A2とすることにより、還元剤による電圧降下を防ぐことができる。
【0037】
[他の製造方法の例]
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第1の実施の形態の製造方法は、電極EL2、第1記録層RL1、第2記録層RL2、及び電極EL3を順次積層する製造工程として説明した。しかし、第1の実施の形態に係る可変抵抗素子VRは、以下の製造方法により形成することもできる。
【0038】
図16は、可変抵抗素子VRの製造方法の他の例を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第1記録層RL1となる金属膜を成膜する。その後、金属膜を酸化して金属酸化物からなる第1記録層RL1を形成する。
【0039】
次に、第1記録層RL1の上に、第2記録層RL2となる金属膜を成膜する。この金属膜に対し、不活性元素によるスパッタリングを行い、第2記録層RL2を形成する。不活性元素としては、例えばアルゴンが用いられる。その後、第2記録層RL2上に電極EL3を成膜する。この際、不活性元素によるスパッタリングと電極EL3の成膜は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して実行する。第2記録層RL2となる金属を成膜した後に、製造途中の本実施の形態の半導体記憶装置を、製造装置から取り出し、製造環境下の大気中に曝すと、大気中の酸素によって、第2記録層RL2となる金属は酸化される。しかし、スパッタリングにより、大気によって表面が酸化された第2記録層RL2となる金属表面を除去することで、酸化されていない金属表面が現れるため、酸素量の少ない第2記録層RL2の形成が可能となる。その後、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。このような製造方法によっても、第1の実施の形態に係る可変抵抗素子VRを製造することができる。
【0040】
[第4の実施の形態]
次に、本発明の第4の実施の形態を図17を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図17は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。本実施の形態は、可変抵抗素子VRを構成する2つの記録層にそれぞれ用いられる金属が異なる点において、上述の実施の形態と異なる。
【0041】
[可変抵抗素子VR]
図17は、実施の形態に係るメモリセルMC及び可変抵抗素子VRの構造を示す断面図である。メモリセルMCは、前述したように、直列接続されたダイオードDIを例にした電流整流素子、可変抵抗素子VR、及び電極EL1〜EL3により構成されている。
【0042】
図17に示されるように、本実施の形態に係る可変抵抗素子VRは、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属酸化物よりも仕事関数が小さい金属(第3記録層RL3に用いられた金属とは異なる金属でも良い。)からなる第4記録層RL4とを備える。第3記録層RL3と第4記録層RL4は、半導体基板Sに垂直なZ方向に積層されている。可変抵抗素子VRは、金属からなる第4記録層RL4のほうが、第3記録層RL3に比べビット線BLに近い側に形成されており、この第4記録層RL4が電極EL3を介してビット線BLと接続されている。上述のように、可変抵抗素子VRの上下にはそれぞれ電極EL2・EL3が設けられている。電極EL3は、さらに上層のビット線BLに接続され、電極EL2は、下層のダイオードDIを介してワード線WLに接続される。電極EL2、EL3を構成する材料として、例えば窒化チタン(TiN)を用いることができる。
【0043】
ここで、第3記録層RL3を構成する金属酸化物として、例えば酸化ハフニウム(HfOx)を用いることができる。また、第4記録層RL4を構成する金属として、例えばランタン(La:仕事関数2.3eV)を用いることができる。第3記録層RL3を構成する金属酸化物としては、酸化ハフニウム(HfOx)二酸化マンガン(MnO2)、酸化チタン(TiOx)、酸化ニオブ(NbOx)、アルミナ(Al2O3)、酸化アルミニウム(AlOx)、酸化ニッケル(NiO)、酸化タングステン(WO)等を用いることもできる。また、第4記録層RL4を構成する金属として、セシウム(Cs:仕事関数1.9eV)、ストロンチウム(Sr:仕事関数2.0〜2.5eV)、ハフニウム(Hf:仕事関数3.9eV)、ニオブ(Nb:仕事関数4.0eV)、チタン(Ti:仕事関数4.1eV)、アルミニウム(Al:仕事関数4.1eV)、タンタル(Ta:仕事関数4.1eV)、コバルト(Co:仕事関数4.4eV)、n+型のポリシリコン(仕事関数4.0eV)等を用いることもできる。ここで、第4記録層に用いられる金属は、p+型のポリシリコンの仕事関数5.2eVよりも低い仕事関数を有することが望ましい。
【0044】
[可変抵抗素子VRの製造方法]
次に、図18を参照して可変抵抗素子VRの製造方法を説明する。図18は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第3記録層RL3、第4記録層RL4を順次積層する。この際、第3記録層RL3は、例えばALD(Atomic Layer Deposition)法を用いて積層することができる。また、第3記録層RL3は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第4記録層RL4は、例えばPVD(Physical Vapor Deposition)法を用いて積層することができる。その後、第4記録層RL4の上に電極EL3及びビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0045】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRは、第3記録層RL3の金属材料とは異なる金属材料からなる第4記録層RL4を備えている。可変抵抗素子VRは、セット動作により内部に酸素欠損(以下Voと称する)が生じ、フィラメント(伝導パス)が形成される。その結果、可変抵抗素子VRが低抵抗状態となり、メモリセルMCにデータが保持される。この可変抵抗素子VR内の酸素欠損Voが熱により拡散すると、フィラメント(伝導パス)の状態が変化し、保持されたデータが失われることになる。そのため、可変抵抗素子VR内での酸素欠損の拡散を抑制する必要がある。
【0046】
ここで、酸素欠損Voには電気的に中性な状態である通常の酸素欠損Voと、プラスの電荷2個分の電荷量を有する酸素欠損Vo2+の2種類の状態がある。一般に、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Vo2+は、通常の酸素欠損Voよりも可変抵抗素子VR内で拡散しやすいことが指摘されている。そのため、可変抵抗素子VR内においても、酸素欠損を電気的に中性な酸素欠損Voに保つことにより、可変抵抗素子VRのデータ保持特性を向上させることができると考えられる。
【0047】
また、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Voが酸素欠損Voとなるか酸素欠損Vo2+となるかは、第3記録層RL3のフェルミ準位の位置に依存することが指摘されている。つまり、第3記録層RL3のフェルミ準位が高い場合、可変抵抗素子VRの中の酸素欠損Voは電気的に中性な酸素欠損Voとなりやすく、第3記録層RL3のフェルミ準位が低い場合、可変抵抗素子VRの中の酸素欠損Voは酸素欠損Vo2+となりやすいと考えられる。ここで、仕事関数の小さな金属を第3記録層RL3に接するように形成することにより、第3記録層RL3のフェルミ準位を高くすることができる。
【0048】
図19は、第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。図19は、セット動作後所定の時間が経過した後のメモリセルMCに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルMCには所定の電流Ic以上の電流が流れるものとする。丸印は、本実施の形態において、第4記録層RL4をp型のポリシリコンにより形成した場合を示し、菱形印は、第4記録層RL4をn型のポリシリコンにより形成した場合を示している。また、p+型のポリシリコンの仕事関数は5.2eVであり、n+型のポリシリコンの仕事関数は4.0eVである。図19のグラフに示されるように、第4記録層RL4をp+型のポリシリコンにより形成した場合、所定時間経過後に、電流Icよりもセル電流が小さくなってしまうメモリセル数が、n+型のポリシリコンにより形成した場合に比べ、多い。これは、p+型のポリシリコンが、n+型のポリシリコンよりも仕事関数が大きく、第3記録層RL3のフェルミ準位が低くなり、可変抵抗素子VRのデータ保持特性が劣化したものと考えられる。
【0049】
本実施の形態において、第3記録層RL3に接するように設けられた第4記録層RL4に第3記録層RL3よりも仕事関数の小さな金属を用いている。その結果、第3記録層RL3のフェルミ準位を高くすることができ、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。そのため、可変抵抗素子VRのデータ保持特性を向上させることができる。
【0050】
図20は、第4の実施の形態のメモリセルのデータ保持特性を示すグラフである。図20は、セット動作後所定の時間が経過した後のメモリセルMCに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルMCには所定の電流Ic以上の電流が流れるものとする。丸印は、本実施の形態の製造方法において、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成した場合を示し、菱形印は、第3記録層RL3をALD法を用いて形成した場合を示している。図20のグラフに示されるように、第3記録層RL3をALD法を用いて形成した場合、所定時間経過後に電流Icよりもセル電流が小さくなってしまうメモリセル数が、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成した場合に比べ、多い。そのため、第3記録層RL3を金属膜の成膜と、酸化処理とにより形成することが望ましい。しかし、ALD法は制御性よく第3記録層RL3を成膜することができるため、プロセスの条件によってはALD法を選択するほうが好ましい場合もある。
【0051】
[メモリセルアレイの他の例]
上述の実施の形態と同様に、本実施の形態のメモリセル構造をZ方向に複数積層した三次元構造とすることもできる。
【0052】
図21は、図10に示す三次元構造のメモリセルアレイ1のセルアレイ層MA0、MA1の断面図である。ここで、リセット動作のときに、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れる。セット動作ではワード線WLからビット線BLに向かってメモリセルMCを通って電流が流れてもよいし(バイポーラ動作)、ビット線BLからワード線WLに向かって、メモリセルMCを通って電流が流れてもよい(ユニポーラ動作)。本実施の形態のメモリセルMCは、図21に示すように、ビット線BL・ワード線WLとの上下関係に関らず、第4記録層RL4をビット線BL側に設けるようにメモリセルMCを形成することができる。図21に示す構造において、セルアレイ層MA0とセルアレイ層MA1の両方のメモリセルMC中の可変抵抗素子VRの第3記録層RL3のフェルミ準位を高くすることが可能となり、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、ビット線BL、ワード線WLのZ方向上下関係に依らず、どのセルアレイ層MAをメモリセルMCにおいても、データ保持特性を向上させることが可能である。
【0053】
[第5の実施の形態]
次に、本発明の第5の実施の形態を図22を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図22は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。
【0054】
図22に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属と異なる金属からなる第4記録層RL4とを備える。本実施の形態の可変抵抗素子VRは、第4記録層RL4と電極EL3との間にポリシリコン(Poly−Si)層B1が形成されている点において、第4の実施の形態に係る可変抵抗素子VRと異なる。このポリシリコン層B1を構成する材料として、例えばp型のポリシリコン、又はn型のポリシリコンを用いることができる。
【0055】
[可変抵抗素子VRの製造方法]
次に、図23を参照して可変抵抗素子VRの製造方法を説明する。図23は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のワード線WL、電極EL1・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上に第3記録層RL3、第4記録層RL4を順次積層する。この際、第3記録層RL3は、例えばALD(Atomic Layer Deposition)法を用いて積層することができる。また、第3記録層RL3は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第4記録層RL4は、例えばPVD(Physical Vapor Deposition)法を用いて積層することができる。その後、第4記録層RL4の上にポリシリコン層B1と電極EL3とを成膜する。そして、上層のビット線BLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0056】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第3記録層RL3と異なる金属材料からなる第4記録層RL4を備えている。本実施の形態のメモリセルMCは、仕事関数の小さな金属からなる第4記録層RL4を設けることにより、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、メモリセルMCのデータ保持特性を向上させることが可能である。
【0057】
[第6の実施の形態]
次に、本発明の第6の実施の形態を図24を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図24は、本実施の形態に係る可変抵抗素子VRの構造を示す断面図である。図24は、メモリセルMCの上方にワード線WLが形成され、下方にビット線BLが形成された状態を示している。
【0058】
図24に示されるように、本実施の形態に係る可変抵抗素子VRも、金属酸化物からなる第3記録層RL3と、第3記録層RL3に用いられた金属と異なる金属からなる第4記録層RL4とを備える。本実施の形態の可変抵抗素子VRは、第4記録層RL4と電極EL2との間にポリシリコン層B1及びシリサイド抑制層B2を備える点において、第4の実施の形態に係る可変抵抗素子VRと異なる。シリサイド抑制層B2として、シリコン酸窒化(SiON)膜又はシリコン酸化(SiO)膜を用いることができる。シリサイド抑制層B2は、ポリシリコン層B1と第4記録層RL4との間でシリサイド化が発生することを抑える。
【0059】
[可変抵抗素子VRの製造方法]
次に、図25を参照して可変抵抗素子VRの製造方法を説明する。図25は、本実施の形態に係る可変抵抗素子VRの製造方法を示す図である。まず、可変抵抗素子VRの下層のビット線BL、電極EL3・EL2、及びダイオードDIを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。次に、電極EL2の上にポリシリコン層B1を形成する。その後、ポリシリコン層B1を酸化/窒化することにより、シリコン酸化膜又はシリコン酸窒化膜からなるシリサイド抑制層B2を形成する。次に、第3記録層RL3、第4記録層RL4を順次積層する。この際、第4記録層RL4は、第3記録層RL3よりも上層に形成されるが、その後アニールすることで第3記録層RL3内に沈み込む。その結果、第4記録層RL4は、シリサイド抑制層B2に接するように形成される。このとき、第4記録層RL4の沈み込みは、シリサイド抑制層B2により止まるため、ポリシリコン層B1等には影響を与えることが無い。その後、第3記録層RL3の上に電極EL1と上層のワード線WLを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する(図示略)。
【0060】
[可変抵抗素子VRの効果]
本実施の形態に係る可変抵抗素子VRも、第3記録層RL3と異なる金属材料からなる第4記録層RL4を備えている。本実施の形態のメモリセルMCは、仕事関数の小さな金属からなる第4記録層RL4を設けることにより、可変抵抗素子VR内に酸素欠損Vo2+が形成されることを抑制することができる。その結果、メモリセルMCのデータ保持特性を向上させることが可能である。
また、本実施の形態に係る可変抵抗素子VRは、シリサイド抑制層B2を有するため、ポリシリコン層B1と第4記録層RL4との間でシリサイド化が発生することを抑えることができる。そして、本実施の形態に係る製造方法によれば、第3記録層RL3の後に第4記録層RL4を積層することができる。この工程は、同一雰囲気中で行うことができるため、第3記録層RL3及び第4記録層RL4が大気暴露により劣化することを防ぐことができる。
【0061】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0062】
1・・・メモリセルアレイ、 2・・・カラム制御回路、 3・・・ロウ制御回路、 WL・・・ワード線、 BL・・・ビット線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 DI・・・ダイオード、 EL・・・電極、 RL・・・記録層。
【特許請求の範囲】
【請求項1】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とを有し、
前記第2記録層は前記第1記録層に比べ前記第1配線に近い側に設けられ、
前記第1記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成され、
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、前記第1の金属材料の酸化物により形成された前記第1記録層のみを有する
ことを特徴とする半導体記憶装置。
【請求項2】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とを有し、
前記第2記録層は前記第1記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項3】
前記第1記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成されている
ことを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、前記第1の金属材料の酸化物により形成された前記第1記録層のみを有する
ことを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記第2記録層に接するように形成され、前記第2記録層を還元する還元剤層をさらに有することを特徴とする請求項2に記載の半導体記憶装置。
【請求項6】
前記第1記録層及び前記第2記録層中に形成され、前記第2記録層を還元する還元剤のナノ構造体をさらに有することを特徴とする請求項2に記載の半導体記憶装置。
【請求項7】
前記電流整流素子の電流整流方向は、選択された前記第1のメモリセルにおいて、リセット動作時に前記第1配線側から前記第2配線側に電流が流れるような方向であることを特徴とする請求項2乃至6のいずれか1項に記載の半導体記憶装置。
【請求項8】
ビット線又はワード線となる複数の第3配線を形成する工程と、
前記第3配線の上方に前記第3配線と電気的に接続するように電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを形成する工程と、
前記メモリセルの上方に前記メモリセルと電気的に接続し、且つ、前記第3配線と交差して前記第3配線との各交差部に前記メモリセルが配置されるように、前記ビット線又は前記ワード線となる複数の第4配線を形成する工程とを備え、
前記メモリセルを形成する工程は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とにより前記可変抵抗素子を形成するとともに、
前記第1記録層に比べ、前記可変抵抗素子の前記第3配線又は前記第4配線のうち動作時に前記ビット線となる方に近い側に前記第2記録層を設ける
ことを特徴とする半導体記憶装置の製造方法。
【請求項9】
前記第2記録層に接するように、前記第2記録層を還元する還元剤層を形成する工程を有することを特徴とする請求項8に記載の半導体記憶装置の製造方法。
【請求項10】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第3記録層と、前記第1の金属材料の酸化物よりも仕事関数が小さい第2の金属材料により形成され、且つ、前記第3記録層と接するように形成された第4記録層とを有し、
前記第4記録層は前記第3記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項11】
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第3記録層と、前記第1の金属材料の酸化物よりも仕事関数が小さい第2の金属材料により形成され、且つ、前記第3記録層と接するように形成された第4記録層とを有し、
前記第2のメモリセルの前記第4記録層は、前記第3記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする請求項10に記載の半導体記憶装置。
【請求項12】
前記第4記録層に接するように形成されたポリシリコン層をさらに有することを特徴とする請求項10に記載の半導体記憶装置。
【請求項13】
前記ポリシリコン層と前記第4記録層との間に形成されたシリコン酸化膜又はシリコン酸窒化膜をさらに有することを特徴とする請求項12に記載の半導体記憶装置。
【請求項14】
前記第2の金属材料は、p+型のポリシリコンよりも仕事関数が小さいことを特徴とする請求項10乃至13のいずれか1項に記載の半導体記憶装置。
【請求項15】
前記電流整流素子の電流整流方向は、選択された前記第1のメモリセルにおいて、リセット動作時に前記第1配線側から前記第2配線側に電流が流れるような方向であることを特徴とする請求項10乃至14のいずれか1項に記載の半導体記憶装置。
【請求項1】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とを有し、
前記第2記録層は前記第1記録層に比べ前記第1配線に近い側に設けられ、
前記第1記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成され、
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、前記第1の金属材料の酸化物により形成された前記第1記録層のみを有する
ことを特徴とする半導体記憶装置。
【請求項2】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とを有し、
前記第2記録層は前記第1記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項3】
前記第1記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成されている
ことを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、前記第1の金属材料の酸化物により形成された前記第1記録層のみを有する
ことを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記第2記録層に接するように形成され、前記第2記録層を還元する還元剤層をさらに有することを特徴とする請求項2に記載の半導体記憶装置。
【請求項6】
前記第1記録層及び前記第2記録層中に形成され、前記第2記録層を還元する還元剤のナノ構造体をさらに有することを特徴とする請求項2に記載の半導体記憶装置。
【請求項7】
前記電流整流素子の電流整流方向は、選択された前記第1のメモリセルにおいて、リセット動作時に前記第1配線側から前記第2配線側に電流が流れるような方向であることを特徴とする請求項2乃至6のいずれか1項に記載の半導体記憶装置。
【請求項8】
ビット線又はワード線となる複数の第3配線を形成する工程と、
前記第3配線の上方に前記第3配線と電気的に接続するように電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを形成する工程と、
前記メモリセルの上方に前記メモリセルと電気的に接続し、且つ、前記第3配線と交差して前記第3配線との各交差部に前記メモリセルが配置されるように、前記ビット線又は前記ワード線となる複数の第4配線を形成する工程とを備え、
前記メモリセルを形成する工程は、第1の金属材料の酸化物により形成された第1記録層と、前記第1の金属材料により形成され、且つ、前記第1記録層と接するように形成された第2記録層とにより前記可変抵抗素子を形成するとともに、
前記第1記録層に比べ、前記可変抵抗素子の前記第3配線又は前記第4配線のうち動作時に前記ビット線となる方に近い側に前記第2記録層を設ける
ことを特徴とする半導体記憶装置の製造方法。
【請求項9】
前記第2記録層に接するように、前記第2記録層を還元する還元剤層を形成する工程を有することを特徴とする請求項8に記載の半導体記憶装置の製造方法。
【請求項10】
基板上に配置された複数の第1配線と、
前記第1配線と交差するように配置され、前記第1配線と前記基板との間に位置する複数の第2配線と、
前記第1配線と前記第2配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第1のメモリセルを含む第1のメモリセルアレイとを備え、
前記第1のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第3記録層と、前記第1の金属材料の酸化物よりも仕事関数が小さい第2の金属材料により形成され、且つ、前記第3記録層と接するように形成された第4記録層とを有し、
前記第4記録層は前記第3記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項11】
前記第1配線及び前記第2配線は、前記基板に対して垂直な方向に交互に積層され、
前記第1配線及び前記第2配線のうち、前記基板に近い下側に形成された前記第1配線と上側に形成された前記第2配線との間に、前記第1配線と前記第2配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第2のメモリセルを含む第2のメモリセルアレイが形成され、
前記第2のメモリセルの前記可変抵抗素子は、第1の金属材料の酸化物により形成された第3記録層と、前記第1の金属材料の酸化物よりも仕事関数が小さい第2の金属材料により形成され、且つ、前記第3記録層と接するように形成された第4記録層とを有し、
前記第2のメモリセルの前記第4記録層は、前記第3記録層に比べ前記第1配線に近い側に設けられた
ことを特徴とする請求項10に記載の半導体記憶装置。
【請求項12】
前記第4記録層に接するように形成されたポリシリコン層をさらに有することを特徴とする請求項10に記載の半導体記憶装置。
【請求項13】
前記ポリシリコン層と前記第4記録層との間に形成されたシリコン酸化膜又はシリコン酸窒化膜をさらに有することを特徴とする請求項12に記載の半導体記憶装置。
【請求項14】
前記第2の金属材料は、p+型のポリシリコンよりも仕事関数が小さいことを特徴とする請求項10乃至13のいずれか1項に記載の半導体記憶装置。
【請求項15】
前記電流整流素子の電流整流方向は、選択された前記第1のメモリセルにおいて、リセット動作時に前記第1配線側から前記第2配線側に電流が流れるような方向であることを特徴とする請求項10乃至14のいずれか1項に記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2012−191184(P2012−191184A)
【公開日】平成24年10月4日(2012.10.4)
【国際特許分類】
【出願番号】特願2012−33769(P2012−33769)
【出願日】平成24年2月20日(2012.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年10月4日(2012.10.4)
【国際特許分類】
【出願日】平成24年2月20日(2012.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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