可変抵抗絶縁層を用いたメモリ素子及びそれを有するプロセッサシステム
【課題】可変抵抗材料を用いて形成されるランダムアクセスメモリ装置を提供する。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変抵抗材料を用いて形成されるランダムアクセスメモリ（ＲＡＭ）装置の分野に関し、および特に、可変抵抗メモリ素子のための改善された構造に関する。
【背景技術】
【０００２】
可変抵抗（値）（ｒｅｓｉｓｔａｎｃｅ）メモリは外部影響によって変化させることが可能の電気的抵抗特性を有するＲＡＭである。可変抵抗メモリセルの基本構成要素は可変抵抗器（または抵抗：ｒｅｓｉｓｔｏｒ）である。可変抵抗器は（２つ状態のメモリ回路において）高抵抗または低抵抗を有するようにまたは(多状態のメモリ回路において)いずれかの中間抵抗値を有するようにプログラムされることが可能である。可変抵抗メモリセルの異なる抵抗値は可変抵抗メモリ回路内に格納されている情報を表す。可変抵抗メモリの利点は、回路の簡単さであり、これにより、より小さい装置に導き、さらに、メモリセルの不揮発特性、およびメモリ状態の安定性である。
【０００３】
図１は従来の可変抵抗メモリ装置の断面を示す。この可変抵抗メモリ装置はＧＲＡＤ型（１つの抵抗、１つのダイオード）である。それは、基板１００内のワード線（Ｎ型領域）１０２、複数のＰ＋領域１０４とＮ＋領域１０６を含み、ワード線１０２とＰ＋領域１０４はダイオードを構成する。誘電体層１１４は基板１００上に形成される。複数のメモリ部１０７は誘電体層１１４内に配置され、各メモリ部１０７は平板下部電極１０８、平板上部電極１１０、および平板下部電極１０８と平板上部電極１１０との間に１つまたはそれ以上の層で形成される抵抗膜１１２を含む。ワード線接続（またはコンタクト）ビア１１６は誘電体層１１４内に形成される。ワード線接続ビア１１６の１つの端部はＮ＋領域１０６に電気的に接続され、他の端部は誘電体層１１４の表面上の導電線１２０に接続され、その結果ワード線１０２は外部回路と電気的に接続することが可能となる。さらに、メモリ部１０７の上部電極１１０と電気的に接続するために誘電体層１１４上に形成されたビット線１１８がある。
【０００４】
従来の可変抵抗メモリ装置の第二例は図２に説明される１Ｒ１Ｔ型（１つの抵抗器、１つのトランジスタ）メモリ装置である。この装置は基板２００内の複数のＮ＋領域２０２および２０４を含む。誘電体層２２０は基板２００上に形成される。誘電体層２２０は複数のメモリ部２０７、複数のゲート構造（ワード線）２１２および複数の接続ビア２１４と２１６を含む。各メモリ部２０７は平板下部電極２０６、平板上部電極２０８、および１つまたはそれ以上の材料層で形成される抵抗膜２１０を含み、各メモリ部はそれぞれのＮ＋領域の表面上に配置される。ゲート構造２１２およびＮ＋領域２０２と２０４はトランジスタを構成する。接続ビア２１４および２１６はそれぞれゲート構造２１２および共通線２０４に電気的に接続され、そのようにゲート構造２１２および共通線２０４は外部回路との接続が可能となる。さらに、メモリ部２０７の平板上部電極２０８と電気的に接続するために誘電体層２２０上に形成されるビット線２１８がある。
【０００５】
残念ながら、図１および図２に開示されるように２つ金属電極平板間に挟まれる抵抗膜または絶縁酸化物を有する金属−絶縁体−金属（ＭＩＭ）構造は安定かつ再生可能なスイッチングを提供せず、そして素子間の導電路が上部および下部電極間の抵抗膜または絶縁酸化物内のどこでも発生できるので、制御可能な態様のメモリ特性を提供しない。素子間のランダムかつ予測不可能な導電路は、堆積される膜内のランダムかつ予測不可能な欠陥場所によって作り出されると考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００５／０４１３０３号
【特許文献２】特表２０００−５０９２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゆえに、抵抗スイッチング現象に基づくメモリ装置の大きいアレイを形成するために、可変抵抗メモリ装置内の電極間の導電路の改善および制御のための代替装置が必要とされる。
【課題を解決するための手段】
【０００８】
本発明は可変抵抗メモリ装置における形造（ｓｈａｐｅｄ）された下部電極の使用に関する。形造された下部電極は下部電極の頂点（またはチップ：ｔｉｐ）のところにおける絶縁材料の厚さが最も薄く、ゆえに下部電極の頂点のところにおける電界が最大であることを確実にする。電極頂点の小さい曲率はまた局部電界を強める。電極の配置およびメモリ素子の構造はメモリ装置内に安定かつ確実かつ再生可能なスイッチングとメモリ特性を有する導電路を作り出す。
【０００９】
本発明のさらなる効果および特徴は本発明の好適実施例を説明する後続の詳細説明および図面から明らかになる。
【図面の簡単な説明】
【００１０】
【図１】従来の抵抗ランダムアクセスメモリ装置の断面を示す。
【図２】従来の他の抵抗ランダムアクセスメモリ装置の断面を示す。
【図３】本発明の例示的な実施例に従うメモリ装置の部分断面を示す。
【図４】本発明の第二の例示的な実施例に従うメモリ装置の部分断面を示す。
【図５】本発明の第三の例示的な実施例に従うメモリ装置の部分断面を示す。
【図６】本発明の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハの断面図を示す。
【図７】図６に示す処理のその後続処理の段階における図６の半導体を示す。
【図８】は図７に示す処理のその後続処理の段階における図６の半導体を示す。
【図９】図８に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１０】図９に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１１】図１０に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１２】本発明の例示的な実施例に従うメモリ装置を形成するための第二処理を受ける半導体ウェハの断面図を示す。
【図１３】図１２に示す処理のその後続処理の段階における図１２の半導体を示す。
【図１４】本発明の第二の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハの断面図を示す。
【図１５】図１４に示す処理のその後続処理の段階における図１４の半導体を示す。
【図１６】図１５に示す処理のその後続処理の段階における図１４の半導体を示す。
【図１７】本発明に従って形成されたメモリ素子を有するプロセッサベースのシステムを示す。
【発明を実施するための形態】
【００１１】
後続の詳細記述において、添付図が参照され、この図は明細書の一部を構成し、そして本発明が実施される特定の例示的な実施例を一例として示す。当業者によって実施することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的及び電気的変更がなされることが可能であると理解されたい。述べられる処理工程の進行は本発明の例示的な実施例であり、しかしながら、工程の順序はここに記載されるものに限定されずそして従来において知られているように一定順序内に必然的に発生する工程を除いて変更されうるであろう。
【００１２】
後続の記述に用いられる“基板”（ｓｕｂｓｔｒａｔｅ）はプラスチック（ｐｌａｓｔｉｃ）、セラミック（ｓｅｒａｍｉｃ）、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、または露出基板表面を有する他の基板を含むいずれかの支持構造も含むがこれに限定しない。半導体基板はシリコン、シリコン−オン−インシュレーター（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイヤ（ＳＯＳ：ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ドープされるまたはドープされない半導体、基礎半導体土台によって支えられるシリコンのエピタキシャル（ｅｐｉｔａｘｉａｌ）層、そして他の半導体材料構造であることを理解されたい。後続の記述に半導体基板またはウェファーが参照されるとき、基礎半導体または土台内または上に領域または接合を形成するために従来の処理工程が用いられる。
【００１３】
本発明は典型的な実施例を説明する図を参照して説明され、そして同様の参照番号は同様の特徴を示す。
【００１４】
本発明の実施例に従うメモリ装置３０１は図３に図式的に説明される。装置３０１は形造された下部電極３０８、上部電極３１０、誘電体層３１４、および形造された下部電極３０８と上部電極３１０間の可変抵抗絶縁材料３１２を含む。本発明の好まれる実施例において、可変抵抗絶縁材料３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）ＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。形造された下部電極３０８および上部電極３１０は、例えば白金、チタンまたは金などの金属、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００１５】
図４を参照する。図４は図３に類似しそして基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化されるメモリ装置３０３を説明する。
【００１６】
図５を参照する。図５は図３および４に類似しそして導電プラグ３２２上に下部電極３０８が形成される本発明の第３実施例に従うメモリ装置３０４を説明する。図３と共に上述されているように、基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化される。図３と共に上述されているように、可変抵抗絶縁材料３１２が単純に堆積された後、この可変抵抗絶縁材料３１２上に上部電極３１０が形成されることを理解されたい。
【００１７】
図６〜１１は本発明の典型的な実施例に従うメモリ装置の形成を示す。前ステップの結果が論理上必要とされる場合を除き、ここに述べられるいずれかの動作のためにも特定の順序が要求されない。従って、以下の動作が一般的な順序で実行されるものとして述べられ、順序は例示的だけでありそして要望されれば代替されることができる。
【００１８】
図６は基板３００上に形成された誘電体層３１４を説明する。誘電体層３１４は、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によるスパッタリング、プラズマ強化（ｐｌａｓｍａｅｎｈａｎｃｅｄ）ＣＶＤ（ＰＶＣＶＤ）または物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの知られているいずれかの成長法によっても形成される。誘電体層３１４は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）などの一般的な絶縁酸化物、とりわけ低誘電率材料、から形成される。
【００１９】
マスク３１６が誘電体層３１４上に形成される。説明されている実施例において、マスク３１６はフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）マスクであり、しかしながら、マスク３１６は、例えば、金属（ｍｅｔａｌ）などのいずれかの他の適切な材料でも代替できる。基板３００へと延びる開口部３１３が、誘電体層３１４およびマスク３１６内に形成される。開口部３１３は、この技術分野での既知の方法、例えば一般的なパターンニングおよびエッチング処理、によって形成される。好ましくは、開口部３１３は、実質的に垂直な側壁を有するように、ドライエッチング（ｄｒｙｅｔｃｈ）ビアプロセスによって形成される。
【００２０】
図７に示されるように、開口部３１３が拡幅されて、誘電体層３１４中に開口部３１５が形成される。この開口部３１５は、マスク３１６を通る開口部３１３が誘電体層３１４を通る開口部３１５よりも小さくなるように、マスク３１６の下に拡張する。好ましくは、開口部３１５はウェットエッチングプロセスを用いて形成される。
【００２１】
図８は形造された下部電極３０８の形成を示す。円錐状に形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するよう、導電材料がマスク３１６上にそして開口部３１３、３１５を通して基板３００上に堆積される。形造された下部電極３０８は、例えば、白金、チタンまたは金のいずれかの導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料を含む。導電性材料は、蒸発または平行スパッタリング（ｃｏｌｌｉｍａｔｅｄｓｐｕｔｔｅｒｉｎｇ）などの物理気相成長（ＰＶＤ）処理によって堆積され、しかしいずれかの適切な技術も用いられる。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単一方向に堆積される。好ましくは、矢印３５０の角度によって図８に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度よりも小さな角度で堆積され、しかし要望されれば導電性材料はおおよそ７５度の角度で堆積されることもできる。
【００２２】
ＰＶＤ処理を用いて形造された下部電極３０８を形成することによって、一般的な化学的気相成長（ＣＶＤ）プラグ処理における電極が形成されるときに発生する割れ目またはギャップが避けられる。そのうえ、ＰＶＤ堆積される材料はＣＶＤ堆積される材料より滑らかな表面を有する傾向がある。従って形造された下部電極３０８は従来の電極より滑らかな表面を有することになる。
【００２３】
図９に説明されているように、導電性層３４１およびマスク３１６は除去される。これはいずれかの適切な技術によって成し遂げることができる。例えば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）ステップが実施されることができまたは知られている技術に応じて溶剤リフトオフ（ｓｏｌｖｅｎｔｌｉｆｔ−ｏｆｆ）処理が用いられる。
【００２４】
図１０を参照すると、可変抵抗絶縁材料層３１２が、開口部３１５内部に、形造された下部電極３０８を包囲するように形成される。可変抵抗絶縁材料層３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）のＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。可変抵抗絶縁材料層３１２は、例えば、パルスレーザー（ｐｌｕｓｅｄｌａｓｅｒ）堆積（ＰＬＤ）、ＰＶＤ、スパッタリング、またはＣＶＤなどの知られている方法によって形成される。
【００２５】
図１１を参照すると、第二電極３１０が可変抵抗絶縁材料層３１２上に形成される。第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００２６】
メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００２７】
図１２〜１３は本発明に従うメモリ素子３０１の形成のための他の例示的な実施例を説明する。第二開口部３１５（図７）が形成される必要がない点を除いて、図１２〜１３に説明される実施例は図６〜１１に説明される実施例と類似する。
【００２８】
図１２に示されているように、フォトレジストマスクであるマスク３１６が誘電体層３１４および基板３００上に適用される。基板３００へと延びる開口部３１３が、誘電体層３１４およびマスク３１６内に形成される。
【００２９】
図８と関連して上述されているように、形造された下部電極３０８が形成されることができる。図１３に説明されているように、形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために、導電材料が、マスク３１６上と、開口部３１３を通って基板３００上とに堆積される。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０によって示されるように、導電性材料は単一方向に堆積される。好ましくは、矢印３５０の角度によって図１３に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度未満の角度で堆積され、しかし導電性材料はおおよそ７５度の角度で堆積されることもできる。
【００３０】
メモリ装置３０１は、次に、図９〜１１を参照して上述したように処理される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００３１】
図１４〜１６は本発明の第二の例示的実施例に従うメモリ素子３０１の形成を説明する。図１４は、図６〜１０または図１２〜１３を参照して上述したように処理されたメモリ装置を示す。
【００３２】
図１５に示される構造を獲得するためにＣＭＰステップが実施され、可変抵抗絶縁材料層３１２を平坦化する。図１６に説明されるように第二電極３１０が可変抵抗絶縁材料層３１２上に形成される。上述のように、第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００３３】
上述の実施例はメモリアレイの一部である本発明に従ういくつかの可能な可変抵抗メモリ素子構造のみの形成に関する。しかしながら、本発明は、メモリアレイとして製造されそしてメモリ素子アクセス回路と共に動作することが可能な、本発明の趣旨内の他のメモリ構造の形成をも意図するものであることを理解されたい。
【００３４】
図１７は、例えば、本発明に従う可変抵抗メモリ素子（例えば、素子３０１および／または３０３（それぞれ、図３および４））を用いるメモリ装置のメモリ回路７４８を含むプロセッサシステム７００を説明する。プロセッサシステム７００は、例えば、コンピュータシステムであり、一般的にマイクロプロセッサ、デジタル信号プロセッサ、または他のプルグラム可能なデジタル論理装置などの中央演算部（ＣＰＵ）７４４を含み、これらはバス７５２を通じて入力／出力（Ｉ／Ｏ）装置７４６と通信する。メモリ回路７４８は、典型的にはメモリ制御装置を介し、バス７５２を通じてＣＰＵ７４４と通信する。
【００３５】
コンピュータシステムの場合、プロセッサシステム７００は、バス７５２を通じてＣＰＵ７４４と通信するフロッピディスクドライブ７５４およびコンパクトディスク（ＣＤ）ＲＯＭドライブ７５６などの周辺装置を含むことになる。メモリ回路７４８は、１つまたはそれ以上の可変抵抗メモリ素子、例えば、素子２００および／または６００を含む集積回路として好ましくは構成される。要望されれば、メモリ回路７４８はプロセッサ、例えばＣＰＵ７４４、と共に単一集積回路内に組み合わされることになる。
【００３６】
現在知られている典型的な実施例に従って本発明は詳細に述べられているが、本発明はそのような開示されている実施例に限定されないことを直ちに理解されたい。それより、本発明の趣旨および範囲と同等のいずれかのここに述べられていない変形、代替、入れ替え、または均等な構成も含むために本発明は修正されることができる。したがって、本発明は前述の開示によって限定されるとして見られるべきではなく、添付の特許請求の範囲のみによって限定される。
【符号の説明】
【００３７】
３００ 基板
３０１ メモリ装置
３０４ メモリ装置
３０８ 下部電極
３１０ 上部電極
３１２ 可変抵抗絶縁材料
３１３ 開口部
３１４ 誘電体層
３１５ 開口部
３１６ マスク
３２２ 導電プラグ
３４１ 導電層
７００ プロセッサ
７４４ 中央演算部（ＣＰＵ）
７４６ 入力／出力（Ｉ／Ｏ）装置
７４８ メモリ回路
７５２ バス
７５４ フロッピディスクドライブ
７５６ ＣＤＲＯＭデバイス
【技術分野】
【０００１】
本発明は可変抵抗材料を用いて形成されるランダムアクセスメモリ（ＲＡＭ）装置の分野に関し、および特に、可変抵抗メモリ素子のための改善された構造に関する。
【背景技術】
【０００２】
可変抵抗（値）（ｒｅｓｉｓｔａｎｃｅ）メモリは外部影響によって変化させることが可能の電気的抵抗特性を有するＲＡＭである。可変抵抗メモリセルの基本構成要素は可変抵抗器（または抵抗：ｒｅｓｉｓｔｏｒ）である。可変抵抗器は（２つ状態のメモリ回路において）高抵抗または低抵抗を有するようにまたは(多状態のメモリ回路において)いずれかの中間抵抗値を有するようにプログラムされることが可能である。可変抵抗メモリセルの異なる抵抗値は可変抵抗メモリ回路内に格納されている情報を表す。可変抵抗メモリの利点は、回路の簡単さであり、これにより、より小さい装置に導き、さらに、メモリセルの不揮発特性、およびメモリ状態の安定性である。
【０００３】
図１は従来の可変抵抗メモリ装置の断面を示す。この可変抵抗メモリ装置はＧＲＡＤ型（１つの抵抗、１つのダイオード）である。それは、基板１００内のワード線（Ｎ型領域）１０２、複数のＰ＋領域１０４とＮ＋領域１０６を含み、ワード線１０２とＰ＋領域１０４はダイオードを構成する。誘電体層１１４は基板１００上に形成される。複数のメモリ部１０７は誘電体層１１４内に配置され、各メモリ部１０７は平板下部電極１０８、平板上部電極１１０、および平板下部電極１０８と平板上部電極１１０との間に１つまたはそれ以上の層で形成される抵抗膜１１２を含む。ワード線接続（またはコンタクト）ビア１１６は誘電体層１１４内に形成される。ワード線接続ビア１１６の１つの端部はＮ＋領域１０６に電気的に接続され、他の端部は誘電体層１１４の表面上の導電線１２０に接続され、その結果ワード線１０２は外部回路と電気的に接続することが可能となる。さらに、メモリ部１０７の上部電極１１０と電気的に接続するために誘電体層１１４上に形成されたビット線１１８がある。
【０００４】
従来の可変抵抗メモリ装置の第二例は図２に説明される１Ｒ１Ｔ型（１つの抵抗器、１つのトランジスタ）メモリ装置である。この装置は基板２００内の複数のＮ＋領域２０２および２０４を含む。誘電体層２２０は基板２００上に形成される。誘電体層２２０は複数のメモリ部２０７、複数のゲート構造（ワード線）２１２および複数の接続ビア２１４と２１６を含む。各メモリ部２０７は平板下部電極２０６、平板上部電極２０８、および１つまたはそれ以上の材料層で形成される抵抗膜２１０を含み、各メモリ部はそれぞれのＮ＋領域の表面上に配置される。ゲート構造２１２およびＮ＋領域２０２と２０４はトランジスタを構成する。接続ビア２１４および２１６はそれぞれゲート構造２１２および共通線２０４に電気的に接続され、そのようにゲート構造２１２および共通線２０４は外部回路との接続が可能となる。さらに、メモリ部２０７の平板上部電極２０８と電気的に接続するために誘電体層２２０上に形成されるビット線２１８がある。
【０００５】
残念ながら、図１および図２に開示されるように２つ金属電極平板間に挟まれる抵抗膜または絶縁酸化物を有する金属−絶縁体−金属（ＭＩＭ）構造は安定かつ再生可能なスイッチングを提供せず、そして素子間の導電路が上部および下部電極間の抵抗膜または絶縁酸化物内のどこでも発生できるので、制御可能な態様のメモリ特性を提供しない。素子間のランダムかつ予測不可能な導電路は、堆積される膜内のランダムかつ予測不可能な欠陥場所によって作り出されると考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００５／０４１３０３号
【特許文献２】特表２０００−５０９２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゆえに、抵抗スイッチング現象に基づくメモリ装置の大きいアレイを形成するために、可変抵抗メモリ装置内の電極間の導電路の改善および制御のための代替装置が必要とされる。
【課題を解決するための手段】
【０００８】
本発明は可変抵抗メモリ装置における形造（ｓｈａｐｅｄ）された下部電極の使用に関する。形造された下部電極は下部電極の頂点（またはチップ：ｔｉｐ）のところにおける絶縁材料の厚さが最も薄く、ゆえに下部電極の頂点のところにおける電界が最大であることを確実にする。電極頂点の小さい曲率はまた局部電界を強める。電極の配置およびメモリ素子の構造はメモリ装置内に安定かつ確実かつ再生可能なスイッチングとメモリ特性を有する導電路を作り出す。
【０００９】
本発明のさらなる効果および特徴は本発明の好適実施例を説明する後続の詳細説明および図面から明らかになる。
【図面の簡単な説明】
【００１０】
【図１】従来の抵抗ランダムアクセスメモリ装置の断面を示す。
【図２】従来の他の抵抗ランダムアクセスメモリ装置の断面を示す。
【図３】本発明の例示的な実施例に従うメモリ装置の部分断面を示す。
【図４】本発明の第二の例示的な実施例に従うメモリ装置の部分断面を示す。
【図５】本発明の第三の例示的な実施例に従うメモリ装置の部分断面を示す。
【図６】本発明の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハの断面図を示す。
【図７】図６に示す処理のその後続処理の段階における図６の半導体を示す。
【図８】は図７に示す処理のその後続処理の段階における図６の半導体を示す。
【図９】図８に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１０】図９に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１１】図１０に示す処理のその後続処理の段階における図６の半導体ウェハを示す。
【図１２】本発明の例示的な実施例に従うメモリ装置を形成するための第二処理を受ける半導体ウェハの断面図を示す。
【図１３】図１２に示す処理のその後続処理の段階における図１２の半導体を示す。
【図１４】本発明の第二の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハの断面図を示す。
【図１５】図１４に示す処理のその後続処理の段階における図１４の半導体を示す。
【図１６】図１５に示す処理のその後続処理の段階における図１４の半導体を示す。
【図１７】本発明に従って形成されたメモリ素子を有するプロセッサベースのシステムを示す。
【発明を実施するための形態】
【００１１】
後続の詳細記述において、添付図が参照され、この図は明細書の一部を構成し、そして本発明が実施される特定の例示的な実施例を一例として示す。当業者によって実施することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的及び電気的変更がなされることが可能であると理解されたい。述べられる処理工程の進行は本発明の例示的な実施例であり、しかしながら、工程の順序はここに記載されるものに限定されずそして従来において知られているように一定順序内に必然的に発生する工程を除いて変更されうるであろう。
【００１２】
後続の記述に用いられる“基板”（ｓｕｂｓｔｒａｔｅ）はプラスチック（ｐｌａｓｔｉｃ）、セラミック（ｓｅｒａｍｉｃ）、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、または露出基板表面を有する他の基板を含むいずれかの支持構造も含むがこれに限定しない。半導体基板はシリコン、シリコン−オン−インシュレーター（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイヤ（ＳＯＳ：ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ドープされるまたはドープされない半導体、基礎半導体土台によって支えられるシリコンのエピタキシャル（ｅｐｉｔａｘｉａｌ）層、そして他の半導体材料構造であることを理解されたい。後続の記述に半導体基板またはウェファーが参照されるとき、基礎半導体または土台内または上に領域または接合を形成するために従来の処理工程が用いられる。
【００１３】
本発明は典型的な実施例を説明する図を参照して説明され、そして同様の参照番号は同様の特徴を示す。
【００１４】
本発明の実施例に従うメモリ装置３０１は図３に図式的に説明される。装置３０１は形造された下部電極３０８、上部電極３１０、誘電体層３１４、および形造された下部電極３０８と上部電極３１０間の可変抵抗絶縁材料３１２を含む。本発明の好まれる実施例において、可変抵抗絶縁材料３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）ＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。形造された下部電極３０８および上部電極３１０は、例えば白金、チタンまたは金などの金属、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００１５】
図４を参照する。図４は図３に類似しそして基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化されるメモリ装置３０３を説明する。
【００１６】
図５を参照する。図５は図３および４に類似しそして導電プラグ３２２上に下部電極３０８が形成される本発明の第３実施例に従うメモリ装置３０４を説明する。図３と共に上述されているように、基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化される。図３と共に上述されているように、可変抵抗絶縁材料３１２が単純に堆積された後、この可変抵抗絶縁材料３１２上に上部電極３１０が形成されることを理解されたい。
【００１７】
図６〜１１は本発明の典型的な実施例に従うメモリ装置の形成を示す。前ステップの結果が論理上必要とされる場合を除き、ここに述べられるいずれかの動作のためにも特定の順序が要求されない。従って、以下の動作が一般的な順序で実行されるものとして述べられ、順序は例示的だけでありそして要望されれば代替されることができる。
【００１８】
図６は基板３００上に形成された誘電体層３１４を説明する。誘電体層３１４は、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によるスパッタリング、プラズマ強化（ｐｌａｓｍａｅｎｈａｎｃｅｄ）ＣＶＤ（ＰＶＣＶＤ）または物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの知られているいずれかの成長法によっても形成される。誘電体層３１４は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）などの一般的な絶縁酸化物、とりわけ低誘電率材料、から形成される。
【００１９】
マスク３１６が誘電体層３１４上に形成される。説明されている実施例において、マスク３１６はフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）マスクであり、しかしながら、マスク３１６は、例えば、金属（ｍｅｔａｌ）などのいずれかの他の適切な材料でも代替できる。基板３００へと延びる開口部３１３が、誘電体層３１４およびマスク３１６内に形成される。開口部３１３は、この技術分野での既知の方法、例えば一般的なパターンニングおよびエッチング処理、によって形成される。好ましくは、開口部３１３は、実質的に垂直な側壁を有するように、ドライエッチング（ｄｒｙｅｔｃｈ）ビアプロセスによって形成される。
【００２０】
図７に示されるように、開口部３１３が拡幅されて、誘電体層３１４中に開口部３１５が形成される。この開口部３１５は、マスク３１６を通る開口部３１３が誘電体層３１４を通る開口部３１５よりも小さくなるように、マスク３１６の下に拡張する。好ましくは、開口部３１５はウェットエッチングプロセスを用いて形成される。
【００２１】
図８は形造された下部電極３０８の形成を示す。円錐状に形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するよう、導電材料がマスク３１６上にそして開口部３１３、３１５を通して基板３００上に堆積される。形造された下部電極３０８は、例えば、白金、チタンまたは金のいずれかの導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料を含む。導電性材料は、蒸発または平行スパッタリング（ｃｏｌｌｉｍａｔｅｄｓｐｕｔｔｅｒｉｎｇ）などの物理気相成長（ＰＶＤ）処理によって堆積され、しかしいずれかの適切な技術も用いられる。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単一方向に堆積される。好ましくは、矢印３５０の角度によって図８に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度よりも小さな角度で堆積され、しかし要望されれば導電性材料はおおよそ７５度の角度で堆積されることもできる。
【００２２】
ＰＶＤ処理を用いて形造された下部電極３０８を形成することによって、一般的な化学的気相成長（ＣＶＤ）プラグ処理における電極が形成されるときに発生する割れ目またはギャップが避けられる。そのうえ、ＰＶＤ堆積される材料はＣＶＤ堆積される材料より滑らかな表面を有する傾向がある。従って形造された下部電極３０８は従来の電極より滑らかな表面を有することになる。
【００２３】
図９に説明されているように、導電性層３４１およびマスク３１６は除去される。これはいずれかの適切な技術によって成し遂げることができる。例えば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）ステップが実施されることができまたは知られている技術に応じて溶剤リフトオフ（ｓｏｌｖｅｎｔｌｉｆｔ−ｏｆｆ）処理が用いられる。
【００２４】
図１０を参照すると、可変抵抗絶縁材料層３１２が、開口部３１５内部に、形造された下部電極３０８を包囲するように形成される。可変抵抗絶縁材料層３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの巨大磁気抵抗（ｃｏｌｏｓｓａｌｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）のＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などの可逆抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。可変抵抗絶縁材料層３１２は、例えば、パルスレーザー（ｐｌｕｓｅｄｌａｓｅｒ）堆積（ＰＬＤ）、ＰＶＤ、スパッタリング、またはＣＶＤなどの知られている方法によって形成される。
【００２５】
図１１を参照すると、第二電極３１０が可変抵抗絶縁材料層３１２上に形成される。第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
【００２６】
メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００２７】
図１２〜１３は本発明に従うメモリ素子３０１の形成のための他の例示的な実施例を説明する。第二開口部３１５（図７）が形成される必要がない点を除いて、図１２〜１３に説明される実施例は図６〜１１に説明される実施例と類似する。
【００２８】
図１２に示されているように、フォトレジストマスクであるマスク３１６が誘電体層３１４および基板３００上に適用される。基板３００へと延びる開口部３１３が、誘電体層３１４およびマスク３１６内に形成される。
【００２９】
図８と関連して上述されているように、形造された下部電極３０８が形成されることができる。図１３に説明されているように、形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために、導電材料が、マスク３１６上と、開口部３１３を通って基板３００上とに堆積される。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０によって示されるように、導電性材料は単一方向に堆積される。好ましくは、矢印３５０の角度によって図１３に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度未満の角度で堆積され、しかし導電性材料はおおよそ７５度の角度で堆積されることもできる。
【００３０】
メモリ装置３０１は、次に、図９〜１１を参照して上述したように処理される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００３１】
図１４〜１６は本発明の第二の例示的実施例に従うメモリ素子３０１の形成を説明する。図１４は、図６〜１０または図１２〜１３を参照して上述したように処理されたメモリ装置を示す。
【００３２】
図１５に示される構造を獲得するためにＣＭＰステップが実施され、可変抵抗絶縁材料層３１２を平坦化する。図１６に説明されるように第二電極３１０が可変抵抗絶縁材料層３１２上に形成される。上述のように、第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために一般的な処理ステップが次に実施されることができる。
【００３３】
上述の実施例はメモリアレイの一部である本発明に従ういくつかの可能な可変抵抗メモリ素子構造のみの形成に関する。しかしながら、本発明は、メモリアレイとして製造されそしてメモリ素子アクセス回路と共に動作することが可能な、本発明の趣旨内の他のメモリ構造の形成をも意図するものであることを理解されたい。
【００３４】
図１７は、例えば、本発明に従う可変抵抗メモリ素子（例えば、素子３０１および／または３０３（それぞれ、図３および４））を用いるメモリ装置のメモリ回路７４８を含むプロセッサシステム７００を説明する。プロセッサシステム７００は、例えば、コンピュータシステムであり、一般的にマイクロプロセッサ、デジタル信号プロセッサ、または他のプルグラム可能なデジタル論理装置などの中央演算部（ＣＰＵ）７４４を含み、これらはバス７５２を通じて入力／出力（Ｉ／Ｏ）装置７４６と通信する。メモリ回路７４８は、典型的にはメモリ制御装置を介し、バス７５２を通じてＣＰＵ７４４と通信する。
【００３５】
コンピュータシステムの場合、プロセッサシステム７００は、バス７５２を通じてＣＰＵ７４４と通信するフロッピディスクドライブ７５４およびコンパクトディスク（ＣＤ）ＲＯＭドライブ７５６などの周辺装置を含むことになる。メモリ回路７４８は、１つまたはそれ以上の可変抵抗メモリ素子、例えば、素子２００および／または６００を含む集積回路として好ましくは構成される。要望されれば、メモリ回路７４８はプロセッサ、例えばＣＰＵ７４４、と共に単一集積回路内に組み合わされることになる。
【００３６】
現在知られている典型的な実施例に従って本発明は詳細に述べられているが、本発明はそのような開示されている実施例に限定されないことを直ちに理解されたい。それより、本発明の趣旨および範囲と同等のいずれかのここに述べられていない変形、代替、入れ替え、または均等な構成も含むために本発明は修正されることができる。したがって、本発明は前述の開示によって限定されるとして見られるべきではなく、添付の特許請求の範囲のみによって限定される。
【符号の説明】
【００３７】
３００ 基板
３０１ メモリ装置
３０４ メモリ装置
３０８ 下部電極
３１０ 上部電極
３１２ 可変抵抗絶縁材料
３１３ 開口部
３１４ 誘電体層
３１５ 開口部
３１６ マスク
３２２ 導電プラグ
３４１ 導電層
７００ プロセッサ
７４４ 中央演算部（ＣＰＵ）
７４６ 入力／出力（Ｉ／Ｏ）装置
７４８ メモリ回路
７５２ バス
７５４ フロッピディスクドライブ
７５６ ＣＤＲＯＭデバイス
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の誘電体層と、
前記基板上で前記誘電体層内の開口部の内部に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は酸化物層であり、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むことを特徴とするメモリ素子。
【請求項２】
基板と、
前記基板上に形成された誘電体層であって、前記誘電体層はその中に前記誘電体層の上部表面から前記基板まで形成された開口部を有する、誘電体層と、
前記基板上かつ前記誘電体層内の前記開口部内に形成された第一電極であって、前記第一電極は円錐状構造を有する、第一電極と、
前記誘電体層内の前記開口部内の前記第一電極上に形成された可変抵抗絶縁層であって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
前記可変抵抗絶縁層上に形成された第二電極と、
を含むことを特徴とするメモリ素子。
【請求項３】
前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項１または２記載のメモリ素子。
【請求項４】
前記可変抵抗絶縁層は前記誘電体層上に形成されることを特徴とする請求項２記載のメモリ素子。
【請求項５】
前記第一及び第二電極間の前記可変抵抗絶縁層が平坦化されていることを特徴とする請求項１または２記載のメモリ素子
【請求項６】
前記第二電極が前記可変抵抗絶縁層の上に形成されていることを特徴とする請求項１または２記載のメモリ素子。
【請求項７】
前記基板と前記第一電極との間に形成された導電性プラグをさらに含むことを特徴とする請求項１または２記載のメモリ素子。
【請求項８】
プロセッサと、
前記プロセッサと通信するメモリ装置と、
を備えたプロセッサシステムであって、
前記メモリ装置はメモリ素子を含み、該メモリ素子は、
基板と、
前記基板に接触する誘電体層と、
前記基板上かつ前記誘電体層の開口部内に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は酸化物層であり、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含む、ことを特徴とするプロセッサシステム。
【請求項９】
前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１０】
前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項９記載のプロセッサシステム。
【請求項１１】
前記第二電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１２】
前記可変抵抗絶縁層はドープまたは非ドープのＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項８記載のプロセッサシステム。
【請求項１３】
前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、およびＮｉＯからなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１４】
前記メモリ素子は可変抵抗メモリ素子であることを特徴とする請求項８記載のプロセッサシステム。
【請求項１５】
基板と、
前記基板上の誘電体層と、
前記基板上で前記誘電体層の開口部の内部に物理気相成長によって形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極の間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むメモリ素子。
【請求項１６】
前記第一電極は白金、チタン、金、及びＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項１７】
前記第二電極は白金、チタン、金、及びＳｒＲｕＯ３からなる群から選択される請求項１、２または１５記載のメモリ素子。
【請求項１８】
前記可変抵抗絶縁層はＰＣＭＯ薄膜、ペロブスカイト構造および酸化膜からなる群の中から選択されることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項１９】
前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、およびＮｉＯからなる群の中から選択されることを特徴とする請求項１８記載のメモリ素子。
【請求項２０】
前記可変抵抗絶縁層はドープまたは非ドープのＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項２１】
前記メモリ素子は可変抵抗メモリ素子であることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項２２】
基板と、
前記基板上に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間の可変抵抗絶縁層であって、前記可変抵抗絶縁層はＳｒＴｉＯ３から形成され、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むメモリ素子。
【請求項１】
基板と、
前記基板上の誘電体層と、
前記基板上で前記誘電体層内の開口部の内部に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は酸化物層であり、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むことを特徴とするメモリ素子。
【請求項２】
基板と、
前記基板上に形成された誘電体層であって、前記誘電体層はその中に前記誘電体層の上部表面から前記基板まで形成された開口部を有する、誘電体層と、
前記基板上かつ前記誘電体層内の前記開口部内に形成された第一電極であって、前記第一電極は円錐状構造を有する、第一電極と、
前記誘電体層内の前記開口部内の前記第一電極上に形成された可変抵抗絶縁層であって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
前記可変抵抗絶縁層上に形成された第二電極と、
を含むことを特徴とするメモリ素子。
【請求項３】
前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項１または２記載のメモリ素子。
【請求項４】
前記可変抵抗絶縁層は前記誘電体層上に形成されることを特徴とする請求項２記載のメモリ素子。
【請求項５】
前記第一及び第二電極間の前記可変抵抗絶縁層が平坦化されていることを特徴とする請求項１または２記載のメモリ素子
【請求項６】
前記第二電極が前記可変抵抗絶縁層の上に形成されていることを特徴とする請求項１または２記載のメモリ素子。
【請求項７】
前記基板と前記第一電極との間に形成された導電性プラグをさらに含むことを特徴とする請求項１または２記載のメモリ素子。
【請求項８】
プロセッサと、
前記プロセッサと通信するメモリ装置と、
を備えたプロセッサシステムであって、
前記メモリ装置はメモリ素子を含み、該メモリ素子は、
基板と、
前記基板に接触する誘電体層と、
前記基板上かつ前記誘電体層の開口部内に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は酸化物層であり、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含む、ことを特徴とするプロセッサシステム。
【請求項９】
前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１０】
前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項９記載のプロセッサシステム。
【請求項１１】
前記第二電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１２】
前記可変抵抗絶縁層はドープまたは非ドープのＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項８記載のプロセッサシステム。
【請求項１３】
前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、およびＮｉＯからなる群の中から選択されることを特徴とする請求項８記載のプロセッサシステム。
【請求項１４】
前記メモリ素子は可変抵抗メモリ素子であることを特徴とする請求項８記載のプロセッサシステム。
【請求項１５】
基板と、
前記基板上の誘電体層と、
前記基板上で前記誘電体層の開口部の内部に物理気相成長によって形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極の間で前記開口部内の可変抵抗絶縁層であって、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むメモリ素子。
【請求項１６】
前記第一電極は白金、チタン、金、及びＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項１７】
前記第二電極は白金、チタン、金、及びＳｒＲｕＯ３からなる群から選択される請求項１、２または１５記載のメモリ素子。
【請求項１８】
前記可変抵抗絶縁層はＰＣＭＯ薄膜、ペロブスカイト構造および酸化膜からなる群の中から選択されることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項１９】
前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、およびＮｉＯからなる群の中から選択されることを特徴とする請求項１８記載のメモリ素子。
【請求項２０】
前記可変抵抗絶縁層はドープまたは非ドープのＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項２１】
前記メモリ素子は可変抵抗メモリ素子であることを特徴とする請求項１、２または１５記載のメモリ素子。
【請求項２２】
基板と、
前記基板上に形成された第一電極であって、該第一電極は円錐形状である、第一電極と、
第二電極と、
前記第一及び第二電極間の可変抵抗絶縁層であって、前記可変抵抗絶縁層はＳｒＴｉＯ３から形成され、前記可変抵抗絶縁層は前記第一電極の斜面全体及び頂点と直接接触しており、前記可変抵抗絶縁層の厚さは前記第一電極の頂点のところで最も薄い、可変抵抗絶縁層と、
を含むメモリ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−４８２５１（Ｐ２０１３−４８２５１Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−２０７５５８（Ｐ２０１２−２０７５５８）
【出願日】平成２４年９月２０日（２０１２．９．２０）
【分割の表示】特願２００８−５２７０１３（Ｐ２００８−５２７０１３）の分割
【原出願日】平成１８年８月１１日（２００６．８．１１）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年９月２０日（２０１２．９．２０）
【分割の表示】特願２００８−５２７０１３（Ｐ２００８−５２７０１３）の分割
【原出願日】平成１８年８月１１日（２００６．８．１１）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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