抵抗メモリ素子および関連する制御方法
【課題】電圧制御されたプログラム可能な抵抗層を有する抵抗メモリ素子とプログラミング方法を提供する。
【解決手段】参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子１２と、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子１４と、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６を含む抵抗メモリ素子１０において、上部電極投影と下部電極投影との間にオーバーラップ領域Ｌ３があり、オーバーラップ領域Ｌ３は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域Ｌ３の面積は、参照面上の、上部電極素子１２と下部電極素子１４の全投影面積の１０％以下を構成する。
【解決手段】参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子１２と、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子１４と、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６を含む抵抗メモリ素子１０において、上部電極投影と下部電極投影との間にオーバーラップ領域Ｌ３があり、オーバーラップ領域Ｌ３は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域Ｌ３の面積は、参照面上の、上部電極素子１２と下部電極素子１４の全投影面積の１０％以下を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には不揮発性メモリ素子に関し、特に、電圧制御されたプログラム可能な抵抗層を有する抵抗メモリ素子に関する。本発明は、また、メモリ素子の、または複数の抵抗メモリ素子を含む抵抗メモリアレイの、電圧制御されたプログラミング方法に関する。
【背景技術】
【０００２】
例えばＵＳ２００３／０００３６７４に記載された電気的にプログラム可能な抵抗クロスポイントメモリデバイスのような抵抗メモリデバイスは、一般に、複数の導電性上部電極と導電性下部電極との間に挿入された、電気信号に応じて変化することができる抵抗率を有する活性層を含む。活性層は、通常、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料のような誘電体材料から形成され、例えばワイヤ形状のＰｔ電極のような金属電極の間に挿入される。上部電極が下部電極と交差するそれぞれの位置をいう、上部電極と下部電極のクロスポイントにおいて、活性層は、供給された電圧に応じて変化する抵抗率を備えたプログラム可能な領域を有する。抵抗メモリデバイスのメモリ効果は、メモリデバイスを、２つの明確な抵抗状態に電流制御プログラミングする点にあり、この抵抗状態は、プログラム可能な領域を通る導電性フィラメントの形成および崩壊に関連する。導電性フィラメントの幅はナノメータの範囲と信じられ、即ち抵抗メモリセル構造の大きさより相当小さく、抵抗メモリデバイスは良好な拡張性を約束する。
【０００３】
複数の抵抗メモリ素子を含む抵抗メモリアレイは、一般には、図１の上面図と図２の断面図に示すような上部電極と下部電極のクロスバーアレイを含む。抵抗メモリデバイスは複数の上部電極（例えば、ワードラインＷＬ）と複数の下部電極（例えば、ビットラインＢＬ）を含み、上部電極と下部電極の間に活性層２を有し、複数のクロスポイントメモリ素子を形成する。活性層２は実質的に連続で、活性層２は１つより多いクロスポイントを横切って延びる。活性層２は複数のワードラインＷＬとビットラインＢＬとの間に挿入される。ワードラインＷＬとビットラインＢＬとのそれぞれの交差点において、プログラム可能な領域、即ちビット３が活性層２の中に形成される。ビット３の抵抗率は、対応するワードラインＷＬとビットラインＢＬとの間に与えられる電圧に応じたフィラメント形成またはフィラメント崩壊に依存して変化できる。フィラメントの位置は、図１中に黒丸４で模式的に示される。ワードラインＷＬとビットラインＢＬのそれぞれは、所定の技術で得られる最小幅である幅Ｆを有すると仮定すると、抵抗メモリデバイス１の密度は１フィラメント／４Ｆ２、即ち１ビット／４Ｆ２と計算される。形成されたフィラメントの幅が実質的にプログラム可能な領域の幅Ｆより小さいため、小さいサイズのフィラメントを任意的に使用して、高密度のメモリデバイスを形成する新しい抵抗メモリ素子の余地がある。
【発明の概要】
【０００４】
本発明の具体例の目的は、活性層中に導電性フィラメントを制御して閉じ込め、抵抗率を可変にする抵抗メモリ素子を提供することである。本発明の具体例にかかる抵抗メモリ素子の長所は、複数のメモリ素子を含む高密度抵抗メモリアレイの提供、および抵抗メモリアレイの周辺から抵抗メモリアレイのメモリフィラメントを独立して制御できる方法の提供に使用できることである。
【０００５】
第１の形態では、本発明の具体例は、参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子、および上部電極素子と下部電極素子との間に挿入された可変性の抵抗率を有する活性層を含む抵抗メモリ素子を提供する。本発明の具体例では、上部電極投影と下部電極投影との間にオーバーラップ領域があり、オーバーラップ領域は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域の面積は、参照面上の、上部電極素子と下部電極素子の全投影面積の１０％以下を構成する。
【０００６】
本発明の具体例にかかる抵抗メモリ素子では、オーバーラップ領域は、上部電極投影の１つのコーナーと、下部電極投影の１つのコーナーを含んでも良い。これは、オーバーラップ領域が小さくなりコーナーを含むことを可能にし、それゆえに形成された場は大きく、フィラメントはより容易に形成できる。
【０００７】
本発明の具体例にかかる抵抗メモリでは、可変性の抵抗率を有する活性層は、上部電極素子と下部電極素子の双方に接続されたプログラム可能な領域を含んでも良い。プログラム可能な領域では、上部電極素子と下部電極素子の適切な動作のために、フィラメントが形成される。
【０００８】
可変性の抵抗率を有する活性層は、例えばペロブスカイト酸化物（例えば（Ｂａ，Ｓｒ）ＴｉＯ３、（Ｐｒ，Ｃａ）ＭｎＯ３等）またはＮｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｃｕ等のような二元系酸化物であり、ドープしてもドープしなくても良い。
【０００９】
本発明の具体例にかかる抵抗メモリ素子では、上部電極素子および／または下部電極素子は金属電極でも良い。代わりの具体例では、上部電極素子および／または下部電極素子は、ドープされたＳｉのようなドープされた半導体材料から形成されても良い。特別な具体例では、電極の１つは、活性層と、可変性の抵抗率を有するショットキ接合を形成しても良い。
【００１０】
本発明の具体例では、上部電極素子と下部電極素子は、ボックス型（box-shaped）の電極素子でも良い。そのようなボックス型の電極素子の優位点は、高電界が形成され、これによりフィラメントがより容易に形成されるコーナーを有することである。
【００１１】
第２の形態では、本発明は、本発明の第１の形態の具体例にかかる、複数の抵抗メモリ素子を含む抵抗メモリアレイを提供する。本発明の具体例にかかる抵抗メモリアレイの抵抗メモリ素子は、参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子、および上部電極素子と下部電極素子との間に挟まれた可変性の抵抗率を有する活性層を含む抵抗メモリ素子を提供する。上部電極投影と下部電極投影との間に第１オーバーラップ領域があり、第１オーバーラップ領域は少なくとも上部電極投影のコーナーおよび／または下部電極投影のコーナーを含む。第１オーバーラップ領域の面積は、参照面上の、上部電極素子と下部電極素子の全投影面積の１０％以下を構成する。
【００１２】
本発明の具体例にかかる抵抗メモリアレイでは、抵抗メモリアレイの第１の抵抗メモリ素子の投影面積は、抵抗メモリアレイの第２の抵抗メモリ素子の投影面積とオーバーラップし、これにより第２のオーバーラップ領域を形成しても良い。第２のオーバーラップ領域は、少なくとも第１の抵抗メモリ素子の上部電極投影の１つのコーナーと、第２の抵抗メモリ素子の下部電極投影の１つのコーナーとを含んでも良く、また逆でも良い。第２のオーバーラップ領域の面積は、参照面上の、第１の抵抗メモリ素子と第２の抵抗メモリ素子との全投影面積の５％以下を構成する。この具体例では、メモリ素子はそれ自身オーバーラップするが、オーバーラップは小さい。
【００１３】
本発明の具体例では、抵抗メモリ素子の上部電極素子と下部電極素子は、格子縞模様（checkerboard pattern）に配置しても良い。
【００１４】
本発明の具体例にかかる抵抗メモリアレイは、更に、複数の下部電極コンタクトを介して下部電極素子のいくつかに電気的に接続する第１レベルの下部電極プログラミングラインと、複数の下部電極コンタクトを介して他の下部電極素子に電気的に接続する第２レベルの下部電極プログラミングラインであって、第１の方向に延びる第１レベルの下部電極プログラミングラインと第２の方向に延びる第２レベルの下部電極プログラミングライン、複数の上部電極コンタクトを介していくつかの上部電極素子に電気的に接続する第３レベルの上部電極プログラミングラインと、複数の上部電極コンタクトを介して他の上部電極素子に電気的に接続する第４レベルの上部電極プログラミングラインであって、第３の方向に延びる第３レベルの上部電極プログラミングラインと第４の方向に延びる第４レベルの上部電極プログラミングラインと、を含む。プログラミングラインと、それらのプログラミングラインへのコンタクトの合理的なレイアウトにより、フィラメントは、メモリ素子の複数のコーナーに形成または崩壊され、一方で、別々に制御可能である。
【００１５】
本発明の具体例にかかる抵抗メモリアレイでは、第１レベルの下部電極プログラミングラインと第２レベルの下部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは垂直に交差する。第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは、更に、第１レベルの下部電極プログラミングラインと、第２レベルの下部電極プログラミングラインに対して、約４５°の角度を形成する。
【００１６】
本発明の具体例にかかる抵抗メモリアレイは、更に、複数の上部電極コンタクトを介していくつかの上部電極素子に電気的に接続する第５レベルの上部電極プログラミングラインで、第５の方向に延びる第５レベルの上部電極プログラミングラインを含んでも良い。代わりに、またはその上に、本発明の具体例にかかる抵抗メモリ素子は、複数の下部電極コンタクトを介していくつかの下部電極素子に電気的に接続する第６レベルの下部電極プログラミングラインで、第６の方向に延びる第６レベルの下部電極プログラミングラインを含んでも良い。
【００１７】
本発明の具体例では、プログラミングラインはワイヤ形状のプログラミングラインでも良い。それらは作製が簡単であり、例えば標準的な技術で作製される。代わりに、特別な具体例では、プログラミングラインは階段状の接続ラインでも良い。そのようなラインは、適当に作製するのが困難な傾斜したラインを避けるために実施される。
【００１８】
第３の形態では、本発明は、本発明の第２の形態の具体例にかかる抵抗メモリアレイの電圧制御プログラミングのための方法を提供する。本方法は、参照面上の投影の間でオーバーラップ領域を有する抵抗メモリアレイの少なくとも１つの上部電極素子と少なくとも１つの下部電極素子との間に電圧を与えることにより、抵抗メモリアレイの可変性の抵抗率を有する活性層中で、少なくとも１つの導電性フィラメントを形成または崩壊させる工程を含む。
【００１９】
本発明の具体例にかかる方法は、更に、上部電極素子と複数の下部電極素子との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、下部電極素子は、参照面に垂直な投影が、その上の上部電極素子の垂直投影とオーバーラップし、または下部電極素子と複数の上部電極素子との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、下部電極素子は、参照面上の投影が、その上の下部電極素子の垂直投影とオーバーラップする。
【００２０】
上記目的は、本発明の具体例にかかるデバイスおよび方法により完成する。
【００２１】
本発明の特別で好適な形態は、独立または従属の請求項とともに説明される。従属請求項の特徴は、適当に、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良く、単に請求項に記載された通りではない。
【００２２】
本発明と、従来技術を超えて達成される長所を要約する目的で、本発明の所定の目的や長所は上で説明された。もちろん、そのような目的や長所の全てが、本発明の特定の具体例に関して達成される必要はないことが理解される。このように、例えば、本発明は、ここで教示や示唆される他の目的や長所を、必ずしも達成すること無しに、ここで教示された１つの長所や長所のグループを達成または最適化できる方法で本発明が具体化または実施できることを当業者は認識するであろう。
【図面の簡単な説明】
【００２３】
【図１】上部電極および下部電極がクロスバーアレイ形状を有する従来技術の抵抗メモリアレイの上面図である。
【図２】図１の断面Ａ−Ａに沿った、図１の従来の抵抗メモリアレイの断面図である。斜線部分は可変性の抵抗率を有する活性層中のプログラム可能領域である。
【図３】本発明の具体例にかかる抵抗メモリ素子の３Ｄ図である。
【図４】参照面上の、図３の抵抗メモリ素子の投影面積を示し、例えば参照面は水平（Ｘ、Ｙ）面である。
【図５】本発明の他の具体例にかかる抵抗メモリ素子の投影面積を示す。斜線部分はオーバーラップ領域を示す。
【図６】本発明の例示的な具体例にかかる抵抗メモリ素子の断面図である。斜線部分は可変性の抵抗率を有する活性層のプログラム領域を示す。
【図７】本発明の具体例にかかる抵抗メモリアレイの上面図である。点線の円は単体の抵抗メモリ素子であり、カールは、抵抗メモリアレイの可変性の抵抗率を有する活性層中の導電性フィラメントの多くの可能な位置を示す。
【図８】本発明の具体例にかかる抵抗メモリアレイの上面図であり、下部電極素子と複数のＢＥ１コンタクトとＢＥ２コンタクトに接続する、第１レベルと第２レベルのプログラミングラインを含む。
【図９】図８に示す具体例にかかる抵抗メモリアレイの上面図であり、更に、上部電極素子および複数のＴＥ１コンタクトとＴＥ２コンタクトに接続する、第１および第２レベルのプログラミングラインを含む。
【図１０】本発明の具体例にかかる抵抗メモリアレイの上面図であり、図９に示す形状に対してＴＥ１コンタクトがシフトしている。
【図１１】図９に示された具体例にかかる抵抗メモリアレイの上面図であり、更に、上部電極素子に接続する第３レベルのプログラミングラインを含む。
【図１２】図９に示された具体例にかかる抵抗メモリアレイの上面図であり、斜めのＴＥ１およびＴＥ２プログラミングラインが、階段状のＴＥ１およびＴＥ２接続ラインにより置き換えられている。
【００２４】
図面は単に模式的で限定的ではない。図面において、要素のいくつかのサイズは図示目的で誇張され、縮尺どおりには描かれていない。
【００２５】
請求項中の参照符号は、範囲を限定するものと解釈すべきではない。異なる図面において、同一参照符号は、同一または類似の要素を示す。
【発明を実施するための形態】
【００２６】
図３は、本発明の具体例にかかる抵抗メモリ素子１０を示す。抵抗メモリ素子１０は、上部電極素子１２、下部電極素子１４、および上部電極素子１２と下部電極素子１４との間に挟まれた可変性の抵抗率を有する活性層１６を含む。図３に示すように、抵抗メモリ素子１０の上部電極素子１２は、例えば実質的に互いに平行な第１上面１８と第１底面２０とを有する。第１上面１８は、可変性の抵抗率を有する活性層１６から離れて配置され、第１底面２０は、可変性の抵抗率を有する活性層１６に向かって配置されても良い。上部電極素子１２の第１上面１８と第１底面２０は、例えば図３に示す水平な（Ｘ、Ｙ）面のような参照面に平行でも良い。同様に、抵抗メモリ素子１０の下部電極素子１４は、第２上面２２と第２底面２４を含み、第２上面２０と第２底面２４は例えば実質的に互いに平行である。第２上面２２は可変性の抵抗率を有する活性層１６から離れて配置され、第２底面２４は、可変性の抵抗率を有する活性層１６に向かって配置されても良い。下部電極素子１４の第２上面２２と第２底面２４は、例えば水平な（Ｘ、Ｙ）面のような参照面に平行でも良い。
【００２７】
本発明にかかる抵抗メモリ素子の一の具体例では、上部電極素子１２は、例えば、第１膜厚Ｔ１のボックス形状の上部電極素子であり、第１膜厚は例えば５ｎｍと１０ｎｍの間の範囲にある。一般に、パターニングのために、第１膜厚Ｔ１≦Ｆ（Ｆは所定の技術で得られる最小形状サイズ）である。ボックス形状の上部電極素子１２は、例えば、正方形の第１上面１８と正方形の第１底面２０を有し、正方形の第１上面１８と正方形の第１底面２０は、例えば双方とも第１サイズ長さＬ１を有し、これは例えば５ｎｍから１５ｎｍの範囲の値である（または、一般には、０．５＊Ｆ＜実際の最小形状サイズ＜１．５＊Ｆ、Ｆは所定の技術で得られる最小形状サイズ。しかしながら人の集団は通常Ｆより小さいウエハ上の現実の最小形状サイズのヒントを見出す。現実の最小形状サイズが小さくなるほど、例えばメモリ密度がより良くなる）。同様に、本発明の具体例によれば、下部電極素子１４は、例えば、第２膜厚Ｔ２のボックス形状の下部電極素子であり、第２膜厚は例えば５ｎｍと１０ｎｍの間の範囲にある。ボックス形状の下部電極素子１４は、例えば正方形の第２上面２２と正方形の第２底面２４を有する。正方形の第２上面２２と正方形の第２底面２４は、例えば双方とも第１サイズ長さＬ２を有し、これは例えば５ｎｍから１５ｎｍの範囲の値である。下部電極素子１４と上部電極素子１２の寸法、例えば第１膜厚Ｔ１と第２膜厚Ｔ２、または例えば第１サイド長さＬ１と第２サイド長さＬ２は、互いに等しくても、互いに異なっても良い。
【００２８】
本発明にかかる抵抗メモリ素子１０の代わりの具体例（図１に示さず）では、上部電極素子１２は、例えば矩形（正方形ではない）の上面と矩形（正方形ではない）の底面を有しても良い。同様に、本発明の具体例にかかる抵抗メモリ素子１０の下部電極素子１４は、例えば矩形（正方形ではない）の上面と矩形（正方形ではない）の底面を有しても良い。
【００２９】
本発明の具体例にかかる抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、半導体産業で電極を形成するのに一般に使用される材料から形成されても良い。電極を形成するためのそのような材料は、導電性材料であり、例えばアルミニウム、プラチナ、タングステン、銅、銀、金、導電性酸化物（例えばＳｒＲｕＯ３、ＩｒＯ２、ＲｕＯ２）、導電性窒化物（例えばＴｉＮ、ＴａＮ）、または他の好適な導電性材料である。上部電極素子１２と下部電極素子１４を作製するために使用される材料は、互いに等しくても良く、互いに異なっても良い。特別な具体例では、下部電極素子１４は例えばプラチナから形成され、一方、上部電極素子１２は例えばプラチナ、銅、銀または金を含んでも良い。
【００３０】
本発明の具体例では、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４とは、上部電極素子１２の例えば水平（Ｘ、Ｙ）面のような参照面上の垂直投影２６が、例えば水平（Ｘ、Ｙ）面のような参照面上の下部電極素子１４の垂直投影２８と部分的にオーバーラップするように、互いに上下に配置されても良く、即ち重なって配置されても良い。上部電極の投影２６が下部電極の投影２８とオーバーラップすることは、本発明の具体例にかかるオーバーラッピング領域３０が、上部電極投影２６の少なくとも１つのコーナーまたは下部電極投影２８の少なくとも１つのコーナーを含むようになる。本発明の具体例にかかる抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、更に、オーバーラップ領域３０の面積が、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極素子１２と下部電極素子１４との全投影面積の１０％以下となっても良い。
【００３１】
図４は、図３に示された具体例にかかる、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極素子１２の投影２６と、例えば水平な（Ｘ、Ｙ）面のような参照面上での抵抗メモリ素子１０の下部電極素子１４の投影２８を示す。例えば水平な（Ｘ、Ｙ）面のような参照面上での、上部電極素子１２と下部電極素子１４との全投影面積は、更に、抵抗メモリ素子１０の投影面積３２として示される。例えば水平な（Ｘ、Ｙ）面のような参照面上に投影した場合、上部電極素子１２の投影２６と、下部電極素子１４の投影２８とは部分的にオーバーラップし、これによりオーバーラップ領域３０を形成する。考慮された具体例では、図３に示された抵抗メモリ素子１０の底部電極素子１４は、上部電極素子１２のコーナー３４の下に配置された１つのコーナー３３を正確に有し、オーバーラップ領域３０は、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極のコーナー３４の投影３５と、例えば水平な（Ｘ、Ｙ）面のような参照面上での、下部電極のコーナー３３の投影３７の双方を含み、例えば１％より小さいような、１０％より小さい、抵抗メモリ素子３２の全投影面積３２の最小部分を形成する。
【００３２】
図５は、本発明の具体例にかかる抵抗メモリ素子１０の多くの他の可能な投影面積３２を示す。図５（ａ）では、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４とは、上部電極の投影２６と下部電極の投影２８とのオーバーラップ領域３０が、全投影面積３２の約８％のような、１０％より小さくなり、上部電極の投影２６の１つのコーナー３５と下部電極の投影２８の１つのコーナー３７を正確に含む。図５（ｂ）に示すような、本発明にかかる抵抗メモリ素子１０の代わりの具体例では、例えば、下部電極素子１４の一部が、上部電極素子１２の側壁の中央部分に下に配置され、オーバーラップ領域３０は、例えば水平な（Ｘ、Ｙ）面のような参照面上での底部電極のコーナー３３の投影３７と、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極の投影２６の端の中央部分３９の投影４１との双方を含む。
【００３３】
本発明の具体例にかかる抵抗メモリ素子１０の、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６は、与えられた電圧に応じてその抵抗を変化させることができる材料から形成されても良い。例えば、可変性の抵抗率を有する活性層は、ドープされたまたはドープされない、少なくともＮｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｃｕのような二元系酸化物の少なくとも１つから形成されても良く、または３元系酸化物やペロブスカイト系酸化物（一般には（Ｂａ，Ｓｒ）ＴｉＯ３、（Ｐｒ，Ｃａ）ＭｎＯ３のような）複合酸化物から形成されても良い。図３に示すように、可変性の抵抗率を有する活性層１６は、第３の膜厚Ｔ３を有し、第３の膜厚Ｔ３は、積極的なＦ＝１０ｎｍを再度用いた場合、例えば約２ｎｍと約１０ｎｍとの間の範囲であり、一般にはＴ≦Ｆである。可変性の抵抗率を有する活性層１６は、例えば水平な（Ｘ、Ｙ）面のような参照面に平行な第３の上面４０を有し、例えば上部電極素子１２の全底面２０のような、上部電極素子１２の第１底面２０と接続しても良い。同様に、可変性の抵抗率を有する活性層１６は、例えば第３の上面４０に平行な第３の底面４２を有し、例えば下部電極素子１４の全上面２２のような、下部電極素子１４の第２上面２２と接続しても良い。本発明の具体例では、可変性の抵抗率を有する活性層１６は、更にプログラム可能な領域３６（図３には示さないが、図６には示す）とバルク領域３８を含む。プログラム可能な領域３６は、可変性の抵抗率を有する活性層１６の一部であり、これは上部電極素子１２と下部電極素子１４の双方と接続し、即ち、そこを通って上部電極素子１２と下部電極素子１４の加えられた電圧が通過する領域である。プログラム可能な領域３６は、例えば水平な（Ｘ、Ｙ）面のような参照面上の、上部電極素子１２と下部電極素子１４の垂直投影にオーバーラップ領域により決定される。可変性の抵抗率を有する活性層１６のバルク領域３８は、次に、プログラム可能な領域３６とは異なる、可変性の抵抗率を有する活性層１６の一部として定義される。例えば水平な（Ｘ、Ｙ）面のような参照面に垂直な投影からそれを見た場合、それは、下部電極素子１４の上面２２と上部電極素子１２の底面２０とのいずれかのみに接続する、またはいずれにも接続しない領域である。
【００３４】
図６は、本発明の一つのありそうな具体例にかかる抵抗メモリ素子１０の断面図を示す。可変性の抵抗率を有する活性層１６のプログラム可能な領域３６は、上部電極素子１２のコーナー３４から下部電極素子１４まで延び、下部電極素子１４のコーナー３３から上部電極素子１２まで延びる。プログラム可能な領域３６の寸法、即ち図６に示された第３の側の長さＬ３は、上部電極素子１２と下部電極素子１４とのオーバーラップに依存し、メモリ素子１０の全ての断面に対して同じである必要はない。プログラム可能な領域３６は、下部電極素子１４や上部電極素子１６に、電圧や電流のような電気信号を供給することにより活性化され、即ちその抵抗率が変化し、プログラム可能な領域３６は、導電性フィラメントの形成や崩壊により少なくとも２つの抵抗の間で抵抗が変化する可変抵抗器として働く。上部電極素子１２が下部電極素子１４と限定されてオーバーラップすることにより、可変性の抵抗率を有する活性層１６中で導電性フィラメントの制御された閉じ込めが達成される。導電性フィラメントの導電性パスの、正確な位置への閉じ込めは、動作電圧および電流の分散を減らすことができる。
【００３５】
本発明の更なる形態では、本発明の具体例にかかる抵抗メモリ素子１０は、更に抵抗メモリアレイ４４に組み込まれ、抵抗メモリアレイ４４は、複数の抵抗メモリ素子１０を含む。本発明の具体例にかかる抵抗メモリ素子１０は、例えば通常または通常でないパターンのようなパターンに従って、本発明の具体例にかかるアレイ中に配置されても良い。例えば、抵抗メモリ素子１０は、行と列に論理的に組織化されても良い。この説明を通して、（「行」と「列」の用語に関連した）「水平」および「垂直」の用語は、説明を容易にするためだけのために、同等のシステムを提供するのに使用される。「行」を示す場合の「水平」の用語は、層の参照面や方位を示す場合の「水平」とは異なる意味を有する。層の参照面や方位を示す場合の「水平」の用語がデバイスの現実の物理的な方向を示す場合でも、「行」および「列」を示す場合の「水平」および「垂直」の用語は、デバイスの現実の物理的な方向を示す必要はなく、または示しても良い。更に、「列」や「行」の用語は、互いに繋がったアレイ素子のセットを記載するのに使用されても良い。つながりは、デカルトアレイ（Cartesian array）の行列の形態でも良いが、本発明はこれに限定されるものではない。当業者には理解できるように、列と行は容易に入れ替わることができ、この説明ではそれらの用語は入れ替え可能であることを意図する。また、非デカルトアレイ（non-Cartesian array）も形成でき、本発明の範囲内に含まれる。このように「行」および「列」の用語は広く解釈すべきである。この広い解釈を容易にするために、「行と列に論理的に組織化された」が参照される。これにより、抵抗メモリ素子１０は、地形学的に直線に交差する方法で互いに繋がれるが、物理的または地形学的な配置である必要はない。例えば、行が円であり、列がそれらの円の半径であり、円と半径はこの発明では「論理的に組織化された」行と列と記載される。また、例えばリセットラインや第１および第２のセレクトラインのような多くのラインの特定の名称は、説明を容易にし、特定の機能に言及するために使用される一般的な名称であり、この特定の言葉の選択は本発明をいかなる方法においても限定することを意図しない。それらの全ての用語は記載された特定の構造をより理解するために使用されるのみで、本発明を限定することを意図しない。
【００３６】
抵抗メモリアレイ４４の抵抗メモリ素子１０は、例えば、それぞれのメモリ素子１０の、例えば水平な（Ｘ、Ｙ）面のような参照面上への投影面積３２が、抵抗メモリアレイ４４の少なくとも１つの他の抵抗メモリ素子１０の投影面積３２とオーバーラップするように配置される。本発明にかかる抵抗メモリ素子１０の特別な具体例では、第１と第２の隣り合った抵抗メモリ素子の投影面積により形成されるオーバーラップ領域は、例えば（Ｘ、Ｙ）面のような参照面上への第１抵抗メモリ素子１０の上部電極素子１２の投影２６の１つのコーナーと、例えば（Ｘ、Ｙ）面のような参照面上への第２抵抗メモリ素子１０の下部電極素子１４の投影２８の１つのそのコーナーとを、またはその逆を、まさに含みまたはからなる。更に、本発明の抵抗メモリアレイ４４の特別な具体例では、２つの隣り合った抵抗メモリ素子のオーバーラップ領域の面積は、例えば（Ｘ、Ｙ）面のような参照面上への、隣り合った双方の抵抗メモリ素子１０の全投影面積の５％以下を構成しても良い。図７に示すように、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、上面図では、例えば格子縞模様を形成する。抵抗メモリ素子１０は基板上に配置され、この基板は、使用するのに好適な材料や、その上に抵抗メモリ素子を形成するのに好適な材料から形成され、例えばアモルファス、多結晶、または単結晶の半導体材料であり、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムアーセナイド（ＧｅＡｓ）、ゲルマニウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）である。基板は、半導体基板部分に加えて、例えばＳｉＯ２層やＳｉ２Ｎ３層のような絶縁性層を含んでも良い。このように、基板の用語は、一般には興味のある層や部分、特に抵抗メモリ素子１０の下にある層の要素を規定するのに使用される。また、基板は、抵抗メモリ素子１０がその上に形成される他のベースでも良く、例えばガラス、石英、溶融石英、または金属箔でも良い。特別な具体例が、好適なポリマをバルクおよび構造材料に使用して達成できる。
【００３７】
図７に示すように、抵抗メモリアレイ４４の具体例では、抵抗メモリ素子１０は、抵抗メモリ素子１０の５つの等距離の行と、抵抗メモリ素子１０の６つの等距離の列を含むデカルトアレイに論理的に配置され、これによりメモリアレイ４４を形成する。しかしながら、いかなる好適な数の行や列も、抵抗メモリアレイ４４を形成するために使用しても良い。本発明にかかる抵抗メモリアレイ４４の１つの具体例では、メモリアレイ４４は、例えば５１２×５１２のメモリアレイである。更に代わりの具体例では、抵抗メモリ素子１０はデカルトアレイの配置する必要はない。
【００３８】
本発明の具体例にかかる抵抗メモリアレイ４４の抵抗メモリ素子１０は、上部電極素子１２の底面２０が例えば（Ｘ、Ｙ）面に平行な水平面のような参照面に平行な面のような、１つの面に横たわるように、配置される。この面は更に、抵抗メモリアレイ４４の上部電極素子１２の面とも呼ばれる。同様に、本発明の具体例にかかる抵抗メモリアレイ４４の下部電極素子１４の上面２２が、例えば上部電極素子１２の面に対して下方に横たわる面のような１つの面に横たわっても良い。この面は更に、抵抗メモリアレイ４４の下部電極素子１４の面とも呼ばれる。抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６は、可変性の抵抗率を有する連続した活性層１６であり、抵抗メモリアレイ４４の上部電極素子１２の面と下部電極素子１４の面との間に挿入されても良い。
【００３９】
図７に示す縞状アレイ形状では、アレイ４４の端部に配置されない抵抗メモリ素子１０の投影面積３２が、６つの周辺の抵抗メモリ素子１０の投影面積とオーバーラップする。抵抗メモリアレイ４４のコーナーと端部において、メモリ素子１０の投影面積３２は３つおよび４つの隣り合ったメモリ素子１０のそれぞれの投影面積３２とオーバーラップする。抵抗メモリ素子１０の投影面積３２の間のそれぞれのオーバーラップは、例えば（Ｘ、Ｙ）面のような参照面上の抵抗メモリ素子１０の下部電極投影２８の１つのコーナーと、例えば（Ｘ、Ｙ）面のような参照面上の隣の抵抗メモリ素子１０の上部電極投影２６の１つのコーナーと、またはその逆をまさに含むオーバーラップ領域４６を形成する。抵抗メモリ素子１０の上部電極素子１２と、隣の抵抗メモリ素子１０の下部電極素子１４に電圧を与えることにより、またはその逆により、可変性の抵抗率を有する活性層１６の抵抗が部分的に変化し、可変性の抵抗率を有する活性層１６中で新たなフィラメントが形成される。導電性フィラメント４８（全てではないが）の多くの可能な位置が、図７中にカールで示される。可変性の抵抗率を有する活性層１６中のフィラメント４８のそれぞれの位置は、上部電極素子１２と下部電極素子１４とのオーバーラップから形成され、そこでは下部電極素子１４は、上部電極素子１２と同じ抵抗メモリ素子１０か、または隣の抵抗メモリ素子１０かのいずれかに属する。
【００４０】
更に、具体例では、抵抗メモリアレイ４４の上部電極素子１２と下部電極素子１４が、例えば電気的接続で、プログラミングライン１４に接続され、これにより、抵抗メモリデバイス７０を形成する。プログラミングラインは、可変性の抵抗率を有する活性層１６中で導電性のフィラメント４８を形成または崩壊させるために、上部および下部の電極素子１２、１４に電圧を与えるように提供される。本発明の具体例にかかる抵抗メモリアレイ４４の特別な具体例では、プログラミングラインは、可変性の抵抗率を有する活性層１６中でのそれぞれの導電性フィラメント４８の形成および崩壊が、抵抗メモリアレイ周辺から独立して制御できるように配置される。更に、本発明の抵抗メモリアレイ４４の特別な具体例では、プログラミングラインは、メモリアレイ４４の密度が可能な限り高くなるように、例えば従来の抵抗メモリアレイの密度より高くなるように、例えば、Ｆをプログラミングラインの幅とした場合に、１フィラメント／４Ｆ２または１ビット／４Ｆ２より高くなるように配置される。
【００４１】
本発明の具体例では、抵抗メモリアレイ４４は、少なくとも、下部電極素子１４のいくつかに電気的に接続した第１レベルのプログラミングラインと、他の下部電極素子１４に電気的に接続した第２レベルのプログラミングラインとを含む。図８は、下部電極素子１４に接続する２つのレベルのプログラミングラインを含む、本発明の具体例にかかる抵抗メモリデバイス７０の１つの可能な形状を示す。単純化のために、上部電極素子１２に電気的に接続されたプログラミングラインは、図８には示さない。更にＢＥ１ラインと呼ばれる第１レベルのプログラミングラインは、図８ではＸ軸方向で示される、論理的な行の方向のような第１方向に互いに平行に延びる。第１レベルのプログラミングラインは、例えば第１寸法を有する形状のようなワイヤ形状で、この第１寸法は、例えば幅や直径のような実質的に直交する第２寸法より、例えば少なくとも１０倍以上大きい。ＢＥ１線は、例えば下部電極素子１４の面の下に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわる。それぞれのＢＥ１ラインは、図８に示すＸ軸に平行な水平軸に沿って配置された抵抗メモリアレイ４４の下部電極素子１４の行のような水平行のような、下部電極素子１４の論理的な行を超えて延びても良い。下部電極１４の論理的な行と同数のＢＥ１ラインがあっても良い。代わりに、図８に示すように、例えば第２下部電極行のように、下部電極の行の一部のみがＢＥ１ラインに覆われても良い。下部電極素子１４に接続する、複数の第１レベルのプログラミングラインは、更にＢＥ１，１、．．．ＢＥ１，ｋ、ＢＥ１，ｋ＋１、ＢＥ１，ｋ＋２、ＢＥ１，ｋ＋３、．．．で表される。
【００４２】
更にＢＥ２ラインと呼ばれる、下部電極素子１４に接続する第２レベルのプログラミングラインは、例えば第１方向とは異なる第２方向に互いに平行に延びても良い。特別な具体例では、第２方向は、図８にＹ軸として示される論理的な列の方向のような、第１レベルのプログラミングラインが延びる第１方向に垂直に延びても良い。この方法では、ＢＥ２プログラミングラインは、例えばＢＥ１プログラミングラインを垂直に横切る。
【００４３】
ＢＥ２ラインは、例えばＢＥ１ラインの面と下部電極素子１４の面との間に配置された水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＢＥ２ラインは、図８に示すＹ軸に平行な垂直軸に沿って配置された抵抗メモリデバイス７０の下部電極素子１４の列のような、抵抗メモリデバイス７０の下部電極素子１４の垂直列のような、論理的な列を超えて延びても良い。ＢＥ２ラインの数は、図８に示す下部電極の論理的な列の数と等しくても良く、またはＢＥラインの数は、下部電極の論理的な列の数と異なっても良い。例えば全ての第２下部電極列のような下部電極の論理的な列の一部のみが、ＢＥ２ラインに覆われても良い。下部電極素子１４と接続する複数の第２プログラミングラインは、更にＢＥ２，１、．．．ＢＥ２，ｋ、ＢＥ２，ｋ＋１、ＢＥ２，ｋ＋２、ＢＥ２，ｋ＋３、．．．で表される。
【００４４】
ＢＥ１ラインとＢＥ２ラインは、例えばＳｉドープ材料、またはＳｉＧｅ、Ｇｅドープ材料等の好適な電気的に導電性の材料から形成される。代わりに、ＢＥ１ラインとＢＥ２ラインは、ＷラインまたはＣｕライン、アルミニウムラインまたは金ラインのような金属ラインでも良い。
【００４５】
本発明の代わりの具体例では、ＢＥ１ラインとＢＥ２ラインが延びる方向は、上述の具体例とは異なり、例えばＢＥ１ラインとＢＥ２ラインは互いに垂直である必要は無く、および／または、下部電極素子１４の論理的な行と列を有する必要は無く、例えば論理的な行と列に対して斜めに配置されても良い。更に、ＢＥ１ラインとＢＥ２ラインの形状は、ワイヤ形状と違っても良い。
【００４６】
下部電極素子１４に抵抗メモリの周辺から電圧を与えるために、電気的なコンタクトを形成するコンタクト素子が、一方でＢＥ１ラインと下部電極素子１４との間に配置され、他方でＢＥ２ラインと下部電極素子１４との間に配置されても良い、コンタクト素子は、好適な形状で、例えば円筒形状である。例えば円形の上面であるコンタクト素子の上面は、下部電極素子１４の面と平行である。また、例えば円形の底面であるコンタクト素子の底面は、下部電極素子１４の面に平行である。コンタクト素子は、好適な電気的に導電性の材料から形成さる、例えば、これには限定されないがプログラミングラインと同じ材料から形成される。
【００４７】
図８は、ＢＥ１ラインと下部電極素子１４との間に挿入された様々な第１コンタクト素子５０と、ＢＥ２ラインと下部電極素子１４との間に挿入された様々な第２コンタクト素子５２を示す。
【００４８】
本発明の具体例では、抵抗メモリ素子７０は更に、上部電極素子１２のいくつかと電気的に接続する第３レベルのプログラミングラインと、他の上部電極素子１２と電気的に接続する第４レベルのプログラミングラインとを少なくとも含んでも良い。図９は、上部電極素子１２に接続する２つのレベルのプログラミングラインを含む、本発明の具体例にかかる抵抗メモリデバイス７０の１つの可能性のある形状である。上部電極素子１２に接続するプログラミングラインとは別に、図９に示される抵抗メモリデバイス７０は、更に、図８の抵抗メモリデバイス７０と同じ形状を示し、同じ位置のＢＥ１ラインとＢＥ２ラインと共に、同じ形状の、抵抗メモリデバイス１０の電極素子１２と下部電極素子１４を含む。更に、ＴＥ１ラインとも呼ばれる、上部電極素子１２と接続する第３レベルのプログラミングラインは、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対してゼロでない角度を含む第３方向のような、第３方向に互いに平行に延びる。ＴＥ１ラインは、例えば上部電極素子１２の面上に配置された水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＴＥ１ラインは、図９に示す第１斜め軸Ｄ１に平行な斜め軸に沿って配置された抵抗メモリアレイ４４の上部電極素子１２の行のような、上部電極素子１２の斜め行を超えて延びても良い。ＴＥ１ラインの数は、例えばＤ１方向の上部電極１２の斜め行のような、第３の方向の上部電極１２の行と同じ数でも良い。代わりに、図９に示すように、例えば全ての第２下部電極の行に対して、Ｄ１方向のような第３方向の斜め上部電極行の一部のみが、ＴＥ１ラインに覆われても良い。上部電極素子１２に接続する複数の第３レベルのプログラミングラインは、更にＴＥ１，１、．．．ＴＥ１，ｋ、ＴＥ１，ｋ＋１、ＴＥ１，ｋ＋２、ＴＥ１，ｋ＋３、．．．で表される。
【００４９】
更に、ＴＥ２ラインとも呼ばれる、上部電極素子１２と接続する第４レベルのプログラミングラインは、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対してゼロでない角度を含む第４方向のような、第４方向に互いに平行に延び、例えば、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対して第２の斜め方向に延びる。図９に示すように、ＴＥ２プログラミングラインは、例えば、ＴＥ１プログラミングラインと同様に、ＴＥ１プログラミングラインと垂直に交差し、ＢＥ１とＢＥ２のプログラミングラインに対して約４５°の角度を形成する。しかしながら、ＴＥ１ラインとＴＥ２ラインが延びる方向は異なっても良い。ＴＥ２ラインは、例えばＴＥ１ラインの面の上に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＴＥ２ラインは、図９に示す第２斜め軸Ｄ２に平行な斜め軸に沿って配置された抵抗メモリ素子１２の上部電極素子１２の行のような、抵抗メモリアレイ４４の上部電極素子１２の斜め行のような、第４方向の行を超えて延びても良い。ＴＥ２ラインの数は、第４の方向の上部電極行の数に等しくても、または図９に示すように、ＴＥ２ラインの数は、第４方向の上部電極の行の数と異なっても良い。上部電極素子１２に接続する複数の第２レベルのプログラミングラインは、更にＴＥ２，１、．．．ＴＥ２，ｋ、ＴＥ２，ｋ＋１、ＴＥ２，ｋ＋２、ＴＥ２，ｋ＋３、．．．で表される。ＴＥ１ラインとＴＥ２ラインは、それぞれＢＥ１ラインとＢＥ２ラインと同じ材料から形成されても良く、または他の材料から形成されても良い。ＴＥ１ラインとＴＥ２ラインは、例えばワイヤ形状のような上部電極素子１２を接続するのに好適な形状でも良い。
【００５０】
上部電極素子１２に抵抗メモリアレイの周辺から電圧を供給できるように、電気コンタクトを形成するためのコンタクト素子６０が、一方でＴＥ１ラインと上部電極素子１２の間に形成され、電気コンタクトを形成するためのコンタクト素子６２が、他方でＴＥ２ラインと他の上部電極素子１２の間に形成される。コンタクト素子は、例えば円筒形状のような好適な形状を有する。例えば円形の底面のような、コンタクト素子の底面は、上部電極素子１２の面と平行でも良い。また、例えば円形の底面のような、コンタクト素子の上面は、上部電極素子１２の面と平行でも良い。コンタクト素子は、好適な電気的に導電性の材料から形成され、例えば、これには限定されないが、プログラミングラインと同じ材料から形成される。図９は、ＴＥ１ラインと上部電極素子１２との間に挿入された多くのコンタクト素子６０と、ＴＥ２ラインと上部電極素子１２との間に挿入された多くのコンタクト素子６２とを示す。
【００５１】
本発明の具体例では、第１、第２、第３、および第４レベルのプログラミングラインの形状、メモリアレイ４４上への分布、および上部および下部電極素子１２、１４との電気的相互接続は、メモリ素子の有利のプログラム特性を得るのに要求されるように行われる。
【００５２】
本発明にかかる抵抗メモリデバイス７０の特別な具体例では、図９と、部分的に図８に示すように、第１、第２、第３、および第４のプログラミングラインの配置や、ＢＥ１第１コンタクト素子５０、ＢＥ２第２コンタクト素子５２、ＴＥ１コンタクト素子６０、およびＴＥ２コンタクト素子６２は、上面図ではそれらのコーナーが重なる、上部電極素子１２のコーナーとそれぞれの下部電極素子１４のコーナーの間で活性化されるフィラメント４８が、例えば異なるＢＥ１、ＢＥ２、およびＴＥ１、ＴＥ２プログラミングラインのそれぞれにより、互いに独立して制御できるように、提供される。
【００５３】
ＢＥ１コンタクト５０とＢＥ２コンタクト５２の１つの可能性のある形状が図８に示される。同じ上部電極１２の異なるコーナーで活性化されるフィラメント４８を独立して制御できるように、多くの下部電極素子１４は、ＢＥ１ラインにもＢＥ２ラインにも電気的に接続されず、多くの上部電極素子１２はＴＥ１ラインにもＴＥ２ラインにも電気的に接続されない。
【００５４】
本発明にかかる抵抗メモリデバイス７０の特別な具体例では、ＴＥ１コンタクト６０とＴＥ２コンタクト６２は、例えばＢＥ１、ＢＥ２、ＴＥ１、およびＴＥ２プログラミングラインの異なる組み合わせを制御することにより、抵抗メモリアレイ４４の可変性の抵抗率を有する活性層１６中で、形成または崩壊するそれぞれのフィラメント４８が独立して制御できるように形成される。これを実現するために、多くの下部電極素子１４および／または上部電極素子１２が、ＢＥ１とＢＥ２のいずれにも、およびＴＥ１とＴＥ２のいずれにも電気的に接続されず、即ち、全てではない上部電極素子１２が、ＴＥ１コンタクト６０とＴＥ２コンタクト６２のいずれも備えず、全てではない下部電極素子１４が、ＢＥ１コンタクト５０とＢＥ２コンタクト５２のいずれも備えない。これは図８および図９に示される。選択された上部電極素子６４のために、上部左コーナーと、上部電極素子６４がオーバーラップする、対応する下部電極素子との間に形成された導電性フィラメントが、ＢＥ２，ｋ＋１およびＴＥ２，ｋ＋２プログラミングラインで制御され、一方、上部右コーナーに形成される導電性フィラメントが、ＢＥ２，ｋ＋２およびＴＥ２，ｋ＋２プログラミングラインで制御され、下部左コーナーに形成される導電性フィラメントが、ＢＥ１，ｋ＋１およびＴＥ２，ｋ＋２プログラミングラインで制御される。上部電極素子６４の隣の下部右電極素子５７に、追加のコンタクト素子を加えることは、抵抗メモリアレイ４４のフィラメント４８の独立した制御性を除去するであろう。
【００５５】
図９に示すような提案された形状では、抵抗メモリアレイ４４の密度は、１８フィラメント／６４Ｆ２、即ち約１ビット／３．５Ｆ２と計算され、これによりメモリアレイ密度を計算するために抵抗メモリアレイ４４の周期的なユニット素子６６が使用され、上部および下部電極素子の横の長さＦが推定される。周期的なユニット素子６６は、メモリ素子の最も小さいサブセットであり、もし傾く場合、抵抗メモリデバイス７０に繋がる抵抗メモリデバイスのそれらのコンタクト素子である。
【００５６】
本発明の特別な具体例では、プログラミングラインＢＥ１、ＢＥ２、ＴＥ１、ＴＥ２の他の形状が使用され、抵抗メモリデバイス７０中のフィラメント４８の独立した制御性を可能にする。更に、本発明の具体例では、抵抗メモリデバイス７０中のフィラメント４８の独立した制御性を可能にする他の形態のＢＥ１、ＢＥ２、ＴＥ１、ＴＥ２コンタクトが使用されても良い。
【００５７】
図１０は、本発明にかかる抵抗メモリアレイ４４の代わりの具体例を示し、ＴＥ１，ｋ＋１プログラミングラインのＴＥ１コンタクトは、図９のＴＥ１コンタクトに対してシフトする。図１０に示すような提案された形状では、抵抗メモリアレイ４４の密度は、１９フィラメント／６４Ｆ２、即ち約１ビット／３．３Ｆ２と計算され、即ち、図９の抵抗メモリデバイス７０の密度よりわずかに大きくなる。
【００５８】
図１１は、また、本発明にかかる抵抗メモリアレイ４４の代わりの具体例を示す。図１１に示すように、抵抗メモリデバイス７０が、上部で電極素子１２に接続するプログラミングラインの第３および第４レベルの上に形成され、第５レベルのプログラミングラインＴＥ３は上部電極素子１２に接続する。ＴＥ３ラインは、例えばＴＥ１ラインと同じ方向のような第５方向に延び、例えばＴＥ２ラインの上に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。上部電極素子１２のいくつかと電気的に接続するために、プログラミングラインＴＥ３はＴＥコンタクト素子６８を備える。ＴＥ３ラインは、例えばＴＥ１ラインの間に挿入され、これにより、図９および図１０に示す形状を用いて接続されなかった抵抗メモリアレイ４４の多くの上部抵抗素子１２を接続する。第３レベルのプログラミングラインＴＥ３の使用は、抵抗メモリアレイ４４の密度を大きく増やし、３１フィラメント／６４Ｆ２、即ち１ビット／２Ｆ２と計算される。これは、図１の従来のクロスバーメモリの密度の２倍大きい。
【００５９】
上で示した具体例では、２つのレベルの下部電極プログラミングラインＢＥ１、ＢＥ２と、３つのレベルの上部電極プログラミングラインＴＥ１、ＴＥ２、ＴＥ３がある。代わりの具体例では、ここでは詳細には説明しないが、３つのレベルの下部電極プログラミングラインＢＥ１、ＢＥ２、ＢＥ３と、単に２つのレベルの上部電極プログラミングラインＴＥ１、ＴＥ２がある。代わりの具体例では、抵抗メモリアレイの形状に依存して、他の数の下部のレベルと上部のレベルのプログラミングラインがあっても良い。下部電極プログラミングラインのレベルの数は、上部電極プログラミングラインのレベルの数と等しくなる必要はない。
【００６０】
例えば、ＢＥ１、ＢＥ２、ＢＥ３、ＴＥ１、ＴＥ２および／またはＴＥ３プログラミングラインのような直線のプログラミングラインを使用する代わりに、メモリ素子の論理的な行と列の方向に対して斜め方向に延びる、階段状のプログラミングラインを用いても良い。図１２は、図９に示すようなメモリデバイス形状７０を示し、ここでは、ＴＥ１およびＴＥ２プログラミングラインは、階段状のＴＥ１およびＴＥ２プログラミングラインで置き換えられる。図１２に示す具体例の長所は、斜めのプログラミングラインの使用を避けることで、これにより密度に影響を与えることなく、抵抗メモリデバイス７０を形成するより従来の方法が可能になることである。
【００６１】
フィラメント４８の独立した制御性を失うことなく、メモリデバイス７０の密度を増やすために、プログラミングラインとコンタクト素子の形状が最適化できることが、本発明の具体例にかかる抵抗メモリデバイス７０の長所である。本発明の具体例にかかる抵抗メモリデバイス７０は、例えば１ビット／４Ｆ２より高い、例えば１ビット／２Ｆ２のような、従来技術のクロスバーメモリデバイスの密度より高い密度を有する。
【００６２】
本発明の具体例にかかる抵抗メモリアレイ４４は、例えばペロブスカイト材料から形成された可変性の抵抗率を有する活性層１６のような、高い処理温度が必要な可変性の抵抗率を有する活性層１６を含む抵抗メモリデバイスの形成に特に有用である。ペロブスカイト材料は、（ＢＥＯＬ金属ラインの上で処理する）３Ｄスタックには適さないが、本発明の具体例では、ペロブスカイト材料を用いた高密度の抵抗メモリデバイスが得られる。
【００６３】
本発明は、図面と先の説明中で詳しく示され述べられたが、そのような図面や説明は図示または例示で限定的とは考えない。本発明は記載された具体例に限定されない。
【００６４】
記載された具体例の他の変形は、請求された発明を実施する当業者により、図面、説明および添付の請求項の研究から理解され成し遂げられる。請求項中、「含む（comprising）」の用語は、他の要素や工程を排除するものではなく、不定冠詞「ある（a)」、「ある（an)」は、複数を排除しない。所定の測定が互いに異なる従属請求項で引用されるという単なる事実は、それらの測定の組み合わせが必ずしも優れていることを示すものではない。請求項中のいずれの参照符号も、その範囲を限定するものと解釈すべきでない。
【００６５】
先の記載は、本発明の所定の具体例を詳説する。しかしながら、テキスト中の先の記載がいかに詳しくても、本発明は多く方法で実施できることが評価される。本発明の所定の特徴や形態を記載する場合の特別な用語の使用は、その用語が関係する本発明の特徴や形態の特定の特徴を含むように、その用語がここで限定するように定義することを示唆するものと取るべきではない。
【技術分野】
【０００１】
本発明は、一般には不揮発性メモリ素子に関し、特に、電圧制御されたプログラム可能な抵抗層を有する抵抗メモリ素子に関する。本発明は、また、メモリ素子の、または複数の抵抗メモリ素子を含む抵抗メモリアレイの、電圧制御されたプログラミング方法に関する。
【背景技術】
【０００２】
例えばＵＳ２００３／０００３６７４に記載された電気的にプログラム可能な抵抗クロスポイントメモリデバイスのような抵抗メモリデバイスは、一般に、複数の導電性上部電極と導電性下部電極との間に挿入された、電気信号に応じて変化することができる抵抗率を有する活性層を含む。活性層は、通常、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料のような誘電体材料から形成され、例えばワイヤ形状のＰｔ電極のような金属電極の間に挿入される。上部電極が下部電極と交差するそれぞれの位置をいう、上部電極と下部電極のクロスポイントにおいて、活性層は、供給された電圧に応じて変化する抵抗率を備えたプログラム可能な領域を有する。抵抗メモリデバイスのメモリ効果は、メモリデバイスを、２つの明確な抵抗状態に電流制御プログラミングする点にあり、この抵抗状態は、プログラム可能な領域を通る導電性フィラメントの形成および崩壊に関連する。導電性フィラメントの幅はナノメータの範囲と信じられ、即ち抵抗メモリセル構造の大きさより相当小さく、抵抗メモリデバイスは良好な拡張性を約束する。
【０００３】
複数の抵抗メモリ素子を含む抵抗メモリアレイは、一般には、図１の上面図と図２の断面図に示すような上部電極と下部電極のクロスバーアレイを含む。抵抗メモリデバイスは複数の上部電極（例えば、ワードラインＷＬ）と複数の下部電極（例えば、ビットラインＢＬ）を含み、上部電極と下部電極の間に活性層２を有し、複数のクロスポイントメモリ素子を形成する。活性層２は実質的に連続で、活性層２は１つより多いクロスポイントを横切って延びる。活性層２は複数のワードラインＷＬとビットラインＢＬとの間に挿入される。ワードラインＷＬとビットラインＢＬとのそれぞれの交差点において、プログラム可能な領域、即ちビット３が活性層２の中に形成される。ビット３の抵抗率は、対応するワードラインＷＬとビットラインＢＬとの間に与えられる電圧に応じたフィラメント形成またはフィラメント崩壊に依存して変化できる。フィラメントの位置は、図１中に黒丸４で模式的に示される。ワードラインＷＬとビットラインＢＬのそれぞれは、所定の技術で得られる最小幅である幅Ｆを有すると仮定すると、抵抗メモリデバイス１の密度は１フィラメント／４Ｆ２、即ち１ビット／４Ｆ２と計算される。形成されたフィラメントの幅が実質的にプログラム可能な領域の幅Ｆより小さいため、小さいサイズのフィラメントを任意的に使用して、高密度のメモリデバイスを形成する新しい抵抗メモリ素子の余地がある。
【発明の概要】
【０００４】
本発明の具体例の目的は、活性層中に導電性フィラメントを制御して閉じ込め、抵抗率を可変にする抵抗メモリ素子を提供することである。本発明の具体例にかかる抵抗メモリ素子の長所は、複数のメモリ素子を含む高密度抵抗メモリアレイの提供、および抵抗メモリアレイの周辺から抵抗メモリアレイのメモリフィラメントを独立して制御できる方法の提供に使用できることである。
【０００５】
第１の形態では、本発明の具体例は、参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子、および上部電極素子と下部電極素子との間に挿入された可変性の抵抗率を有する活性層を含む抵抗メモリ素子を提供する。本発明の具体例では、上部電極投影と下部電極投影との間にオーバーラップ領域があり、オーバーラップ領域は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域の面積は、参照面上の、上部電極素子と下部電極素子の全投影面積の１０％以下を構成する。
【０００６】
本発明の具体例にかかる抵抗メモリ素子では、オーバーラップ領域は、上部電極投影の１つのコーナーと、下部電極投影の１つのコーナーを含んでも良い。これは、オーバーラップ領域が小さくなりコーナーを含むことを可能にし、それゆえに形成された場は大きく、フィラメントはより容易に形成できる。
【０００７】
本発明の具体例にかかる抵抗メモリでは、可変性の抵抗率を有する活性層は、上部電極素子と下部電極素子の双方に接続されたプログラム可能な領域を含んでも良い。プログラム可能な領域では、上部電極素子と下部電極素子の適切な動作のために、フィラメントが形成される。
【０００８】
可変性の抵抗率を有する活性層は、例えばペロブスカイト酸化物（例えば（Ｂａ，Ｓｒ）ＴｉＯ３、（Ｐｒ，Ｃａ）ＭｎＯ３等）またはＮｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｃｕ等のような二元系酸化物であり、ドープしてもドープしなくても良い。
【０００９】
本発明の具体例にかかる抵抗メモリ素子では、上部電極素子および／または下部電極素子は金属電極でも良い。代わりの具体例では、上部電極素子および／または下部電極素子は、ドープされたＳｉのようなドープされた半導体材料から形成されても良い。特別な具体例では、電極の１つは、活性層と、可変性の抵抗率を有するショットキ接合を形成しても良い。
【００１０】
本発明の具体例では、上部電極素子と下部電極素子は、ボックス型（box-shaped）の電極素子でも良い。そのようなボックス型の電極素子の優位点は、高電界が形成され、これによりフィラメントがより容易に形成されるコーナーを有することである。
【００１１】
第２の形態では、本発明は、本発明の第１の形態の具体例にかかる、複数の抵抗メモリ素子を含む抵抗メモリアレイを提供する。本発明の具体例にかかる抵抗メモリアレイの抵抗メモリ素子は、参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子、および上部電極素子と下部電極素子との間に挟まれた可変性の抵抗率を有する活性層を含む抵抗メモリ素子を提供する。上部電極投影と下部電極投影との間に第１オーバーラップ領域があり、第１オーバーラップ領域は少なくとも上部電極投影のコーナーおよび／または下部電極投影のコーナーを含む。第１オーバーラップ領域の面積は、参照面上の、上部電極素子と下部電極素子の全投影面積の１０％以下を構成する。
【００１２】
本発明の具体例にかかる抵抗メモリアレイでは、抵抗メモリアレイの第１の抵抗メモリ素子の投影面積は、抵抗メモリアレイの第２の抵抗メモリ素子の投影面積とオーバーラップし、これにより第２のオーバーラップ領域を形成しても良い。第２のオーバーラップ領域は、少なくとも第１の抵抗メモリ素子の上部電極投影の１つのコーナーと、第２の抵抗メモリ素子の下部電極投影の１つのコーナーとを含んでも良く、また逆でも良い。第２のオーバーラップ領域の面積は、参照面上の、第１の抵抗メモリ素子と第２の抵抗メモリ素子との全投影面積の５％以下を構成する。この具体例では、メモリ素子はそれ自身オーバーラップするが、オーバーラップは小さい。
【００１３】
本発明の具体例では、抵抗メモリ素子の上部電極素子と下部電極素子は、格子縞模様（checkerboard pattern）に配置しても良い。
【００１４】
本発明の具体例にかかる抵抗メモリアレイは、更に、複数の下部電極コンタクトを介して下部電極素子のいくつかに電気的に接続する第１レベルの下部電極プログラミングラインと、複数の下部電極コンタクトを介して他の下部電極素子に電気的に接続する第２レベルの下部電極プログラミングラインであって、第１の方向に延びる第１レベルの下部電極プログラミングラインと第２の方向に延びる第２レベルの下部電極プログラミングライン、複数の上部電極コンタクトを介していくつかの上部電極素子に電気的に接続する第３レベルの上部電極プログラミングラインと、複数の上部電極コンタクトを介して他の上部電極素子に電気的に接続する第４レベルの上部電極プログラミングラインであって、第３の方向に延びる第３レベルの上部電極プログラミングラインと第４の方向に延びる第４レベルの上部電極プログラミングラインと、を含む。プログラミングラインと、それらのプログラミングラインへのコンタクトの合理的なレイアウトにより、フィラメントは、メモリ素子の複数のコーナーに形成または崩壊され、一方で、別々に制御可能である。
【００１５】
本発明の具体例にかかる抵抗メモリアレイでは、第１レベルの下部電極プログラミングラインと第２レベルの下部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは垂直に交差する。第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは、更に、第１レベルの下部電極プログラミングラインと、第２レベルの下部電極プログラミングラインに対して、約４５°の角度を形成する。
【００１６】
本発明の具体例にかかる抵抗メモリアレイは、更に、複数の上部電極コンタクトを介していくつかの上部電極素子に電気的に接続する第５レベルの上部電極プログラミングラインで、第５の方向に延びる第５レベルの上部電極プログラミングラインを含んでも良い。代わりに、またはその上に、本発明の具体例にかかる抵抗メモリ素子は、複数の下部電極コンタクトを介していくつかの下部電極素子に電気的に接続する第６レベルの下部電極プログラミングラインで、第６の方向に延びる第６レベルの下部電極プログラミングラインを含んでも良い。
【００１７】
本発明の具体例では、プログラミングラインはワイヤ形状のプログラミングラインでも良い。それらは作製が簡単であり、例えば標準的な技術で作製される。代わりに、特別な具体例では、プログラミングラインは階段状の接続ラインでも良い。そのようなラインは、適当に作製するのが困難な傾斜したラインを避けるために実施される。
【００１８】
第３の形態では、本発明は、本発明の第２の形態の具体例にかかる抵抗メモリアレイの電圧制御プログラミングのための方法を提供する。本方法は、参照面上の投影の間でオーバーラップ領域を有する抵抗メモリアレイの少なくとも１つの上部電極素子と少なくとも１つの下部電極素子との間に電圧を与えることにより、抵抗メモリアレイの可変性の抵抗率を有する活性層中で、少なくとも１つの導電性フィラメントを形成または崩壊させる工程を含む。
【００１９】
本発明の具体例にかかる方法は、更に、上部電極素子と複数の下部電極素子との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、下部電極素子は、参照面に垂直な投影が、その上の上部電極素子の垂直投影とオーバーラップし、または下部電極素子と複数の上部電極素子との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、下部電極素子は、参照面上の投影が、その上の下部電極素子の垂直投影とオーバーラップする。
【００２０】
上記目的は、本発明の具体例にかかるデバイスおよび方法により完成する。
【００２１】
本発明の特別で好適な形態は、独立または従属の請求項とともに説明される。従属請求項の特徴は、適当に、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良く、単に請求項に記載された通りではない。
【００２２】
本発明と、従来技術を超えて達成される長所を要約する目的で、本発明の所定の目的や長所は上で説明された。もちろん、そのような目的や長所の全てが、本発明の特定の具体例に関して達成される必要はないことが理解される。このように、例えば、本発明は、ここで教示や示唆される他の目的や長所を、必ずしも達成すること無しに、ここで教示された１つの長所や長所のグループを達成または最適化できる方法で本発明が具体化または実施できることを当業者は認識するであろう。
【図面の簡単な説明】
【００２３】
【図１】上部電極および下部電極がクロスバーアレイ形状を有する従来技術の抵抗メモリアレイの上面図である。
【図２】図１の断面Ａ−Ａに沿った、図１の従来の抵抗メモリアレイの断面図である。斜線部分は可変性の抵抗率を有する活性層中のプログラム可能領域である。
【図３】本発明の具体例にかかる抵抗メモリ素子の３Ｄ図である。
【図４】参照面上の、図３の抵抗メモリ素子の投影面積を示し、例えば参照面は水平（Ｘ、Ｙ）面である。
【図５】本発明の他の具体例にかかる抵抗メモリ素子の投影面積を示す。斜線部分はオーバーラップ領域を示す。
【図６】本発明の例示的な具体例にかかる抵抗メモリ素子の断面図である。斜線部分は可変性の抵抗率を有する活性層のプログラム領域を示す。
【図７】本発明の具体例にかかる抵抗メモリアレイの上面図である。点線の円は単体の抵抗メモリ素子であり、カールは、抵抗メモリアレイの可変性の抵抗率を有する活性層中の導電性フィラメントの多くの可能な位置を示す。
【図８】本発明の具体例にかかる抵抗メモリアレイの上面図であり、下部電極素子と複数のＢＥ１コンタクトとＢＥ２コンタクトに接続する、第１レベルと第２レベルのプログラミングラインを含む。
【図９】図８に示す具体例にかかる抵抗メモリアレイの上面図であり、更に、上部電極素子および複数のＴＥ１コンタクトとＴＥ２コンタクトに接続する、第１および第２レベルのプログラミングラインを含む。
【図１０】本発明の具体例にかかる抵抗メモリアレイの上面図であり、図９に示す形状に対してＴＥ１コンタクトがシフトしている。
【図１１】図９に示された具体例にかかる抵抗メモリアレイの上面図であり、更に、上部電極素子に接続する第３レベルのプログラミングラインを含む。
【図１２】図９に示された具体例にかかる抵抗メモリアレイの上面図であり、斜めのＴＥ１およびＴＥ２プログラミングラインが、階段状のＴＥ１およびＴＥ２接続ラインにより置き換えられている。
【００２４】
図面は単に模式的で限定的ではない。図面において、要素のいくつかのサイズは図示目的で誇張され、縮尺どおりには描かれていない。
【００２５】
請求項中の参照符号は、範囲を限定するものと解釈すべきではない。異なる図面において、同一参照符号は、同一または類似の要素を示す。
【発明を実施するための形態】
【００２６】
図３は、本発明の具体例にかかる抵抗メモリ素子１０を示す。抵抗メモリ素子１０は、上部電極素子１２、下部電極素子１４、および上部電極素子１２と下部電極素子１４との間に挟まれた可変性の抵抗率を有する活性層１６を含む。図３に示すように、抵抗メモリ素子１０の上部電極素子１２は、例えば実質的に互いに平行な第１上面１８と第１底面２０とを有する。第１上面１８は、可変性の抵抗率を有する活性層１６から離れて配置され、第１底面２０は、可変性の抵抗率を有する活性層１６に向かって配置されても良い。上部電極素子１２の第１上面１８と第１底面２０は、例えば図３に示す水平な（Ｘ、Ｙ）面のような参照面に平行でも良い。同様に、抵抗メモリ素子１０の下部電極素子１４は、第２上面２２と第２底面２４を含み、第２上面２０と第２底面２４は例えば実質的に互いに平行である。第２上面２２は可変性の抵抗率を有する活性層１６から離れて配置され、第２底面２４は、可変性の抵抗率を有する活性層１６に向かって配置されても良い。下部電極素子１４の第２上面２２と第２底面２４は、例えば水平な（Ｘ、Ｙ）面のような参照面に平行でも良い。
【００２７】
本発明にかかる抵抗メモリ素子の一の具体例では、上部電極素子１２は、例えば、第１膜厚Ｔ１のボックス形状の上部電極素子であり、第１膜厚は例えば５ｎｍと１０ｎｍの間の範囲にある。一般に、パターニングのために、第１膜厚Ｔ１≦Ｆ（Ｆは所定の技術で得られる最小形状サイズ）である。ボックス形状の上部電極素子１２は、例えば、正方形の第１上面１８と正方形の第１底面２０を有し、正方形の第１上面１８と正方形の第１底面２０は、例えば双方とも第１サイズ長さＬ１を有し、これは例えば５ｎｍから１５ｎｍの範囲の値である（または、一般には、０．５＊Ｆ＜実際の最小形状サイズ＜１．５＊Ｆ、Ｆは所定の技術で得られる最小形状サイズ。しかしながら人の集団は通常Ｆより小さいウエハ上の現実の最小形状サイズのヒントを見出す。現実の最小形状サイズが小さくなるほど、例えばメモリ密度がより良くなる）。同様に、本発明の具体例によれば、下部電極素子１４は、例えば、第２膜厚Ｔ２のボックス形状の下部電極素子であり、第２膜厚は例えば５ｎｍと１０ｎｍの間の範囲にある。ボックス形状の下部電極素子１４は、例えば正方形の第２上面２２と正方形の第２底面２４を有する。正方形の第２上面２２と正方形の第２底面２４は、例えば双方とも第１サイズ長さＬ２を有し、これは例えば５ｎｍから１５ｎｍの範囲の値である。下部電極素子１４と上部電極素子１２の寸法、例えば第１膜厚Ｔ１と第２膜厚Ｔ２、または例えば第１サイド長さＬ１と第２サイド長さＬ２は、互いに等しくても、互いに異なっても良い。
【００２８】
本発明にかかる抵抗メモリ素子１０の代わりの具体例（図１に示さず）では、上部電極素子１２は、例えば矩形（正方形ではない）の上面と矩形（正方形ではない）の底面を有しても良い。同様に、本発明の具体例にかかる抵抗メモリ素子１０の下部電極素子１４は、例えば矩形（正方形ではない）の上面と矩形（正方形ではない）の底面を有しても良い。
【００２９】
本発明の具体例にかかる抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、半導体産業で電極を形成するのに一般に使用される材料から形成されても良い。電極を形成するためのそのような材料は、導電性材料であり、例えばアルミニウム、プラチナ、タングステン、銅、銀、金、導電性酸化物（例えばＳｒＲｕＯ３、ＩｒＯ２、ＲｕＯ２）、導電性窒化物（例えばＴｉＮ、ＴａＮ）、または他の好適な導電性材料である。上部電極素子１２と下部電極素子１４を作製するために使用される材料は、互いに等しくても良く、互いに異なっても良い。特別な具体例では、下部電極素子１４は例えばプラチナから形成され、一方、上部電極素子１２は例えばプラチナ、銅、銀または金を含んでも良い。
【００３０】
本発明の具体例では、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４とは、上部電極素子１２の例えば水平（Ｘ、Ｙ）面のような参照面上の垂直投影２６が、例えば水平（Ｘ、Ｙ）面のような参照面上の下部電極素子１４の垂直投影２８と部分的にオーバーラップするように、互いに上下に配置されても良く、即ち重なって配置されても良い。上部電極の投影２６が下部電極の投影２８とオーバーラップすることは、本発明の具体例にかかるオーバーラッピング領域３０が、上部電極投影２６の少なくとも１つのコーナーまたは下部電極投影２８の少なくとも１つのコーナーを含むようになる。本発明の具体例にかかる抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、更に、オーバーラップ領域３０の面積が、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極素子１２と下部電極素子１４との全投影面積の１０％以下となっても良い。
【００３１】
図４は、図３に示された具体例にかかる、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極素子１２の投影２６と、例えば水平な（Ｘ、Ｙ）面のような参照面上での抵抗メモリ素子１０の下部電極素子１４の投影２８を示す。例えば水平な（Ｘ、Ｙ）面のような参照面上での、上部電極素子１２と下部電極素子１４との全投影面積は、更に、抵抗メモリ素子１０の投影面積３２として示される。例えば水平な（Ｘ、Ｙ）面のような参照面上に投影した場合、上部電極素子１２の投影２６と、下部電極素子１４の投影２８とは部分的にオーバーラップし、これによりオーバーラップ領域３０を形成する。考慮された具体例では、図３に示された抵抗メモリ素子１０の底部電極素子１４は、上部電極素子１２のコーナー３４の下に配置された１つのコーナー３３を正確に有し、オーバーラップ領域３０は、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極のコーナー３４の投影３５と、例えば水平な（Ｘ、Ｙ）面のような参照面上での、下部電極のコーナー３３の投影３７の双方を含み、例えば１％より小さいような、１０％より小さい、抵抗メモリ素子３２の全投影面積３２の最小部分を形成する。
【００３２】
図５は、本発明の具体例にかかる抵抗メモリ素子１０の多くの他の可能な投影面積３２を示す。図５（ａ）では、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４とは、上部電極の投影２６と下部電極の投影２８とのオーバーラップ領域３０が、全投影面積３２の約８％のような、１０％より小さくなり、上部電極の投影２６の１つのコーナー３５と下部電極の投影２８の１つのコーナー３７を正確に含む。図５（ｂ）に示すような、本発明にかかる抵抗メモリ素子１０の代わりの具体例では、例えば、下部電極素子１４の一部が、上部電極素子１２の側壁の中央部分に下に配置され、オーバーラップ領域３０は、例えば水平な（Ｘ、Ｙ）面のような参照面上での底部電極のコーナー３３の投影３７と、例えば水平な（Ｘ、Ｙ）面のような参照面上での上部電極の投影２６の端の中央部分３９の投影４１との双方を含む。
【００３３】
本発明の具体例にかかる抵抗メモリ素子１０の、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６は、与えられた電圧に応じてその抵抗を変化させることができる材料から形成されても良い。例えば、可変性の抵抗率を有する活性層は、ドープされたまたはドープされない、少なくともＮｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｃｕのような二元系酸化物の少なくとも１つから形成されても良く、または３元系酸化物やペロブスカイト系酸化物（一般には（Ｂａ，Ｓｒ）ＴｉＯ３、（Ｐｒ，Ｃａ）ＭｎＯ３のような）複合酸化物から形成されても良い。図３に示すように、可変性の抵抗率を有する活性層１６は、第３の膜厚Ｔ３を有し、第３の膜厚Ｔ３は、積極的なＦ＝１０ｎｍを再度用いた場合、例えば約２ｎｍと約１０ｎｍとの間の範囲であり、一般にはＴ≦Ｆである。可変性の抵抗率を有する活性層１６は、例えば水平な（Ｘ、Ｙ）面のような参照面に平行な第３の上面４０を有し、例えば上部電極素子１２の全底面２０のような、上部電極素子１２の第１底面２０と接続しても良い。同様に、可変性の抵抗率を有する活性層１６は、例えば第３の上面４０に平行な第３の底面４２を有し、例えば下部電極素子１４の全上面２２のような、下部電極素子１４の第２上面２２と接続しても良い。本発明の具体例では、可変性の抵抗率を有する活性層１６は、更にプログラム可能な領域３６（図３には示さないが、図６には示す）とバルク領域３８を含む。プログラム可能な領域３６は、可変性の抵抗率を有する活性層１６の一部であり、これは上部電極素子１２と下部電極素子１４の双方と接続し、即ち、そこを通って上部電極素子１２と下部電極素子１４の加えられた電圧が通過する領域である。プログラム可能な領域３６は、例えば水平な（Ｘ、Ｙ）面のような参照面上の、上部電極素子１２と下部電極素子１４の垂直投影にオーバーラップ領域により決定される。可変性の抵抗率を有する活性層１６のバルク領域３８は、次に、プログラム可能な領域３６とは異なる、可変性の抵抗率を有する活性層１６の一部として定義される。例えば水平な（Ｘ、Ｙ）面のような参照面に垂直な投影からそれを見た場合、それは、下部電極素子１４の上面２２と上部電極素子１２の底面２０とのいずれかのみに接続する、またはいずれにも接続しない領域である。
【００３４】
図６は、本発明の一つのありそうな具体例にかかる抵抗メモリ素子１０の断面図を示す。可変性の抵抗率を有する活性層１６のプログラム可能な領域３６は、上部電極素子１２のコーナー３４から下部電極素子１４まで延び、下部電極素子１４のコーナー３３から上部電極素子１２まで延びる。プログラム可能な領域３６の寸法、即ち図６に示された第３の側の長さＬ３は、上部電極素子１２と下部電極素子１４とのオーバーラップに依存し、メモリ素子１０の全ての断面に対して同じである必要はない。プログラム可能な領域３６は、下部電極素子１４や上部電極素子１６に、電圧や電流のような電気信号を供給することにより活性化され、即ちその抵抗率が変化し、プログラム可能な領域３６は、導電性フィラメントの形成や崩壊により少なくとも２つの抵抗の間で抵抗が変化する可変抵抗器として働く。上部電極素子１２が下部電極素子１４と限定されてオーバーラップすることにより、可変性の抵抗率を有する活性層１６中で導電性フィラメントの制御された閉じ込めが達成される。導電性フィラメントの導電性パスの、正確な位置への閉じ込めは、動作電圧および電流の分散を減らすことができる。
【００３５】
本発明の更なる形態では、本発明の具体例にかかる抵抗メモリ素子１０は、更に抵抗メモリアレイ４４に組み込まれ、抵抗メモリアレイ４４は、複数の抵抗メモリ素子１０を含む。本発明の具体例にかかる抵抗メモリ素子１０は、例えば通常または通常でないパターンのようなパターンに従って、本発明の具体例にかかるアレイ中に配置されても良い。例えば、抵抗メモリ素子１０は、行と列に論理的に組織化されても良い。この説明を通して、（「行」と「列」の用語に関連した）「水平」および「垂直」の用語は、説明を容易にするためだけのために、同等のシステムを提供するのに使用される。「行」を示す場合の「水平」の用語は、層の参照面や方位を示す場合の「水平」とは異なる意味を有する。層の参照面や方位を示す場合の「水平」の用語がデバイスの現実の物理的な方向を示す場合でも、「行」および「列」を示す場合の「水平」および「垂直」の用語は、デバイスの現実の物理的な方向を示す必要はなく、または示しても良い。更に、「列」や「行」の用語は、互いに繋がったアレイ素子のセットを記載するのに使用されても良い。つながりは、デカルトアレイ（Cartesian array）の行列の形態でも良いが、本発明はこれに限定されるものではない。当業者には理解できるように、列と行は容易に入れ替わることができ、この説明ではそれらの用語は入れ替え可能であることを意図する。また、非デカルトアレイ（non-Cartesian array）も形成でき、本発明の範囲内に含まれる。このように「行」および「列」の用語は広く解釈すべきである。この広い解釈を容易にするために、「行と列に論理的に組織化された」が参照される。これにより、抵抗メモリ素子１０は、地形学的に直線に交差する方法で互いに繋がれるが、物理的または地形学的な配置である必要はない。例えば、行が円であり、列がそれらの円の半径であり、円と半径はこの発明では「論理的に組織化された」行と列と記載される。また、例えばリセットラインや第１および第２のセレクトラインのような多くのラインの特定の名称は、説明を容易にし、特定の機能に言及するために使用される一般的な名称であり、この特定の言葉の選択は本発明をいかなる方法においても限定することを意図しない。それらの全ての用語は記載された特定の構造をより理解するために使用されるのみで、本発明を限定することを意図しない。
【００３６】
抵抗メモリアレイ４４の抵抗メモリ素子１０は、例えば、それぞれのメモリ素子１０の、例えば水平な（Ｘ、Ｙ）面のような参照面上への投影面積３２が、抵抗メモリアレイ４４の少なくとも１つの他の抵抗メモリ素子１０の投影面積３２とオーバーラップするように配置される。本発明にかかる抵抗メモリ素子１０の特別な具体例では、第１と第２の隣り合った抵抗メモリ素子の投影面積により形成されるオーバーラップ領域は、例えば（Ｘ、Ｙ）面のような参照面上への第１抵抗メモリ素子１０の上部電極素子１２の投影２６の１つのコーナーと、例えば（Ｘ、Ｙ）面のような参照面上への第２抵抗メモリ素子１０の下部電極素子１４の投影２８の１つのそのコーナーとを、またはその逆を、まさに含みまたはからなる。更に、本発明の抵抗メモリアレイ４４の特別な具体例では、２つの隣り合った抵抗メモリ素子のオーバーラップ領域の面積は、例えば（Ｘ、Ｙ）面のような参照面上への、隣り合った双方の抵抗メモリ素子１０の全投影面積の５％以下を構成しても良い。図７に示すように、抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４は、上面図では、例えば格子縞模様を形成する。抵抗メモリ素子１０は基板上に配置され、この基板は、使用するのに好適な材料や、その上に抵抗メモリ素子を形成するのに好適な材料から形成され、例えばアモルファス、多結晶、または単結晶の半導体材料であり、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムアーセナイド（ＧｅＡｓ）、ゲルマニウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）である。基板は、半導体基板部分に加えて、例えばＳｉＯ２層やＳｉ２Ｎ３層のような絶縁性層を含んでも良い。このように、基板の用語は、一般には興味のある層や部分、特に抵抗メモリ素子１０の下にある層の要素を規定するのに使用される。また、基板は、抵抗メモリ素子１０がその上に形成される他のベースでも良く、例えばガラス、石英、溶融石英、または金属箔でも良い。特別な具体例が、好適なポリマをバルクおよび構造材料に使用して達成できる。
【００３７】
図７に示すように、抵抗メモリアレイ４４の具体例では、抵抗メモリ素子１０は、抵抗メモリ素子１０の５つの等距離の行と、抵抗メモリ素子１０の６つの等距離の列を含むデカルトアレイに論理的に配置され、これによりメモリアレイ４４を形成する。しかしながら、いかなる好適な数の行や列も、抵抗メモリアレイ４４を形成するために使用しても良い。本発明にかかる抵抗メモリアレイ４４の１つの具体例では、メモリアレイ４４は、例えば５１２×５１２のメモリアレイである。更に代わりの具体例では、抵抗メモリ素子１０はデカルトアレイの配置する必要はない。
【００３８】
本発明の具体例にかかる抵抗メモリアレイ４４の抵抗メモリ素子１０は、上部電極素子１２の底面２０が例えば（Ｘ、Ｙ）面に平行な水平面のような参照面に平行な面のような、１つの面に横たわるように、配置される。この面は更に、抵抗メモリアレイ４４の上部電極素子１２の面とも呼ばれる。同様に、本発明の具体例にかかる抵抗メモリアレイ４４の下部電極素子１４の上面２２が、例えば上部電極素子１２の面に対して下方に横たわる面のような１つの面に横たわっても良い。この面は更に、抵抗メモリアレイ４４の下部電極素子１４の面とも呼ばれる。抵抗メモリ素子１０の上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６は、可変性の抵抗率を有する連続した活性層１６であり、抵抗メモリアレイ４４の上部電極素子１２の面と下部電極素子１４の面との間に挿入されても良い。
【００３９】
図７に示す縞状アレイ形状では、アレイ４４の端部に配置されない抵抗メモリ素子１０の投影面積３２が、６つの周辺の抵抗メモリ素子１０の投影面積とオーバーラップする。抵抗メモリアレイ４４のコーナーと端部において、メモリ素子１０の投影面積３２は３つおよび４つの隣り合ったメモリ素子１０のそれぞれの投影面積３２とオーバーラップする。抵抗メモリ素子１０の投影面積３２の間のそれぞれのオーバーラップは、例えば（Ｘ、Ｙ）面のような参照面上の抵抗メモリ素子１０の下部電極投影２８の１つのコーナーと、例えば（Ｘ、Ｙ）面のような参照面上の隣の抵抗メモリ素子１０の上部電極投影２６の１つのコーナーと、またはその逆をまさに含むオーバーラップ領域４６を形成する。抵抗メモリ素子１０の上部電極素子１２と、隣の抵抗メモリ素子１０の下部電極素子１４に電圧を与えることにより、またはその逆により、可変性の抵抗率を有する活性層１６の抵抗が部分的に変化し、可変性の抵抗率を有する活性層１６中で新たなフィラメントが形成される。導電性フィラメント４８（全てではないが）の多くの可能な位置が、図７中にカールで示される。可変性の抵抗率を有する活性層１６中のフィラメント４８のそれぞれの位置は、上部電極素子１２と下部電極素子１４とのオーバーラップから形成され、そこでは下部電極素子１４は、上部電極素子１２と同じ抵抗メモリ素子１０か、または隣の抵抗メモリ素子１０かのいずれかに属する。
【００４０】
更に、具体例では、抵抗メモリアレイ４４の上部電極素子１２と下部電極素子１４が、例えば電気的接続で、プログラミングライン１４に接続され、これにより、抵抗メモリデバイス７０を形成する。プログラミングラインは、可変性の抵抗率を有する活性層１６中で導電性のフィラメント４８を形成または崩壊させるために、上部および下部の電極素子１２、１４に電圧を与えるように提供される。本発明の具体例にかかる抵抗メモリアレイ４４の特別な具体例では、プログラミングラインは、可変性の抵抗率を有する活性層１６中でのそれぞれの導電性フィラメント４８の形成および崩壊が、抵抗メモリアレイ周辺から独立して制御できるように配置される。更に、本発明の抵抗メモリアレイ４４の特別な具体例では、プログラミングラインは、メモリアレイ４４の密度が可能な限り高くなるように、例えば従来の抵抗メモリアレイの密度より高くなるように、例えば、Ｆをプログラミングラインの幅とした場合に、１フィラメント／４Ｆ２または１ビット／４Ｆ２より高くなるように配置される。
【００４１】
本発明の具体例では、抵抗メモリアレイ４４は、少なくとも、下部電極素子１４のいくつかに電気的に接続した第１レベルのプログラミングラインと、他の下部電極素子１４に電気的に接続した第２レベルのプログラミングラインとを含む。図８は、下部電極素子１４に接続する２つのレベルのプログラミングラインを含む、本発明の具体例にかかる抵抗メモリデバイス７０の１つの可能な形状を示す。単純化のために、上部電極素子１２に電気的に接続されたプログラミングラインは、図８には示さない。更にＢＥ１ラインと呼ばれる第１レベルのプログラミングラインは、図８ではＸ軸方向で示される、論理的な行の方向のような第１方向に互いに平行に延びる。第１レベルのプログラミングラインは、例えば第１寸法を有する形状のようなワイヤ形状で、この第１寸法は、例えば幅や直径のような実質的に直交する第２寸法より、例えば少なくとも１０倍以上大きい。ＢＥ１線は、例えば下部電極素子１４の面の下に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわる。それぞれのＢＥ１ラインは、図８に示すＸ軸に平行な水平軸に沿って配置された抵抗メモリアレイ４４の下部電極素子１４の行のような水平行のような、下部電極素子１４の論理的な行を超えて延びても良い。下部電極１４の論理的な行と同数のＢＥ１ラインがあっても良い。代わりに、図８に示すように、例えば第２下部電極行のように、下部電極の行の一部のみがＢＥ１ラインに覆われても良い。下部電極素子１４に接続する、複数の第１レベルのプログラミングラインは、更にＢＥ１，１、．．．ＢＥ１，ｋ、ＢＥ１，ｋ＋１、ＢＥ１，ｋ＋２、ＢＥ１，ｋ＋３、．．．で表される。
【００４２】
更にＢＥ２ラインと呼ばれる、下部電極素子１４に接続する第２レベルのプログラミングラインは、例えば第１方向とは異なる第２方向に互いに平行に延びても良い。特別な具体例では、第２方向は、図８にＹ軸として示される論理的な列の方向のような、第１レベルのプログラミングラインが延びる第１方向に垂直に延びても良い。この方法では、ＢＥ２プログラミングラインは、例えばＢＥ１プログラミングラインを垂直に横切る。
【００４３】
ＢＥ２ラインは、例えばＢＥ１ラインの面と下部電極素子１４の面との間に配置された水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＢＥ２ラインは、図８に示すＹ軸に平行な垂直軸に沿って配置された抵抗メモリデバイス７０の下部電極素子１４の列のような、抵抗メモリデバイス７０の下部電極素子１４の垂直列のような、論理的な列を超えて延びても良い。ＢＥ２ラインの数は、図８に示す下部電極の論理的な列の数と等しくても良く、またはＢＥラインの数は、下部電極の論理的な列の数と異なっても良い。例えば全ての第２下部電極列のような下部電極の論理的な列の一部のみが、ＢＥ２ラインに覆われても良い。下部電極素子１４と接続する複数の第２プログラミングラインは、更にＢＥ２，１、．．．ＢＥ２，ｋ、ＢＥ２，ｋ＋１、ＢＥ２，ｋ＋２、ＢＥ２，ｋ＋３、．．．で表される。
【００４４】
ＢＥ１ラインとＢＥ２ラインは、例えばＳｉドープ材料、またはＳｉＧｅ、Ｇｅドープ材料等の好適な電気的に導電性の材料から形成される。代わりに、ＢＥ１ラインとＢＥ２ラインは、ＷラインまたはＣｕライン、アルミニウムラインまたは金ラインのような金属ラインでも良い。
【００４５】
本発明の代わりの具体例では、ＢＥ１ラインとＢＥ２ラインが延びる方向は、上述の具体例とは異なり、例えばＢＥ１ラインとＢＥ２ラインは互いに垂直である必要は無く、および／または、下部電極素子１４の論理的な行と列を有する必要は無く、例えば論理的な行と列に対して斜めに配置されても良い。更に、ＢＥ１ラインとＢＥ２ラインの形状は、ワイヤ形状と違っても良い。
【００４６】
下部電極素子１４に抵抗メモリの周辺から電圧を与えるために、電気的なコンタクトを形成するコンタクト素子が、一方でＢＥ１ラインと下部電極素子１４との間に配置され、他方でＢＥ２ラインと下部電極素子１４との間に配置されても良い、コンタクト素子は、好適な形状で、例えば円筒形状である。例えば円形の上面であるコンタクト素子の上面は、下部電極素子１４の面と平行である。また、例えば円形の底面であるコンタクト素子の底面は、下部電極素子１４の面に平行である。コンタクト素子は、好適な電気的に導電性の材料から形成さる、例えば、これには限定されないがプログラミングラインと同じ材料から形成される。
【００４７】
図８は、ＢＥ１ラインと下部電極素子１４との間に挿入された様々な第１コンタクト素子５０と、ＢＥ２ラインと下部電極素子１４との間に挿入された様々な第２コンタクト素子５２を示す。
【００４８】
本発明の具体例では、抵抗メモリ素子７０は更に、上部電極素子１２のいくつかと電気的に接続する第３レベルのプログラミングラインと、他の上部電極素子１２と電気的に接続する第４レベルのプログラミングラインとを少なくとも含んでも良い。図９は、上部電極素子１２に接続する２つのレベルのプログラミングラインを含む、本発明の具体例にかかる抵抗メモリデバイス７０の１つの可能性のある形状である。上部電極素子１２に接続するプログラミングラインとは別に、図９に示される抵抗メモリデバイス７０は、更に、図８の抵抗メモリデバイス７０と同じ形状を示し、同じ位置のＢＥ１ラインとＢＥ２ラインと共に、同じ形状の、抵抗メモリデバイス１０の電極素子１２と下部電極素子１４を含む。更に、ＴＥ１ラインとも呼ばれる、上部電極素子１２と接続する第３レベルのプログラミングラインは、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対してゼロでない角度を含む第３方向のような、第３方向に互いに平行に延びる。ＴＥ１ラインは、例えば上部電極素子１２の面上に配置された水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＴＥ１ラインは、図９に示す第１斜め軸Ｄ１に平行な斜め軸に沿って配置された抵抗メモリアレイ４４の上部電極素子１２の行のような、上部電極素子１２の斜め行を超えて延びても良い。ＴＥ１ラインの数は、例えばＤ１方向の上部電極１２の斜め行のような、第３の方向の上部電極１２の行と同じ数でも良い。代わりに、図９に示すように、例えば全ての第２下部電極の行に対して、Ｄ１方向のような第３方向の斜め上部電極行の一部のみが、ＴＥ１ラインに覆われても良い。上部電極素子１２に接続する複数の第３レベルのプログラミングラインは、更にＴＥ１，１、．．．ＴＥ１，ｋ、ＴＥ１，ｋ＋１、ＴＥ１，ｋ＋２、ＴＥ１，ｋ＋３、．．．で表される。
【００４９】
更に、ＴＥ２ラインとも呼ばれる、上部電極素子１２と接続する第４レベルのプログラミングラインは、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対してゼロでない角度を含む第４方向のような、第４方向に互いに平行に延び、例えば、ＢＥ１ラインの第１方向とＢＥ２ラインの第２方向の双方に対して第２の斜め方向に延びる。図９に示すように、ＴＥ２プログラミングラインは、例えば、ＴＥ１プログラミングラインと同様に、ＴＥ１プログラミングラインと垂直に交差し、ＢＥ１とＢＥ２のプログラミングラインに対して約４５°の角度を形成する。しかしながら、ＴＥ１ラインとＴＥ２ラインが延びる方向は異なっても良い。ＴＥ２ラインは、例えばＴＥ１ラインの面の上に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。それぞれのＴＥ２ラインは、図９に示す第２斜め軸Ｄ２に平行な斜め軸に沿って配置された抵抗メモリ素子１２の上部電極素子１２の行のような、抵抗メモリアレイ４４の上部電極素子１２の斜め行のような、第４方向の行を超えて延びても良い。ＴＥ２ラインの数は、第４の方向の上部電極行の数に等しくても、または図９に示すように、ＴＥ２ラインの数は、第４方向の上部電極の行の数と異なっても良い。上部電極素子１２に接続する複数の第２レベルのプログラミングラインは、更にＴＥ２，１、．．．ＴＥ２，ｋ、ＴＥ２，ｋ＋１、ＴＥ２，ｋ＋２、ＴＥ２，ｋ＋３、．．．で表される。ＴＥ１ラインとＴＥ２ラインは、それぞれＢＥ１ラインとＢＥ２ラインと同じ材料から形成されても良く、または他の材料から形成されても良い。ＴＥ１ラインとＴＥ２ラインは、例えばワイヤ形状のような上部電極素子１２を接続するのに好適な形状でも良い。
【００５０】
上部電極素子１２に抵抗メモリアレイの周辺から電圧を供給できるように、電気コンタクトを形成するためのコンタクト素子６０が、一方でＴＥ１ラインと上部電極素子１２の間に形成され、電気コンタクトを形成するためのコンタクト素子６２が、他方でＴＥ２ラインと他の上部電極素子１２の間に形成される。コンタクト素子は、例えば円筒形状のような好適な形状を有する。例えば円形の底面のような、コンタクト素子の底面は、上部電極素子１２の面と平行でも良い。また、例えば円形の底面のような、コンタクト素子の上面は、上部電極素子１２の面と平行でも良い。コンタクト素子は、好適な電気的に導電性の材料から形成され、例えば、これには限定されないが、プログラミングラインと同じ材料から形成される。図９は、ＴＥ１ラインと上部電極素子１２との間に挿入された多くのコンタクト素子６０と、ＴＥ２ラインと上部電極素子１２との間に挿入された多くのコンタクト素子６２とを示す。
【００５１】
本発明の具体例では、第１、第２、第３、および第４レベルのプログラミングラインの形状、メモリアレイ４４上への分布、および上部および下部電極素子１２、１４との電気的相互接続は、メモリ素子の有利のプログラム特性を得るのに要求されるように行われる。
【００５２】
本発明にかかる抵抗メモリデバイス７０の特別な具体例では、図９と、部分的に図８に示すように、第１、第２、第３、および第４のプログラミングラインの配置や、ＢＥ１第１コンタクト素子５０、ＢＥ２第２コンタクト素子５２、ＴＥ１コンタクト素子６０、およびＴＥ２コンタクト素子６２は、上面図ではそれらのコーナーが重なる、上部電極素子１２のコーナーとそれぞれの下部電極素子１４のコーナーの間で活性化されるフィラメント４８が、例えば異なるＢＥ１、ＢＥ２、およびＴＥ１、ＴＥ２プログラミングラインのそれぞれにより、互いに独立して制御できるように、提供される。
【００５３】
ＢＥ１コンタクト５０とＢＥ２コンタクト５２の１つの可能性のある形状が図８に示される。同じ上部電極１２の異なるコーナーで活性化されるフィラメント４８を独立して制御できるように、多くの下部電極素子１４は、ＢＥ１ラインにもＢＥ２ラインにも電気的に接続されず、多くの上部電極素子１２はＴＥ１ラインにもＴＥ２ラインにも電気的に接続されない。
【００５４】
本発明にかかる抵抗メモリデバイス７０の特別な具体例では、ＴＥ１コンタクト６０とＴＥ２コンタクト６２は、例えばＢＥ１、ＢＥ２、ＴＥ１、およびＴＥ２プログラミングラインの異なる組み合わせを制御することにより、抵抗メモリアレイ４４の可変性の抵抗率を有する活性層１６中で、形成または崩壊するそれぞれのフィラメント４８が独立して制御できるように形成される。これを実現するために、多くの下部電極素子１４および／または上部電極素子１２が、ＢＥ１とＢＥ２のいずれにも、およびＴＥ１とＴＥ２のいずれにも電気的に接続されず、即ち、全てではない上部電極素子１２が、ＴＥ１コンタクト６０とＴＥ２コンタクト６２のいずれも備えず、全てではない下部電極素子１４が、ＢＥ１コンタクト５０とＢＥ２コンタクト５２のいずれも備えない。これは図８および図９に示される。選択された上部電極素子６４のために、上部左コーナーと、上部電極素子６４がオーバーラップする、対応する下部電極素子との間に形成された導電性フィラメントが、ＢＥ２，ｋ＋１およびＴＥ２，ｋ＋２プログラミングラインで制御され、一方、上部右コーナーに形成される導電性フィラメントが、ＢＥ２，ｋ＋２およびＴＥ２，ｋ＋２プログラミングラインで制御され、下部左コーナーに形成される導電性フィラメントが、ＢＥ１，ｋ＋１およびＴＥ２，ｋ＋２プログラミングラインで制御される。上部電極素子６４の隣の下部右電極素子５７に、追加のコンタクト素子を加えることは、抵抗メモリアレイ４４のフィラメント４８の独立した制御性を除去するであろう。
【００５５】
図９に示すような提案された形状では、抵抗メモリアレイ４４の密度は、１８フィラメント／６４Ｆ２、即ち約１ビット／３．５Ｆ２と計算され、これによりメモリアレイ密度を計算するために抵抗メモリアレイ４４の周期的なユニット素子６６が使用され、上部および下部電極素子の横の長さＦが推定される。周期的なユニット素子６６は、メモリ素子の最も小さいサブセットであり、もし傾く場合、抵抗メモリデバイス７０に繋がる抵抗メモリデバイスのそれらのコンタクト素子である。
【００５６】
本発明の特別な具体例では、プログラミングラインＢＥ１、ＢＥ２、ＴＥ１、ＴＥ２の他の形状が使用され、抵抗メモリデバイス７０中のフィラメント４８の独立した制御性を可能にする。更に、本発明の具体例では、抵抗メモリデバイス７０中のフィラメント４８の独立した制御性を可能にする他の形態のＢＥ１、ＢＥ２、ＴＥ１、ＴＥ２コンタクトが使用されても良い。
【００５７】
図１０は、本発明にかかる抵抗メモリアレイ４４の代わりの具体例を示し、ＴＥ１，ｋ＋１プログラミングラインのＴＥ１コンタクトは、図９のＴＥ１コンタクトに対してシフトする。図１０に示すような提案された形状では、抵抗メモリアレイ４４の密度は、１９フィラメント／６４Ｆ２、即ち約１ビット／３．３Ｆ２と計算され、即ち、図９の抵抗メモリデバイス７０の密度よりわずかに大きくなる。
【００５８】
図１１は、また、本発明にかかる抵抗メモリアレイ４４の代わりの具体例を示す。図１１に示すように、抵抗メモリデバイス７０が、上部で電極素子１２に接続するプログラミングラインの第３および第４レベルの上に形成され、第５レベルのプログラミングラインＴＥ３は上部電極素子１２に接続する。ＴＥ３ラインは、例えばＴＥ１ラインと同じ方向のような第５方向に延び、例えばＴＥ２ラインの上に配置される水平（Ｘ、Ｙ）面のような、例えば水平（Ｘ、Ｙ）面のような参照面に平行な面のような１つの面内に横たわっても良い。上部電極素子１２のいくつかと電気的に接続するために、プログラミングラインＴＥ３はＴＥコンタクト素子６８を備える。ＴＥ３ラインは、例えばＴＥ１ラインの間に挿入され、これにより、図９および図１０に示す形状を用いて接続されなかった抵抗メモリアレイ４４の多くの上部抵抗素子１２を接続する。第３レベルのプログラミングラインＴＥ３の使用は、抵抗メモリアレイ４４の密度を大きく増やし、３１フィラメント／６４Ｆ２、即ち１ビット／２Ｆ２と計算される。これは、図１の従来のクロスバーメモリの密度の２倍大きい。
【００５９】
上で示した具体例では、２つのレベルの下部電極プログラミングラインＢＥ１、ＢＥ２と、３つのレベルの上部電極プログラミングラインＴＥ１、ＴＥ２、ＴＥ３がある。代わりの具体例では、ここでは詳細には説明しないが、３つのレベルの下部電極プログラミングラインＢＥ１、ＢＥ２、ＢＥ３と、単に２つのレベルの上部電極プログラミングラインＴＥ１、ＴＥ２がある。代わりの具体例では、抵抗メモリアレイの形状に依存して、他の数の下部のレベルと上部のレベルのプログラミングラインがあっても良い。下部電極プログラミングラインのレベルの数は、上部電極プログラミングラインのレベルの数と等しくなる必要はない。
【００６０】
例えば、ＢＥ１、ＢＥ２、ＢＥ３、ＴＥ１、ＴＥ２および／またはＴＥ３プログラミングラインのような直線のプログラミングラインを使用する代わりに、メモリ素子の論理的な行と列の方向に対して斜め方向に延びる、階段状のプログラミングラインを用いても良い。図１２は、図９に示すようなメモリデバイス形状７０を示し、ここでは、ＴＥ１およびＴＥ２プログラミングラインは、階段状のＴＥ１およびＴＥ２プログラミングラインで置き換えられる。図１２に示す具体例の長所は、斜めのプログラミングラインの使用を避けることで、これにより密度に影響を与えることなく、抵抗メモリデバイス７０を形成するより従来の方法が可能になることである。
【００６１】
フィラメント４８の独立した制御性を失うことなく、メモリデバイス７０の密度を増やすために、プログラミングラインとコンタクト素子の形状が最適化できることが、本発明の具体例にかかる抵抗メモリデバイス７０の長所である。本発明の具体例にかかる抵抗メモリデバイス７０は、例えば１ビット／４Ｆ２より高い、例えば１ビット／２Ｆ２のような、従来技術のクロスバーメモリデバイスの密度より高い密度を有する。
【００６２】
本発明の具体例にかかる抵抗メモリアレイ４４は、例えばペロブスカイト材料から形成された可変性の抵抗率を有する活性層１６のような、高い処理温度が必要な可変性の抵抗率を有する活性層１６を含む抵抗メモリデバイスの形成に特に有用である。ペロブスカイト材料は、（ＢＥＯＬ金属ラインの上で処理する）３Ｄスタックには適さないが、本発明の具体例では、ペロブスカイト材料を用いた高密度の抵抗メモリデバイスが得られる。
【００６３】
本発明は、図面と先の説明中で詳しく示され述べられたが、そのような図面や説明は図示または例示で限定的とは考えない。本発明は記載された具体例に限定されない。
【００６４】
記載された具体例の他の変形は、請求された発明を実施する当業者により、図面、説明および添付の請求項の研究から理解され成し遂げられる。請求項中、「含む（comprising）」の用語は、他の要素や工程を排除するものではなく、不定冠詞「ある（a)」、「ある（an)」は、複数を排除しない。所定の測定が互いに異なる従属請求項で引用されるという単なる事実は、それらの測定の組み合わせが必ずしも優れていることを示すものではない。請求項中のいずれの参照符号も、その範囲を限定するものと解釈すべきでない。
【００６５】
先の記載は、本発明の所定の具体例を詳説する。しかしながら、テキスト中の先の記載がいかに詳しくても、本発明は多く方法で実施できることが評価される。本発明の所定の特徴や形態を記載する場合の特別な用語の使用は、その用語が関係する本発明の特徴や形態の特定の特徴を含むように、その用語がここで限定するように定義することを示唆するものと取るべきではない。
【特許請求の範囲】
【請求項１】
参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影（２６）を有する上部電極素子（１２）と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影（２８）を有する下部電極素子（１４）と、
上部電極素子（１２）と下部電極素子（１４）との間に挿入された可変性の抵抗率を有する活性層（１６）を含み、
上部電極投影（２６）と下部電極投影（２８）との間にオーバーラップ領域（３０）があり、
オーバーラップ領域（３０）は少なくとも上部電極投影（２６）のコーナーおよび／または少なくとも下部電極投影（２８）のコーナーを含み、オーバーラップ領域（３０）の面積は、参照面上の、上部電極素子（１２）と下部電極素子（１４）の全投影面積（３２）の１０％以下を構成する抵抗メモリ素子（１０）。
【請求項２】
オーバーラップ領域（３０）は、上部電極投影（２６）の１つのコーナーと、下部電極投影（２８）の１つのコーナーを含む請求項１に記載の抵抗メモリ素子（１０）。
【請求項３】
可変性の抵抗率を有する活性層（１６）は、上部電極素子（１２）と下部電極素子（１４）の双方に接続するプログラム可能な領域（３６）を含む請求項１または２に記載の抵抗メモリ素子（１０）。
【請求項４】
可変性の抵抗率を有する活性層（１６）は、絶縁性材料から形成される請求項１〜３のいずれかに記載の抵抗メモリ素子（１０）。
【請求項５】
上部電極素子（１２）と下部電極素子（１４）はボックス形状の電極素子である請求項１〜４のいずれかに記載の抵抗メモリ素子（１０）。
【請求項６】
複数の抵抗メモリ素子（１０）を含む抵抗メモリアレイ（４４）であって、抵抗メモリ素子（１０）は、
参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影（２６）を有する上部電極素子（１２）と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影（２８）を有する下部電極素子（１４）と、
上部電極素子（１２）と下部電極素子（１４）との間に挿入された可変性の抵抗率を有する活性層（１６）を含み、
上部電極投影（２６）と下部電極投影（２８）との間にオーバーラップ領域（３０）があり、
オーバーラップ領域（３０）は少なくとも上部電極投影（２６）のコーナーおよび／または少なくとも下部電極投影（２８）のコーナーを含み、オーバーラップ領域（３０）の面積は、参照面上の、上部電極素子（１２）と下部電極素子（１４）の全投影面積（３２）の１０％以下を構成する抵抗メモリアレイ（４４）。
【請求項７】
抵抗メモリアレイ（４４）の第１の抵抗メモリ素子の投影面積（３２）は、抵抗メモリアレイ（４４）の第２の抵抗メモリ素子の投影面積とオーバーラップし、これにより第２のオーバーラップ領域（４６）を形成し、第２のオーバーラップ領域（４６）は、少なくとも第１の抵抗メモリ素子の上部電極投影（２６）の１つのコーナーと、第２の抵抗メモリ素子の下部電極投影（２８）の１つのコーナーとを含み、また逆でも良く、第２のオーバーラップ領域（４６）の面積は、参照面上の、第１の抵抗メモリ素子と第２の抵抗メモリ素子の全投影面積の５％以下を構成する請求項６に記載の抵抗メモリアレイ（４４）。
【請求項８】
抵抗メモリ素子（１０）の上部電極素子（１２）と下部電極素子（１４）は、格子縞模様に配置された請求項７に記載の抵抗メモリアレイ（４４）。
【請求項９】
更に、複数の第１下部電極コンタクトを介して下部電極素子（１４）のいくつかに電気的に接続する第１レベルの下部電極プログラミングラインと、複数の第２下部電極コンタクトを介して他の下部電極素子（１４）に電気的に接続する第２レベルの下部電極プログラミングラインであって、第１の方向に延びる第１レベルの下部電極プログラミングラインと第２の方向に延びる第２レベルの下部電極プログラミングラインと、
複数の第３上部電極コンタクトを介していくつかの上部電極素子（１２）に電気的に接続する第３レベルの上部電極プログラミングラインと、複数の第４上部電極コンタクトを介して他の上部電極素子（１２）に電気的に接続する第４レベルの上部電極プログラミングラインであって、第３の方向に延びる第３レベルの上部電極プログラミングラインと第４の方向に延びる第４レベルの上部電極プログラミングラインと、を含む請求項６〜８のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１０】
第１レベルの下部電極プログラミングラインと第２レベルの下部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは、更に、第１レベルの下部電極プログラミングラインと、第２レベルの下部電極プログラミングラインに対して、約４５°の角度を形成する請求項９に記載の抵抗メモリアレイ（４４）。
【請求項１１】
更に、複数の第５上部電極コンタクトを介していくつかの上部電極素子に電気的に接続し、第５の方向に延びる第５レベルの上部電極プログラミングライン、または複数の第６下部電極コンタクトを介していくつかの下部電極素子に電気的に接続し、第６の方向に延びる第６レベルの下部電極プログラミングラインを含む請求項９または１０に記載の抵抗メモリアレイ（４４）。
【請求項１２】
プログラミングラインは、ワイヤ形状のプログラミングラインである請求項９〜１１のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１３】
プログラミングラインは、階段形状の接続ラインである請求項９〜１１のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１４】
参照面上の投影の間でオーバーラップ領域（３０、４６）を有する抵抗メモリアレイ（４４）の少なくとも１つの上部電極素子（１２）と少なくとも１つの下部電極素子（１４）との間に電圧を与えることにより、抵抗メモリアレイ（４４）の可変性の抵抗率を有する活性層（１６）中で、少なくとも１つの導電性フィラメント（４８）を形成または崩壊させる工程を含む請求項６〜１３のいずれかに記載の抵抗メモリアレイ（４４）の電圧制御プログラミングのための方法。
【請求項１５】
更に、上部電極素子（１２）と複数の下部電極素子（１４）との間の異なるコーナーでフィラメント（４８）の形成および崩壊を独立して制御する工程を含み、下部電極素子は、参照面上の垂直な投影で、その上の上部電極素子（１２）の垂直投影とオーバーラップし、または下部電極素子（１４）と複数の上部電極素子（１２）との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、上部電極素子は、参照面上の投影で、下部電極素子（１４）その上の垂直投影とオーバーラップする請求項１４に記載の方法。
【請求項１】
参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影（２６）を有する上部電極素子（１２）と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影（２８）を有する下部電極素子（１４）と、
上部電極素子（１２）と下部電極素子（１４）との間に挿入された可変性の抵抗率を有する活性層（１６）を含み、
上部電極投影（２６）と下部電極投影（２８）との間にオーバーラップ領域（３０）があり、
オーバーラップ領域（３０）は少なくとも上部電極投影（２６）のコーナーおよび／または少なくとも下部電極投影（２８）のコーナーを含み、オーバーラップ領域（３０）の面積は、参照面上の、上部電極素子（１２）と下部電極素子（１４）の全投影面積（３２）の１０％以下を構成する抵抗メモリ素子（１０）。
【請求項２】
オーバーラップ領域（３０）は、上部電極投影（２６）の１つのコーナーと、下部電極投影（２８）の１つのコーナーを含む請求項１に記載の抵抗メモリ素子（１０）。
【請求項３】
可変性の抵抗率を有する活性層（１６）は、上部電極素子（１２）と下部電極素子（１４）の双方に接続するプログラム可能な領域（３６）を含む請求項１または２に記載の抵抗メモリ素子（１０）。
【請求項４】
可変性の抵抗率を有する活性層（１６）は、絶縁性材料から形成される請求項１〜３のいずれかに記載の抵抗メモリ素子（１０）。
【請求項５】
上部電極素子（１２）と下部電極素子（１４）はボックス形状の電極素子である請求項１〜４のいずれかに記載の抵抗メモリ素子（１０）。
【請求項６】
複数の抵抗メモリ素子（１０）を含む抵抗メモリアレイ（４４）であって、抵抗メモリ素子（１０）は、
参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影（２６）を有する上部電極素子（１２）と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影（２８）を有する下部電極素子（１４）と、
上部電極素子（１２）と下部電極素子（１４）との間に挿入された可変性の抵抗率を有する活性層（１６）を含み、
上部電極投影（２６）と下部電極投影（２８）との間にオーバーラップ領域（３０）があり、
オーバーラップ領域（３０）は少なくとも上部電極投影（２６）のコーナーおよび／または少なくとも下部電極投影（２８）のコーナーを含み、オーバーラップ領域（３０）の面積は、参照面上の、上部電極素子（１２）と下部電極素子（１４）の全投影面積（３２）の１０％以下を構成する抵抗メモリアレイ（４４）。
【請求項７】
抵抗メモリアレイ（４４）の第１の抵抗メモリ素子の投影面積（３２）は、抵抗メモリアレイ（４４）の第２の抵抗メモリ素子の投影面積とオーバーラップし、これにより第２のオーバーラップ領域（４６）を形成し、第２のオーバーラップ領域（４６）は、少なくとも第１の抵抗メモリ素子の上部電極投影（２６）の１つのコーナーと、第２の抵抗メモリ素子の下部電極投影（２８）の１つのコーナーとを含み、また逆でも良く、第２のオーバーラップ領域（４６）の面積は、参照面上の、第１の抵抗メモリ素子と第２の抵抗メモリ素子の全投影面積の５％以下を構成する請求項６に記載の抵抗メモリアレイ（４４）。
【請求項８】
抵抗メモリ素子（１０）の上部電極素子（１２）と下部電極素子（１４）は、格子縞模様に配置された請求項７に記載の抵抗メモリアレイ（４４）。
【請求項９】
更に、複数の第１下部電極コンタクトを介して下部電極素子（１４）のいくつかに電気的に接続する第１レベルの下部電極プログラミングラインと、複数の第２下部電極コンタクトを介して他の下部電極素子（１４）に電気的に接続する第２レベルの下部電極プログラミングラインであって、第１の方向に延びる第１レベルの下部電極プログラミングラインと第２の方向に延びる第２レベルの下部電極プログラミングラインと、
複数の第３上部電極コンタクトを介していくつかの上部電極素子（１２）に電気的に接続する第３レベルの上部電極プログラミングラインと、複数の第４上部電極コンタクトを介して他の上部電極素子（１２）に電気的に接続する第４レベルの上部電極プログラミングラインであって、第３の方向に延びる第３レベルの上部電極プログラミングラインと第４の方向に延びる第４レベルの上部電極プログラミングラインと、を含む請求項６〜８のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１０】
第１レベルの下部電極プログラミングラインと第２レベルの下部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは垂直に交差し、第３レベルの上部電極プログラミングラインと第４レベルの上部電極プログラミングラインは、更に、第１レベルの下部電極プログラミングラインと、第２レベルの下部電極プログラミングラインに対して、約４５°の角度を形成する請求項９に記載の抵抗メモリアレイ（４４）。
【請求項１１】
更に、複数の第５上部電極コンタクトを介していくつかの上部電極素子に電気的に接続し、第５の方向に延びる第５レベルの上部電極プログラミングライン、または複数の第６下部電極コンタクトを介していくつかの下部電極素子に電気的に接続し、第６の方向に延びる第６レベルの下部電極プログラミングラインを含む請求項９または１０に記載の抵抗メモリアレイ（４４）。
【請求項１２】
プログラミングラインは、ワイヤ形状のプログラミングラインである請求項９〜１１のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１３】
プログラミングラインは、階段形状の接続ラインである請求項９〜１１のいずれかに記載の抵抗メモリアレイ（４４）。
【請求項１４】
参照面上の投影の間でオーバーラップ領域（３０、４６）を有する抵抗メモリアレイ（４４）の少なくとも１つの上部電極素子（１２）と少なくとも１つの下部電極素子（１４）との間に電圧を与えることにより、抵抗メモリアレイ（４４）の可変性の抵抗率を有する活性層（１６）中で、少なくとも１つの導電性フィラメント（４８）を形成または崩壊させる工程を含む請求項６〜１３のいずれかに記載の抵抗メモリアレイ（４４）の電圧制御プログラミングのための方法。
【請求項１５】
更に、上部電極素子（１２）と複数の下部電極素子（１４）との間の異なるコーナーでフィラメント（４８）の形成および崩壊を独立して制御する工程を含み、下部電極素子は、参照面上の垂直な投影で、その上の上部電極素子（１２）の垂直投影とオーバーラップし、または下部電極素子（１４）と複数の上部電極素子（１２）との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、上部電極素子は、参照面上の投影で、下部電極素子（１４）その上の垂直投影とオーバーラップする請求項１４に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９１２１０（Ｐ２０１２−１９１２１０Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−５１９５６（Ｐ２０１２−５１９５６）
【出願日】平成２４年３月８日（２０１２．３．８）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１２−５１９５６（Ｐ２０１２−５１９５６）
【出願日】平成２４年３月８日（２０１２．３．８）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
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