半導体記憶装置の製造方法
【課題】クロスポイント型セル構造の配線構造を正確に形成する。
【解決手段】
第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層してなる第１積層構造を第１方向に延びるストライプ状にエッチングする。このとき、第１ストライプ部の側部から第２方向に突出する第１フック部を形成する。そして、第１積層構造の上層に第２積層構造を形成し、この第２積層構造を２方向に延びるストライプ状にエッチングする。このとき、第２ストライプ部の側部から第１方向に突出する第２フック部を形成する。上記を所定数繰り返す。そして、第１又は第２フックの側面に接するコンタクトプラグを形成する。第２フック部が形成されるべき領域では、第１積層構造を除去し、また、第１フック部が形成されるべき領域では、第２積層構造を除去する。
【解決手段】
第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層してなる第１積層構造を第１方向に延びるストライプ状にエッチングする。このとき、第１ストライプ部の側部から第２方向に突出する第１フック部を形成する。そして、第１積層構造の上層に第２積層構造を形成し、この第２積層構造を２方向に延びるストライプ状にエッチングする。このとき、第２ストライプ部の側部から第１方向に突出する第２フック部を形成する。上記を所定数繰り返す。そして、第１又は第２フックの側面に接するコンタクトプラグを形成する。第２フック部が形成されるべき領域では、第１積層構造を除去し、また、第１フック部が形成されるべき領域では、第２積層構造を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
【０００５】
しかし、このようなクロスポイント型セル構造の半導体記憶装置では、周辺回路との接続のための配線構造を、短絡等が生じず正確に形成することが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１７１３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に記載の実施の形態は、クロスポイント型セル構造の半導体記憶装置において、周辺回路との接続のための配線構造を、短絡等が生じず正確に形成することを目的とする。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の半導体記憶装置の製造方法は、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法である。この製造方法では、まず、第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層して第１積層構造を形成する。次に、この第１積層構造を第１方向に延びるストライプ状にエッチングする。これにより、第１方向に延び且つ第１方向と直交する第２方向に所定のピッチで配列される第１ストライプ部、及び第１ストライプ部の側部から第２方向に突出する第１フック部を第１積層構造に形成する。そして、第１積層構造の上層に、第２の配線を形成する第２配線層及びメモリセル層を順次積層してなる第２積層構造を形成する。更に、第２積層構造を２方向に延びるストライプ状にエッチングする。第２方向に延び且つ第１方向に所定のピッチで配列される第２ストライプ部、及び第２ストライプ部の側部から第１方向に突出する第２フック部を第２積層構造に形成する。これらの工程を所定数繰り返す。そして、第１フック部の側面又は前記第２フック部の側面に接し且つ第１方向及び第２方向に直交する積層方向に延びるコンタクトプラグが形成される。
第１積層構造をエッチングする工程では、その下層に前記第２積層構造が存在する場合、その第２積層構造も前記第１方向に延びるストライプ状にエッチングして、第２積層構造中にマトリクス状にメモリセルを形成する。また、第２積層構造をエッチングする工程では、その下層に第１積層構造が存在する場合、その第１積層構造も第２方向に延びるストライプ状にエッチングして、第１積層構造中にマトリクス状にメモリセルを形成する。
前記第１積層構造をエッチングする工程においては、その第１積層構造よりも１層だけ上層にある前記第２積層構造において前記第２フック部が形成されるべき領域では、前記第１積層構造を除去するようにエッチングを行う。一方、前記第２積層構造をエッチングする工程においては、その第２積層構造よりも１層だけ上層にある前記第１積層構造において前記第１フック部が形成されるべき領域では、前記第２積層構造を除去するようにエッチングを行う。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。
【図２Ａ】実施の形態に係る半導体記憶装置のメモリセルアレイ（単位メモリセルアレイＭＡＴ００〜ＭＡＴ０４）の斜視図である。
【図２Ｂ】図２Ａのメモリセルアレイ１の一部拡大斜視図である。
【図３Ａ】図２ＢにおけるＩ−Ｉ’線の断面図である。
【図３Ｂ】メモリセルＭＣ１、ＭＣ２の断面図である。
【図４】実施の形態に係る非オーミック素子ＮＯの具体例を示す図である。
【図５】周辺領域ＡＲ２におけるビット線ＢＬのレイアウトを示す。
【図６】メモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２における断面図を示す。
【図７】実施の形態に係る半導体記憶装置の製造工程を示す。
【図８】実施の形態に係る半導体記憶装置の製造工程を示す。
【図９】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１０】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１１】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１２】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１３】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１４】本実施の形態の比較例を示す。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、発明の実施の形態を説明する。
【００１１】
先ず、図１〜図４を参照して、実施の形態に係る半導体記憶装置の概略構成について説明する。図１は、実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１２】
図１に示すように、実施の形態に係る半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１３】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。
【００１５】
コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、このメモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１６】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１７】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１８】
図２Ａは、メモリセルアレイ１の斜視図である。図２Ｂは、メモリセルアレイ１の一部拡大斜視図である。図３Ａは、図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１９】
メモリセルアレイ１は、図２Ａに示すように、４つの単位セルアレイＭＡＴ０１〜ＭＡＴ０４にて分割されて構成されている。各々の単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、図２Ａに示すように２次元的に配置されている。なお、図２Ａは、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、３次元方向に積層された単位セルアレイを有する構成であってもよい。
【００２０】
単位セルアレイＭＡＴ０１は、図２Ｂに示すように、下層から上層へと複数本のワード線ＷＬ１ｉ（ｉ＝０〜２）、ビット線ＢＬ１ｉ、ワード線ＷＬ２ｉ、ビット線ＢＬ２ｉを有する。ビット線ＢＬ１は、同一方向（カラム方向）に延びるように形成されている。ワード線ＷＬは、ビット線ＢＬに直交（交差）する方向（ロウ方向）に延びるように形成されている。この図２Ｂでは、積層される２本のビット線ＢＬと２本のワード線ＷＬの間に３つのメモリセルＭＣが積層される例を示したが、積層方向に形成されるワード線ＷＬ及びビット線ＢＬの数、及びメモリセルＭＣの数は、図２に図示したものに限定されるものではない。
【００２１】
図３Ａに示すように、ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣ１〜３が形成されている。ビット線ＢＬ１ｉは、その上下のメモリセルＭＣ１，ＭＣ２で共有されている。ワード線ＷＬ２ｉは、その上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２２】
メモリセルＭＣは、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。図３Ｂは、メモリセルＭＣ１、ＭＣ２を示す。
【００２３】
図３Ｂに示すように、メモリセルＭＣ１は、ビット線ＢＬ１ｉからワード線ＷＬ１ｉに向かう方向に沿って、順にストッパ膜ＳＴ、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２を備えている。一方、メモリセルＭＣ２は、ワード線ＷＬ２ｉからビット線ＢＬ２ｉに向かう方向に沿って、順にストッパ膜ＳＴ電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭを備えている。
【００２４】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２６】
ビット線ＢＬ０ｉ〜ＢＬ２ｉ、及びワード線ＷＬ０ｉ、ＷＬ１ｉは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ，ＷＳｉ，ＮｉＳｉ，ＣｏＳｉ等を用いることができる。
【００２７】
非オーミック素子ＮＯは、例えば図４に示すように、（ａ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｂ）ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ＭＩＭ構造の場合にはバイポーラ動作を行うことが可能である。また、ＰＩＮ構造（ダイオード構造）を使用する場合はその特性上、ユニポーラ動作を行うことができる。
【００２８】
ストッパ膜ＳＴは、タングステン（Ｗ）にて構成されている。電極ＥＬ１、ＥＬ２、及びバリアメタルＢＭは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。
【００２９】
図５は、メモリセルアレイが形成されるメモリセルアレイ領域ＡＲ１と、そのメモリセルアレイ領域ＡＲ１から延びるビット線ＢＬ及びワード線ＷＬを引き回す周辺領域ＡＲ２の平面図である。図５は、特にビット線ＢＬの周辺領域ＡＲ２におけるレイアウトのみを示している。図５では図示を省略しているが、ワード線ＷＬも、この図５におけるＸ方向に同様に延びている。
【００３０】
図５に示すように、奇数番目のビット線ＢＬは、メモリセルアレイ１の一方側から周辺領域ＡＲ２に引き出され、図５のＹ方向に沿って延びている。図示は省略しているが、偶数番目のビット線ＢＬは、メモリセルアレイ１の反対側から周辺領域ＡＲ２に引き出され、同じく図５のＹ方向に沿って延びている。
【００３１】
ビット線ＢＬ１は、その側面の一部に形成され、Ｘ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、積層方向（Ｚ方向）に延びるコンタクトプラグＣＬと接触させるために設けられている。図５では２つのビット線ＢＬのフック部ＢＬｂのみを図示しているが、他のビット線ＢＬも同様のフック部ＢＬｂを有している。また、図５では図示は省略するが、ワード線ＷＬもその側面の一部に形成されＹ方向に突出するフック部ＷＬｂを備えている。
【００３２】
図６は、図５のメモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２の概略断面図である。この図６は、図の中心にメモリセルアレイ領域ＡＲ１の断面図を示し、図の右側はビット線ＢＬが形成される周辺領域ＡＲ２の断面（Ｙ軸方向の断面）を示している。また、図６の左側は、ワード線ＷＬが形成される周辺領域ＡＲ２の断面（Ｘ軸方向の断面）を示している。なお、図６では５本のワード線ＷＬ１〜５、及び４本のビット線ＢＬ１〜４が形成され、これらワード線ＷＬとビット線ＢＬの間に、８層のメモリセルアレイ（ＭＣ１〜８）が形成されている例を示している。
【００３３】
図６に示すように、メモリセルアレイ１は、半導体基板２１上に層間絶縁膜ＩＬ１を介して形成されたシリコン窒化膜２２上に形成されている。半導体基板２１上には、ビット線ＢＬに選択的に電圧を供給するためのカラム制御回路を構成する転送トランジスタＴＴｒや、その他の回路の高耐圧のトランジスタが形成されている。なお、シリコン窒化膜２２は省略し、層間絶縁膜ＩＬ１上に直接メモリセルアレイ１を形成してもよい。
【００３４】
図６の右側に示すように、ビット線ＢＬはＹ軸方向に延びるように形成され、更にＸ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、コンタクトプラグＣＬ１又はＣＬ２に接続されている。
この実施の形態では、コンタクトプラグＣＬ１及びＣＬ２は積層方向に積層され、１つのコンタクトプラグＣＬを形成している（連続コンタクト構造）。また、図６の左側に示すように、ワード線ＷＬはＸ軸方向に延びるように形成され、更にＹ方向に突出するフック部ＷＬｂを備えている。このフック部ＷＬｂは、コンタクトプラグＣＬ１又はＣＬ２に接続されている。コンタクトプラグＣＬは、シリコン窒化膜２２を貫通し、その下層のＭ１金属配線に接続される。Ｍ１金属配線は、その下層にコンタクトプラグＣＬ０を形成され、そのコンタクトプラグは前述のトランジスタＴＴｒに接続される。
【００３５】
図６に示すように、１つのフック部ＢＬｂの上層及び下層には、そのフック部ＢＬｂよりも１層だけ下層又は一層だけ上層のワード線ＷＬ、フック部ＷＬｂ、及びワード線ＷＬと同層の他の導電層は形成されておらず、層間絶縁層ＩＬのみが形成されている。同様に、１つのフック部ＷＬｂの上層及び下層には、そのフック部ＷＬｂよりも１層だけ下層又は一層だけ上層のビット線ＢＬ、フック部ＢＬｂ、及びビット線ＢＬと同層の他の導電層は形成されておらず、層間絶縁層ＩＬのみが形成されている。これにより、フック部ＢＬｂ及びワード線ＷＬｂの上層及び下層には、メモリセルＭＣの材料が残存する虞がなくなり（少なくとも抑制され）、誤動作の原因を少なくすることができる。
【００３６】
次に、実施の形態に係る半導体記憶装置の製造工程について図７〜図１３を参照して説明する。なお、以下に示す工程は、単位セルアレイＭＡＴ０１の形成工程を示したものである。単位セルアレイＭＡＴ０２〜ＭＡＴ０４についても単位セルアレイＭＡＴ０１と同様の形成工程を経て製造される。
なお、図８〜図１３では、後述する説明からも明らかなように、適宜層間絶縁膜ＩＬが形成されるが、図８〜図１３では、図の簡略化の観点から、層間絶縁膜ＩＬの図示は省略している。
【００３７】
先ず、図６に示すような周辺回路のトランジスタＴＴｒ等を半導体基板２１上に形成した後、この周辺回路のトランジスタＴＴｒ等を層間絶縁膜ＩＬ１により埋め、層間絶縁膜ＩＬ１を平坦化した後、その上にシリコン窒化膜２２を堆積させる。
【００３８】
続いて、図７に示すように、シリコン窒化膜２２上に、下層から順に層Ｌ１１〜Ｌ１７を堆積し、これら層Ｌ１１〜Ｌ１７からなる第１積層構造ＡＳ１を堆積させる（図７ではシリコン窒化膜２２は図示していない）。ここで、層Ｌ１１〜Ｌ１７は、それぞれ、図３Ｂに示すワード線ＷＬ１、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパ膜ＳＴとなる層である。すなわち、第１積層構造ＡＳ１は、メモリセルＭＣ１を形成するための層である。
【００３９】
続いて、第１積層構造ＡＳ１の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図８に示すように、第１積層構造ＡＳ１（層Ｌ１１〜Ｌ１７）を貫通しＸ方向に延び且つＹ方向に所定ピッチで溝Ｔ１が形成される。第１積層構造ＡＳ１中で最も下層の層Ｌ１１はワード線ＷＬ１となる。なお、以下の図８〜図１３では、メモリセルアレイ１及びシリコン窒化膜２２（図８〜図１３では図示せず）の下層に形成されるＭ１金属配線を図示している。
【００４０】
このようにしてＸ方向にストライプ状に形成された第１積層構造ＡＳ１（第１ストライプ部）は、その一部においてＹ方向に突出する突出部ＷＬｂ’を有するように形成される。この突出部ＷＬｂ’は、フック部ＷＬｂ１（第１フック部）となる。なお、図８では、１つのストライプ部分に形成された１つの突出部ＷＬｂ’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部ＷＬｂ’が形成される。なお、この第１積層構造ＡＳ１をエッチングする場合、その上層にフック部ＢＬｂ１が形成されるべき領域においては、第１積層構造ＡＳ１を残存させず除去するようにエッチングがなされる。これにより、フック部ＢＬｂ１の下層にメモリセルＭＣの材料が残存することが防止される。
【００４１】
次に、溝Ｔ１に層間絶縁層ＩＬを埋め込む。この層間絶縁層ＩＬの材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬの除去と、層Ｌ１７の露出を行う。ここで、層Ｌ１７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。
【００４２】
続いて、図９に示すように、ＣＭＰを行った層間絶縁膜ＩＬ及び第１積層構造ＡＳ１の上に、下から順に層Ｌ２１〜Ｌ２７を堆積させて第２積層構造ＡＳ２を形成する。層Ｌ２１〜層Ｌ２７は、ビット線ＢＬ１、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、ストッパ膜ＳＴとなる層であり、後にメモリセルＭＣ２を形成する。
【００４３】
次に、この第２積層構造ＡＳ２の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図１０に示すように、層Ｌ２１〜Ｌ２７、層Ｌ１２〜Ｌ１７を貫通するＸ方向に所定ピッチで配列され且つＹ方向に延びる溝Ｔ２が形成される。第２積層構造ＡＳ２中で最下層の層Ｌ２１は、ビット線ＢＬ１となる。層Ｌ１２〜層Ｌ１７は、この工程によりマトリクス状に配列されたメモリセルＭＣ１となる。また、周辺領域ＡＲ２にはマスクが形成されず、このため周辺領域ＡＲ２の第１積層構造ＡＳ１及び第２積層構造ＡＳ２は、最下層の層１１即ちワード線ＷＬ１及びフック部ＷＬｂ１を除きすべて除去される。すなわち、第１積層構造ＡＳ１のフック部ＷＬｂ１の上には、メモリセルＭＣの構造は残らない。
なお、第２積層構造ＡＳ２をエッチングする場合、その上層にフック部ＷＬｂ２が形成されるべき領域においては、第２積層構造ＡＳ２を残存させず除去するようにエッチングがなされる。これにより、フック部ＷＬｂ２の下層にメモリセルＭＣの材料が残存することが防止される。
【００４４】
また、このようにしてＹ方向にストライプ状に形成された第２積層構造ＡＳ２は、その一部においてＸ方向に突出する突出部ＢＬｂ’を有するように形成される。この突出部ＢＬｂ’は、前述したフック部ＢＬｂ１となる。なお、図１０では、１つのストライプ部分に形成された１つの突出部ＢＬｂ’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部ＢＬｂ’が形成される。
【００４５】
続いて、溝Ｔ２内も含めて図１０のメモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２が埋め込まれるように層間絶縁層ＩＬを堆積する。その後、この層間絶縁膜ＩＬに対してＣＭＰによる平坦化処理を実行し、余分な層間絶縁層ＩＬの除去と、層Ｌ２７（ストッパ膜ＳＴ）の露出を行う。前述したように、第１積層構造ＡＳ１のフック部ＷＬｂ１の上方の積層物は全て除去された状態とされているので、第１積層構造ＡＳ１のフック部ＷＬｂ１上には、層間絶縁層ＩＬのみが形成される。
【００４６】
次に、図１１に示すように、ＣＭＰを行った層間絶縁膜ＩＬ上に順次、層Ｌ３１〜Ｌ３７を堆積し、これら層Ｌ３１〜Ｌ３７からなる第３積層構造ＡＳ３を堆積させる。ここで、層Ｌ３１〜Ｌ３７は、それぞれ、ワード線ＷＬ２、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパ膜ＳＴとなる層である。
【００４７】
続いて、第３積層構造ＡＳ３の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図１２に示すように、層Ｌ３１〜Ｌ３７、層Ｌ２２〜Ｌ２７を貫通する所定ピッチでロウ方向（Ｘ方向）に延びる溝Ｔ３が形成される。ここで、層Ｌ３１は、ワード線ＷＬ２となる。
【００４８】
また、このようにしてＸ方向にストライプ状に形成された第３積層構造ＡＳ３は、その一部においてＹ方向に突出する突出部ＷＬｂ’を有するように形成される。なお、第３積層構造ＡＳ３をエッチングする場合、その上層にフック部ＢＬｂが形成されるべき領域においては、第３積層構造ＡＳ３を残存させず除去するようにエッチングがなされる。これにより、フック部ＢＬｂの下層にメモリセルＭＣの材料が残存することが防止される。
【００４９】
また、周辺領域ＡＲ２にはマスクが形成されず、このため周辺領域ＡＲ２の第２積層構造ＡＳ２及び第３積層構造ＡＳ３は、最下層の層２１即ちビット線ＢＬ１及びフック部ＢＬｂ１を除きすべて除去される。すなわち、フック部ＢＬｂ１の上方には、メモリセルＭＣを形成する材料は残らない。
【００５０】
以上説明したように、本実施の形態の製造工程では、以下の工程を、必要な層数だけ繰り返し実行する。
（１）ワード線ＷＬを含む積層構造ＡＳｉを形成する工程
（２）積層構造ＡＳｉをＸ方向に延びるストライプ状にエッチングして、Ｘ方向に延び且つＹ方向に所定のピッチで配列されワード線ＷＬを形成するストライプ部を形成すると共に、ストライプ部の側部からＹ方向に突出するフック部ＷＬｂ’を積層構造ＡＳｉに形成する工程（なお、この積層構造ＡＳｉの下層に積層構造ＡＳｉ−１が既にある場合、その積層構造ＡＳｉ−１もＸ方向に延びるストライプ状にエッチングし、これにより、積層構造ＡＳｉ−１内にマトリクス状に配列されたメモリセル構造を形成する。また、周辺領域ＡＲ２の積層構造ＡＳｉ−１は、ビット線ＢＬ及びフック部ＢＬｂを残し除去する）
（３）積層構造ＡＳｉの上層に、ビット線ＢＬを含む積層構造ＡＳｉ＋１を形成する工程
（４）積層構造ＡＳｉ＋１をＹ方向に延びるストライプ状にエッチングして、Ｙ方向に延び且つＸ方向に所定のピッチで配列されビット線ＢＬを形成するストライプ部を形成すると共に、このストライプ部の側部からＸ方向に突出するフック部ＢＬｂ’を積層構造ＡＳｉ＋１に形成する工程（なお、その下層の積層構造ＡＳｉもＹ方向に延びるストライプ状にエッチングして、積層構造ＡＳｉ中にマトリクス状にメモリセル構造を形成する。また、周辺領域ＡＲ２の積層構造ＡＳｉは、ワード線ＷＬ及びフック部ＷＬｂを残し除去する。）
なお、最上層の積層構造ＡＳｉ＋ｎ−１は、周辺領域ＡＲ２においては、ビット線ＢＬ又はワード線ＷＬとなる部分を除いて除去される。
このような工程によれば、１つのフック部ＢＬｂの上層及び下層には、そのフック部ＢＬｂよりも１層だけ下層又は一層だけ上層のワード線ＷＬ、フック部ＷＬｂ、及びワード線ＷＬと同層の他の導電層は形成されず、層間絶縁層ＩＬのみが形成される。同様に、１つのフック部ＷＬｂの上層及び下層には、そのフック部ＷＬｂよりも１層だけ下層又は一層だけ上層のビット線ＢＬ、フック部ＢＬｂ、及びビット線ＢＬと同層の他の導電層は形成されず、層間絶縁層ＩＬのみが形成される。
【００５１】
このようにして所定の層数の積層構造ＡＳの形成が完了した後、図１３に示すように、コンタクトプラグＣＬが形成される。
コンタクトプラグＣＬは、層間絶縁膜ＩＬを貫通しフック部ＷＬｂ及びＢＬｂを通る領域に形成されたコンタクトホールに、例えばタングステンなどの導電膜を埋め込むことにより形成される。コンタクトプラグＣＬを形成する工程は、所定数のワード線ＷＬを含む積層構造ＡＳ及びビット線を含む積層構造ＡＳｉ＋１の形成及びエッチングの工程が完了し、且つ所定数の積層構造ＡＳｉ及びＡＳｉ＋１の上方にビット線ＢＬ又はワード線ＷＬをストライプ状に形成する工程が完了する毎に実行される。これにより、コンタクトプラグＣＬは、複数のコンタクトプラグＣＬ１、ＣＬ２・・・を積層させた構造となる。
【００５２】
図１４は、本実施の形態の比較例を示している。この比較例では、ビット線ＢＬ１に形成されるフック部ＢＬｂ１の下層に、ビット線ＢＬ１より１層だけ下層にあるワード線ＷＬ１と同層の配線部Ｚ１が形成されている。このように、フック部ＢＬｂ１の１層だけ下に配線部Ｚ１が残存していると、この配線部Ｚ１とフック部ＢＬｂ１との間にメモリセルＭＣを形成するための材料が残存することがある。この場合、この残存したメモリセルＭＣの材料が、誤動作等を引き起こす虞がある。本実施の形態では、各フック部ＷＬｂ、ＢＬｂの上層及び下層には、このような配線部Ｚ１は残存させない製造工程とされており、メモリセルＭＣの材料の残存による誤動作は生じない。
【００５３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
【０００５】
しかし、このようなクロスポイント型セル構造の半導体記憶装置では、周辺回路との接続のための配線構造を、短絡等が生じず正確に形成することが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１７１３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に記載の実施の形態は、クロスポイント型セル構造の半導体記憶装置において、周辺回路との接続のための配線構造を、短絡等が生じず正確に形成することを目的とする。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の半導体記憶装置の製造方法は、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法である。この製造方法では、まず、第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層して第１積層構造を形成する。次に、この第１積層構造を第１方向に延びるストライプ状にエッチングする。これにより、第１方向に延び且つ第１方向と直交する第２方向に所定のピッチで配列される第１ストライプ部、及び第１ストライプ部の側部から第２方向に突出する第１フック部を第１積層構造に形成する。そして、第１積層構造の上層に、第２の配線を形成する第２配線層及びメモリセル層を順次積層してなる第２積層構造を形成する。更に、第２積層構造を２方向に延びるストライプ状にエッチングする。第２方向に延び且つ第１方向に所定のピッチで配列される第２ストライプ部、及び第２ストライプ部の側部から第１方向に突出する第２フック部を第２積層構造に形成する。これらの工程を所定数繰り返す。そして、第１フック部の側面又は前記第２フック部の側面に接し且つ第１方向及び第２方向に直交する積層方向に延びるコンタクトプラグが形成される。
第１積層構造をエッチングする工程では、その下層に前記第２積層構造が存在する場合、その第２積層構造も前記第１方向に延びるストライプ状にエッチングして、第２積層構造中にマトリクス状にメモリセルを形成する。また、第２積層構造をエッチングする工程では、その下層に第１積層構造が存在する場合、その第１積層構造も第２方向に延びるストライプ状にエッチングして、第１積層構造中にマトリクス状にメモリセルを形成する。
前記第１積層構造をエッチングする工程においては、その第１積層構造よりも１層だけ上層にある前記第２積層構造において前記第２フック部が形成されるべき領域では、前記第１積層構造を除去するようにエッチングを行う。一方、前記第２積層構造をエッチングする工程においては、その第２積層構造よりも１層だけ上層にある前記第１積層構造において前記第１フック部が形成されるべき領域では、前記第２積層構造を除去するようにエッチングを行う。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。
【図２Ａ】実施の形態に係る半導体記憶装置のメモリセルアレイ（単位メモリセルアレイＭＡＴ００〜ＭＡＴ０４）の斜視図である。
【図２Ｂ】図２Ａのメモリセルアレイ１の一部拡大斜視図である。
【図３Ａ】図２ＢにおけるＩ−Ｉ’線の断面図である。
【図３Ｂ】メモリセルＭＣ１、ＭＣ２の断面図である。
【図４】実施の形態に係る非オーミック素子ＮＯの具体例を示す図である。
【図５】周辺領域ＡＲ２におけるビット線ＢＬのレイアウトを示す。
【図６】メモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２における断面図を示す。
【図７】実施の形態に係る半導体記憶装置の製造工程を示す。
【図８】実施の形態に係る半導体記憶装置の製造工程を示す。
【図９】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１０】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１１】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１２】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１３】実施の形態に係る半導体記憶装置の製造工程を示す。
【図１４】本実施の形態の比較例を示す。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、発明の実施の形態を説明する。
【００１１】
先ず、図１〜図４を参照して、実施の形態に係る半導体記憶装置の概略構成について説明する。図１は、実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１２】
図１に示すように、実施の形態に係る半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１３】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。
【００１５】
コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、このメモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１６】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１７】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１８】
図２Ａは、メモリセルアレイ１の斜視図である。図２Ｂは、メモリセルアレイ１の一部拡大斜視図である。図３Ａは、図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１９】
メモリセルアレイ１は、図２Ａに示すように、４つの単位セルアレイＭＡＴ０１〜ＭＡＴ０４にて分割されて構成されている。各々の単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、図２Ａに示すように２次元的に配置されている。なお、図２Ａは、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、３次元方向に積層された単位セルアレイを有する構成であってもよい。
【００２０】
単位セルアレイＭＡＴ０１は、図２Ｂに示すように、下層から上層へと複数本のワード線ＷＬ１ｉ（ｉ＝０〜２）、ビット線ＢＬ１ｉ、ワード線ＷＬ２ｉ、ビット線ＢＬ２ｉを有する。ビット線ＢＬ１は、同一方向（カラム方向）に延びるように形成されている。ワード線ＷＬは、ビット線ＢＬに直交（交差）する方向（ロウ方向）に延びるように形成されている。この図２Ｂでは、積層される２本のビット線ＢＬと２本のワード線ＷＬの間に３つのメモリセルＭＣが積層される例を示したが、積層方向に形成されるワード線ＷＬ及びビット線ＢＬの数、及びメモリセルＭＣの数は、図２に図示したものに限定されるものではない。
【００２１】
図３Ａに示すように、ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣ１〜３が形成されている。ビット線ＢＬ１ｉは、その上下のメモリセルＭＣ１，ＭＣ２で共有されている。ワード線ＷＬ２ｉは、その上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２２】
メモリセルＭＣは、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。図３Ｂは、メモリセルＭＣ１、ＭＣ２を示す。
【００２３】
図３Ｂに示すように、メモリセルＭＣ１は、ビット線ＢＬ１ｉからワード線ＷＬ１ｉに向かう方向に沿って、順にストッパ膜ＳＴ、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２を備えている。一方、メモリセルＭＣ２は、ワード線ＷＬ２ｉからビット線ＢＬ２ｉに向かう方向に沿って、順にストッパ膜ＳＴ電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭを備えている。
【００２４】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２６】
ビット線ＢＬ０ｉ〜ＢＬ２ｉ、及びワード線ＷＬ０ｉ、ＷＬ１ｉは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ，ＷＳｉ，ＮｉＳｉ，ＣｏＳｉ等を用いることができる。
【００２７】
非オーミック素子ＮＯは、例えば図４に示すように、（ａ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｂ）ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ＭＩＭ構造の場合にはバイポーラ動作を行うことが可能である。また、ＰＩＮ構造（ダイオード構造）を使用する場合はその特性上、ユニポーラ動作を行うことができる。
【００２８】
ストッパ膜ＳＴは、タングステン（Ｗ）にて構成されている。電極ＥＬ１、ＥＬ２、及びバリアメタルＢＭは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。
【００２９】
図５は、メモリセルアレイが形成されるメモリセルアレイ領域ＡＲ１と、そのメモリセルアレイ領域ＡＲ１から延びるビット線ＢＬ及びワード線ＷＬを引き回す周辺領域ＡＲ２の平面図である。図５は、特にビット線ＢＬの周辺領域ＡＲ２におけるレイアウトのみを示している。図５では図示を省略しているが、ワード線ＷＬも、この図５におけるＸ方向に同様に延びている。
【００３０】
図５に示すように、奇数番目のビット線ＢＬは、メモリセルアレイ１の一方側から周辺領域ＡＲ２に引き出され、図５のＹ方向に沿って延びている。図示は省略しているが、偶数番目のビット線ＢＬは、メモリセルアレイ１の反対側から周辺領域ＡＲ２に引き出され、同じく図５のＹ方向に沿って延びている。
【００３１】
ビット線ＢＬ１は、その側面の一部に形成され、Ｘ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、積層方向（Ｚ方向）に延びるコンタクトプラグＣＬと接触させるために設けられている。図５では２つのビット線ＢＬのフック部ＢＬｂのみを図示しているが、他のビット線ＢＬも同様のフック部ＢＬｂを有している。また、図５では図示は省略するが、ワード線ＷＬもその側面の一部に形成されＹ方向に突出するフック部ＷＬｂを備えている。
【００３２】
図６は、図５のメモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２の概略断面図である。この図６は、図の中心にメモリセルアレイ領域ＡＲ１の断面図を示し、図の右側はビット線ＢＬが形成される周辺領域ＡＲ２の断面（Ｙ軸方向の断面）を示している。また、図６の左側は、ワード線ＷＬが形成される周辺領域ＡＲ２の断面（Ｘ軸方向の断面）を示している。なお、図６では５本のワード線ＷＬ１〜５、及び４本のビット線ＢＬ１〜４が形成され、これらワード線ＷＬとビット線ＢＬの間に、８層のメモリセルアレイ（ＭＣ１〜８）が形成されている例を示している。
【００３３】
図６に示すように、メモリセルアレイ１は、半導体基板２１上に層間絶縁膜ＩＬ１を介して形成されたシリコン窒化膜２２上に形成されている。半導体基板２１上には、ビット線ＢＬに選択的に電圧を供給するためのカラム制御回路を構成する転送トランジスタＴＴｒや、その他の回路の高耐圧のトランジスタが形成されている。なお、シリコン窒化膜２２は省略し、層間絶縁膜ＩＬ１上に直接メモリセルアレイ１を形成してもよい。
【００３４】
図６の右側に示すように、ビット線ＢＬはＹ軸方向に延びるように形成され、更にＸ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、コンタクトプラグＣＬ１又はＣＬ２に接続されている。
この実施の形態では、コンタクトプラグＣＬ１及びＣＬ２は積層方向に積層され、１つのコンタクトプラグＣＬを形成している（連続コンタクト構造）。また、図６の左側に示すように、ワード線ＷＬはＸ軸方向に延びるように形成され、更にＹ方向に突出するフック部ＷＬｂを備えている。このフック部ＷＬｂは、コンタクトプラグＣＬ１又はＣＬ２に接続されている。コンタクトプラグＣＬは、シリコン窒化膜２２を貫通し、その下層のＭ１金属配線に接続される。Ｍ１金属配線は、その下層にコンタクトプラグＣＬ０を形成され、そのコンタクトプラグは前述のトランジスタＴＴｒに接続される。
【００３５】
図６に示すように、１つのフック部ＢＬｂの上層及び下層には、そのフック部ＢＬｂよりも１層だけ下層又は一層だけ上層のワード線ＷＬ、フック部ＷＬｂ、及びワード線ＷＬと同層の他の導電層は形成されておらず、層間絶縁層ＩＬのみが形成されている。同様に、１つのフック部ＷＬｂの上層及び下層には、そのフック部ＷＬｂよりも１層だけ下層又は一層だけ上層のビット線ＢＬ、フック部ＢＬｂ、及びビット線ＢＬと同層の他の導電層は形成されておらず、層間絶縁層ＩＬのみが形成されている。これにより、フック部ＢＬｂ及びワード線ＷＬｂの上層及び下層には、メモリセルＭＣの材料が残存する虞がなくなり（少なくとも抑制され）、誤動作の原因を少なくすることができる。
【００３６】
次に、実施の形態に係る半導体記憶装置の製造工程について図７〜図１３を参照して説明する。なお、以下に示す工程は、単位セルアレイＭＡＴ０１の形成工程を示したものである。単位セルアレイＭＡＴ０２〜ＭＡＴ０４についても単位セルアレイＭＡＴ０１と同様の形成工程を経て製造される。
なお、図８〜図１３では、後述する説明からも明らかなように、適宜層間絶縁膜ＩＬが形成されるが、図８〜図１３では、図の簡略化の観点から、層間絶縁膜ＩＬの図示は省略している。
【００３７】
先ず、図６に示すような周辺回路のトランジスタＴＴｒ等を半導体基板２１上に形成した後、この周辺回路のトランジスタＴＴｒ等を層間絶縁膜ＩＬ１により埋め、層間絶縁膜ＩＬ１を平坦化した後、その上にシリコン窒化膜２２を堆積させる。
【００３８】
続いて、図７に示すように、シリコン窒化膜２２上に、下層から順に層Ｌ１１〜Ｌ１７を堆積し、これら層Ｌ１１〜Ｌ１７からなる第１積層構造ＡＳ１を堆積させる（図７ではシリコン窒化膜２２は図示していない）。ここで、層Ｌ１１〜Ｌ１７は、それぞれ、図３Ｂに示すワード線ＷＬ１、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパ膜ＳＴとなる層である。すなわち、第１積層構造ＡＳ１は、メモリセルＭＣ１を形成するための層である。
【００３９】
続いて、第１積層構造ＡＳ１の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図８に示すように、第１積層構造ＡＳ１（層Ｌ１１〜Ｌ１７）を貫通しＸ方向に延び且つＹ方向に所定ピッチで溝Ｔ１が形成される。第１積層構造ＡＳ１中で最も下層の層Ｌ１１はワード線ＷＬ１となる。なお、以下の図８〜図１３では、メモリセルアレイ１及びシリコン窒化膜２２（図８〜図１３では図示せず）の下層に形成されるＭ１金属配線を図示している。
【００４０】
このようにしてＸ方向にストライプ状に形成された第１積層構造ＡＳ１（第１ストライプ部）は、その一部においてＹ方向に突出する突出部ＷＬｂ’を有するように形成される。この突出部ＷＬｂ’は、フック部ＷＬｂ１（第１フック部）となる。なお、図８では、１つのストライプ部分に形成された１つの突出部ＷＬｂ’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部ＷＬｂ’が形成される。なお、この第１積層構造ＡＳ１をエッチングする場合、その上層にフック部ＢＬｂ１が形成されるべき領域においては、第１積層構造ＡＳ１を残存させず除去するようにエッチングがなされる。これにより、フック部ＢＬｂ１の下層にメモリセルＭＣの材料が残存することが防止される。
【００４１】
次に、溝Ｔ１に層間絶縁層ＩＬを埋め込む。この層間絶縁層ＩＬの材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬの除去と、層Ｌ１７の露出を行う。ここで、層Ｌ１７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。
【００４２】
続いて、図９に示すように、ＣＭＰを行った層間絶縁膜ＩＬ及び第１積層構造ＡＳ１の上に、下から順に層Ｌ２１〜Ｌ２７を堆積させて第２積層構造ＡＳ２を形成する。層Ｌ２１〜層Ｌ２７は、ビット線ＢＬ１、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、ストッパ膜ＳＴとなる層であり、後にメモリセルＭＣ２を形成する。
【００４３】
次に、この第２積層構造ＡＳ２の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図１０に示すように、層Ｌ２１〜Ｌ２７、層Ｌ１２〜Ｌ１７を貫通するＸ方向に所定ピッチで配列され且つＹ方向に延びる溝Ｔ２が形成される。第２積層構造ＡＳ２中で最下層の層Ｌ２１は、ビット線ＢＬ１となる。層Ｌ１２〜層Ｌ１７は、この工程によりマトリクス状に配列されたメモリセルＭＣ１となる。また、周辺領域ＡＲ２にはマスクが形成されず、このため周辺領域ＡＲ２の第１積層構造ＡＳ１及び第２積層構造ＡＳ２は、最下層の層１１即ちワード線ＷＬ１及びフック部ＷＬｂ１を除きすべて除去される。すなわち、第１積層構造ＡＳ１のフック部ＷＬｂ１の上には、メモリセルＭＣの構造は残らない。
なお、第２積層構造ＡＳ２をエッチングする場合、その上層にフック部ＷＬｂ２が形成されるべき領域においては、第２積層構造ＡＳ２を残存させず除去するようにエッチングがなされる。これにより、フック部ＷＬｂ２の下層にメモリセルＭＣの材料が残存することが防止される。
【００４４】
また、このようにしてＹ方向にストライプ状に形成された第２積層構造ＡＳ２は、その一部においてＸ方向に突出する突出部ＢＬｂ’を有するように形成される。この突出部ＢＬｂ’は、前述したフック部ＢＬｂ１となる。なお、図１０では、１つのストライプ部分に形成された１つの突出部ＢＬｂ’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部ＢＬｂ’が形成される。
【００４５】
続いて、溝Ｔ２内も含めて図１０のメモリセルアレイ領域ＡＲ１及び周辺領域ＡＲ２が埋め込まれるように層間絶縁層ＩＬを堆積する。その後、この層間絶縁膜ＩＬに対してＣＭＰによる平坦化処理を実行し、余分な層間絶縁層ＩＬの除去と、層Ｌ２７（ストッパ膜ＳＴ）の露出を行う。前述したように、第１積層構造ＡＳ１のフック部ＷＬｂ１の上方の積層物は全て除去された状態とされているので、第１積層構造ＡＳ１のフック部ＷＬｂ１上には、層間絶縁層ＩＬのみが形成される。
【００４６】
次に、図１１に示すように、ＣＭＰを行った層間絶縁膜ＩＬ上に順次、層Ｌ３１〜Ｌ３７を堆積し、これら層Ｌ３１〜Ｌ３７からなる第３積層構造ＡＳ３を堆積させる。ここで、層Ｌ３１〜Ｌ３７は、それぞれ、ワード線ＷＬ２、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパ膜ＳＴとなる層である。
【００４７】
続いて、第３積層構造ＡＳ３の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図１２に示すように、層Ｌ３１〜Ｌ３７、層Ｌ２２〜Ｌ２７を貫通する所定ピッチでロウ方向（Ｘ方向）に延びる溝Ｔ３が形成される。ここで、層Ｌ３１は、ワード線ＷＬ２となる。
【００４８】
また、このようにしてＸ方向にストライプ状に形成された第３積層構造ＡＳ３は、その一部においてＹ方向に突出する突出部ＷＬｂ’を有するように形成される。なお、第３積層構造ＡＳ３をエッチングする場合、その上層にフック部ＢＬｂが形成されるべき領域においては、第３積層構造ＡＳ３を残存させず除去するようにエッチングがなされる。これにより、フック部ＢＬｂの下層にメモリセルＭＣの材料が残存することが防止される。
【００４９】
また、周辺領域ＡＲ２にはマスクが形成されず、このため周辺領域ＡＲ２の第２積層構造ＡＳ２及び第３積層構造ＡＳ３は、最下層の層２１即ちビット線ＢＬ１及びフック部ＢＬｂ１を除きすべて除去される。すなわち、フック部ＢＬｂ１の上方には、メモリセルＭＣを形成する材料は残らない。
【００５０】
以上説明したように、本実施の形態の製造工程では、以下の工程を、必要な層数だけ繰り返し実行する。
（１）ワード線ＷＬを含む積層構造ＡＳｉを形成する工程
（２）積層構造ＡＳｉをＸ方向に延びるストライプ状にエッチングして、Ｘ方向に延び且つＹ方向に所定のピッチで配列されワード線ＷＬを形成するストライプ部を形成すると共に、ストライプ部の側部からＹ方向に突出するフック部ＷＬｂ’を積層構造ＡＳｉに形成する工程（なお、この積層構造ＡＳｉの下層に積層構造ＡＳｉ−１が既にある場合、その積層構造ＡＳｉ−１もＸ方向に延びるストライプ状にエッチングし、これにより、積層構造ＡＳｉ−１内にマトリクス状に配列されたメモリセル構造を形成する。また、周辺領域ＡＲ２の積層構造ＡＳｉ−１は、ビット線ＢＬ及びフック部ＢＬｂを残し除去する）
（３）積層構造ＡＳｉの上層に、ビット線ＢＬを含む積層構造ＡＳｉ＋１を形成する工程
（４）積層構造ＡＳｉ＋１をＹ方向に延びるストライプ状にエッチングして、Ｙ方向に延び且つＸ方向に所定のピッチで配列されビット線ＢＬを形成するストライプ部を形成すると共に、このストライプ部の側部からＸ方向に突出するフック部ＢＬｂ’を積層構造ＡＳｉ＋１に形成する工程（なお、その下層の積層構造ＡＳｉもＹ方向に延びるストライプ状にエッチングして、積層構造ＡＳｉ中にマトリクス状にメモリセル構造を形成する。また、周辺領域ＡＲ２の積層構造ＡＳｉは、ワード線ＷＬ及びフック部ＷＬｂを残し除去する。）
なお、最上層の積層構造ＡＳｉ＋ｎ−１は、周辺領域ＡＲ２においては、ビット線ＢＬ又はワード線ＷＬとなる部分を除いて除去される。
このような工程によれば、１つのフック部ＢＬｂの上層及び下層には、そのフック部ＢＬｂよりも１層だけ下層又は一層だけ上層のワード線ＷＬ、フック部ＷＬｂ、及びワード線ＷＬと同層の他の導電層は形成されず、層間絶縁層ＩＬのみが形成される。同様に、１つのフック部ＷＬｂの上層及び下層には、そのフック部ＷＬｂよりも１層だけ下層又は一層だけ上層のビット線ＢＬ、フック部ＢＬｂ、及びビット線ＢＬと同層の他の導電層は形成されず、層間絶縁層ＩＬのみが形成される。
【００５１】
このようにして所定の層数の積層構造ＡＳの形成が完了した後、図１３に示すように、コンタクトプラグＣＬが形成される。
コンタクトプラグＣＬは、層間絶縁膜ＩＬを貫通しフック部ＷＬｂ及びＢＬｂを通る領域に形成されたコンタクトホールに、例えばタングステンなどの導電膜を埋め込むことにより形成される。コンタクトプラグＣＬを形成する工程は、所定数のワード線ＷＬを含む積層構造ＡＳ及びビット線を含む積層構造ＡＳｉ＋１の形成及びエッチングの工程が完了し、且つ所定数の積層構造ＡＳｉ及びＡＳｉ＋１の上方にビット線ＢＬ又はワード線ＷＬをストライプ状に形成する工程が完了する毎に実行される。これにより、コンタクトプラグＣＬは、複数のコンタクトプラグＣＬ１、ＣＬ２・・・を積層させた構造となる。
【００５２】
図１４は、本実施の形態の比較例を示している。この比較例では、ビット線ＢＬ１に形成されるフック部ＢＬｂ１の下層に、ビット線ＢＬ１より１層だけ下層にあるワード線ＷＬ１と同層の配線部Ｚ１が形成されている。このように、フック部ＢＬｂ１の１層だけ下に配線部Ｚ１が残存していると、この配線部Ｚ１とフック部ＢＬｂ１との間にメモリセルＭＣを形成するための材料が残存することがある。この場合、この残存したメモリセルＭＣの材料が、誤動作等を引き起こす虞がある。本実施の形態では、各フック部ＷＬｂ、ＢＬｂの上層及び下層には、このような配線部Ｚ１は残存させない製造工程とされており、メモリセルＭＣの材料の残存による誤動作は生じない。
【００５３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。
【特許請求の範囲】
【請求項１】
複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法であって、
前記第１の配線を形成する第１配線層及び前記メモリセルを形成するメモリセル層を順次積層して第１積層構造を形成する工程、前記第１積層構造を第１方向に延びるストライプ状にエッチングして、前記第１方向に延び且つ前記第１方向と直交する第２方向に所定のピッチで配列される第１ストライプ部、及び前記第１ストライプ部の側部から前記第２方向に突出する第１フック部を前記第１積層構造に形成する工程、前記第１積層構造の上層に、前記第２の配線を形成する第２配線層及び前記メモリセル層を順次積層してなる第２積層構造を形成する工程、及び前記第２積層構造を前記２方向に延びるストライプ状にエッチングして、前記第２方向に延び且つ前記第１方向に所定のピッチで配列される第２ストライプ部、及び前記第２ストライプ部の側部から前記第１方向に突出する第２フック部を前記第２積層構造に形成する工程を所定数繰り返す工程と、
前記第１フック部の側面又は前記第２フック部の側面に接し且つ前記第１方向及び前記第２方向に直交する積層方向に延びるコンタクトプラグを形成する工程と、
を備え、
前記第１積層構造をエッチングする工程では、その下層に前記第２積層構造が存在する場合、その第２積層構造も前記第１方向に延びるストライプ状にエッチングして、前記第２積層構造中にマトリクス状に前記メモリセルを形成し、
前記第２積層構造をエッチングする工程では、その下層に前記第１積層構造が存在する場合、その第１積層構造も前記第２方向に延びるストライプ状にエッチングして、前記第１積層構造中にマトリクス状に前記メモリセルを形成し、
前記第１積層構造をエッチングする工程においては、その第１積層構造よりも１層だけ上層にある前記第２積層構造において前記第２フック部が形成されるべき領域では、前記第１積層構造を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程においては、その第２積層構造よりも１層だけ上層にある前記第１積層構造において前記第１フック部が形成されるべき領域では、前記第２積層構造を除去するようにエッチングを行う
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１積層構造をエッチングする工程では、その下層に位置する第２フック部に形成された前記メモリセル層を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程では、その下層に位置する第１フック部に形成された前記メモリセル層を除去するようにエッチングを行う
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記コンタクトプラグを形成する工程は、所定数の前記第１積層構造及び第２積層構造の形成及びエッチングの工程が完了する毎に実行される請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
前記コンタクトプラグを形成する工程は、所定数の前記第１積層構造及び第２積層構造の形成及びエッチングの工程が完了し、且つ所定数の前記前記第１積層構造及び第２積層構造の上方に前記第１配線又は前記第２配線をストライプ状に形成する工程が完了する毎に実行される請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記第１積層構造をエッチングする工程では、その下層に位置する第２フック部に形成された前記メモリセル層を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程では、その下層に位置する第１フック部に形成された前記メモリセル層を除去するようにエッチングを行う
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項１】
複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法であって、
前記第１の配線を形成する第１配線層及び前記メモリセルを形成するメモリセル層を順次積層して第１積層構造を形成する工程、前記第１積層構造を第１方向に延びるストライプ状にエッチングして、前記第１方向に延び且つ前記第１方向と直交する第２方向に所定のピッチで配列される第１ストライプ部、及び前記第１ストライプ部の側部から前記第２方向に突出する第１フック部を前記第１積層構造に形成する工程、前記第１積層構造の上層に、前記第２の配線を形成する第２配線層及び前記メモリセル層を順次積層してなる第２積層構造を形成する工程、及び前記第２積層構造を前記２方向に延びるストライプ状にエッチングして、前記第２方向に延び且つ前記第１方向に所定のピッチで配列される第２ストライプ部、及び前記第２ストライプ部の側部から前記第１方向に突出する第２フック部を前記第２積層構造に形成する工程を所定数繰り返す工程と、
前記第１フック部の側面又は前記第２フック部の側面に接し且つ前記第１方向及び前記第２方向に直交する積層方向に延びるコンタクトプラグを形成する工程と、
を備え、
前記第１積層構造をエッチングする工程では、その下層に前記第２積層構造が存在する場合、その第２積層構造も前記第１方向に延びるストライプ状にエッチングして、前記第２積層構造中にマトリクス状に前記メモリセルを形成し、
前記第２積層構造をエッチングする工程では、その下層に前記第１積層構造が存在する場合、その第１積層構造も前記第２方向に延びるストライプ状にエッチングして、前記第１積層構造中にマトリクス状に前記メモリセルを形成し、
前記第１積層構造をエッチングする工程においては、その第１積層構造よりも１層だけ上層にある前記第２積層構造において前記第２フック部が形成されるべき領域では、前記第１積層構造を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程においては、その第２積層構造よりも１層だけ上層にある前記第１積層構造において前記第１フック部が形成されるべき領域では、前記第２積層構造を除去するようにエッチングを行う
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１積層構造をエッチングする工程では、その下層に位置する第２フック部に形成された前記メモリセル層を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程では、その下層に位置する第１フック部に形成された前記メモリセル層を除去するようにエッチングを行う
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記コンタクトプラグを形成する工程は、所定数の前記第１積層構造及び第２積層構造の形成及びエッチングの工程が完了する毎に実行される請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
前記コンタクトプラグを形成する工程は、所定数の前記第１積層構造及び第２積層構造の形成及びエッチングの工程が完了し、且つ所定数の前記前記第１積層構造及び第２積層構造の上方に前記第１配線又は前記第２配線をストライプ状に形成する工程が完了する毎に実行される請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記第１積層構造をエッチングする工程では、その下層に位置する第２フック部に形成された前記メモリセル層を除去するようにエッチングを行い、
前記第２積層構造をエッチングする工程では、その下層に位置する第１フック部に形成された前記メモリセル層を除去するようにエッチングを行う
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２４８６２０（Ｐ２０１２−２４８６２０Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１８１５８（Ｐ２０１１−１１８１５８）
【出願日】平成２３年５月２６日（２０１１．５．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２６日（２０１１．５．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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