【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】磁壁移動型ＭＲＡＭのメモリセルの面積を低減する。
【解決手段】メモリセル２００−１が、固定層１１と磁気記録層２１とリファレンス層４１とトンネルバリア膜３１とＭＯＳトランジスタ５１とを備えており、メモリセル２００−２が、固定層１３と磁気記録層２２とリファレンス層４２とトンネルバリア膜３２とＭＯＳトランジスタ５２とを備えている。固定層１１、１３は、第１方向に固定された磁化を有している。第１方向と反対の第２方向に固定された磁化を有する固定層１２が磁気記録層２１、２２に接合されている。固定層１２と共通ビット線ＣＢＬとが、それらの間の電気的接続が分離不能であるように接続される。 （もっと読む）

【課題】製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい。 （もっと読む）

【課題】上部電極と第２のビット線との間のビアコンタクトの劣化を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に配置された複数の磁気トンネル接合素子と、複数の磁気トンネル接合素子の一端に電気的に接続された複数の選択トランジスタとを備える。第１のビット線が、各磁気トンネル接合素子の一端に１つまたは複数の選択トランジスタを介して接続されている。複数の上部電極は、複数の磁気トンネル接合素子の他端に接続されえいる。第２のビット線は、各磁気トンネル接合素子の他端に上部電極を介して接続されている。上部電極は、第２のビット線に沿って延伸しており第２のビット線の延伸方向に配列された複数の磁気トンネル接合素子の各他端に共通に接続されている。 （もっと読む）

【課題】不揮発性記憶装置およびその製造方法に関し、抵抗変化材料を利用したメモリの信頼性の向上を実現する。
【解決手段】積半導体素子を形成する基板の上方に、第１方向に延伸するように複数の金属配線層２を設け、金属配線層２のさら上方に、前記第１方向に直交する第２方向に延伸するように複数の金属配線層３を設ける。また、金属配線層２と金属配線層３とが交差する空間のそれぞれにメモリセルを設ける。前記メモリセルは、選択素子と相変化材料層７とが並列接続された構成とする。ここで、前記選択素子の前記第１方向の寸法が、相変化材料層７の前記第１方向の寸法よりも大きくなるように加工する。 （もっと読む）

【課題】ＭＲＡＭにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。
【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。 （もっと読む）

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。 （もっと読む）

【課題】消費電力を低減することができるプレート方式の不揮発性記憶装置を提供する。
【解決手段】複数のメモリセルをそれぞれ有する複数のメモリマットと、メモリマット毎に設けられ、複数のメモリセルに電圧を与える複数のプレート電極と、複数のプレート電極に電圧を与える電源部と、電源部とプレート電極との間、及びプレート電極間にそれぞれ設けられた複数のスイッチを有するスイッチ回路と、スイッチ回路を制御して、電源部とプレート電極の間を非接続とすると共にプレート電極間を接続して、プレート電極間で電荷の充放電を行う制御部と、を備えた不揮発性記憶装置とした。 （もっと読む）

【課題】高い記録密度を実現することができる情報記憶素子を提供する。
【解決手段】連続して形成された導電性の第１の磁性体を含むワード電極１と、第１の磁性体に接して形成された非磁性膜と、第１の磁性体に対して、非磁性膜５を介して接続された第２の磁性体とを含む。そして、ワード電極１の両端部に配置され、ワード電極１の端部の磁化の方向を設定するための磁化設定機構２と、第２の磁性体の保磁力を低減させるための保磁力低減機構と、ワード電極１と交差するように連続して形成された導電性のビット電極３を含む情報記憶素子を構成する。ワード電極１は、第１の磁性体を兼ねていてもよい。ビット電極３は、保磁力低減機構や第２の磁性体を兼ねていてもよい。 （もっと読む）

【課題】２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小する。
【解決手段】半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。各メモリセルは、第１のトランジスタＴ１、第２のトランジスタＴ２および抵抗性記憶素子１０から成る。ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、第１のカラムユニットの中央寄りに配置される。 （もっと読む）

【課題】リードワード線およびライトワード線のドライブ回路を分割配置してレイアウト面線を減少させる。
【解決手段】
磁性体メモリセルＭＣは、メモリアレイに行列状に配置される。リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｎは、磁性体メモリセルの行に対応して配置される。ライトワード線ＷＷＬ１〜ＷＷＬｍおよびリードビット線ＲＢＬ１〜ＲＢＬｍは、磁性体メモリセルの列に対応して配置される。この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 （もっと読む）

磁気ランダムアクセスメモリを製造するシステムおよび方法が開示される。特定の一実施形態では、磁気トンネル接合メモリシステムを作製する方法は、金属層の一部分を、ほぼ直線の部分を有する無分岐のソースラインの中に形成するステップを含む。この方法はまた、ソースラインをほぼ直線の部分で、第1のビアを使用して第1のトランジスタに結合するステップを含む。第1のトランジスタは、ソースラインから受け取った第1の電流を第1の磁気トンネル接合デバイスに供給するように構成される。この方法は、ソースラインを、第2のビアを使用して第2のトランジスタに結合するステップを含み、第2のトランジスタは、ソースラインから受け取った第2の電流を第2の磁気トンネル接合デバイスに供給するように構成される。
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【課題】磁気トンネル接合部（ＭＴＪ）を有するメモリセルを用いてデータ記憶を行なう薄膜磁性体記憶装置において、データ読出動作を高速化する。
【解決手段】ＭＴＪメモリセルに対しては、データ書込およびデータ読出にそれぞれ用いられるライトワード線ＷＷＬおよびリードワード線ＲＷＬが独立して設けられる。メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。各リードワード線ＲＷＬの活性化は、行選択結果に応じてライトワード線ＷＷＬと階層的に制御される。ワード線電流制御回路４０は、データ書込時およびデータ読出時のそれぞれに対応して、ライトワード線ＷＷＬにおける電流経路を形成および遮断する。 （もっと読む）

【課題】ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図る。
【解決手段】ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。データ読出時において、ライトワード線ＷＷＬの電圧は接地電圧Ｖｓｓに設定されて、データ読出のための電流経路が形成される。さらに、ライトワード線ＷＷＬは、ビット線ＢＬよりも上層側に形成される。 （もっと読む）

メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
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【課題】可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線ＳＬに一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子２３と、メモリ領域に配置され、かつ可変抵抗素子２３と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子２８とを含む。ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、格子状の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを格子状の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。 （もっと読む）

【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。 （もっと読む）

【課題】磁気ランダムアクセスメモリ（ＭＲＡＭ）に基づいた三値連想メモリ（ＴＣＡＭ）に書き込んで検索する方法を提供する。
【解決手段】三値連想メモリセル１は、ストレージ層２３から形成されている第１磁気トンネル接合２、ストレージ層の磁化に対して調整可能な磁化方向を有するセンス層２１、及び、ストレージ層とセンス層との間の絶縁層２２を有し、ストレージ層に接続されているセンス線３を有し、第１フィールド線４及び第２フィールド線５を有する。第１フィールド線は、第２フィールド線に対して直交し、第２フィールド線を介してストレージ層に対して第１書込みデータを提供して、高い論理状態又は低い論理状態を有する第１記憶データを記憶する。第１フィールド線を介してストレージ層に対して第１書込みデータを提供して、マスクされた論理状態を有する第１記憶データを記憶する。 （もっと読む）

【課題】メモリセルの面積を縮小しつつ、メモリセルの寄生抵抗を低減する。
【解決手段】半導体記憶装置は、半導体基板３０の上方の同一レベル層に設けられたビット線ＢＬ，／ＢＬと、ビット線ＢＬの下方に設けられかつ直列に接続された第１の抵抗変化素子１０及び第１のＭＯＳＦＥＴ２０と、ビット線／ＢＬの下方に設けられかつ直列に接続された第２の抵抗変化素子１０及び第２のＭＯＳＦＥＴ２０とを含む。さらに、第１の抵抗変化素子１０の一端及び第２のＭＯＳＦＥＴ２０の一端とビット線ＢＬとを電気的に接続する第１の配線層３５と、第２の抵抗変化素子１０の一端及び第１のＭＯＳＦＥＴ２０の一端とビット線／ＢＬとを電気的に接続する第２の配線層３５とを含む。 （もっと読む）

【課題】スピン注入メモリ等の抵抗変化素子を用いた記憶装置において、抵抗変化素子の高集積化を可能とした記憶装置を提供する。
【解決手段】供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、各抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、複数の抵抗変化素子の一方端に接続したビット線と、複数の抵抗変化素子の他方端にそれぞれアクセス用トランジスタを介して接続したソース線と、各アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、接地電位が印加されるグランド線と、オン状態となることによりビット線またはソース線とグランド線とを接続するスイッチ用トランジスタとを備えた記憶装置とし、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にする。 （もっと読む）