磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリ
【課題】高速動作を可能にする磁気メモリを提供する。
【解決手段】本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が電気的に接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第３配線と、前記第３配線に電気的に接続されたセンスアンプと、を備えている。
【解決手段】本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が電気的に接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第３配線と、前記第３配線に電気的に接続されたセンスアンプと、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の実施形態は、磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
クラウドコンピューティングの時代が幕開け、膨大に増加する情報を処理するために情報処理高速化のニーズは増加の一途をたどっている。パーソナルコンピュータの時代では膨大で処理しきれない情報は利用者が時間を費やすことで対応してきた。しかし、クラウドコンピューティングの世界では、情報はリアルタイムで処理されるため、情報を処理するためにユーザが時間をかけることは不可能となる。
【０００３】
一方、高速で情報を処理するためにＳＲＡＭ(Static Random Access Memory)とＭＰＵ(Micro-Processing Unit)が用いられているが、クラウドコンピューティングの世界では携帯端末にデータを送受信して膨大な情報をリアルタイムで活用するため、電力を随時消費するＳＲＡＭとＭＰＵでは消費電力が問題となる。大きな消費電力を補うためには大きなバッテリーが必要となるため、日常的な情報の携帯化とは程遠くなる。
【０００４】
消費電力の低減のため、不揮発性メモリ開発への期待は大きく世界中で開発が加速している。例えばＭＲＡＭ（磁気ランダムアクセスメモリ）やＦｅＲＡＭ（強誘電体メモリ）、ＰＲＡＭ（相変化メモリ）、ＲｅＲＡＭ（抵抗変化型メモリ）が挙げられる。これらのメモリのなかで、ＭＲＡＭが唯一、書換え回数が非常に多く、書込み、読出し速度が速いという特徴を持ち、不揮発なワーキングメモリを実現できるポテンシャルを有している。
【０００５】
しかし、ＳＲＡＭに比べるとＭＲＡＭの書込み時間、読出し時間は共に１桁程度長い。ＭＲＡＭにおいては、書き込み時間は書込み電流を上げることで、読み出し時間は読出し抵抗差を上げることで高速化することが可能である。つまり、高速読出しを可能にするため、さらなる読出し抵抗差の向上が望まれていた。
【０００６】
ＭＲＡＭを用いてＳＲＡＭ並みの高速動作を実現するには、読出しでは出力向上、書込みでは電流低減が必要不可欠である。しかし、読出し出力は既存の技術を用いる限り２００％より大きくすることができず、ＳＲＡＭ並みの速度でデータ“１”とデータ“０”の情報を読み出すことができなかった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】IEEE TRANSACTIONS ON MAGNETICS, VOL. 47, NO. 1, 131
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、高速動作を可能にする磁気メモリを提供する。
【課題を解決するための手段】
【０００９】
本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第３配線と、前記第３配線に電気的に接続されたセンスアンプと、を備えていることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態によるＭＲＡＭのメモリセルを示す図。
【図２】第１実施形態のメモリセルの書込み方法を説明する図。
【図３】第１実施形態のメモリセルの読み出し方法を説明する図。
【図４】ＰＩＮダイオードのＩ−Ｖ特性を示す図。
【図５】図４に示す特性を有するダイオードを用いて第１実施形態のメモリセルの読出しを行ったときのダイオード２５に流れる電流を示す図。
【図６】ＭＴＪ素子に印加される電圧差の、ＭＴＪ素子の抵抗Ｒｍｔｊに対する選択トランジスタの抵抗Ｒｔｒとの比の依存性を示す図。
【図７】ＭＴＪ素子のＭＲに対して、ＭＴＪ素子の抵抗差が最も大きくなる選択トランジスタの抵抗とＭＴＪ素子の抵抗との比を示す図。
【図８】ＳＩＭショットキーダイオードのＩ−Ｖ特性を示す図。
【図９】第２実施形態によるＭＲＡＭのメモリセルを示す図。
【図１０】第２実施形態のメモリセルの書込み方法を説明する図。
【図１１】第２実施形態のメモリセルの読み出し方法を説明する図。
【図１２】ダイオードに流れる電流Ｉｏｎと電流Ｉｏｆｆとの電流比のＲｄｉｏｄｅ／Ｒｍｔｊの比に関する依存性を示す図。
【図１３】第１実施形態によるメモリセルの配置例の第１具体例を示す回路図。
【図１４】第２実施形態によるメモリセルの配置例の第１具体例を示す回路図。
【図１５】図１５（ａ）、１５（ｂ）、１５（ｃ）は、第１実施形態のメモリセルの配置の一例を説明する図。
【図１６】図１６（ａ）、１６（ｂ）は、ダイオードの例を説明する図。
【発明を実施するための形態】
【００１１】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１実施形態）
（基本構造）
第１実施形態によるＭＲＡＭのメモリセルの基本構成を図１に示す。このメモリセル１は、１つのＭＴＪ素子１０と、１つの選択トランジスタ２０と、１つのダイオード２５とを備えている。ＭＴＪ素子１０としては、例えば漏れ磁場調整層／非磁性層／参照層／トンネル障壁層／記録層／下地層からなる垂直磁化スピン注入素子が用いられる。ここで、記号「Ａ／Ｂ」はＡ層がＢ層の上方に位置していることを意味する。なお、ＭＴＪ素子１０としては、磁化の向きが膜面に垂直で固定している参照層と、磁化の向きが膜面に垂直で可変の記録層と、参照層と記録層との間に設けられたトンネル障壁層とを少なくとも備えていればよい。ここで、膜面とは、磁性層の上面を意味する。
【００１３】
選択トランジスタ２０としては、例えば、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)トランジスタが用いられる。ＭＴＪ素子１０は一端子が第１配線３０ａに接続され、他端子が選択トランジスタ２０のソース／ドレインの一方に接続されるとともにダイオード２５の一端子に接続されている。選択トランジスタ２０はソース／ドレインの他方が第２配線３０ｂに接続され、ダイオード２５は他端子が第３配線３０ｃに接続されている。また第３配線３０ｃにはセンスアンプ４０が接続されている。
【００１４】
（書込み方法）
図１に示すメモリセル１の書込み方法について図２を参照して説明する。図２においては、ＭＴＪ素子１０は、記録層１２と、参照層１６と、記録層１２と参照層１６との間に設けられたトンネル障壁層１４とを備えている。また、図２に示す矢印は書き込み時における電流の流れる向きを示している。
【００１５】
書込みは、選択トランジスタ２０のゲート電極に電圧を印加して選択トランジスタ２０をオン状態にし、この状態で第１配線３０ａおよび第２配線３０ｂにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。例えば、記録層１２の磁化の向きと参照層１６の磁化の向きが平行（同じ向き）であるときに、記録層１２の磁化の向きを参照層１６の磁化の向きと反平行（逆の向き）にする書き込みは、第１配線３０ａから、ＭＴＪ１０および選択トランジスタ２０を介して第２配線３０ｂに電流を流すことにより行う。この場合、電子は第２配線３０ｂから選択トランジスタ２０を介して記録層１２に流れる。すると、電子は記録層１２によってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４を通って参照層１６に向かう。このとき、参照層１６の磁化の向きと同じ向きのスピンを有する電子は、参照層１６を通過し、第１配線３０ａに流れる。参照層１６の磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４と参照層１６との界面で反射され、記録層１２の磁化にスピントルクが作用することにより記録層１２の磁化の向きが反転され、書き込みが行われる。
【００１６】
また、記録層１２の磁化の向きと参照層１６の磁化の向きが反平行であるときに、記録層１２の磁化の向きを参照層１６の磁化の向きと平行にする書き込みは、第２配線３０ｂから、選択トランジスタ２０およびＭＴＪ１０を介して第１配線３０ａに電流を流すことにより行う。この場合、電子は第１配線３０ａから参照層１６に流れる。すると、電子は、参照層１６によってスピン偏極され、このスピン偏極された電子はトンネル障壁層１４を介して記録層１２に流入し、記録層１２の磁化にスピントルクが作用することにより記録層１２の磁化の向きが反転される。これにより、記録層１２の磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。
【００１７】
（読出し方法）
図１に示すメモリセルの読出し方法について図３を参照して説明する。また、図３に示す矢印は読出し時における電流の流れる向きを示している。
【００１８】
読出しは、選択トランジスタ２０のゲート電極に電圧を印加し、選択トランジスタ２０をオン状態にする。この状態で第１配線３０ａおよび第３配線３０ｃに正の電圧を印加し、第２配線３０ｂに接地電圧を印加する。スピン注入書込みにおいては、参照層１６から記録層１２に電流を流した場合のほうが、記録層１２から参照層１６に電流を流す場合より、スピン注入磁化反転電流は大きい。つまり、参照層１６から記録層１２に読出し電流を流すことでスピン注入磁化反転がし難くなり、読出しによる誤書込みを防止することが可能になる。このため、読出しは、ダイオード２５に接続された第３配線３０ｃに流れる電流をセンスアンプ４０で読み出すことで実施する。なお、図３において、ダイオード２５の接続を逆にして読み出し電流の流す向きを逆にしても読み出しが可能となる。ただし、この場合、読み出し時に記録層１２に書き込みが行われるのを防止するために、ＭＴＪ素子１０の積層順序を逆にすることが好ましい。すなわち第１配線３０ａに記録１２を接続し、ダイオード２５および選択トランジスタ２０には参照層を接続する。
【００１９】
ＭＲ（磁気抵抗変化率）が２００％のＭＴＪ素子１０を用いた場合、参照層１６と記録層１２の磁化の方向が平行の場合の抵抗を１１１ｋΩとすると、反平行の場合の抵抗は３３３ｋΩとなる。選択トランジスタ２０の抵抗を１８９ｋΩとし、ダイオード２５としてはＰＩＮダイオードを用い、ｎ型層が選択トランジスタ２０およびＭＴＪ素子１０に接続される方向にダイオードを接続する。つまり第３配線３０ｃから第２配線３０ｂに電流を流す経路がダイオード２５における順方向となる。第１配線３０ａと第２配線３０ｂとの間に０．３Ｖの電圧を印加した場合、ＭＴＪ素子１０の抵抗が１１１ｋΩの場合にはＭＴＪ素子１０には０．１１Ｖの電圧が印加され、選択トランジスタ２０には０．１９Ｖの電圧が印加される。これに対して、ＭＴＪ素子１０の抵抗が３３３ｋΩの場合にはＭＴＪ素子に０．１９Ｖの電圧が印加され、選択トランジスタ２０には０．１１Ｖの電圧が印加される。
【００２０】
第１配線３０ａと第２配線３０ｂとの間に０．３Ｖの電圧を印加すると同時に第３配線３０ｃと第２配線３０ｂとの間に０．３Ｖの電圧を印加すると、図３に示すセル構造は、ＭＴＪ素子１０とダイオード２５が形成する並列回路に、選択トランジスタ２０が直列に接続された回路とみなすことができる。ここで、ダイオード２５の抵抗をＭＴＪ素子１０に対して十分大きくすると、ダイオード２５には電流がほとんど流れず、ＭＴＪ素子１０に選択トランジスタに流れる電流とほぼ等価な電流が流れることになる。ＭＴＪ素子１０と選択トランジスタ２０にほぼ同じ量の電流が流れるため、ＭＴＪ素子１０の両端に印加される電圧および選択トランジスタ２０に印加される電圧はＭＴＪ素子１０と選択トランジスタ２０の抵抗の比で近似できるようになる。ＭＪＴ素子１０とダイオード２５は並列回路を形成し同電位差の電圧が印加されるため、ＭＴＪ素子１０と選択トランジスタ２０に印加される電圧が決まればダイオード２５に印加される電圧も決まる。よってＭＴＪ素子１０の抵抗が１１１ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩの場合にはＭＴＪ素子１０に０．１１Ｖの電圧が印加され、選択トランジスタ２０には０．１９Ｖの電圧が印加され、ダイオード２５にはＭＴＪ素子１０と同電圧の０．１１Ｖが印加されることになる。これに対して、ＭＴＪ素子１０の抵抗が３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩの場合にはＭＴＪ素子１０に０．１９Ｖの電圧が印加され、選択トランジスタには０．１１Ｖの電圧が印加され、ダイオード２５にはＭＴＪ素子１０と同電圧の０．１９Ｖが印加される。
【００２１】
次に、ダイオード２５として、図４に示すＩ−Ｖ特性を有するＰＩＮダイオード用いた場合を考える。図４に示すＩ−Ｖ特性は、例えばｐ型ＳｉにＢ（ボロン）をドープしたＳｉＢ、ｎ型にＰ（リン）をドープしたＳｉＰ、ｐ型半導体とｎ型半導体との間に絶縁膜（ｉ型層）を挟むことで形成できる。ダイオードに印加される電圧が０．１１Ｖの場合には０．００５μＡの電流が流れ、０．１９Ｖの場合には０．１μＡの電流が流れる。つまり電圧が０．１１Ｖから０．１９Ｖへ０．０８Ｖ変わることで電流が２０倍変化することを示している。つまり、第３の配線３０ｃと第２の配線３０ｂの間に流れる電流をおおよそ２０倍変化させることが可能になる。一方、第１の配線３０ａと第２の配線３０ｂの間に流れる電流を考えると、ＭＴＪ素子１０の抵抗が低抵抗の場合にはＭＴＪ素子の抵抗は１１１ｋΩで選択トランジスタの抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、第１の配線３０ａと第２の配線３０ｂの間に１μＡ程度の電流が流れる。また、ＭＴＪ素子１０の抵抗が高抵抗の場合にはＭＴＪ素子の抵抗は３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、第１の配線３０ａと第２の配線３０ｂの間に０．５７μＡ程度の電流が流れる。つまり、第１の配線３０ａと第２の配線３０ｂの間に流れる電流はそれぞれ１μＡと０．５７μＡとなり、１．７倍程度の比を得ることが可能になる。第１の配線３０ａと第２の配線３０ｂの間に流れる電流は１．７倍の変化に対して、第３の配線３０ｃと第２の配線３０ｂの間に流れる電流は２０倍変化させることが出来るため、ＭＴＪ素子１０と選択トランジスタ２０で形成されるセル構造に対してダイオード２５を接続させ、ダイオード２５と選択トランジスタに流れる電流を読み出すことで大きな電流比を得ることが可能になる。従来のように、１つのＭＴＪ素子１０と１つの選択トランジスタ２０を組み合わせたセル構造では読出し電流比として２倍程度しか得られなかった。しかし、本実施形態のように、ダイオードを組み合わせることで１桁以上読出し電流を変化させることが可能になる。
【００２２】
実際にはダイオード２５にはＭＴＪ素子１０が並列に接続され、ダイオード２５の抵抗とＭＴＪ素子１０の抵抗の合成抵抗と、選択トランジスタ２０の抵抗との比によって、ダイオード２５およびＭＴＪ素子１０に印加される電圧が決まる。このため、ＭＴＪ素子１０の抵抗が１１１ｋΩから３３３ｋΩに変化した場合の電圧変化はダイオード２５のオン状態とオフ状態の抵抗によって変化する。図４に示す特性を有するダイオードを用いて図３に示すメモリセルの読出しを実施するとダイオード２５に流れる電流は１９倍の変化となり、前述したように第３の配線３０ｃと第２の配線３０ｂの間に流れる電流の変化量として２０倍に比べ若干小さくなる。
【００２３】
ダイオード２５に流れる電流の変化量はＭＴＪ素子１０と選択トランジスタ２０とダイオード２５の抵抗によって決まる。ダイオードに流れる電流の変化量は大きい方が望ましく、ダイオード２５に流れる電流の変化量を増加させるため、ダイオード２５、ＭＴＪ素子１０、および選択トランジスタ２０の抵抗値を最適化させる必要がある。
【００２４】
図３に示すメモリセルを用いて読出しを実施した場合のダイオードに流れる電流の変化量を図５に示す。図５において、横軸に示すＲｄｉｏｄｅはダイオード２５がオンのときの抵抗を示し、ＲｍｔｊはＭＴＪ素子１０が低抵抗のときの抵抗を示している。縦軸に示すＩｏｎはＭＴＪ素子１０が高抵抗（３３３ｋΩ）の時にダイオード２５に流れる電流を示し、ＩｏｆｆはＭＴＪ素子１０が低抵抗（１１１ｋΩ）の時にダイオード２５に流れる電流を示している。図４の特性を有するダイオードを用いて、ＭＴＪ素子１０の低抵抗時の抵抗を１１１ｋΩとし、ダイオード２５がオンのときの抵抗を１．９ＭΩとなるように選択すれば、すなわち、Ｒｄｉｏｄｅ／Ｒｍｔｊが１．７となるように選択すれば、ダイオード２５に流れる電流は、ダイオード２５がオンとオフのときで１９倍に変化させることが可能になる（図５の波線を参照）。
【００２５】
前述したとおり、ＭＴＪ素子１０と選択トランジスタ２０とでメモリセルを構成した場合には、ＭＴＪ素子１０の抵抗が低抵抗の場合にはＭＴＪ素子１０の抵抗は１１１ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、１μＡ程度の電流が流れる。また、ＭＴＪ素子１０の抵抗が高抵抗の場合にはＭＴＪ素子１０の抵抗は３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、０．５７μＡ程度の電流が流れる。つまり、ＭＴＪ素子１０と選択トランジスタ２０とでメモリセルに流れる電流はそれぞれ１μＡと０．５７μＡとなり１μＡ／０．５７μＡ＝１．７で１．７倍程度の比を得ることが可能になる。ＭＴＪ素子１０の抵抗が低いときと、高いときで流れる電流は１．７倍変化することになる。一方、ダイオード２５を用いた場合には、１９倍の変化をもたすことが可能になる。このため、ダイオードを用いると、大きな電流変化を得ることが可能になり。高速化読出しのＲＣ遅延による電流変化率の劣化の影響を補うことが可能になる。
【００２６】
図５によれば、ダイオード２５の抵抗の大きさとＭＴＪ素子１０の抵抗の大きさとの比によって得られるダイオード２５に流れる読み出し電流比が異なることを示している。ＭＴＪ素子１０の抵抗に対してダイオード２５の抵抗を大きくすることで大きな電流比を得ることが可能になる。よって、ダイオード２５の抵抗をＲｄｉｏｄｅ、ＭＴＪ素子１０の抵抗をＲｍｔｊとするとＲｄｉｏｄｅ＞Ｒｍｔｊの関係を満たすように設計することが望ましい。
【００２７】
ダイオード２５に流れる電流比を大きくするにはダイオード２５に印加されるオンとオフのときの電圧差を上げることが望ましい。ダイオード２５に印加される電圧差を大きくするには、ＭＴＪ素子１０に印加される電圧差を大きくすることで実行可能である。ＭＴＪ素子１０に印加される電圧差を図６に示す。図６の横軸は、選択トランジスタ２０のオン抵抗Ｒｔｒと、ＭＴＪ素子の低抵抗値Ｒｍｔｊとの比（＝Ｒｔｒ／Ｒｍｔｊ）を示し、縦軸はＭＴＪ素子１０に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差を示す。ＭＴＪ素子１０に印加される電圧差（Ｖｍａｘ−Ｖｍｉｎ）はＭＴＪ素子１０の抵抗Ｒｍｔｊに対する選択トランジスタ２０の抵抗Ｒｔｒの比（＝Ｒｔｒ／Ｒｍｔｊ）と、ＭＲによって決まる。例えばＭＲが２００％の場合にはＭＴＪ素子１０の抵抗Ｒｍｔｊに対して選択トランジスタ２０の抵抗Ｒｔｒを１．７倍とすることで０．８Ｖの抵抗差が得られることを示している。ＭＴＪ素子１０のＭＲに対して、ＭＴＪ素子１０の抵抗差が最も大きくなる選択トランジスタの抵抗とＭＴＪ素子１０の抵抗との比を図７に示す。図７からわかるように、ＭＴＪ素子１０の抵抗をＲｍｔｊ、選択トランジスタ２０の抵抗をＲｔｒとするとＲｔｒ＞Ｒｍｔｊの関係を満たすように設計することが望ましい。或いは可能な限りＭＲを上げた方が望ましいことがわかる。
【００２８】
図５および図７よりダイオード２５に流れるオンとオフの電流比を上げるためにはＭＴＪ素子１０の低抵抗値Ｒｍｔｊよりダイオード２５がオンの時の抵抗Ｒｄｉｏｄｅを大きくし、かつＭＴＪ素子１０の低抵抗値Ｒｍｔｊより選択トランジスタのオン抵抗Ｒｔｒを大きくすることが望ましい。また、ＭＴＪ素子１０の高抵抗値よりダイオード２５のオン抵抗を大きくすることが望ましい。
【００２９】
次に、ダイオード２５として、図８に示すＩ−Ｖ特性を有するショットキーダイオードを用いた例を考える。このショットキーダイオードは、例えばＳｉにＮｉＳｉを接合させることで形成することが可能である。ショットキーダイオードを用いれば微量な電圧に対する電流変化量を大きくとることができるため、図２に示すメモリセルのダイオード２５として図８に示すショットキーダイオードを用いればＩｏｎとＩｏｆｆの電流比を増やすことが可能になる。ショットキーダイオードとしては、半導体と金属の接合のほか、導電膜中に絶縁体を挟んだＭＩＭ（Metal Insulator Metal)構造を用いても良い。
【００３０】
また、図２に示すメモリセルのダイオード２５としてＰＩＮダイオードを例に挙げたが、ＰＩＮダイオードの替わりに、ＧｅＡｓとＧｅを接合させたＰＮダイオードや、ツエナーダイオードを用いても良い。ただし、ツエナーダイオードを用いる場合には図２に示すメモリセルにおいてＰとＮの方向は逆方向に設定する必要がある。
【００３１】
ＭＴＪ素子１０とダイオード２５に印加させる電圧は同一としていたが、ダイオード２５に印加させる電圧をＭＴＪ素子１０に印加させる電圧より大きくしてもよい。ＭＴＪ素子１０とダイオード２５に印加させる電圧に差を持たせることでダイオード２５に流れる電流が増加し、読出し用のセンスアンプに対する読出し出力を向上させることが可能になる。また、ダイオード２５の抵抗を小さく設計することが可能になるため、配線のＲＣ遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。
【００３２】
以上説明したように、第１実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。
【００３３】
（第２実施形態）
第２実施形態によるＭＲＡＭのメモリセルの基本構成を図９に示す。このメモリセル１は、２つのＭＴＪ素子１０ａ、１０ｂと、１つの選択トランジスタ２０と、１つのダイオード２５とを備えている。ＭＴＪ素子１０ａは少なくとも、記録層１２ａと、参照層１６ａと、記録層１２ａと参照層１６ａとの間に設けられたトンネル障壁層１４ａとを有している。また、ＭＴＪ素子１０ｂは少なくとも、記録層１２ｂと、参照層１６ｂと、記録層１２ｂと参照層１６ｂとの間に設けられたトンネル障壁層１４ｂとを有している。ＭＴＪ素子１０ａは一端子（すなわち参照層１６ａ側の電極（図示せず））が第１配線３０ａに接続され、他端子（すなわち記録層１２ａ側の電極（図示せず））がＭＴＪ素子１０ｂの一端子（記録層１２ｂ側の電極（図示せず））に接続されるとともにダイオード２５の一端子に接続されている。ＭＴＪ素子１０ｂの他端子（すなわち、参照層１６ｂ側の電極（図示せず））は選択トランジスタ２０のソース／ドレインの一方に接続される。選択トランジスタ２０はソース／ドレインの他方が第２配線３０ｂに接続され、ダイオード２５は他端子が第３配線３０ｃに接続されている。また第３配線３０ｃにはセンスアンプ４０が接続されている。すなわち、第２実施形態によるＭＲＡＭのメモリセルは、２個のＭＴＪ素子１０ａ、１０ｂの記録層１２ａ、１２ｂとダイオード２５の一端子を接続させた構成を有している。なお、記録層１２ａと記録層１２ｂは配線または非磁性の導電層を介して接続される。記録層１２ａと記録層１２ｂは同じ向きの磁化を有する。また、参照層１６ａと参照層１６ｂの磁化の向きは、反平行となっている。
【００３４】
次に、このように構成された第２実施形態によるメモリセルの書込み方法について図１０を参照して、読出し方法について図１１を参照して説明する。図１０および図１１に示す矢印は電子の流れを示す。
【００３５】
（書込み方法）
書込みは、選択トランジスタ２０のゲート電極に電圧を印加して選択トランジスタ２０をオン状態にし、この状態で第１配線３０ａおよび第２配線３０ｂにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。
【００３６】
例えば、記録層１２ａ、１２ｂの磁化の向きと参照層１６ａの磁化の向きが平行でありかつ記録層１２ａ、１２ｂの磁化の向きと参照層１６ｂの磁化の向きが反平行であるときに、記録層１２ａの磁化の向きを参照層１６ａの磁化の向きと反平行にする書き込みは、第１配線３０ａから、ＭＴＪ１０ａ、１０ｂ、および選択トランジスタ２０を介して第２配線３０ｂに電流を流すことにより行う。この場合、電子は第２配線３０ｂから選択トランジスタ２０を介して参照層１６ｂに流れる。ＭＴＪ素子１０ｂにおいては、電子は、参照層１６ｂを通過することによってスピン偏極される。すると、このスピン偏極された電子はトンネル障壁層１４ｂを介して記録層１２ｂに流入し、記録層１２ｂの磁化にスピントルクが作用することにより記録層１２ｂの磁化の向きが反転される。これにより、記録層１２ｂの磁化の向きが参照層１６ｂの磁化の向きに対して反平行状態から平行状態に反転され、書き込みが行われる。また、ＭＴＪ素子１０ａにおいては、電子はＭＴＪ素子１０ｂから記録層１２ａに流れる。すると、電子は記録層１２ａによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４ａを通って参照層１６ａに向かう。このとき、参照層１６ａの磁化の向きと同じ向きのスピンを有する電子は、参照層１６ａを通過し、第１配線３０ａに流れる。参照層１６ａの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４ａと参照層１６ａとの界面で反射され、記録層１２ａの磁化にスピントルクが作用することにより記録層１２ａの磁化の向きが反転され、書き込みが行われる。
【００３７】
また、記録層１２ａ、１２ｂの磁化の向きと参照層１６ａの磁化の向きが反平行でありかつ記録層１２ａ、１２ｂの磁化の向きと参照層１６ｂの磁化の向きが平行であるときに、記録層１２ａの磁化の向きを参照層１６ａの磁化の向きと平行にする書き込みは、第２配線３０ｂから、選択トランジスタ２０およびＭＴＪ１０ａ、１０ｂを介して第１配線３０ａに電流を流すことにより行う。この場合、電子は第１配線３０ａから参照層１６ａに流れる。すると、ＭＴＪ素子１０ａにおいては、電子は、参照層１６ａによってスピン偏極され、このスピン偏極された電子はトンネル障壁層１４ａを介して記録層１２ａに流入し、記録層１２ａの磁化にスピントルクが作用することにより記録層１２ａの磁化の向きが反転される。これにより、記録層１２ａの磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。また、ＭＴＪ素子１０ｂにおいては、電子はＭＴＪ素子１０ａから記録層１２ｂに流れる。電子は記録層１２ｂによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４ｂを通って参照層１６ｂに向かう。このとき、参照層１６ｂの磁化の向きと同じ向きのスピンを有する電子は、参照層１６ｂを通過し、第２配線３０ｂに流れる。参照層１６ｂの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４ｂと参照層１６ｂとの界面で反射され、記録層１２ｂの磁化にスピントルクが作用することにより記録層１２ｂの磁化の向きが反転され、書き込みが行われる。
【００３８】
（読出し方法）
読出しは、選択トランジスタ２０のゲート電極に電圧を印加し、選択トランジスタ２０をオン状態にする。この状態で第１配線３０ａおよび第３配線３０ｃに接地電圧を印加し、第２配線３０ｂに正の電圧を印加する。そして、第１実施形態の場合と同様に、ダイオード２５に接続された第３配線３０ｃに流れる電流をセンスアンプ４０で読み出すことで読出しを実施する。
【００３９】
図９に示す第２実施形態のメモリセルを用いた場合のダイオード２５がオンのときに流れる電流Ｉｏｎとオフのときに流れる電流Ｉｏｆｆとの電流比（＝Ｉｏｎ／Ｉｏｆｆ）のＲｄｉｏｄｅ／Ｒｍｔｊの比に関する依存性を図１２に示す。図１２に示す特性は図５で用いたＭＴＪ素子、ダイオード、選択トランジスタと同一の性能を有する素子を用いた。図９に示すメモリセルを用いることで、ダイオード２５に流れるＩｏｎ電流とＩｏｆｆ電流の比を大きくすることが可能になる。さらには、図１２からわかるように、ダイオード２５の抵抗ＲｄｉｏｄｅとＭＴＪ素子１０ａ、１０ｂの抵抗Ｒｍｔｊとの間にＲｄｉｏｄｅ＞０．９×Ｒｍｔｊを満たすことで２０倍以上の読出し電流比を得ることが可能になる。これにより、ダイオード２５に流れる読出し電流を増加させることができる。その結果、配線のＲＣ遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。
【００４０】
以上説明したように、第２実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。
【００４１】
次に、図１３および図１４に、第１実施形態によるメモリセルの配置例の第１および第２具体例を示す。
【００４２】
図１３に示す第１具体例においては、ＭＴＪ素子１０の一端子が第１ビット線（第１配線）ＢＬ１に接続され、他の端子が選択トランジスタ２０のソース／ドレインのうちの一方に接続される。また、選択トランジスタ２０のソース／ドレインのうちの他方が第２ビット線（第２配線）ＢＬ２に接続され、ゲートがワード線ＷＬに接続される。ダイオード２５のアノードがＭＴＪ素子１０の他の端子に接続され、カソードが読み出し配線ＲＬに接続される。この読み出し配線（第３配線）ＲＬには図示しないセンスアンプが接続されている。
【００４３】
図１４に示す第２具体例においては、ＭＴＪ素子１０の一端子が第１ビット線ＢＬ１に接続され、他の端子が選択トランジスタ２０のソース／ドレインのうちの一方に接続される。また、選択トランジスタ２０のソース／ドレインのうちの他方が第２ビット線ＢＬ２に接続され、ゲートがワード線ＷＬに接続される。ダイオード２５のアノードが読み出し配線ＲＬに接続され、カソードがＭＴＪ素子１０の他の端子に接続される。なお、読み出し配線ＲＬには図示しないセンスアンプが接続されることは第１具体例と同様である。
【００４４】
次に、第１実施形態のメモリセルのレイアウトの一例を図１５（ａ）に示し、図１５（ａ）に示す切断線Ｂ−Ｂで切断した断面を図１５（ｂ）に示し、図１５（ａ）に示す切断線Ｃ−Ｃで切断した断面を図１５（ｃ）に示す。
【００４５】
図１５（ａ）、１５（ｂ）、１５（ｃ）に示すようにメモリセルを設置すれば２４Ｆ２で製造することが可能になる。ここで、Ｆは最小加工寸法を示す。ＳＲＡＭのセル面積が１３０Ｆ２〜１４０Ｆ２で形成されていることを考えると、おおよそ１／５程度のセル面積の縮小が可能になり、大容量のＳＲＡＭにさらに不揮発の特性を付加することも可能になる。なお、図１５（ａ）、１５（ｂ）、１５（ｃ）では、ビット線ＢＬ１、ＢＬ２、読み出し配線ＲＬを同一平面に設置するためサイズは２４Ｆ２となったが、ビット線ＢＬ１と、ビット線ＢＬ２と、読み出し配線ＲＬを別の面に設置することでサイズは８Ｆ２が可能となり、より高集積が可能になる。
【００４６】
図１５（ａ）、１５（ｂ）、１５（ｃ）に示すダイオード２５としてはＰＮダイオード、ツエナーダイオード、ＰＩＮダイオード、ＭＩＭ接合、ショットキーダイオードのいずれかを選択すればよい。例えば、ショットキーダイオードを用いる場合には、ダイオードとして図１６（ａ）に示す、ＳｉＮｉ層２５ａとＳｉ層２５ｂからなるダイオード２５を用いることでＭＴＪ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。或いはダイオードとしてＭＩＭ接合を用いる場合には図１６（ｂ）に示すようにＭＴＪ素子にＣ（炭素）をドープしてトンネル障壁層１４の絶縁特性を変えることでダイオード化してもよい。この場合もＭＴＪ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。ただし、ダイオード化するＭＴＪ素子は、ＭＪＴ素子の素子サイズより小さくする必要がある。
【００４７】
また選択トランジスタのゲート電極からドレイン領域に電流を流すことでＰＮダイオードとして用いても良い。この場合、読出しとして用いるダイオードに接続されたゲート電極の寄生抵抗を小さくする必要があるため、ゲート電極の低抵抗化が必要である。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４９】
１ メモリセル
１０、１０ａ、１０ｂ ＭＴＪ素子
１２、１２ａ、１２ｂ 記録層
１４、１４ａ、１４ｂ トンネル障壁層
１６、１６ａ、１６ｂ 参照層
２０ 選択トランジスタ
２５ ダイオード
３０ａ 第１配線
３０ｂ 第２配線
３０ｃ 第３配線
４０ センスアンプ
【技術分野】
【０００１】
発明の実施形態は、磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
クラウドコンピューティングの時代が幕開け、膨大に増加する情報を処理するために情報処理高速化のニーズは増加の一途をたどっている。パーソナルコンピュータの時代では膨大で処理しきれない情報は利用者が時間を費やすことで対応してきた。しかし、クラウドコンピューティングの世界では、情報はリアルタイムで処理されるため、情報を処理するためにユーザが時間をかけることは不可能となる。
【０００３】
一方、高速で情報を処理するためにＳＲＡＭ(Static Random Access Memory)とＭＰＵ(Micro-Processing Unit)が用いられているが、クラウドコンピューティングの世界では携帯端末にデータを送受信して膨大な情報をリアルタイムで活用するため、電力を随時消費するＳＲＡＭとＭＰＵでは消費電力が問題となる。大きな消費電力を補うためには大きなバッテリーが必要となるため、日常的な情報の携帯化とは程遠くなる。
【０００４】
消費電力の低減のため、不揮発性メモリ開発への期待は大きく世界中で開発が加速している。例えばＭＲＡＭ（磁気ランダムアクセスメモリ）やＦｅＲＡＭ（強誘電体メモリ）、ＰＲＡＭ（相変化メモリ）、ＲｅＲＡＭ（抵抗変化型メモリ）が挙げられる。これらのメモリのなかで、ＭＲＡＭが唯一、書換え回数が非常に多く、書込み、読出し速度が速いという特徴を持ち、不揮発なワーキングメモリを実現できるポテンシャルを有している。
【０００５】
しかし、ＳＲＡＭに比べるとＭＲＡＭの書込み時間、読出し時間は共に１桁程度長い。ＭＲＡＭにおいては、書き込み時間は書込み電流を上げることで、読み出し時間は読出し抵抗差を上げることで高速化することが可能である。つまり、高速読出しを可能にするため、さらなる読出し抵抗差の向上が望まれていた。
【０００６】
ＭＲＡＭを用いてＳＲＡＭ並みの高速動作を実現するには、読出しでは出力向上、書込みでは電流低減が必要不可欠である。しかし、読出し出力は既存の技術を用いる限り２００％より大きくすることができず、ＳＲＡＭ並みの速度でデータ“１”とデータ“０”の情報を読み出すことができなかった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】IEEE TRANSACTIONS ON MAGNETICS, VOL. 47, NO. 1, 131
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、高速動作を可能にする磁気メモリを提供する。
【課題を解決するための手段】
【０００９】
本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第３配線と、前記第３配線に電気的に接続されたセンスアンプと、を備えていることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態によるＭＲＡＭのメモリセルを示す図。
【図２】第１実施形態のメモリセルの書込み方法を説明する図。
【図３】第１実施形態のメモリセルの読み出し方法を説明する図。
【図４】ＰＩＮダイオードのＩ−Ｖ特性を示す図。
【図５】図４に示す特性を有するダイオードを用いて第１実施形態のメモリセルの読出しを行ったときのダイオード２５に流れる電流を示す図。
【図６】ＭＴＪ素子に印加される電圧差の、ＭＴＪ素子の抵抗Ｒｍｔｊに対する選択トランジスタの抵抗Ｒｔｒとの比の依存性を示す図。
【図７】ＭＴＪ素子のＭＲに対して、ＭＴＪ素子の抵抗差が最も大きくなる選択トランジスタの抵抗とＭＴＪ素子の抵抗との比を示す図。
【図８】ＳＩＭショットキーダイオードのＩ−Ｖ特性を示す図。
【図９】第２実施形態によるＭＲＡＭのメモリセルを示す図。
【図１０】第２実施形態のメモリセルの書込み方法を説明する図。
【図１１】第２実施形態のメモリセルの読み出し方法を説明する図。
【図１２】ダイオードに流れる電流Ｉｏｎと電流Ｉｏｆｆとの電流比のＲｄｉｏｄｅ／Ｒｍｔｊの比に関する依存性を示す図。
【図１３】第１実施形態によるメモリセルの配置例の第１具体例を示す回路図。
【図１４】第２実施形態によるメモリセルの配置例の第１具体例を示す回路図。
【図１５】図１５（ａ）、１５（ｂ）、１５（ｃ）は、第１実施形態のメモリセルの配置の一例を説明する図。
【図１６】図１６（ａ）、１６（ｂ）は、ダイオードの例を説明する図。
【発明を実施するための形態】
【００１１】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１実施形態）
（基本構造）
第１実施形態によるＭＲＡＭのメモリセルの基本構成を図１に示す。このメモリセル１は、１つのＭＴＪ素子１０と、１つの選択トランジスタ２０と、１つのダイオード２５とを備えている。ＭＴＪ素子１０としては、例えば漏れ磁場調整層／非磁性層／参照層／トンネル障壁層／記録層／下地層からなる垂直磁化スピン注入素子が用いられる。ここで、記号「Ａ／Ｂ」はＡ層がＢ層の上方に位置していることを意味する。なお、ＭＴＪ素子１０としては、磁化の向きが膜面に垂直で固定している参照層と、磁化の向きが膜面に垂直で可変の記録層と、参照層と記録層との間に設けられたトンネル障壁層とを少なくとも備えていればよい。ここで、膜面とは、磁性層の上面を意味する。
【００１３】
選択トランジスタ２０としては、例えば、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)トランジスタが用いられる。ＭＴＪ素子１０は一端子が第１配線３０ａに接続され、他端子が選択トランジスタ２０のソース／ドレインの一方に接続されるとともにダイオード２５の一端子に接続されている。選択トランジスタ２０はソース／ドレインの他方が第２配線３０ｂに接続され、ダイオード２５は他端子が第３配線３０ｃに接続されている。また第３配線３０ｃにはセンスアンプ４０が接続されている。
【００１４】
（書込み方法）
図１に示すメモリセル１の書込み方法について図２を参照して説明する。図２においては、ＭＴＪ素子１０は、記録層１２と、参照層１６と、記録層１２と参照層１６との間に設けられたトンネル障壁層１４とを備えている。また、図２に示す矢印は書き込み時における電流の流れる向きを示している。
【００１５】
書込みは、選択トランジスタ２０のゲート電極に電圧を印加して選択トランジスタ２０をオン状態にし、この状態で第１配線３０ａおよび第２配線３０ｂにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。例えば、記録層１２の磁化の向きと参照層１６の磁化の向きが平行（同じ向き）であるときに、記録層１２の磁化の向きを参照層１６の磁化の向きと反平行（逆の向き）にする書き込みは、第１配線３０ａから、ＭＴＪ１０および選択トランジスタ２０を介して第２配線３０ｂに電流を流すことにより行う。この場合、電子は第２配線３０ｂから選択トランジスタ２０を介して記録層１２に流れる。すると、電子は記録層１２によってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４を通って参照層１６に向かう。このとき、参照層１６の磁化の向きと同じ向きのスピンを有する電子は、参照層１６を通過し、第１配線３０ａに流れる。参照層１６の磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４と参照層１６との界面で反射され、記録層１２の磁化にスピントルクが作用することにより記録層１２の磁化の向きが反転され、書き込みが行われる。
【００１６】
また、記録層１２の磁化の向きと参照層１６の磁化の向きが反平行であるときに、記録層１２の磁化の向きを参照層１６の磁化の向きと平行にする書き込みは、第２配線３０ｂから、選択トランジスタ２０およびＭＴＪ１０を介して第１配線３０ａに電流を流すことにより行う。この場合、電子は第１配線３０ａから参照層１６に流れる。すると、電子は、参照層１６によってスピン偏極され、このスピン偏極された電子はトンネル障壁層１４を介して記録層１２に流入し、記録層１２の磁化にスピントルクが作用することにより記録層１２の磁化の向きが反転される。これにより、記録層１２の磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。
【００１７】
（読出し方法）
図１に示すメモリセルの読出し方法について図３を参照して説明する。また、図３に示す矢印は読出し時における電流の流れる向きを示している。
【００１８】
読出しは、選択トランジスタ２０のゲート電極に電圧を印加し、選択トランジスタ２０をオン状態にする。この状態で第１配線３０ａおよび第３配線３０ｃに正の電圧を印加し、第２配線３０ｂに接地電圧を印加する。スピン注入書込みにおいては、参照層１６から記録層１２に電流を流した場合のほうが、記録層１２から参照層１６に電流を流す場合より、スピン注入磁化反転電流は大きい。つまり、参照層１６から記録層１２に読出し電流を流すことでスピン注入磁化反転がし難くなり、読出しによる誤書込みを防止することが可能になる。このため、読出しは、ダイオード２５に接続された第３配線３０ｃに流れる電流をセンスアンプ４０で読み出すことで実施する。なお、図３において、ダイオード２５の接続を逆にして読み出し電流の流す向きを逆にしても読み出しが可能となる。ただし、この場合、読み出し時に記録層１２に書き込みが行われるのを防止するために、ＭＴＪ素子１０の積層順序を逆にすることが好ましい。すなわち第１配線３０ａに記録１２を接続し、ダイオード２５および選択トランジスタ２０には参照層を接続する。
【００１９】
ＭＲ（磁気抵抗変化率）が２００％のＭＴＪ素子１０を用いた場合、参照層１６と記録層１２の磁化の方向が平行の場合の抵抗を１１１ｋΩとすると、反平行の場合の抵抗は３３３ｋΩとなる。選択トランジスタ２０の抵抗を１８９ｋΩとし、ダイオード２５としてはＰＩＮダイオードを用い、ｎ型層が選択トランジスタ２０およびＭＴＪ素子１０に接続される方向にダイオードを接続する。つまり第３配線３０ｃから第２配線３０ｂに電流を流す経路がダイオード２５における順方向となる。第１配線３０ａと第２配線３０ｂとの間に０．３Ｖの電圧を印加した場合、ＭＴＪ素子１０の抵抗が１１１ｋΩの場合にはＭＴＪ素子１０には０．１１Ｖの電圧が印加され、選択トランジスタ２０には０．１９Ｖの電圧が印加される。これに対して、ＭＴＪ素子１０の抵抗が３３３ｋΩの場合にはＭＴＪ素子に０．１９Ｖの電圧が印加され、選択トランジスタ２０には０．１１Ｖの電圧が印加される。
【００２０】
第１配線３０ａと第２配線３０ｂとの間に０．３Ｖの電圧を印加すると同時に第３配線３０ｃと第２配線３０ｂとの間に０．３Ｖの電圧を印加すると、図３に示すセル構造は、ＭＴＪ素子１０とダイオード２５が形成する並列回路に、選択トランジスタ２０が直列に接続された回路とみなすことができる。ここで、ダイオード２５の抵抗をＭＴＪ素子１０に対して十分大きくすると、ダイオード２５には電流がほとんど流れず、ＭＴＪ素子１０に選択トランジスタに流れる電流とほぼ等価な電流が流れることになる。ＭＴＪ素子１０と選択トランジスタ２０にほぼ同じ量の電流が流れるため、ＭＴＪ素子１０の両端に印加される電圧および選択トランジスタ２０に印加される電圧はＭＴＪ素子１０と選択トランジスタ２０の抵抗の比で近似できるようになる。ＭＪＴ素子１０とダイオード２５は並列回路を形成し同電位差の電圧が印加されるため、ＭＴＪ素子１０と選択トランジスタ２０に印加される電圧が決まればダイオード２５に印加される電圧も決まる。よってＭＴＪ素子１０の抵抗が１１１ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩの場合にはＭＴＪ素子１０に０．１１Ｖの電圧が印加され、選択トランジスタ２０には０．１９Ｖの電圧が印加され、ダイオード２５にはＭＴＪ素子１０と同電圧の０．１１Ｖが印加されることになる。これに対して、ＭＴＪ素子１０の抵抗が３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩの場合にはＭＴＪ素子１０に０．１９Ｖの電圧が印加され、選択トランジスタには０．１１Ｖの電圧が印加され、ダイオード２５にはＭＴＪ素子１０と同電圧の０．１９Ｖが印加される。
【００２１】
次に、ダイオード２５として、図４に示すＩ−Ｖ特性を有するＰＩＮダイオード用いた場合を考える。図４に示すＩ−Ｖ特性は、例えばｐ型ＳｉにＢ（ボロン）をドープしたＳｉＢ、ｎ型にＰ（リン）をドープしたＳｉＰ、ｐ型半導体とｎ型半導体との間に絶縁膜（ｉ型層）を挟むことで形成できる。ダイオードに印加される電圧が０．１１Ｖの場合には０．００５μＡの電流が流れ、０．１９Ｖの場合には０．１μＡの電流が流れる。つまり電圧が０．１１Ｖから０．１９Ｖへ０．０８Ｖ変わることで電流が２０倍変化することを示している。つまり、第３の配線３０ｃと第２の配線３０ｂの間に流れる電流をおおよそ２０倍変化させることが可能になる。一方、第１の配線３０ａと第２の配線３０ｂの間に流れる電流を考えると、ＭＴＪ素子１０の抵抗が低抵抗の場合にはＭＴＪ素子の抵抗は１１１ｋΩで選択トランジスタの抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、第１の配線３０ａと第２の配線３０ｂの間に１μＡ程度の電流が流れる。また、ＭＴＪ素子１０の抵抗が高抵抗の場合にはＭＴＪ素子の抵抗は３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、第１の配線３０ａと第２の配線３０ｂの間に０．５７μＡ程度の電流が流れる。つまり、第１の配線３０ａと第２の配線３０ｂの間に流れる電流はそれぞれ１μＡと０．５７μＡとなり、１．７倍程度の比を得ることが可能になる。第１の配線３０ａと第２の配線３０ｂの間に流れる電流は１．７倍の変化に対して、第３の配線３０ｃと第２の配線３０ｂの間に流れる電流は２０倍変化させることが出来るため、ＭＴＪ素子１０と選択トランジスタ２０で形成されるセル構造に対してダイオード２５を接続させ、ダイオード２５と選択トランジスタに流れる電流を読み出すことで大きな電流比を得ることが可能になる。従来のように、１つのＭＴＪ素子１０と１つの選択トランジスタ２０を組み合わせたセル構造では読出し電流比として２倍程度しか得られなかった。しかし、本実施形態のように、ダイオードを組み合わせることで１桁以上読出し電流を変化させることが可能になる。
【００２２】
実際にはダイオード２５にはＭＴＪ素子１０が並列に接続され、ダイオード２５の抵抗とＭＴＪ素子１０の抵抗の合成抵抗と、選択トランジスタ２０の抵抗との比によって、ダイオード２５およびＭＴＪ素子１０に印加される電圧が決まる。このため、ＭＴＪ素子１０の抵抗が１１１ｋΩから３３３ｋΩに変化した場合の電圧変化はダイオード２５のオン状態とオフ状態の抵抗によって変化する。図４に示す特性を有するダイオードを用いて図３に示すメモリセルの読出しを実施するとダイオード２５に流れる電流は１９倍の変化となり、前述したように第３の配線３０ｃと第２の配線３０ｂの間に流れる電流の変化量として２０倍に比べ若干小さくなる。
【００２３】
ダイオード２５に流れる電流の変化量はＭＴＪ素子１０と選択トランジスタ２０とダイオード２５の抵抗によって決まる。ダイオードに流れる電流の変化量は大きい方が望ましく、ダイオード２５に流れる電流の変化量を増加させるため、ダイオード２５、ＭＴＪ素子１０、および選択トランジスタ２０の抵抗値を最適化させる必要がある。
【００２４】
図３に示すメモリセルを用いて読出しを実施した場合のダイオードに流れる電流の変化量を図５に示す。図５において、横軸に示すＲｄｉｏｄｅはダイオード２５がオンのときの抵抗を示し、ＲｍｔｊはＭＴＪ素子１０が低抵抗のときの抵抗を示している。縦軸に示すＩｏｎはＭＴＪ素子１０が高抵抗（３３３ｋΩ）の時にダイオード２５に流れる電流を示し、ＩｏｆｆはＭＴＪ素子１０が低抵抗（１１１ｋΩ）の時にダイオード２５に流れる電流を示している。図４の特性を有するダイオードを用いて、ＭＴＪ素子１０の低抵抗時の抵抗を１１１ｋΩとし、ダイオード２５がオンのときの抵抗を１．９ＭΩとなるように選択すれば、すなわち、Ｒｄｉｏｄｅ／Ｒｍｔｊが１．７となるように選択すれば、ダイオード２５に流れる電流は、ダイオード２５がオンとオフのときで１９倍に変化させることが可能になる（図５の波線を参照）。
【００２５】
前述したとおり、ＭＴＪ素子１０と選択トランジスタ２０とでメモリセルを構成した場合には、ＭＴＪ素子１０の抵抗が低抵抗の場合にはＭＴＪ素子１０の抵抗は１１１ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、１μＡ程度の電流が流れる。また、ＭＴＪ素子１０の抵抗が高抵抗の場合にはＭＴＪ素子１０の抵抗は３３３ｋΩで選択トランジスタ２０の抵抗が１８９ｋΩとなり、０．３Ｖの電圧を印加すると、０．５７μＡ程度の電流が流れる。つまり、ＭＴＪ素子１０と選択トランジスタ２０とでメモリセルに流れる電流はそれぞれ１μＡと０．５７μＡとなり１μＡ／０．５７μＡ＝１．７で１．７倍程度の比を得ることが可能になる。ＭＴＪ素子１０の抵抗が低いときと、高いときで流れる電流は１．７倍変化することになる。一方、ダイオード２５を用いた場合には、１９倍の変化をもたすことが可能になる。このため、ダイオードを用いると、大きな電流変化を得ることが可能になり。高速化読出しのＲＣ遅延による電流変化率の劣化の影響を補うことが可能になる。
【００２６】
図５によれば、ダイオード２５の抵抗の大きさとＭＴＪ素子１０の抵抗の大きさとの比によって得られるダイオード２５に流れる読み出し電流比が異なることを示している。ＭＴＪ素子１０の抵抗に対してダイオード２５の抵抗を大きくすることで大きな電流比を得ることが可能になる。よって、ダイオード２５の抵抗をＲｄｉｏｄｅ、ＭＴＪ素子１０の抵抗をＲｍｔｊとするとＲｄｉｏｄｅ＞Ｒｍｔｊの関係を満たすように設計することが望ましい。
【００２７】
ダイオード２５に流れる電流比を大きくするにはダイオード２５に印加されるオンとオフのときの電圧差を上げることが望ましい。ダイオード２５に印加される電圧差を大きくするには、ＭＴＪ素子１０に印加される電圧差を大きくすることで実行可能である。ＭＴＪ素子１０に印加される電圧差を図６に示す。図６の横軸は、選択トランジスタ２０のオン抵抗Ｒｔｒと、ＭＴＪ素子の低抵抗値Ｒｍｔｊとの比（＝Ｒｔｒ／Ｒｍｔｊ）を示し、縦軸はＭＴＪ素子１０に印加される最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差を示す。ＭＴＪ素子１０に印加される電圧差（Ｖｍａｘ−Ｖｍｉｎ）はＭＴＪ素子１０の抵抗Ｒｍｔｊに対する選択トランジスタ２０の抵抗Ｒｔｒの比（＝Ｒｔｒ／Ｒｍｔｊ）と、ＭＲによって決まる。例えばＭＲが２００％の場合にはＭＴＪ素子１０の抵抗Ｒｍｔｊに対して選択トランジスタ２０の抵抗Ｒｔｒを１．７倍とすることで０．８Ｖの抵抗差が得られることを示している。ＭＴＪ素子１０のＭＲに対して、ＭＴＪ素子１０の抵抗差が最も大きくなる選択トランジスタの抵抗とＭＴＪ素子１０の抵抗との比を図７に示す。図７からわかるように、ＭＴＪ素子１０の抵抗をＲｍｔｊ、選択トランジスタ２０の抵抗をＲｔｒとするとＲｔｒ＞Ｒｍｔｊの関係を満たすように設計することが望ましい。或いは可能な限りＭＲを上げた方が望ましいことがわかる。
【００２８】
図５および図７よりダイオード２５に流れるオンとオフの電流比を上げるためにはＭＴＪ素子１０の低抵抗値Ｒｍｔｊよりダイオード２５がオンの時の抵抗Ｒｄｉｏｄｅを大きくし、かつＭＴＪ素子１０の低抵抗値Ｒｍｔｊより選択トランジスタのオン抵抗Ｒｔｒを大きくすることが望ましい。また、ＭＴＪ素子１０の高抵抗値よりダイオード２５のオン抵抗を大きくすることが望ましい。
【００２９】
次に、ダイオード２５として、図８に示すＩ−Ｖ特性を有するショットキーダイオードを用いた例を考える。このショットキーダイオードは、例えばＳｉにＮｉＳｉを接合させることで形成することが可能である。ショットキーダイオードを用いれば微量な電圧に対する電流変化量を大きくとることができるため、図２に示すメモリセルのダイオード２５として図８に示すショットキーダイオードを用いればＩｏｎとＩｏｆｆの電流比を増やすことが可能になる。ショットキーダイオードとしては、半導体と金属の接合のほか、導電膜中に絶縁体を挟んだＭＩＭ（Metal Insulator Metal)構造を用いても良い。
【００３０】
また、図２に示すメモリセルのダイオード２５としてＰＩＮダイオードを例に挙げたが、ＰＩＮダイオードの替わりに、ＧｅＡｓとＧｅを接合させたＰＮダイオードや、ツエナーダイオードを用いても良い。ただし、ツエナーダイオードを用いる場合には図２に示すメモリセルにおいてＰとＮの方向は逆方向に設定する必要がある。
【００３１】
ＭＴＪ素子１０とダイオード２５に印加させる電圧は同一としていたが、ダイオード２５に印加させる電圧をＭＴＪ素子１０に印加させる電圧より大きくしてもよい。ＭＴＪ素子１０とダイオード２５に印加させる電圧に差を持たせることでダイオード２５に流れる電流が増加し、読出し用のセンスアンプに対する読出し出力を向上させることが可能になる。また、ダイオード２５の抵抗を小さく設計することが可能になるため、配線のＲＣ遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。
【００３２】
以上説明したように、第１実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。
【００３３】
（第２実施形態）
第２実施形態によるＭＲＡＭのメモリセルの基本構成を図９に示す。このメモリセル１は、２つのＭＴＪ素子１０ａ、１０ｂと、１つの選択トランジスタ２０と、１つのダイオード２５とを備えている。ＭＴＪ素子１０ａは少なくとも、記録層１２ａと、参照層１６ａと、記録層１２ａと参照層１６ａとの間に設けられたトンネル障壁層１４ａとを有している。また、ＭＴＪ素子１０ｂは少なくとも、記録層１２ｂと、参照層１６ｂと、記録層１２ｂと参照層１６ｂとの間に設けられたトンネル障壁層１４ｂとを有している。ＭＴＪ素子１０ａは一端子（すなわち参照層１６ａ側の電極（図示せず））が第１配線３０ａに接続され、他端子（すなわち記録層１２ａ側の電極（図示せず））がＭＴＪ素子１０ｂの一端子（記録層１２ｂ側の電極（図示せず））に接続されるとともにダイオード２５の一端子に接続されている。ＭＴＪ素子１０ｂの他端子（すなわち、参照層１６ｂ側の電極（図示せず））は選択トランジスタ２０のソース／ドレインの一方に接続される。選択トランジスタ２０はソース／ドレインの他方が第２配線３０ｂに接続され、ダイオード２５は他端子が第３配線３０ｃに接続されている。また第３配線３０ｃにはセンスアンプ４０が接続されている。すなわち、第２実施形態によるＭＲＡＭのメモリセルは、２個のＭＴＪ素子１０ａ、１０ｂの記録層１２ａ、１２ｂとダイオード２５の一端子を接続させた構成を有している。なお、記録層１２ａと記録層１２ｂは配線または非磁性の導電層を介して接続される。記録層１２ａと記録層１２ｂは同じ向きの磁化を有する。また、参照層１６ａと参照層１６ｂの磁化の向きは、反平行となっている。
【００３４】
次に、このように構成された第２実施形態によるメモリセルの書込み方法について図１０を参照して、読出し方法について図１１を参照して説明する。図１０および図１１に示す矢印は電子の流れを示す。
【００３５】
（書込み方法）
書込みは、選択トランジスタ２０のゲート電極に電圧を印加して選択トランジスタ２０をオン状態にし、この状態で第１配線３０ａおよび第２配線３０ｂにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。
【００３６】
例えば、記録層１２ａ、１２ｂの磁化の向きと参照層１６ａの磁化の向きが平行でありかつ記録層１２ａ、１２ｂの磁化の向きと参照層１６ｂの磁化の向きが反平行であるときに、記録層１２ａの磁化の向きを参照層１６ａの磁化の向きと反平行にする書き込みは、第１配線３０ａから、ＭＴＪ１０ａ、１０ｂ、および選択トランジスタ２０を介して第２配線３０ｂに電流を流すことにより行う。この場合、電子は第２配線３０ｂから選択トランジスタ２０を介して参照層１６ｂに流れる。ＭＴＪ素子１０ｂにおいては、電子は、参照層１６ｂを通過することによってスピン偏極される。すると、このスピン偏極された電子はトンネル障壁層１４ｂを介して記録層１２ｂに流入し、記録層１２ｂの磁化にスピントルクが作用することにより記録層１２ｂの磁化の向きが反転される。これにより、記録層１２ｂの磁化の向きが参照層１６ｂの磁化の向きに対して反平行状態から平行状態に反転され、書き込みが行われる。また、ＭＴＪ素子１０ａにおいては、電子はＭＴＪ素子１０ｂから記録層１２ａに流れる。すると、電子は記録層１２ａによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４ａを通って参照層１６ａに向かう。このとき、参照層１６ａの磁化の向きと同じ向きのスピンを有する電子は、参照層１６ａを通過し、第１配線３０ａに流れる。参照層１６ａの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４ａと参照層１６ａとの界面で反射され、記録層１２ａの磁化にスピントルクが作用することにより記録層１２ａの磁化の向きが反転され、書き込みが行われる。
【００３７】
また、記録層１２ａ、１２ｂの磁化の向きと参照層１６ａの磁化の向きが反平行でありかつ記録層１２ａ、１２ｂの磁化の向きと参照層１６ｂの磁化の向きが平行であるときに、記録層１２ａの磁化の向きを参照層１６ａの磁化の向きと平行にする書き込みは、第２配線３０ｂから、選択トランジスタ２０およびＭＴＪ１０ａ、１０ｂを介して第１配線３０ａに電流を流すことにより行う。この場合、電子は第１配線３０ａから参照層１６ａに流れる。すると、ＭＴＪ素子１０ａにおいては、電子は、参照層１６ａによってスピン偏極され、このスピン偏極された電子はトンネル障壁層１４ａを介して記録層１２ａに流入し、記録層１２ａの磁化にスピントルクが作用することにより記録層１２ａの磁化の向きが反転される。これにより、記録層１２ａの磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。また、ＭＴＪ素子１０ｂにおいては、電子はＭＴＪ素子１０ａから記録層１２ｂに流れる。電子は記録層１２ｂによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層１４ｂを通って参照層１６ｂに向かう。このとき、参照層１６ｂの磁化の向きと同じ向きのスピンを有する電子は、参照層１６ｂを通過し、第２配線３０ｂに流れる。参照層１６ｂの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層１４ｂと参照層１６ｂとの界面で反射され、記録層１２ｂの磁化にスピントルクが作用することにより記録層１２ｂの磁化の向きが反転され、書き込みが行われる。
【００３８】
（読出し方法）
読出しは、選択トランジスタ２０のゲート電極に電圧を印加し、選択トランジスタ２０をオン状態にする。この状態で第１配線３０ａおよび第３配線３０ｃに接地電圧を印加し、第２配線３０ｂに正の電圧を印加する。そして、第１実施形態の場合と同様に、ダイオード２５に接続された第３配線３０ｃに流れる電流をセンスアンプ４０で読み出すことで読出しを実施する。
【００３９】
図９に示す第２実施形態のメモリセルを用いた場合のダイオード２５がオンのときに流れる電流Ｉｏｎとオフのときに流れる電流Ｉｏｆｆとの電流比（＝Ｉｏｎ／Ｉｏｆｆ）のＲｄｉｏｄｅ／Ｒｍｔｊの比に関する依存性を図１２に示す。図１２に示す特性は図５で用いたＭＴＪ素子、ダイオード、選択トランジスタと同一の性能を有する素子を用いた。図９に示すメモリセルを用いることで、ダイオード２５に流れるＩｏｎ電流とＩｏｆｆ電流の比を大きくすることが可能になる。さらには、図１２からわかるように、ダイオード２５の抵抗ＲｄｉｏｄｅとＭＴＪ素子１０ａ、１０ｂの抵抗Ｒｍｔｊとの間にＲｄｉｏｄｅ＞０．９×Ｒｍｔｊを満たすことで２０倍以上の読出し電流比を得ることが可能になる。これにより、ダイオード２５に流れる読出し電流を増加させることができる。その結果、配線のＲＣ遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。
【００４０】
以上説明したように、第２実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。
【００４１】
次に、図１３および図１４に、第１実施形態によるメモリセルの配置例の第１および第２具体例を示す。
【００４２】
図１３に示す第１具体例においては、ＭＴＪ素子１０の一端子が第１ビット線（第１配線）ＢＬ１に接続され、他の端子が選択トランジスタ２０のソース／ドレインのうちの一方に接続される。また、選択トランジスタ２０のソース／ドレインのうちの他方が第２ビット線（第２配線）ＢＬ２に接続され、ゲートがワード線ＷＬに接続される。ダイオード２５のアノードがＭＴＪ素子１０の他の端子に接続され、カソードが読み出し配線ＲＬに接続される。この読み出し配線（第３配線）ＲＬには図示しないセンスアンプが接続されている。
【００４３】
図１４に示す第２具体例においては、ＭＴＪ素子１０の一端子が第１ビット線ＢＬ１に接続され、他の端子が選択トランジスタ２０のソース／ドレインのうちの一方に接続される。また、選択トランジスタ２０のソース／ドレインのうちの他方が第２ビット線ＢＬ２に接続され、ゲートがワード線ＷＬに接続される。ダイオード２５のアノードが読み出し配線ＲＬに接続され、カソードがＭＴＪ素子１０の他の端子に接続される。なお、読み出し配線ＲＬには図示しないセンスアンプが接続されることは第１具体例と同様である。
【００４４】
次に、第１実施形態のメモリセルのレイアウトの一例を図１５（ａ）に示し、図１５（ａ）に示す切断線Ｂ−Ｂで切断した断面を図１５（ｂ）に示し、図１５（ａ）に示す切断線Ｃ−Ｃで切断した断面を図１５（ｃ）に示す。
【００４５】
図１５（ａ）、１５（ｂ）、１５（ｃ）に示すようにメモリセルを設置すれば２４Ｆ２で製造することが可能になる。ここで、Ｆは最小加工寸法を示す。ＳＲＡＭのセル面積が１３０Ｆ２〜１４０Ｆ２で形成されていることを考えると、おおよそ１／５程度のセル面積の縮小が可能になり、大容量のＳＲＡＭにさらに不揮発の特性を付加することも可能になる。なお、図１５（ａ）、１５（ｂ）、１５（ｃ）では、ビット線ＢＬ１、ＢＬ２、読み出し配線ＲＬを同一平面に設置するためサイズは２４Ｆ２となったが、ビット線ＢＬ１と、ビット線ＢＬ２と、読み出し配線ＲＬを別の面に設置することでサイズは８Ｆ２が可能となり、より高集積が可能になる。
【００４６】
図１５（ａ）、１５（ｂ）、１５（ｃ）に示すダイオード２５としてはＰＮダイオード、ツエナーダイオード、ＰＩＮダイオード、ＭＩＭ接合、ショットキーダイオードのいずれかを選択すればよい。例えば、ショットキーダイオードを用いる場合には、ダイオードとして図１６（ａ）に示す、ＳｉＮｉ層２５ａとＳｉ層２５ｂからなるダイオード２５を用いることでＭＴＪ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。或いはダイオードとしてＭＩＭ接合を用いる場合には図１６（ｂ）に示すようにＭＴＪ素子にＣ（炭素）をドープしてトンネル障壁層１４の絶縁特性を変えることでダイオード化してもよい。この場合もＭＴＪ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。ただし、ダイオード化するＭＴＪ素子は、ＭＪＴ素子の素子サイズより小さくする必要がある。
【００４７】
また選択トランジスタのゲート電極からドレイン領域に電流を流すことでＰＮダイオードとして用いても良い。この場合、読出しとして用いるダイオードに接続されたゲート電極の寄生抵抗を小さくする必要があるため、ゲート電極の低抵抗化が必要である。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４９】
１ メモリセル
１０、１０ａ、１０ｂ ＭＴＪ素子
１２、１２ａ、１２ｂ 記録層
１４、１４ａ、１４ｂ トンネル障壁層
１６、１６ａ、１６ｂ 参照層
２０ 選択トランジスタ
２５ ダイオード
３０ａ 第１配線
３０ｂ 第２配線
３０ｃ 第３配線
４０ センスアンプ
【特許請求の範囲】
【請求項１】
スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、
ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、
前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、
前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が接続されたダイオードと、
前記ダイオードの他の端子に電気的に接続された第３配線と、
前記第３配線に電気的に接続されたセンスアンプと、
を備えていることを特徴とする磁気メモリ。
【請求項２】
前記磁気抵抗効果素子の低抵抗状態における読出し時の抵抗をＲ１、前記選択トランジスタの読出し時の抵抗をＲ２、前記ダイオードの読出し時のオン抵抗をＲ３とすると、Ｒ３＞Ｒ１かつＲ２＞Ｒ１の関係を満たすことを特徴とする請求項１記載の磁気メモリ。
【請求項３】
前記第１配線には前記磁気抵抗効果素子の前記第１磁性層が電気的に接続され、前記ダイオードのカソードには前記磁気抵抗効果素子の前記第２磁性層が電気的に接続されることを特徴とする請求項１または２記載の磁気メモリ。
【請求項４】
前記第１配線には前記磁気抵抗効果素子の前記第２磁性層が電気的に接続され、前記ダイオードのアノードには前記磁気抵抗効果素子の前記第１磁性層が電気的に接続されることを特徴とする請求項１または２記載の磁気メモリ。
【請求項５】
スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１トンネル障壁層とを有する第１磁気抵抗効果素子と、
前記第１磁気抵抗効果素子の前記第１磁性層に電気的に接続された第１配線と、
スピン注入書込みによって磁化の方向が不変の第３磁性層と、磁化の方向が可変で前記第２磁性層と電気的に接続される第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２トンネル障壁層とを有する第２磁気抵抗効果素子と、
ソース／ドレインの一方が前記第２磁気抵抗素子の前記第３磁性層に電気的に接続された選択トランジスタと、
前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、
前記第１磁気抵抗素子の前記第２磁性層に電気的に一端子が接続されたダイオードと、
前記ダイオードの他の端子に電気的に接続された第３配線と、
前記第３配線に電気的に接続されたセンスアンプと、
を備えていることを特徴とする磁気メモリ。
【請求項６】
書き込みは前記第１配線と前記第２配線に双方向に電流を流すことによって行い、
読出しは前記第１配線と前記第２配線との間に電流を流すとともに、前記第３配線と前記第２配線との間に電流を流し、前記ダイオードを流れる電流を前記センスアンプで検出することにより行うことを特徴とする請求項１乃至５のいずれかに記載の磁気メモリ。
【請求項１】
スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、
ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、
前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、
前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が接続されたダイオードと、
前記ダイオードの他の端子に電気的に接続された第３配線と、
前記第３配線に電気的に接続されたセンスアンプと、
を備えていることを特徴とする磁気メモリ。
【請求項２】
前記磁気抵抗効果素子の低抵抗状態における読出し時の抵抗をＲ１、前記選択トランジスタの読出し時の抵抗をＲ２、前記ダイオードの読出し時のオン抵抗をＲ３とすると、Ｒ３＞Ｒ１かつＲ２＞Ｒ１の関係を満たすことを特徴とする請求項１記載の磁気メモリ。
【請求項３】
前記第１配線には前記磁気抵抗効果素子の前記第１磁性層が電気的に接続され、前記ダイオードのカソードには前記磁気抵抗効果素子の前記第２磁性層が電気的に接続されることを特徴とする請求項１または２記載の磁気メモリ。
【請求項４】
前記第１配線には前記磁気抵抗効果素子の前記第２磁性層が電気的に接続され、前記ダイオードのアノードには前記磁気抵抗効果素子の前記第１磁性層が電気的に接続されることを特徴とする請求項１または２記載の磁気メモリ。
【請求項５】
スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１トンネル障壁層とを有する第１磁気抵抗効果素子と、
前記第１磁気抵抗効果素子の前記第１磁性層に電気的に接続された第１配線と、
スピン注入書込みによって磁化の方向が不変の第３磁性層と、磁化の方向が可変で前記第２磁性層と電気的に接続される第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２トンネル障壁層とを有する第２磁気抵抗効果素子と、
ソース／ドレインの一方が前記第２磁気抵抗素子の前記第３磁性層に電気的に接続された選択トランジスタと、
前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、
前記第１磁気抵抗素子の前記第２磁性層に電気的に一端子が接続されたダイオードと、
前記ダイオードの他の端子に電気的に接続された第３配線と、
前記第３配線に電気的に接続されたセンスアンプと、
を備えていることを特徴とする磁気メモリ。
【請求項６】
書き込みは前記第１配線と前記第２配線に双方向に電流を流すことによって行い、
読出しは前記第１配線と前記第２配線との間に電流を流すとともに、前記第３配線と前記第２配線との間に電流を流し、前記ダイオードを流れる電流を前記センスアンプで検出することにより行うことを特徴とする請求項１乃至５のいずれかに記載の磁気メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−７３９７２（Ｐ２０１３−７３９７２Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９９０６（Ｐ２０１１−２０９９０６）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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