【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】セキュリティを高めるための半導体装置を提供する。
【解決手段】第１トランジスタ４ａ、および第１トランジスタ４ａに接続される第１キャパシタ４ｂを有する第１メモリセル４を含む第１メモリセルアレイ２と、第１トランジスタ４ａよりもオフ電流が高い第２トランジスタ５ａ、および第２トランジスタ５ａに接続される第２キャパシタ５ｂを有する第２メモリセル５を含む第２メモリセルアレイ３と、を有する。 （もっと読む）

【課題】液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ソース電極およびドレイン電極と、前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、ゲート電極と、前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、前記チャネル部を第１の温度に加熱する工程と、前記第１の温度の前記有機半導体膜に、前記第１の温度よりも低い第２の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】実動作キャパシタとダミーキャパシタとが形成された半導体装置において、水素・水分、不均一なストレスによる実動作キャパシタの性能劣化を抑制し、ＦｅＲＡＭの寿命特性を向上する。
【解決手段】半導体基板１０上の実動作キャパシタ部２６の下部電極３０と強誘電体膜３２と上部電極３４を有する複数の実動作キャパシタ３６ａと、半導体基板１０上の実動作キャパシタ部２６の外側のダミーキャパシタ部２８の下部電極３０と強誘電体膜３２と上部電極３４を有する複数のダミーキャパシタ３６ｂと、複数の実動作キャパシタ３６ａ上の複数の配線４０と、複数のダミーキャパシタ３６ｂ上の配線４０を有し、ダミーキャパシタ３６ｂのピッチの実動作キャパシタ３６ａのピッチに対する比は、０．９〜１．１の範囲にあり、ダミーキャパシタ３６ｂ上の配線４０のピッチの実動作キャパシタ３６ａ上の配線４０のピッチに対する比は、０．９〜１．１の範囲にある。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。
【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。 （もっと読む）

【課題】強誘電体キャパシタを高信頼性化する。
【解決手段】半導体記憶装置７０に設けられる強誘電体キャパシタ５０は、積層形成される下部電極膜１４、強誘電体膜１５、及び上部電極膜１６から構成される。下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。上部電極膜１６は、コンタクトプラグ２３を介して配線層２５に接続される。コンタクトプラグ１１及び反応防止膜１３が接続される界面の両端部とコンタクトプラグ１１の上側面とは反応防止膜９で覆われる。強誘電体キャパシタ５０は、コンタクトプラグ１１及び２３を除く領域が反応防止膜９と反応防止膜９と接する反応防止膜１９により覆われる。 （もっと読む）

【課題】高いスイッチング電荷量を得ながら、リーク電流の変動を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】下地膜５１上に、Ｉｒからなる下部電極５２、ＰＺＴ膜の初期層５３、コア層５４及び終端層５５、並びにＩｒＯ₂からなる上部電極５６を形成する。初期層５３は、低酸素分圧にて５ｎｍの厚さで形成する。コア層５４の厚さは１２０ｎｍとする。終端層５５は、過剰Ｚｒ層とする。即ち、終端層５５の組成について、「Ｚｒ／（Ｚｒ＋Ｔｉ）」は０．５よりも大きく、終端層５５には、平衡組成よりもＺｒが過剰に含有される。 （もっと読む）

メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
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【課題】絶縁性に優れた複合酸化物積層体およびその製造方法を提供する。
【解決手段】基板２０と、前記基板２０の上方に形成され、一般式ＡＢＯ₃で表される第１複合酸化物層２４と、前記第１複合酸化物層２４の上方に形成され、一般式ＡＢ_1-xＣ_xＯ₃で表される第２複合酸化物層２６と、を含み、Ａ元素は、少なくともＰｂからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも一つからなり、Ｃ元素は、ＮｂおよびＴａの少なくとも一つからなる。 （もっと読む）

【課題】結晶性の良好な誘電体膜を有し、良好なヒステリシス特性を有することができるキャパシタを提供する。
【解決手段】本発明に係るキャパシタ１００は，下部電極４と、下部電極４の上方に形成され、ニオブ酸チタン酸ジルコン酸鉛からなる第１誘電体膜１１と、第１誘電体膜１１の上方に形成され、チタン酸ジルコン酸鉛、または、前記第１誘電体膜を構成するニオブ酸チタン酸ジルコン酸鉛よりもＮｂ組成が小さいニオブ酸チタン酸ジルコン酸鉛からなる第２誘電体膜１３と、第２誘電体膜１３の上方に形成された上部電極６と，を含む。 （もっと読む）

【課題】温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することができる。
【解決手段】ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。キャパシタＣ１、Ｃ２の他端は電圧発生回路４に接続され、制御信号線Ｖ１、Ｖ２から所定の電圧を与えられる。この制御信号線Ｖ１、Ｖ２の電圧は、所定の温度特性を与えられている。 （もっと読む）

【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置１００は、強誘電体キャパシタＣとセルトランジスタＴｒを並列に接続したメモリセルＭＣを有するメモリセルアレイ１ａを備える。メモリセルアレイ１ａは、基板１０の上層に設けられた第１導電層３１と、第１導電層３１の上面に形成された強誘電体層３２と、強誘電体層３２の上面に形成された第２導電層３４と、強誘電体層３２と同層に形成されたストッパー層３３とを備える。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。 （もっと読む）

【課題】 ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。
【解決手段】 単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。まず、第１および第２メモリセルに第１論理が書き込まれ、インプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】有機薄膜トランジスタと、高誘電体キャパシタとを備える有機複合電子素子の製造を容易化する。
【解決手段】トランジスタＴｒ及びキャパシタＣａを備える有機複合電子素子の製造方法である。基板１１上にゲート電極Ｇａ及びキャパシタ用対向電極の一方ＣＥ１を形成し、その上に高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を形成し、低誘電体膜１７ａ及び有機半導体膜１６のキャパシタ用対向電極ＣＥ１に対応する部分を除去し、その上に、高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を挟んでゲート電極Ｇａと所定の位置関係でソース電極Ｓｏ及びドレイン電極Ｄｒを、高誘電体膜１７ｂを挟んで対応するようにキャパシタ用対向電極の他方ＣＥ２を形成する。 （もっと読む）

【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。 （もっと読む）

【課題】絶縁性に優れた複合酸化物積層体およびその製造方法を提供する。
【解決手段】基板２０と、前記基板２０の上方に形成され、一般式ＡＢＯ₃で表される第１複合酸化物層２４と、前記第１複合酸化物層２４の上方に形成され、一般式ＡＢ_1-xＣ_xＯ₃で表される第２複合酸化物層２６と、を含み、Ａ元素は、少なくともＰｂからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも一つからなり、Ｃ元素は、ＮｂおよびＴａの少なくとも一つからなる。 （もっと読む）

【課題】液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に配置されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極間に配置されチャネル部を構成する有機半導体膜と、前記チャネル部との間にゲート絶縁膜を介して配置されたゲート電極とを有する半導体装置の製造方法であって、前記基板(2)の上方に絶縁性ポリマーを材料に含む液体材料(6a)を塗布する第１工程と、塗布された前記液体材料に対して送風を行いつつ加熱することにより前記ゲート絶縁膜を形成する第２工程と、を有する。かかる方法によれば、溶液プロセスにおいて簡易な方法で、ゲート絶縁膜の配向性を向上させることができる。 （もっと読む）