【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】集積度が高い磁気記憶装置を提供する。
【解決手段】実施形態に係る磁気記憶装置は、基板と、前記基板上に設けられた複数個の磁気抵抗効果素子と、を備える。そして、前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子は、前記基板からの距離が相互に異なる。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
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【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】正確に書込データを選択メモリセルに書込むことのできる磁気メモリ装置を提供する。
【解決手段】メモリセルに書込み電流を伝達する書込電流線（ＢＬ０、ＢＬ１）と平行にかつ異なる配線層に、制御信号を転送する分割構造の制御信号線（２１０ｌ、２１１ａ
、２１１ｂ）を配置する。電流ドライブ回路が各書込み電流線に対応して配置されて、制御信号線上の制御信号と書込データとに従って対応の書込電流線に電流を流す。 （もっと読む）

磁気メモリデバイスのソース線またはビット線を介して送られる電流に関する電流の流れ方向を制御するステップを含む方法が開示される。電流で生ずる磁場は、ＳＴＴ−ＭＴＪ（スピントランスファートルク磁気トンネル接合）デバイス内の磁気素子の自由層の磁場方向を切り換えることを助ける。
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【課題】セルの高集積化を図ることが可能な磁気ランダムアクセスメモリ及びその書き込み方法を提供する。
【解決手段】磁気ランダムアクセスメモリは、第１の方向に延在された第１の配線ＢＬと、第１の方向と交差する第２の方向に延在された第２の配線ＷＬと、第１及び第２の配線間の第１及び第２の配線の交点に配置され、第１の配線に接続された一端を有し、固定層と記録層と固定層及び記録層の間に設けられた非磁性層とを有し、固定層の膜厚は記録層の膜厚よりも厚く、固定層の幅は記録層の幅より広く、固定層及び記録層の間に第１の電流を流すことで記録層の磁化方向が反転する磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子の他端に接続された一端と第２の配線に接続された他端とを有し、第１の電流を一方向のみに流すダイオードＤとを具備する。 （もっと読む）

【課題】抵抗メモリの一種として挙げられ、抵抗記憶素子に相変化材料を用いた相変化メモリを提供する。
【解決手段】メモリは、第１ドレイン１２４と第１ソース１２２ａとを含む第１トンネル電界効果トランジスタ１０８ａを含んでいる。上記第１ドレインは、第１抵抗記憶素子１０６ａに結合されている。上記メモリは、第２トンネル電界効果トランジスタ１０８ｂを含んでいる。上記第２トンネル電界効果トランジスタは、第２ドレインを含み、上記第１ソース１２２ａを共有している。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第１ソースに結合されている第１領域１１４を含む。 （もっと読む）

【課題】 金属／半導体／金属の積層構造の双方向ショットキーダイオードの形成方法を提供する。
【解決手段】 下部電極１０４と上部電極１１４との間に挟持されるシリコン半導体層１１０を堆積する工程と、閾値電圧、降伏電圧、及び、オン／オフ電流比を有する双方向ショットキーダイオードを形成する工程と、双方向ショットキーダイオードの閾値電圧、降伏電圧、オン／オフ電流比をシリコン半導体層の膜厚１１２の制御によって調整する工程と、を備える。閾値電圧と降伏電圧は何れもシリコン半導体層の膜厚の増加に従って増加する。オン／オフ電流比に対してシリコン半導体層の最適膜厚が存在する。化学気相成長法またはＤＣスパッタリング法を用いて非晶質シリコンまたは多結晶シリコンの半導体層を形成する。シリコン半導体層はＶ族のドナー材料でドーピングできる。当該ドーピングによって閾値電圧は減少し、降伏電圧は増加する。 （もっと読む）

本発明は、磁性多層膜、その製造方法及び磁性メモリにおける応用に関するものであり、当該磁性多層膜の各層が閉鎖の円環形または楕円環形であり、その磁性セルには、強磁性を有する薄膜層の磁気モーメントまたは磁束が、時計方向または反時計方向の閉鎖状態に形成される。本発明は、また前記の閉鎖形状磁性多層膜の幾何中心位置に1つの金属芯が設けられる磁性多層膜に関するものであり、当該金属芯の横断面が対応的に円形または楕円形状である。本発明は、さらに前記閉鎖の、金属芯を含む（または含まない）磁性多層膜により製造される磁性メモリ。本発明は、微細加工方法によって前記閉鎖形状磁性多層膜を製造する。本発明に係る閉鎖の、金属芯を含む（または含まない）形状の磁性多層膜は、磁気ランダムアクセスメモリ、コンピュータ磁気読み出しヘッド、磁気センサー、磁気論理デバイス、スピントランジスタなどのような磁性多層膜を核とする各種のデバイスに広く用いられる。
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【課題】読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。
【解決手段】メモリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数のビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣを含んでいる。メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルＭＣのドレインはビット線ＢＬに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“０”データ、逆に低い状態が“１”データとされる。“１”データの場合には、ビット線ＢＬに電流が流れる。カラムゲート３４０は、カラムデコーダからのカラムアドレス信号に基づき複数のビット線ＢＬｓを同時にデータ線ＤＬｓに接続するためのものである。また、カラムゲート３４０は、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続する。 （もっと読む）

【課題】各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイを実現する。
【解決手段】本発明は、第１シリコン基板に第１Ｐ^＋層および第１Ｎ^＋埋込層を形成する工程３４と、第１下部電極、犠牲材料層、第１ハードマスクを堆積する工程４０と、第１ハードマスクを、第１パターンにパターンニングし、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし、第１Ｎ^＋埋込層をオーバーエッチングする工程４８と、第１絶縁層を堆積する工程５０と、第１ハードマスクを、第２パターンになるようにパターニングし、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ^＋埋込層をエッチングし、第１シリコン基板をオーバーエッチングする工程５６と、第２絶縁層を堆積する工程５８と、残存第１ハードマスク及び犠牲材料層をエッチングする工程と、第１抵抗材料層を堆積する工程と、第１上部電極を堆積しエッチングする工程とを含む。 （もっと読む）