半導体素子及びその形成方法
【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関する。より詳しくは、垂直チャンネルトランジスタを含む半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
一般に、半導体は電気伝導度に基づく物質の分類のうちの一つであり、導体と不導体との中間領域に属する物質である。半導体は、純粋な状態では不導体に類似するが、不純物の添加やその他の操作により電気伝導度が増加する性質を有する。このような半導体は、不純物を添加し導体を接続してトランジスタなどの半導体素子を生成するのに用いられ、半導体素子を用いて作られた多様な機能を有する装置を半導体装置という。このような半導体装置の代表的な例には、半導体記憶装置を挙げることができる。
【０００３】
半導体記憶装置は、キャパシタ及びトランジスタで構成された単位セルを多数含んでいる。このうち、キャパシタはデータを一時的に格納するために用いられ、トランジスタは、環境に従い電気伝導度が変化する半導体の性質を利用して、制御信号（ワードライン）に対応してビットラインとキャパシタとの間のデータを伝達するために用いられる。トランジスタはゲート（gate）、ソース（source）及びドレイン（drain）の三つの領域で構成されており、ゲートに入力される制御信号に応じて、ソースとドレインとの間の電荷の移動が生じる。ソースとドレインとの間の電荷の移動はチャンネル（channel）領域を介して行われ、まさにこのチャンネルが半導体の性質を利用したものである。
【０００４】
通常、半導体基板にトランジスタを作る場合、半導体基板にゲートを形成し、ゲートの両脇に不純物をドーピングしてソースおよびドレインを形成してきた。この場合、ゲート下部のソースとドレインとの間がトランジスタのチャンネル領域となる。このような水平チャンネル領域を有するトランジスタは、半導体基板の一定の面積を占めており、複雑な半導体記憶装置の場合、多数のトランジスタが内部に含まれているので、全体面積を縮小させるのに困難が発生する。
【０００５】
半導体記憶装置の全体面積を縮小させると、一枚のウェハ当りに生産可能な半導体記憶装置の数を増加させることができるので生産性が向上する。半導体記憶装置の全体面積を縮小させるために多様な方法が提案されているが、このうちの一つが、水平チャンネル領域を有していた従来の水平型トランジスタに代えて、垂直チャンネル領域を有する垂直型トランジスタ（vertical transistor）を用いることである。
【０００６】
垂直型トランジスタは、垂直に延長されたピラー（pillar）の上下にソース及びドレイン領域が形成され、このソース及びドレイン間でピラーに沿って上下方向に（垂直に）チャンネルが形成されるトランジスタであり、水平型トランジスタに比べ、狭い面積に半導体セルを製作することができるという利点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来技術に係る問題点を解決するためのものであって、ピラーの内部にビットラインを形成することにより、ビットラインの工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供することに目的がある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子は、半導体基板から垂直に延長され、垂直チャンネル領域を含む第1ピラー及び第2ピラーと、前記第1ピラー及び第2ピラーの内部で前記垂直チャンネル領域の下部に位置する第1ビットラインと、前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に位置する層間絶縁膜とを含むことを特徴とする。
【０００９】
さらに、前記第1ビットラインは金属シリサイドを含むのが好ましく、前記金属シリサイドはコバルトシリサイド（CoSi2）を含むことができる。
【００１０】
さらに、前記第1ビットラインは前記第1ピラー及び第2ピラーの両側に備えられ得る。
【００１１】
なお、前記第1及び第2ピラーの側壁に前記第1ビットラインと当接しながら位置する第2ビットラインをさらに含むことを特徴とする。
【００１２】
併せて、前記第2ビットラインはチタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造を含むのが好ましい。
【００１３】
さらに、前記第2ビットラインは前記第1ピラー及び第2ピラーの両側に備えられ得る。
【００１４】
さらに、前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の上部に位置する上部接合領域と、前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の下部に位置する下部接合領域とをさらに含むのが好ましい。
【００１５】
なお、前記第1ビットラインは前記下部接合領域の内部に位置することができる。
【００１６】
併せて、前記第1ピラー及び前記第2ピラーの表面に位置するウォール酸化膜をさらに含むことを特徴とする。前記ウォール酸化膜は、前記第1ピラー及び前記第2ピラーの前記垂直チャンネル領域及び上部接合領域に位置するのが好ましい。
【００１７】
さらに、前記第1ピラー及び第2ピラーの左右側面に位置するスペーサをさらに含むことを特徴とし、前記スペーサは窒化膜を含むことができる。
【００１８】
さらに、前記上部接合領域及び前記下部接合領域はN型であり、前記垂直チャンネル領域はP型であることを特徴とする。或いは、前記上部接合領域及び前記下部接合領域はP型であり、前記垂直チャンネル領域はN型であるのが好ましい。
【００１９】
なお、前記第1ピラー及び前記第2ピラーの上部に位置し、窒化膜を含むピラーハードマスクをさらに含むことができる。
【００２０】
併せて、前記層間絶縁膜は第1層間絶縁膜と、前記第1層間絶縁膜の上部に位置する第2層間絶縁膜とを含むことを特徴とする。
【００２１】
さらに、前記第1ピラー及び前記第2ピラーは、ラインパターンを含むことを特徴とする。
【００２２】
さらに、前記垂直チャンネル領域に対応される領域に位置し、前記垂直チャンネル領域と当接しながら延長されるゲートをさらに含むのが好ましい。
【００２３】
なお、前記第1ピラー及び第2ピラーの上部に位置し、前記上部接合領域と連結されるキャパシタをさらに含むことができる。
【００２４】
一方、本発明に係る半導体素子の形成方法は、半導体基板の上部に第1ピラー及び第2ピラーを形成するステップと、前記第1ピラー及び第2ピラーの内部に第1ビットラインを形成するステップと、前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に層間絶縁膜を形成するステップとを含むことを特徴とする。
【００２５】
さらに、前記第1ピラー及び第2ピラーを形成するステップは、前記半導体基板の上部にピラーハードマスクを形成するステップと、前記ピラーハードマスクをマスクとして前記基板をエッチングするステップとを含むのが好ましい。
【００２６】
さらに、前記第1ピラー及び第2ピラーを形成するステップは、前記基板の上部にシリコンをエピタキシャル成長させるステップを含むことができる。
【００２７】
なお、前記第1ピラー及び第2ピラーを形成するステップ以後、前記第1ピラー及び第2ピラーの表面に酸化工程を施してウォール酸化膜を形成するステップをさらに含むことを特徴とする。
【００２８】
併せて、前記第1ビットラインを形成するステップ以前、前記第1ピラー及び前記第2ピラーの下部に下部接合領域を形成するステップをさらに含むことを特徴とする。
【００２９】
さらに、前記下部接合領域を形成するステップは、イオン注入工程或いはリン（Ph）又はヒ素（As）を利用したプラズマドーピング工程を含むのが好ましい。
【００３０】
さらに、前記下部接合領域を形成するステップは、前記半導体基板上部のウォール酸化膜を除去するステップと、前記半導体基板を所定の深さエッチングするステップとをさらに含むことができる。
【００３１】
併せて、前記第1ビットラインを形成するステップは、前記第1ピラー及び前記第2ピラーの全面に第1導電層を形成するステップと、前記半導体基板上部の第1導電層を除去するステップと、急速熱処理工程を施すステップとを含むことを特徴とする。
【００３２】
一方、前記急速熱処理工程は、前記第1導電層の金属物質と、前記第1ピラー及び第2ピラーのシリコンとが反応することを特徴とする。
【００３３】
さらに、前記第1導電層を除去するステップは、前記半導体基板を所定の深さエッチングするステップを含むのが好ましい。
【００３４】
さらに、前記第1導電層はコバルト（Co）を含むことができる。
【００３５】
なお、前記半導体基板上部の第1導電層を除去するステップ以後、前記第1ピラー及び第2ピラーに対する傾斜エッチング工程を施し、前記第1ピラー及び第2ピラーの一方の面に形成された第1導電層をさらに除去するステップをさらに含むことを特徴とする。
【００３６】
併せて、前記第1ビットラインを形成するステップ以後、前記第1ピラー及び第2ピラーの側面に前記第1ビットラインと当接する第2ビットラインを形成するステップをさらに含むのが好ましい。
【００３７】
さらに、前記第2ビットラインを形成するステップは、前記第1ビットラインが形成された前記第1ピラー及び第2ピラーの全面に第2導電層を形成するステップと、前記半導体基板上部の前記第2導電層を除去するステップと、前記第1ピラー及び第2ピラーの間に所定高さの第1層間絶縁膜を形成するステップと、前記第1層間絶縁膜の上部に位置した前記第2導電層を除去するステップとを含むことを特徴とする。
【００３８】
さらに、前記所定高さの第1層間絶縁膜を形成するステップは、前記第1ピラー及び第2ピラーの全面に第1層間絶縁膜を形成して平坦化するステップと、前記第1層間絶縁膜に対するエッチバック工程を施すステップとを含むのが好ましい。
【００３９】
なお、前記第1層間絶縁膜の表面は、前記第1ビットラインの上側端部と同一であるか高くてもよい。
【００４０】
併せて、前記第1ビットラインを形成するステップ以後、前記第1ピラー及び第2ピラーの側壁に窒化膜を含むスペーサを形成するステップをさらに含むことを特徴とする。
【００４１】
一方、前記第1ピラー及び第2ピラーにチャンネルイオン注入を行って垂直チャンネル領域を形成するステップと、前記第1ピラー及び第2ピラーに上部接合領域イオン注入を行って上部接合領域を形成するステップとをさらに含むのが好ましい。
【００４２】
さらに、前記垂直チャンネル領域に当接するゲートを形成するステップをさらに含むことができる。
【００４３】
さらに、前記第1ピラー及び第2ピラーの上部にキャパシタを形成するステップをさらに含むことを特徴とする。
【発明の効果】
【００４４】
本発明に係る半導体素子及びその形成方法によると、ビットラインを容易に形成することができ、ビットラインの工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図２】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図３】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図４】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図６】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図７】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図８】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図９】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１０】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１１】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１２】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【発明を実施するための形態】
【００４６】
以下、図面を参照しながら、本発明に係る半導体素子及びその形成方法の一実施形態を詳細に説明する。
【００４７】
図12は、本発明に係る半導体素子を示す断面図であり、図12を参照しながら本発明に係る半導体素子の構造を説明する。
【００４８】
図12に示す通り、半導体基板（semiconductor substrate）10から垂直の方向に延長されたピラー（pillar）12、14が備えられ、この互いに隣接した二つのピラー12、14を、それぞれ第1ピラー12及び第2ピラー14と称する。ピラー12、14の上部には上部接合領域（upper junction region）12a、14aが形成され、ピラー12、14の中心部には垂直チャンネル領域（vertical channel region）12b、14bが形成され、ピラー12、14の下部には下部接合領域（lower junction region）15が形成される。したがって、上部接合領域12aと下部接合領域15との間に位置する垂直チャンネル領域12bに沿って、トランジスタのチャンネル（channel）が形成される。
【００４９】
下部接合領域15はN型（N type）或いはP型（P type）に形成可能であり、図12に示す通り、下部接合領域15がN型に形成される場合、上部接合領域12a、14aはやはりN型、垂直チャンネル領域12b、14bはP型に形成される。逆に、下部接合領域15がP型に形成される場合は、上部接合領域12a、14aはP型、垂直チャンネル領域12b、14bはN型に形成され得る。
【００５０】
なお、ピラー12、14において、垂直チャンネル領域12b、14bの下部、好ましくは下部接合領域15の内部に（inside）、第1ビットライン（first bit line）22が備えられる。第1ビットライン22は、隣接した二つのピラー12、14の間ではなく、二つのピラー12、14の内部に（inside）形成され、金属シリサイド（metal silicide）物質を含むのが好ましい。金属シリサイド物質にはコバルトシリサイド（CoSi2）を含むことができる。この第1ビットライン22は、図12に示す通り、ピラー12、14の左右側面に形成されるのがビットラインの抵抗を減少させる点で好ましいが、ピラー12、14の一側面にのみ形成されてもよい。
【００５１】
ピラー12、14において、第1ビットライン22の外部には、第1ビットライン22と当接する第2ビットライン26が形成され得る。第2ビットライン26は金属物質を含むのが好ましく、この金属物質にはチタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造（例えば、タングステン窒化膜とタングステンとが積層された構造）を含むことができる。第2ビットライン26もまた、図12に示す通り、ピラー12、14の左右側面に形成されるのがビットラインの抵抗を減少させる点で好ましいが、ピラー12、14の一側面にのみ形成されてもよい。
【００５２】
ピラー12、14において、下部接合領域15を除いた上部接合領域12a、14a及び垂直チャンネル領域12b、14bの左右側面には、ウォール酸化膜（wall oxide）18が形成され得る。このウォール酸化膜18は、ゲート絶縁膜と同じ構成で、シリコン材質のピラー表面を保護するためのものであり、SiO 、ONO、HfO2x、ZrO などのHigh-K物質や、PZT物質をCVD（気相化学蒸着）方法、或いはファーネス（furnace）で半導体基板を加熱する方法により形成され得る。或いは、ピラー12、14の表面にZrやHfのようなHigh-K物質をALDにより蒸着したあと自然酸化させる方法で、ウォール酸化膜18を形成することもできる。
【００５３】
ウォール酸化膜18が表面に形成されたピラー12、14の左右側面には、ウォール酸化膜18の外部面に沿ってスペーサ40が形成され得る。このスペーサ40もまた、ピラー12、14の表面を保護する構成であり、スペーサ40の物質にはエッチング選択比の低い窒化膜（nitride）が含まれるのが好ましい。
【００５４】
このような構成を含む本発明に係る半導体素子は、ビットライン22が、ピラー12、14の間ではなくピラー12、14の内部に形成されるため、隣接したビットライン22間の空間を広く確保し、ビットライン22の工程マージンを向上させることができる。なお、隣接したビットライン22の間に発生するキャパシタンスを減少させる効果も奏する。
【００５５】
図1乃至図12は本発明の一実施形態に係る半導体素子の形成方法を示した断面図であり、図1乃至図12を参照しながら本発明に係る半導体素子の形成方法を説明する。
【００５６】
先ず、図1に示す通り、半導体基板10をパターニングして、第1ピラー12及び第2ピラー14を形成する。図1は断面図のみを示しているが、このピラー12、14は前後方向に沿って延長されるラインパターン（line pattern）に形成されてもよく、或いは基板10から多数のピラー12、14が柱状に垂直に延長された構造に形成されてもよい。
【００５７】
このとき、ピラー12、14を形成する方法は多様であり、図1に示す通り、基板10の上部にピラーハードマスク16を形成し、これをマスクに基板10をエッチングしてピラー12、14を形成することができる。このとき、ハードマスク16には感光膜、酸化膜、窒化膜、シリコン酸化窒化膜、非晶質炭素層など多様な物質が用いられ得、シリコン（Si）材質の基板10とのエッチング選択比があるのが好ましい。或いは、図示されてはいないが、基板10の上部にシリコンをエピタキシャル成長（Selective Epitaxial Growth）させる方法でピラー12、14を形成することもできる。なお、ピラー12、14に対する酸化（oxidation）工程を施して、ピラー12、14の表面にウォール酸化膜18を形成する。
【００５８】
図2に示す通り、非等方性エッチング（unisotropic etch；或いはスペーサエッチング−spacer etch）を施して基板10上部のウォール酸化膜18を除去し、ピラー12、14の側壁のウォール酸化膜18を残留させる。さらに、この非等方性エッチングで、基板10を所定深ささらにエッチングし、シリコン（Si）を含む基板10の一部を露出させる。これはピラー12、14の高さがさらに高くなったものとみることもでき、ウォール酸化膜18のないピラー12、14の下部が露出されたものとなる。
【００５９】
なお、ピラー12、14の下部に下部接合領域15を形成する。下部接合領域15を形成する方法には多様なものがあり、イオン注入或いはプラズマドーピング（PLAD；Plasma doping）などを利用することができる。プラズマドーピング時のソースはリン（Ph）又はヒ素（As）を用いることができる。一方、前述のように、下部接合領域15はN型或いはP型に形成され得る。
【００６０】
図3に示す通り、下部接合領域15が形成されたピラー12、14の全面に第1導電層24を形成する。第1導電層24は金属物質を含むのが好ましく、コバルト（Co）を含むことができる。第1導電層24はピラー12、14の側壁を含む全面に均一に形成されるのが好ましく、CVD（Chemical Vapor Deposition）或いはALD（Atomic Layer Deposition）のような工程で蒸着され得る。
【００６１】
図4に示す通り、非等方性エッチング（或いはスペーサエッチング）を施して、基板10の上部に形成された第1導電層24を除去する。このとき、ピラー12、14の上部面の第1導電層24もまた共に除去され得るが、ピラー12、14の側壁（sidewall）の第1導電層24は残留することになる。さらに、この過程で下部接合領域15が二つに分離される。即ち、二つのピラー12、14間の基板10も所定の深さにエッチングされながら、下部接合領域15は二つのピラー12、14の下部にのみ残留し、基板10には残留しなくなる。
【００６２】
図5に示す通り、急速熱処理（RTA；Rapid Thermal Annealing）工程を施してピラー12、14の内部に第1ビットライン22を形成する。この急速熱処理工程を施せば、第1導電層24の金属物質がピラー12、14のシリコン（Si）と反応し、ピラー12、14の内部に金属シリサイド（metal silicide）が形成され、金属物質がコバルト（Co）の場合、コバルトシリサイド（CoSi2）が形成される。この金属シリサイドは、半導体素子でビットライン（bit line）として動作することになり、第1ビットライン22と称する。急速熱処理工程以後は、ピラー12、14の側壁に残留する第1導電層24、即ちウォール酸化膜18のため、シリコンと反応せずに（シリサイドを形成することができずに）残留した第1導電層24を、クリーニング（cleaning）工程などで除去する。
【００６３】
ここで第1ビットライン22は、図5に示す通り、ピラー12、14の左右側面に全て形成されるのが好ましいが、ピラー12、14の一方の側面にのみ形成されてもよい。この場合、図4で第1導電層24をピラー12、14の一方の側面にのみ形成する必要があり、例えば、図4に示された状態で傾斜エッチング（slant etch）工程を施し、ピラー12、14の一方の面（左側面或いは右側面）に形成された第1導電層24を除去することができる。以後、図4に示された急速熱処理工程を施すことにより、ピラー12、14の一方の側面にのみ第1ビットライン22を形成することができる。
【００６４】
図6に示す通り、第1ビットライン22が形成されたピラー12、14の全面に第2導電層28を形成する。第2導電層28もまた金属などの導電物質を含むのが好ましく、チタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）、或いはこれらが二つ以上積層された構造を含むことができる。第2導電層28はピラー12、14の側壁を含む全面に均一に形成されるのが好ましく、CVD（Chemical Vapor Deposition）或いはALD（Atomic Layer Deposition）のような工程で蒸着され得る。
【００６５】
図7に示す通り、非等方性エッチング（或いはスペーサエッチング）を施して、基板10の上部に形成された第2導電層28を除去する。このとき、基板10もまた所定深さにエッチング除去され得、ピラー12、14の高さもまた相対的にさらに高くなり得る。これは、隣接した二つのピラー12、14の表面の第2導電層28が互いに電気的に連結されないように分離する工程である。
【００６６】
図8に示す通り、基板10の上部及びピラー12、14間の空間を第1層間絶縁膜32で埋めて平坦化させ、同時に、隣接したピラー12、14の側壁に形成された第2導電層28を互いに絶縁させる。第1層間絶縁膜32はシリコン酸化膜（SiO2）、BPSG（Boron Phosphorus Silicate Glass）、PSG（Phosphorus Silicate Glass）、TEOS（Tetra Ethyle Ortho Silicate）、USG（Un-doped Silicate Glass）、SOG（Spin On Glass）、高密度プラズマ酸化膜（High Density Plasma、HDP）、SOD（Spin On Dielectric）、PE-TEOS（Plasma enhanced Tetra Ethyle Ortho Silicate）及びSROx（Silicon Rich oxide）などを含むことができ、SODを含むのが好ましい。
【００６７】
図9に示す通り、第1層間絶縁膜32を所定の深さに除去する。このとき残留する第1層間絶縁膜32の表面は、第1ビットライン22の上側端部（upper end）或いは下部接合領域15の上側端部と同一の高さであるか多少高いのが好ましい。これは、後述するところのように、第1層間絶縁膜32が除去された高さの第2導電層28が除去され、第1層間絶縁膜32の残留した高さの第2導電層28が第2ビットライン26になるためである。
【００６８】
図10に示す通り、残留した第1層間絶縁膜32の上部の第2導電層28をクリーニング（cleaning）工程などで除去する。この結果、第1層間絶縁膜32の残留した高さまでのみ第2導電層28が残留することになり、これが第2ビットライン26となる。第2ビットライン26はピラー12、14の内部でない外部に（outside）位置するものの、第1ビットライン22と接触しながら備えられ、全体ビットライン22、26の抵抗を減少させる役割を果たすことになる。
【００６９】
但し、前述の図6乃至図10に示された第1ビットライン22の形成工程は、本発明で省略可能な工程である。即ち、ピラー12、14の内部に形成された第1ビットライン22だけでも、本発明に係る半導体素子は動作が可能であるが、第1ビットライン22の抵抗をさらに減少させるため、第1ビットライン22の外部に第2ビットライン26をさらに形成することができる。
【００７０】
図11に示す通り、第2導電層28が除去されたピラー12、14の全面にスペーサ物質を蒸着したあとエッチバック（etch back）し、ピラー12、14の側壁（sidewall）にのみスペーサ40を形成する。このスペーサ物質には窒化膜（nitride）などを用いることができ、このスペーサ40はピラーハードマスク16と共にピラー12、14の表面を保護する役割を果たす。
【００７１】
図12に示す通り、スペーサ40が形成されたピラー12、14の全面に第2層間絶縁膜34を形成し、ピラー12、14を含む構成を全て平坦化する。
【００７２】
以後、添付の図に示されてはいないものの、ピラー12、14にチャンネルイオン注入、上部接合領域イオン注入工程などを行い、垂直チャンネル領域12b、14bに対応する領域に、垂直チャンネル領域12b、14bと当接するゲート（図示省略；gate）を形成する。このとき、ゲートは平面図上でビットライン22、26と垂直する方向に延長されるように形成され、ピラー12、14の周りを囲むサラウンディングゲート（surrounding gate）、ピラー12、14の両側面に当接しながら延長されるダブルゲート（double gate）などのような構造に形成され得る。以後、ピラー12、14の上部のピラーハードマスク16を除去し、上部接合領域12a、14bと連結されるキャパシタを形成する。
【００７３】
このような本発明に係る半導体素子の形成方法によると、ピラー12、14の内部にビットライン22を容易に形成することができ、隣接したピラー12、14のビットライン22間の空間を広く確保してビットライン22の工程マージンを向上させることができる。なお、隣接したビットライン22の間に発生するキャパシタンスを減少させる効果も奏する。
【００７４】
本発明の半導体素子はDRAM（Dynamic Random Access Memory）に適用可能であり、これに限定されず、SRAM（Static Random Access Memory）、フラッシュメモリ（Flash Memory）、FeRAM（Ferroelectric Random Access Memory）、MRAM（Magnetic Random Access Memory）、PRAM（Phase Change Random Access Memory） などに適用され得る。
【００７５】
前述の半導体素子の主要製品群にはデスクトップコンピューター、ノートパソコン、サーバーに用いられるコンピューティングメモリだけでなく、多様なスペック（Spec）のグラフィックスメモリと、最近移動通信の発達で世間の関心が集中されるモバイルメモリに適用され得る。さらに、メモリスティック（stick）、MMC、SD、CF、xD picture card、USB Flash Deviceなどのような携帯用格納媒体だけでなく、MP3P、PMP、デジタルカメラ及びカムコーダー、携帯電話などの多様なデジタルアプリケーションに提供され得る。さらに、半導体素子の単品は勿論、MCP（Multi-Chip Package）、DOC（disk on chip）、Embedded deviceなどの技術にも適用され得る。なお、CIS（CMOS image sensor）にも適用され、カメラフォン、ウェブカメラ、医学用小型撮影装備など多様な分野に供給され得る。
【００７６】
以上、本発明は上記説明した実施形態に限定されるのではなく、本発明の技術的思想の範囲を逸脱しない限り多様に修正及び変形が可能なことは当業者に自明である。そのような変形例又は修正例等も、本発明の技術的範囲に属する。
【符号の説明】
【００７７】
10 基板 12 第1ピラー
14 第2ピラー 12a、14a 上部接合領域
12b、14b 垂直チャンネル領域 15 下部接合領域
16 ピラーハードマスク 18 ウォール酸化膜（wall oxide layer）
22 第1ビットライン 24 第1導電層
26 第2ビットライン 28 第2導電層
32 第1層間絶縁膜 34 第2層間絶縁膜
40 スペーサ
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関する。より詳しくは、垂直チャンネルトランジスタを含む半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
一般に、半導体は電気伝導度に基づく物質の分類のうちの一つであり、導体と不導体との中間領域に属する物質である。半導体は、純粋な状態では不導体に類似するが、不純物の添加やその他の操作により電気伝導度が増加する性質を有する。このような半導体は、不純物を添加し導体を接続してトランジスタなどの半導体素子を生成するのに用いられ、半導体素子を用いて作られた多様な機能を有する装置を半導体装置という。このような半導体装置の代表的な例には、半導体記憶装置を挙げることができる。
【０００３】
半導体記憶装置は、キャパシタ及びトランジスタで構成された単位セルを多数含んでいる。このうち、キャパシタはデータを一時的に格納するために用いられ、トランジスタは、環境に従い電気伝導度が変化する半導体の性質を利用して、制御信号（ワードライン）に対応してビットラインとキャパシタとの間のデータを伝達するために用いられる。トランジスタはゲート（gate）、ソース（source）及びドレイン（drain）の三つの領域で構成されており、ゲートに入力される制御信号に応じて、ソースとドレインとの間の電荷の移動が生じる。ソースとドレインとの間の電荷の移動はチャンネル（channel）領域を介して行われ、まさにこのチャンネルが半導体の性質を利用したものである。
【０００４】
通常、半導体基板にトランジスタを作る場合、半導体基板にゲートを形成し、ゲートの両脇に不純物をドーピングしてソースおよびドレインを形成してきた。この場合、ゲート下部のソースとドレインとの間がトランジスタのチャンネル領域となる。このような水平チャンネル領域を有するトランジスタは、半導体基板の一定の面積を占めており、複雑な半導体記憶装置の場合、多数のトランジスタが内部に含まれているので、全体面積を縮小させるのに困難が発生する。
【０００５】
半導体記憶装置の全体面積を縮小させると、一枚のウェハ当りに生産可能な半導体記憶装置の数を増加させることができるので生産性が向上する。半導体記憶装置の全体面積を縮小させるために多様な方法が提案されているが、このうちの一つが、水平チャンネル領域を有していた従来の水平型トランジスタに代えて、垂直チャンネル領域を有する垂直型トランジスタ（vertical transistor）を用いることである。
【０００６】
垂直型トランジスタは、垂直に延長されたピラー（pillar）の上下にソース及びドレイン領域が形成され、このソース及びドレイン間でピラーに沿って上下方向に（垂直に）チャンネルが形成されるトランジスタであり、水平型トランジスタに比べ、狭い面積に半導体セルを製作することができるという利点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来技術に係る問題点を解決するためのものであって、ピラーの内部にビットラインを形成することにより、ビットラインの工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供することに目的がある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子は、半導体基板から垂直に延長され、垂直チャンネル領域を含む第1ピラー及び第2ピラーと、前記第1ピラー及び第2ピラーの内部で前記垂直チャンネル領域の下部に位置する第1ビットラインと、前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に位置する層間絶縁膜とを含むことを特徴とする。
【０００９】
さらに、前記第1ビットラインは金属シリサイドを含むのが好ましく、前記金属シリサイドはコバルトシリサイド（CoSi2）を含むことができる。
【００１０】
さらに、前記第1ビットラインは前記第1ピラー及び第2ピラーの両側に備えられ得る。
【００１１】
なお、前記第1及び第2ピラーの側壁に前記第1ビットラインと当接しながら位置する第2ビットラインをさらに含むことを特徴とする。
【００１２】
併せて、前記第2ビットラインはチタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造を含むのが好ましい。
【００１３】
さらに、前記第2ビットラインは前記第1ピラー及び第2ピラーの両側に備えられ得る。
【００１４】
さらに、前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の上部に位置する上部接合領域と、前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の下部に位置する下部接合領域とをさらに含むのが好ましい。
【００１５】
なお、前記第1ビットラインは前記下部接合領域の内部に位置することができる。
【００１６】
併せて、前記第1ピラー及び前記第2ピラーの表面に位置するウォール酸化膜をさらに含むことを特徴とする。前記ウォール酸化膜は、前記第1ピラー及び前記第2ピラーの前記垂直チャンネル領域及び上部接合領域に位置するのが好ましい。
【００１７】
さらに、前記第1ピラー及び第2ピラーの左右側面に位置するスペーサをさらに含むことを特徴とし、前記スペーサは窒化膜を含むことができる。
【００１８】
さらに、前記上部接合領域及び前記下部接合領域はN型であり、前記垂直チャンネル領域はP型であることを特徴とする。或いは、前記上部接合領域及び前記下部接合領域はP型であり、前記垂直チャンネル領域はN型であるのが好ましい。
【００１９】
なお、前記第1ピラー及び前記第2ピラーの上部に位置し、窒化膜を含むピラーハードマスクをさらに含むことができる。
【００２０】
併せて、前記層間絶縁膜は第1層間絶縁膜と、前記第1層間絶縁膜の上部に位置する第2層間絶縁膜とを含むことを特徴とする。
【００２１】
さらに、前記第1ピラー及び前記第2ピラーは、ラインパターンを含むことを特徴とする。
【００２２】
さらに、前記垂直チャンネル領域に対応される領域に位置し、前記垂直チャンネル領域と当接しながら延長されるゲートをさらに含むのが好ましい。
【００２３】
なお、前記第1ピラー及び第2ピラーの上部に位置し、前記上部接合領域と連結されるキャパシタをさらに含むことができる。
【００２４】
一方、本発明に係る半導体素子の形成方法は、半導体基板の上部に第1ピラー及び第2ピラーを形成するステップと、前記第1ピラー及び第2ピラーの内部に第1ビットラインを形成するステップと、前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に層間絶縁膜を形成するステップとを含むことを特徴とする。
【００２５】
さらに、前記第1ピラー及び第2ピラーを形成するステップは、前記半導体基板の上部にピラーハードマスクを形成するステップと、前記ピラーハードマスクをマスクとして前記基板をエッチングするステップとを含むのが好ましい。
【００２６】
さらに、前記第1ピラー及び第2ピラーを形成するステップは、前記基板の上部にシリコンをエピタキシャル成長させるステップを含むことができる。
【００２７】
なお、前記第1ピラー及び第2ピラーを形成するステップ以後、前記第1ピラー及び第2ピラーの表面に酸化工程を施してウォール酸化膜を形成するステップをさらに含むことを特徴とする。
【００２８】
併せて、前記第1ビットラインを形成するステップ以前、前記第1ピラー及び前記第2ピラーの下部に下部接合領域を形成するステップをさらに含むことを特徴とする。
【００２９】
さらに、前記下部接合領域を形成するステップは、イオン注入工程或いはリン（Ph）又はヒ素（As）を利用したプラズマドーピング工程を含むのが好ましい。
【００３０】
さらに、前記下部接合領域を形成するステップは、前記半導体基板上部のウォール酸化膜を除去するステップと、前記半導体基板を所定の深さエッチングするステップとをさらに含むことができる。
【００３１】
併せて、前記第1ビットラインを形成するステップは、前記第1ピラー及び前記第2ピラーの全面に第1導電層を形成するステップと、前記半導体基板上部の第1導電層を除去するステップと、急速熱処理工程を施すステップとを含むことを特徴とする。
【００３２】
一方、前記急速熱処理工程は、前記第1導電層の金属物質と、前記第1ピラー及び第2ピラーのシリコンとが反応することを特徴とする。
【００３３】
さらに、前記第1導電層を除去するステップは、前記半導体基板を所定の深さエッチングするステップを含むのが好ましい。
【００３４】
さらに、前記第1導電層はコバルト（Co）を含むことができる。
【００３５】
なお、前記半導体基板上部の第1導電層を除去するステップ以後、前記第1ピラー及び第2ピラーに対する傾斜エッチング工程を施し、前記第1ピラー及び第2ピラーの一方の面に形成された第1導電層をさらに除去するステップをさらに含むことを特徴とする。
【００３６】
併せて、前記第1ビットラインを形成するステップ以後、前記第1ピラー及び第2ピラーの側面に前記第1ビットラインと当接する第2ビットラインを形成するステップをさらに含むのが好ましい。
【００３７】
さらに、前記第2ビットラインを形成するステップは、前記第1ビットラインが形成された前記第1ピラー及び第2ピラーの全面に第2導電層を形成するステップと、前記半導体基板上部の前記第2導電層を除去するステップと、前記第1ピラー及び第2ピラーの間に所定高さの第1層間絶縁膜を形成するステップと、前記第1層間絶縁膜の上部に位置した前記第2導電層を除去するステップとを含むことを特徴とする。
【００３８】
さらに、前記所定高さの第1層間絶縁膜を形成するステップは、前記第1ピラー及び第2ピラーの全面に第1層間絶縁膜を形成して平坦化するステップと、前記第1層間絶縁膜に対するエッチバック工程を施すステップとを含むのが好ましい。
【００３９】
なお、前記第1層間絶縁膜の表面は、前記第1ビットラインの上側端部と同一であるか高くてもよい。
【００４０】
併せて、前記第1ビットラインを形成するステップ以後、前記第1ピラー及び第2ピラーの側壁に窒化膜を含むスペーサを形成するステップをさらに含むことを特徴とする。
【００４１】
一方、前記第1ピラー及び第2ピラーにチャンネルイオン注入を行って垂直チャンネル領域を形成するステップと、前記第1ピラー及び第2ピラーに上部接合領域イオン注入を行って上部接合領域を形成するステップとをさらに含むのが好ましい。
【００４２】
さらに、前記垂直チャンネル領域に当接するゲートを形成するステップをさらに含むことができる。
【００４３】
さらに、前記第1ピラー及び第2ピラーの上部にキャパシタを形成するステップをさらに含むことを特徴とする。
【発明の効果】
【００４４】
本発明に係る半導体素子及びその形成方法によると、ビットラインを容易に形成することができ、ビットラインの工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図２】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図３】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図４】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図６】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図７】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図８】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図９】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１０】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１１】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【図１２】本発明の一実施形態に係る半導体素子の形成方法を示す断面図である。
【発明を実施するための形態】
【００４６】
以下、図面を参照しながら、本発明に係る半導体素子及びその形成方法の一実施形態を詳細に説明する。
【００４７】
図12は、本発明に係る半導体素子を示す断面図であり、図12を参照しながら本発明に係る半導体素子の構造を説明する。
【００４８】
図12に示す通り、半導体基板（semiconductor substrate）10から垂直の方向に延長されたピラー（pillar）12、14が備えられ、この互いに隣接した二つのピラー12、14を、それぞれ第1ピラー12及び第2ピラー14と称する。ピラー12、14の上部には上部接合領域（upper junction region）12a、14aが形成され、ピラー12、14の中心部には垂直チャンネル領域（vertical channel region）12b、14bが形成され、ピラー12、14の下部には下部接合領域（lower junction region）15が形成される。したがって、上部接合領域12aと下部接合領域15との間に位置する垂直チャンネル領域12bに沿って、トランジスタのチャンネル（channel）が形成される。
【００４９】
下部接合領域15はN型（N type）或いはP型（P type）に形成可能であり、図12に示す通り、下部接合領域15がN型に形成される場合、上部接合領域12a、14aはやはりN型、垂直チャンネル領域12b、14bはP型に形成される。逆に、下部接合領域15がP型に形成される場合は、上部接合領域12a、14aはP型、垂直チャンネル領域12b、14bはN型に形成され得る。
【００５０】
なお、ピラー12、14において、垂直チャンネル領域12b、14bの下部、好ましくは下部接合領域15の内部に（inside）、第1ビットライン（first bit line）22が備えられる。第1ビットライン22は、隣接した二つのピラー12、14の間ではなく、二つのピラー12、14の内部に（inside）形成され、金属シリサイド（metal silicide）物質を含むのが好ましい。金属シリサイド物質にはコバルトシリサイド（CoSi2）を含むことができる。この第1ビットライン22は、図12に示す通り、ピラー12、14の左右側面に形成されるのがビットラインの抵抗を減少させる点で好ましいが、ピラー12、14の一側面にのみ形成されてもよい。
【００５１】
ピラー12、14において、第1ビットライン22の外部には、第1ビットライン22と当接する第2ビットライン26が形成され得る。第2ビットライン26は金属物質を含むのが好ましく、この金属物質にはチタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造（例えば、タングステン窒化膜とタングステンとが積層された構造）を含むことができる。第2ビットライン26もまた、図12に示す通り、ピラー12、14の左右側面に形成されるのがビットラインの抵抗を減少させる点で好ましいが、ピラー12、14の一側面にのみ形成されてもよい。
【００５２】
ピラー12、14において、下部接合領域15を除いた上部接合領域12a、14a及び垂直チャンネル領域12b、14bの左右側面には、ウォール酸化膜（wall oxide）18が形成され得る。このウォール酸化膜18は、ゲート絶縁膜と同じ構成で、シリコン材質のピラー表面を保護するためのものであり、SiO 、ONO、HfO2x、ZrO などのHigh-K物質や、PZT物質をCVD（気相化学蒸着）方法、或いはファーネス（furnace）で半導体基板を加熱する方法により形成され得る。或いは、ピラー12、14の表面にZrやHfのようなHigh-K物質をALDにより蒸着したあと自然酸化させる方法で、ウォール酸化膜18を形成することもできる。
【００５３】
ウォール酸化膜18が表面に形成されたピラー12、14の左右側面には、ウォール酸化膜18の外部面に沿ってスペーサ40が形成され得る。このスペーサ40もまた、ピラー12、14の表面を保護する構成であり、スペーサ40の物質にはエッチング選択比の低い窒化膜（nitride）が含まれるのが好ましい。
【００５４】
このような構成を含む本発明に係る半導体素子は、ビットライン22が、ピラー12、14の間ではなくピラー12、14の内部に形成されるため、隣接したビットライン22間の空間を広く確保し、ビットライン22の工程マージンを向上させることができる。なお、隣接したビットライン22の間に発生するキャパシタンスを減少させる効果も奏する。
【００５５】
図1乃至図12は本発明の一実施形態に係る半導体素子の形成方法を示した断面図であり、図1乃至図12を参照しながら本発明に係る半導体素子の形成方法を説明する。
【００５６】
先ず、図1に示す通り、半導体基板10をパターニングして、第1ピラー12及び第2ピラー14を形成する。図1は断面図のみを示しているが、このピラー12、14は前後方向に沿って延長されるラインパターン（line pattern）に形成されてもよく、或いは基板10から多数のピラー12、14が柱状に垂直に延長された構造に形成されてもよい。
【００５７】
このとき、ピラー12、14を形成する方法は多様であり、図1に示す通り、基板10の上部にピラーハードマスク16を形成し、これをマスクに基板10をエッチングしてピラー12、14を形成することができる。このとき、ハードマスク16には感光膜、酸化膜、窒化膜、シリコン酸化窒化膜、非晶質炭素層など多様な物質が用いられ得、シリコン（Si）材質の基板10とのエッチング選択比があるのが好ましい。或いは、図示されてはいないが、基板10の上部にシリコンをエピタキシャル成長（Selective Epitaxial Growth）させる方法でピラー12、14を形成することもできる。なお、ピラー12、14に対する酸化（oxidation）工程を施して、ピラー12、14の表面にウォール酸化膜18を形成する。
【００５８】
図2に示す通り、非等方性エッチング（unisotropic etch；或いはスペーサエッチング−spacer etch）を施して基板10上部のウォール酸化膜18を除去し、ピラー12、14の側壁のウォール酸化膜18を残留させる。さらに、この非等方性エッチングで、基板10を所定深ささらにエッチングし、シリコン（Si）を含む基板10の一部を露出させる。これはピラー12、14の高さがさらに高くなったものとみることもでき、ウォール酸化膜18のないピラー12、14の下部が露出されたものとなる。
【００５９】
なお、ピラー12、14の下部に下部接合領域15を形成する。下部接合領域15を形成する方法には多様なものがあり、イオン注入或いはプラズマドーピング（PLAD；Plasma doping）などを利用することができる。プラズマドーピング時のソースはリン（Ph）又はヒ素（As）を用いることができる。一方、前述のように、下部接合領域15はN型或いはP型に形成され得る。
【００６０】
図3に示す通り、下部接合領域15が形成されたピラー12、14の全面に第1導電層24を形成する。第1導電層24は金属物質を含むのが好ましく、コバルト（Co）を含むことができる。第1導電層24はピラー12、14の側壁を含む全面に均一に形成されるのが好ましく、CVD（Chemical Vapor Deposition）或いはALD（Atomic Layer Deposition）のような工程で蒸着され得る。
【００６１】
図4に示す通り、非等方性エッチング（或いはスペーサエッチング）を施して、基板10の上部に形成された第1導電層24を除去する。このとき、ピラー12、14の上部面の第1導電層24もまた共に除去され得るが、ピラー12、14の側壁（sidewall）の第1導電層24は残留することになる。さらに、この過程で下部接合領域15が二つに分離される。即ち、二つのピラー12、14間の基板10も所定の深さにエッチングされながら、下部接合領域15は二つのピラー12、14の下部にのみ残留し、基板10には残留しなくなる。
【００６２】
図5に示す通り、急速熱処理（RTA；Rapid Thermal Annealing）工程を施してピラー12、14の内部に第1ビットライン22を形成する。この急速熱処理工程を施せば、第1導電層24の金属物質がピラー12、14のシリコン（Si）と反応し、ピラー12、14の内部に金属シリサイド（metal silicide）が形成され、金属物質がコバルト（Co）の場合、コバルトシリサイド（CoSi2）が形成される。この金属シリサイドは、半導体素子でビットライン（bit line）として動作することになり、第1ビットライン22と称する。急速熱処理工程以後は、ピラー12、14の側壁に残留する第1導電層24、即ちウォール酸化膜18のため、シリコンと反応せずに（シリサイドを形成することができずに）残留した第1導電層24を、クリーニング（cleaning）工程などで除去する。
【００６３】
ここで第1ビットライン22は、図5に示す通り、ピラー12、14の左右側面に全て形成されるのが好ましいが、ピラー12、14の一方の側面にのみ形成されてもよい。この場合、図4で第1導電層24をピラー12、14の一方の側面にのみ形成する必要があり、例えば、図4に示された状態で傾斜エッチング（slant etch）工程を施し、ピラー12、14の一方の面（左側面或いは右側面）に形成された第1導電層24を除去することができる。以後、図4に示された急速熱処理工程を施すことにより、ピラー12、14の一方の側面にのみ第1ビットライン22を形成することができる。
【００６４】
図6に示す通り、第1ビットライン22が形成されたピラー12、14の全面に第2導電層28を形成する。第2導電層28もまた金属などの導電物質を含むのが好ましく、チタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）、或いはこれらが二つ以上積層された構造を含むことができる。第2導電層28はピラー12、14の側壁を含む全面に均一に形成されるのが好ましく、CVD（Chemical Vapor Deposition）或いはALD（Atomic Layer Deposition）のような工程で蒸着され得る。
【００６５】
図7に示す通り、非等方性エッチング（或いはスペーサエッチング）を施して、基板10の上部に形成された第2導電層28を除去する。このとき、基板10もまた所定深さにエッチング除去され得、ピラー12、14の高さもまた相対的にさらに高くなり得る。これは、隣接した二つのピラー12、14の表面の第2導電層28が互いに電気的に連結されないように分離する工程である。
【００６６】
図8に示す通り、基板10の上部及びピラー12、14間の空間を第1層間絶縁膜32で埋めて平坦化させ、同時に、隣接したピラー12、14の側壁に形成された第2導電層28を互いに絶縁させる。第1層間絶縁膜32はシリコン酸化膜（SiO2）、BPSG（Boron Phosphorus Silicate Glass）、PSG（Phosphorus Silicate Glass）、TEOS（Tetra Ethyle Ortho Silicate）、USG（Un-doped Silicate Glass）、SOG（Spin On Glass）、高密度プラズマ酸化膜（High Density Plasma、HDP）、SOD（Spin On Dielectric）、PE-TEOS（Plasma enhanced Tetra Ethyle Ortho Silicate）及びSROx（Silicon Rich oxide）などを含むことができ、SODを含むのが好ましい。
【００６７】
図9に示す通り、第1層間絶縁膜32を所定の深さに除去する。このとき残留する第1層間絶縁膜32の表面は、第1ビットライン22の上側端部（upper end）或いは下部接合領域15の上側端部と同一の高さであるか多少高いのが好ましい。これは、後述するところのように、第1層間絶縁膜32が除去された高さの第2導電層28が除去され、第1層間絶縁膜32の残留した高さの第2導電層28が第2ビットライン26になるためである。
【００６８】
図10に示す通り、残留した第1層間絶縁膜32の上部の第2導電層28をクリーニング（cleaning）工程などで除去する。この結果、第1層間絶縁膜32の残留した高さまでのみ第2導電層28が残留することになり、これが第2ビットライン26となる。第2ビットライン26はピラー12、14の内部でない外部に（outside）位置するものの、第1ビットライン22と接触しながら備えられ、全体ビットライン22、26の抵抗を減少させる役割を果たすことになる。
【００６９】
但し、前述の図6乃至図10に示された第1ビットライン22の形成工程は、本発明で省略可能な工程である。即ち、ピラー12、14の内部に形成された第1ビットライン22だけでも、本発明に係る半導体素子は動作が可能であるが、第1ビットライン22の抵抗をさらに減少させるため、第1ビットライン22の外部に第2ビットライン26をさらに形成することができる。
【００７０】
図11に示す通り、第2導電層28が除去されたピラー12、14の全面にスペーサ物質を蒸着したあとエッチバック（etch back）し、ピラー12、14の側壁（sidewall）にのみスペーサ40を形成する。このスペーサ物質には窒化膜（nitride）などを用いることができ、このスペーサ40はピラーハードマスク16と共にピラー12、14の表面を保護する役割を果たす。
【００７１】
図12に示す通り、スペーサ40が形成されたピラー12、14の全面に第2層間絶縁膜34を形成し、ピラー12、14を含む構成を全て平坦化する。
【００７２】
以後、添付の図に示されてはいないものの、ピラー12、14にチャンネルイオン注入、上部接合領域イオン注入工程などを行い、垂直チャンネル領域12b、14bに対応する領域に、垂直チャンネル領域12b、14bと当接するゲート（図示省略；gate）を形成する。このとき、ゲートは平面図上でビットライン22、26と垂直する方向に延長されるように形成され、ピラー12、14の周りを囲むサラウンディングゲート（surrounding gate）、ピラー12、14の両側面に当接しながら延長されるダブルゲート（double gate）などのような構造に形成され得る。以後、ピラー12、14の上部のピラーハードマスク16を除去し、上部接合領域12a、14bと連結されるキャパシタを形成する。
【００７３】
このような本発明に係る半導体素子の形成方法によると、ピラー12、14の内部にビットライン22を容易に形成することができ、隣接したピラー12、14のビットライン22間の空間を広く確保してビットライン22の工程マージンを向上させることができる。なお、隣接したビットライン22の間に発生するキャパシタンスを減少させる効果も奏する。
【００７４】
本発明の半導体素子はDRAM（Dynamic Random Access Memory）に適用可能であり、これに限定されず、SRAM（Static Random Access Memory）、フラッシュメモリ（Flash Memory）、FeRAM（Ferroelectric Random Access Memory）、MRAM（Magnetic Random Access Memory）、PRAM（Phase Change Random Access Memory） などに適用され得る。
【００７５】
前述の半導体素子の主要製品群にはデスクトップコンピューター、ノートパソコン、サーバーに用いられるコンピューティングメモリだけでなく、多様なスペック（Spec）のグラフィックスメモリと、最近移動通信の発達で世間の関心が集中されるモバイルメモリに適用され得る。さらに、メモリスティック（stick）、MMC、SD、CF、xD picture card、USB Flash Deviceなどのような携帯用格納媒体だけでなく、MP3P、PMP、デジタルカメラ及びカムコーダー、携帯電話などの多様なデジタルアプリケーションに提供され得る。さらに、半導体素子の単品は勿論、MCP（Multi-Chip Package）、DOC（disk on chip）、Embedded deviceなどの技術にも適用され得る。なお、CIS（CMOS image sensor）にも適用され、カメラフォン、ウェブカメラ、医学用小型撮影装備など多様な分野に供給され得る。
【００７６】
以上、本発明は上記説明した実施形態に限定されるのではなく、本発明の技術的思想の範囲を逸脱しない限り多様に修正及び変形が可能なことは当業者に自明である。そのような変形例又は修正例等も、本発明の技術的範囲に属する。
【符号の説明】
【００７７】
10 基板 12 第1ピラー
14 第2ピラー 12a、14a 上部接合領域
12b、14b 垂直チャンネル領域 15 下部接合領域
16 ピラーハードマスク 18 ウォール酸化膜（wall oxide layer）
22 第1ビットライン 24 第1導電層
26 第2ビットライン 28 第2導電層
32 第1層間絶縁膜 34 第2層間絶縁膜
40 スペーサ
【特許請求の範囲】
【請求項１】
半導体基板から垂直に延長され、垂直チャンネル領域を含む第1ピラー及び第2ピラーと、
前記第1ピラー及び第2ピラーの内部で前記垂直チャンネル領域の下部に位置する第1ビットラインと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に位置する層間絶縁膜と
を含むことを特徴とする半導体素子。
【請求項２】
前記第1ビットラインは、金属シリサイドを含むことを特徴とする請求項1に記載の半導体素子。
【請求項３】
前記金属シリサイドは、コバルトシリサイド（CoSi2）を含むことを特徴とする請求項2に記載の半導体素子。
【請求項４】
前記第1ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項1に記載の半導体素子。
【請求項５】
前記第1及び第2ピラーの側壁に前記第1ビットラインと当接しながら位置する第2ビットラインをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項６】
前記第2ビットラインは、チタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造を含むことを特徴とする請求項5に記載の半導体素子。
【請求項７】
前記第2ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項5に記載の半導体素子。
【請求項８】
前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の上部に位置する上部接合領域と、
前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の下部に位置する下部接合領域と
をさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項９】
前記第1ビットラインは、前記下部接合領域の内部に位置することを特徴とする請求項8に記載の半導体素子。
【請求項１０】
前記第1ピラー及び前記第2ピラーの表面に位置するウォール酸化膜をさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１１】
前記ウォール酸化膜は、前記第1ピラー及び前記第2ピラーの前記垂直チャンネル領域及び上部接合領域に位置することを特徴とする請求項10に記載の半導体素子。
【請求項１２】
前記第1ピラー及び第2ピラーの左右側面に位置するスペーサをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１３】
前記スペーサは、窒化膜を含むことを特徴とする請求項12に記載の半導体素子。
【請求項１４】
前記上部接合領域及び前記下部接合領域はN型であり、
前記垂直チャンネル領域はP型であることを特徴とする請求項8に記載の半導体素子。
【請求項１５】
前記上部接合領域及び前記下部接合領域はP型であり、
前記垂直チャンネル領域はN型であることを特徴とする請求項8に記載の半導体素子。
【請求項１６】
前記第1ピラー及び前記第2ピラーの上部に位置し、窒化膜を含むピラーハードマスクをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１７】
前記層間絶縁膜は、
第1層間絶縁膜と、
前記第1層間絶縁膜の上部に位置する第2層間絶縁膜とを含むことを特徴とする請求項1に記載の半導体素子。
【請求項１８】
前記第1ピラー及び前記第2ピラーは、ラインパターンを含むことを特徴とする請求項1に記載の半導体素子。
【請求項１９】
前記垂直チャンネル領域に対応される領域に位置し、前記垂直チャンネル領域と当接しながら延長されるゲートをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項２０】
前記第1ピラー及び第2ピラーの上部に位置し、前記上部接合領域と連結されるキャパシタをさらに含むことを特徴とする請求項8に記載の半導体素子。
【請求項２１】
半導体基板の上部に第1ピラー及び第2ピラーを形成するステップと、
前記第1ピラー及び第2ピラーの内部に第1ビットラインを形成するステップと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に層間絶縁膜を形成するステップと
を含むことを特徴とする半導体素子の形成方法。
【請求項２２】
前記第1ピラー及び第2ピラーを形成するステップは、
前記半導体基板の上部にピラーハードマスクを形成するステップと、
前記ピラーハードマスクをマスクに前記基板をエッチングするステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２３】
前記第1ピラー及び第2ピラーを形成するステップは、
前記基板の上部にシリコンをエピタキシャル成長させるステップを含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２４】
前記第1ピラー及び第2ピラーを形成するステップ以後、
前記第1ピラー及び第2ピラーの表面に酸化工程を施してウォール酸化膜を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２５】
前記第1ビットラインを形成するステップ以前、
前記第1ピラー及び前記第2ピラーの下部に下部接合領域を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２６】
前記下部接合領域を形成するステップは、
イオン注入工程或いはリン（Ph）又はヒ素（As）を利用したプラズマドーピング工程を含むことを特徴とする請求項25に記載の半導体素子の形成方法。
【請求項２７】
前記下部接合領域を形成するステップは、
前記半導体基板上部のウォール酸化膜を除去するステップと、
前記半導体基板を所定深さエッチングするステップと
をさらに含むことを特徴とする請求項25に記載の半導体素子の形成方法。
【請求項２８】
前記第1ビットラインを形成するステップは、
前記第1ピラー及び前記第2ピラーの全面に第1導電層を形成するステップと、
前記半導体基板上部の第1導電層を除去するステップと、
急速熱処理工程を施すステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２９】
前記急速熱処理工程は、
前記第1導電層の金属物質と、前記第1ピラー及び第2ピラーのシリコンとが反応することを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３０】
前記第1導電層を除去するステップは、
前記半導体基板を所定深さエッチングするステップを含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３１】
前記第1導電層は、コバルト（Co）を含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３２】
前記半導体基板上部の第1導電層を除去するステップ以後、
前記第1ピラー及び第2ピラーに対する傾斜エッチング工程を施し、前記第1ピラー及び第2ピラーの一方の面に形成された第1導電層をさらに除去するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３３】
前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側面に前記第1ビットラインと当接する第2ビットラインを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３４】
前記第2ビットラインを形成するステップは、
前記第1ビットラインが形成された前記第1ピラー及び第2ピラーの全面に第2導電層を形成するステップと、
前記半導体基板上部の前記第2導電層を除去するステップと、
前記第1ピラー及び第2ピラーの間に所定高さの第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜の上部に位置した前記第2導電層を除去するステップと
を含むことを特徴とする請求項33に記載の半導体素子の形成方法。
【請求項３５】
前記所定高さの第1層間絶縁膜を形成するステップは、
前記第1ピラー及び第2ピラーの全面に第1層間絶縁膜を形成して平坦化するステップと、
前記第1層間絶縁膜に対するエッチバック工程を施すステップと
を含むことを特徴とする請求項34に記載の半導体素子の形成方法。
【請求項３６】
前記第1層間絶縁膜の表面は、
前記第1ビットラインの上側端部と同一であるか高いことを特徴とする請求項34に記載の半導体素子の形成方法。
【請求項３７】
前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側壁に窒化膜を含むスペーサを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３８】
前記第1ピラー及び第2ピラーにチャンネルイオン注入を施して垂直チャンネル領域を形成するステップと、
前記第1ピラー及び第2ピラーに上部接合領域イオン注入を施して上部接合領域を形成するステップと
をさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３９】
前記垂直チャンネル領域に当接するゲートを形成するステップをさらに含むことを特徴とする請求項38に記載の半導体素子の形成方法。
【請求項４０】
前記第1ピラー及び第2ピラーの上部にキャパシタを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項１】
半導体基板から垂直に延長され、垂直チャンネル領域を含む第1ピラー及び第2ピラーと、
前記第1ピラー及び第2ピラーの内部で前記垂直チャンネル領域の下部に位置する第1ビットラインと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に位置する層間絶縁膜と
を含むことを特徴とする半導体素子。
【請求項２】
前記第1ビットラインは、金属シリサイドを含むことを特徴とする請求項1に記載の半導体素子。
【請求項３】
前記金属シリサイドは、コバルトシリサイド（CoSi2）を含むことを特徴とする請求項2に記載の半導体素子。
【請求項４】
前記第1ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項1に記載の半導体素子。
【請求項５】
前記第1及び第2ピラーの側壁に前記第1ビットラインと当接しながら位置する第2ビットラインをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項６】
前記第2ビットラインは、チタニウム窒化膜（TiN）、タングステン（W）、タングステン窒化膜（WN）或いはこれらのうち二つ以上が積層された構造を含むことを特徴とする請求項5に記載の半導体素子。
【請求項７】
前記第2ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項5に記載の半導体素子。
【請求項８】
前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の上部に位置する上部接合領域と、
前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の下部に位置する下部接合領域と
をさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項９】
前記第1ビットラインは、前記下部接合領域の内部に位置することを特徴とする請求項8に記載の半導体素子。
【請求項１０】
前記第1ピラー及び前記第2ピラーの表面に位置するウォール酸化膜をさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１１】
前記ウォール酸化膜は、前記第1ピラー及び前記第2ピラーの前記垂直チャンネル領域及び上部接合領域に位置することを特徴とする請求項10に記載の半導体素子。
【請求項１２】
前記第1ピラー及び第2ピラーの左右側面に位置するスペーサをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１３】
前記スペーサは、窒化膜を含むことを特徴とする請求項12に記載の半導体素子。
【請求項１４】
前記上部接合領域及び前記下部接合領域はN型であり、
前記垂直チャンネル領域はP型であることを特徴とする請求項8に記載の半導体素子。
【請求項１５】
前記上部接合領域及び前記下部接合領域はP型であり、
前記垂直チャンネル領域はN型であることを特徴とする請求項8に記載の半導体素子。
【請求項１６】
前記第1ピラー及び前記第2ピラーの上部に位置し、窒化膜を含むピラーハードマスクをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項１７】
前記層間絶縁膜は、
第1層間絶縁膜と、
前記第1層間絶縁膜の上部に位置する第2層間絶縁膜とを含むことを特徴とする請求項1に記載の半導体素子。
【請求項１８】
前記第1ピラー及び前記第2ピラーは、ラインパターンを含むことを特徴とする請求項1に記載の半導体素子。
【請求項１９】
前記垂直チャンネル領域に対応される領域に位置し、前記垂直チャンネル領域と当接しながら延長されるゲートをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項２０】
前記第1ピラー及び第2ピラーの上部に位置し、前記上部接合領域と連結されるキャパシタをさらに含むことを特徴とする請求項8に記載の半導体素子。
【請求項２１】
半導体基板の上部に第1ピラー及び第2ピラーを形成するステップと、
前記第1ピラー及び第2ピラーの内部に第1ビットラインを形成するステップと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に層間絶縁膜を形成するステップと
を含むことを特徴とする半導体素子の形成方法。
【請求項２２】
前記第1ピラー及び第2ピラーを形成するステップは、
前記半導体基板の上部にピラーハードマスクを形成するステップと、
前記ピラーハードマスクをマスクに前記基板をエッチングするステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２３】
前記第1ピラー及び第2ピラーを形成するステップは、
前記基板の上部にシリコンをエピタキシャル成長させるステップを含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２４】
前記第1ピラー及び第2ピラーを形成するステップ以後、
前記第1ピラー及び第2ピラーの表面に酸化工程を施してウォール酸化膜を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２５】
前記第1ビットラインを形成するステップ以前、
前記第1ピラー及び前記第2ピラーの下部に下部接合領域を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２６】
前記下部接合領域を形成するステップは、
イオン注入工程或いはリン（Ph）又はヒ素（As）を利用したプラズマドーピング工程を含むことを特徴とする請求項25に記載の半導体素子の形成方法。
【請求項２７】
前記下部接合領域を形成するステップは、
前記半導体基板上部のウォール酸化膜を除去するステップと、
前記半導体基板を所定深さエッチングするステップと
をさらに含むことを特徴とする請求項25に記載の半導体素子の形成方法。
【請求項２８】
前記第1ビットラインを形成するステップは、
前記第1ピラー及び前記第2ピラーの全面に第1導電層を形成するステップと、
前記半導体基板上部の第1導電層を除去するステップと、
急速熱処理工程を施すステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項２９】
前記急速熱処理工程は、
前記第1導電層の金属物質と、前記第1ピラー及び第2ピラーのシリコンとが反応することを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３０】
前記第1導電層を除去するステップは、
前記半導体基板を所定深さエッチングするステップを含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３１】
前記第1導電層は、コバルト（Co）を含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３２】
前記半導体基板上部の第1導電層を除去するステップ以後、
前記第1ピラー及び第2ピラーに対する傾斜エッチング工程を施し、前記第1ピラー及び第2ピラーの一方の面に形成された第1導電層をさらに除去するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の形成方法。
【請求項３３】
前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側面に前記第1ビットラインと当接する第2ビットラインを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３４】
前記第2ビットラインを形成するステップは、
前記第1ビットラインが形成された前記第1ピラー及び第2ピラーの全面に第2導電層を形成するステップと、
前記半導体基板上部の前記第2導電層を除去するステップと、
前記第1ピラー及び第2ピラーの間に所定高さの第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜の上部に位置した前記第2導電層を除去するステップと
を含むことを特徴とする請求項33に記載の半導体素子の形成方法。
【請求項３５】
前記所定高さの第1層間絶縁膜を形成するステップは、
前記第1ピラー及び第2ピラーの全面に第1層間絶縁膜を形成して平坦化するステップと、
前記第1層間絶縁膜に対するエッチバック工程を施すステップと
を含むことを特徴とする請求項34に記載の半導体素子の形成方法。
【請求項３６】
前記第1層間絶縁膜の表面は、
前記第1ビットラインの上側端部と同一であるか高いことを特徴とする請求項34に記載の半導体素子の形成方法。
【請求項３７】
前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側壁に窒化膜を含むスペーサを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３８】
前記第1ピラー及び第2ピラーにチャンネルイオン注入を施して垂直チャンネル領域を形成するステップと、
前記第1ピラー及び第2ピラーに上部接合領域イオン注入を施して上部接合領域を形成するステップと
をさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【請求項３９】
前記垂直チャンネル領域に当接するゲートを形成するステップをさらに含むことを特徴とする請求項38に記載の半導体素子の形成方法。
【請求項４０】
前記第1ピラー及び第2ピラーの上部にキャパシタを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−９８５３２（Ｐ２０１３−９８５３２Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−１１９６８６（Ｐ２０１２−１１９６８６）
【出願日】平成２４年５月２５日（２０１２．５．２５）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年５月２５日（２０１２．５．２５）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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