トンネル電界効果トランジスタを用いたメモリ
【課題】抵抗メモリの一種として挙げられ、抵抗記憶素子に相変化材料を用いた相変化メモリを提供する。
【解決手段】メモリは、第１ドレイン１２４と第１ソース１２２ａとを含む第１トンネル電界効果トランジスタ１０８ａを含んでいる。上記第１ドレインは、第１抵抗記憶素子１０６ａに結合されている。上記メモリは、第２トンネル電界効果トランジスタ１０８ｂを含んでいる。上記第２トンネル電界効果トランジスタは、第２ドレインを含み、上記第１ソース１２２ａを共有している。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第１ソースに結合されている第１領域１１４を含む。
【解決手段】メモリは、第１ドレイン１２４と第１ソース１２２ａとを含む第１トンネル電界効果トランジスタ１０８ａを含んでいる。上記第１ドレインは、第１抵抗記憶素子１０６ａに結合されている。上記メモリは、第２トンネル電界効果トランジスタ１０８ｂを含んでいる。上記第２トンネル電界効果トランジスタは、第２ドレインを含み、上記第１ソース１２２ａを共有している。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第１ソースに結合されている第１領域１１４を含む。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［関連出願の相互参照］
本願は、２００４年８月１３日に出願された、「集積記憶装置およびその製造方法」と題する米国特許出願第１０／９１８，３３５号明細書に関し、該米国特許出願を引用することにより本願の一部とする。
【０００２】
［背景技術］
不揮発性メモリの一種として、抵抗メモリが挙げられる。抵抗メモリは、記憶素子の抵抗値を利用して、１ビット以上のデータを記憶する。例えば、高い抵抗値を持つようにプログラムされた記憶素子は、論理値「１」のデータビット値を示し、低い抵抗値を持つようにプログラムされた記憶素子は、論理値「０」のデータビット値を示す。上記記憶素子の抵抗値は、電圧パルスまたは電流パルスを上記記憶素子に印加することにより、電気的に切り替わる。抵抗メモリの一種として、相変化メモリが挙げられる。相変化メモリは、抵抗記憶素子に相変化材料を用いる。
【０００３】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、複数のデータビットを記憶するために、メモリセル内で用いられる。相変化材料の上記状態は、非晶質状態および結晶状態と呼ばれる。これらの２つの状態は、通常非晶質状態が結晶状態よりも高い抵抗率を示す点において、区別することができる。通常、非晶質状態はより不規則な原子構造を含み、一方、結晶状態はより規則的な格子を含む。相変化材料には、例えば面心立方（ＦＣＣ）状態および六方最密充填（ＨＣＰ）状態のような、複数の結晶状態を示すものがある。これら２つの結晶状態は、異なる抵抗率を有しており、複数のデータビットを記憶するために用いられる。
【０００４】
相変化材料の相変化は、可逆的に誘発できる。この場合、上記メモリは、温度の変化に合わせて、非晶質状態から結晶状態へ、および、結晶状態から非晶質状態へ変化する。相変化材料の温度は、様々な方法により変えることができる。例えば、相変化材料へのレーザ照射、相変化材料を介した電流印加、または、相変化材料に隣接する抵抗ヒータを介した電流供給が可能である。これらの方法のいずれにおいても、相変化材料の加熱を制御できることにより、相変化材料内での相変化が制御可能となる。
【０００５】
相変化メモリは、相変化材料からなる複数のメモリセルを有するメモリアレイを含み、上記相変化材料のメモリ状態を利用してデータを記憶するようにプログラムされている。このような相変化記憶装置において、データを読み出し、書き込む方法の一つは、相変化材料に印加される電流パルスおよび／または電圧パルスを制御することである。通常、電流および／または電圧のレベルは、各メモリセルの相変化材料内で誘発される温度に対応する。
【０００６】
データ記憶用アプリケーションのために、メモリセルの物理的寸法を縮小することが、継続的な目標である。メモリセルの物理的寸法を減少させることにより、メモリの記憶密度が高まり、メモリのコストが低減される。
【０００７】
上記およびその他の理由から、本発明は必要である。
【０００８】
［概要］
本発明の一実施形態は、メモリを提供する。上記メモリは、第１ドレインと第１ソースとを含んだ第１トンネル電界効果トランジスタを含む。上記第１ドレインは、第１抵抗記憶素子に結合されている。上記メモリは、第２ドレインを含み、上記第１ソースを共有する、第２トンネル電界効果トランジスタを含む。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために第１ソースに結合している第１領域を含む。
【０００９】
［図面の簡単な説明］
添付の図面は、本発明をさらに理解するために含まれ、本明細書に包含され、その一部を構成する。図面は、本発明の実施形態を説明し、明細書本文とともに、本発明の原理を説明するためのものである。本発明の他の実施形態および本発明の意図する多くの利点について、以下の詳細な説明を参照することにより、容易に理解できるであろう。図面の構成要素は、必ずしも互いに相対的な縮尺とはなっていない。同様の参照符号は、対応する同様の部材を指す。
図１は、抵抗メモリセルのアレイの一実施形態を示す図である。
図２は、相変化メモリセルの一実施形態を示す図である。
図３は、相変化メモリセルの他の実施形態を示す図である。
図４は、相変化メモリセルの他の実施形態を示す図である。
図５は、相変化メモリセルの他の実施形態を示す図である。
図６は、相変化メモリセルの他の実施形態を示す図である。
図７は、相変化メモリセルの他の実施形態を示す図である。
【００１０】
［詳細な説明］
以下の詳細な説明では、その一部を構成する添付の図面を参照する。この図面は、本発明を実施する具体的な実施形態を、実例として示す。この点に関連して、方向を示す「上」、「下」、「前」、「後」、「先端」、「後端」などのような用語を、記載した図面の方向を参照しながら用いる。本発明の実施形態の構成要素は、様々な多くの方向に設置可能であるため、方向を示す上記用語は、もっぱら説明の目的で用いるのであり、決して本発明を限定する目的では用いていない。本発明の範囲から逸脱することなく、他の実施形態構を用いてもよく、構造的変更または論理的変更がなされても良いことについて、理解されたい。従って、以下の詳細な説明は、限定の意味で解釈されるべきではない。本発明の範囲は、特許請求の範囲によって、規定されるものである。
【００１１】
図１は、抵抗メモリセルのアレイ１００の一実施形態を示す図である。一実施形態では、上記抵抗メモリセルは、相変化メモリセルである。他の実施形態では、上記抵抗メモリセルは、導電性ブリッジ（conductive-bridging）ランダムアクセスメモリ（ＣＢＲＡＭ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、電解質メモリセル、または、データを抵抗値として記憶する他の適切なメモリセルである。本発明を、相変化素子を含む抵抗メモリセルに関して記載するとともに、ＣＢＲＡＭ素子、ＭＲＡＭ素子、または、電解質素子を含む抵抗メモリセルにも適用する。
【００１２】
メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｆ（集合的に相変化メモリセル１０４と称する）、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（集合的にビット線１１２と称する）、複数のワード線（ＷＬ）１１０ａ〜１１０ｃ（集合的にワード線１１０と称する）、および、接地板１１４を含む。メモリセル１０４は、トンネル電界効果トランジスタ（ＴＦＥＴ）を用いる。ＴＦＥＴは、ソース拡張領域のドーピングを除いては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様である。ｎチャネル型ＭＯＳＦＥＴでは、ドレイン拡張領域とソース拡張領域とはｎ＋型にドープされている。逆に、ＴＦＥＴでは、ドレイン拡張領域はｎ＋型にドープされており、ソース拡張領域はｐ＋型にドープされている。ＴＦＥＴに印加される正のゲートバイアスは、チャネルの界面とのソースでの逆バイアスされたトンネル接合（つまり、定電圧ダイオード）を形成する。どちらの領域も縮退（degenerate）した後、帯から帯へのトンネル効果（band-to-band tunneling）によるキャリア発生が始まる。ＴＦＥＴ装置には、相補型金属酸化膜半導体（ＣＭＯＳ）の製造技術を適用できる。
【００１３】
互いに隣接するメモリセルの互いに隣接するＴＦＥＴは、ソース拡張領域を共有しあっている。この共有されたソース拡張領域は、大域の（global）ｐ＋型領域に結合されている。このｐ＋型領域は、ソースノードまたは接地板として機能する。この接地板に結合された上記ソース拡張領域が共有されていることにより、互いに隣接するメモリセルのソース線または接地線を接続するための上記ソース拡張領域のコンタクト（接触装置）が用いられない。従って、隣接するＴＦＥＴと該ＴＦＥＴに結合されているワード線１１０との距離は、短縮されうる。ワード線１１０間の距離が短縮されることにより、上記メモリアレイ全体の寸法が縮小され、上記メモリアレイの記憶密度が高まる。
【００１４】
加えて、オフ状態では、ＴＦＥＴと同じ寸法を持つ基準ＭＯＳＦＥＴと比べて、ＴＦＥＴの場合、スタティックな漏れ電流がより小さくなる。オフ状態では、ＴＦＥＴがＭＯＳＦＥＴとは異なるように動作するため、漏れ電流が減少する。ＭＯＳＦＥＴは、ゲートバイアスにより制御される逆バイアスｎ＋ｐ型ダイオードを示している。チャネル長が短い場合、スタティックな漏れ電流（例えば、ＤＩＢＬ、直接トンネルなど）を増加させるいくつかのメカニズムが生じる。ＴＦＥＴでは、逆バイアス接合ダイオードは、スタティックな漏れ電流を制限する。なぜなら、キャリアが存在しないことにより、ダイオードのスタティックな漏れ電流が決定されるからである。
【００１５】
本明細書で用いるように、「電気的に結合された」という用語は、上記素子を直接互いに結合する必要があり、「電気的に結合された」上記素子の間に何らかの素子を介在させてもよいということを意味するものではない。
【００１６】
上記メモリアレイ１００において、各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および、接地板１１４に電気的に結合されている。例えば、相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ａ、ワード線１１０ｃ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ａ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｅは、ビット線１１２ｂ、ワード線１１０ｂ、および接地板１１４に電気的に結合され、相変化メモリセル１０４ｆは、ビット線１１２ｂ、ワード線１１０ｃ、および、接地板１１４に電気的に結合されている。
【００１７】
各相変化メモリセル１０４は、相変化素子１０６とＴＦＥＴ１０８とを含む。他の実施形態において、各メモリセル１０４は、ＣＢＲＡＭ素子１０６、ＭＲＡＭ素子１０６、電解質素子１０６、または別の適した抵抗記憶素子１０６を含む。相変化メモリセル１０４ａは、相変化素子１０６ａとＴＦＥＴ１０８ａとを含む。相変化素子１０６ａの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ａの他端は、ＴＦＥＴ１０８ａのドレインに電気的に結合されている。ＴＦＥＴ１０８ａのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂとＴＦＥＴ１０８ｂとを含む。相変化素子１０６ｂの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ｂの他端は、ＴＦＥＴ１０８ｂのドレインに電気的に結合されている。ＴＦＥＴ１０８ｂのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｂのソースは、ＴＦＥＴ１０８ａのソースと共有されている。ＴＦＥＴ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
【００１８】
相変化メモリセル１０４ｃは、相変化素子１０６ｃとＴＦＥＴ１０８ｃとを含む。相変化素子１０６ｃの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ｃの他端は、ＴＦＥＴ１０８ｃのドレインに電気的に結合されている。ＴＦＥＴ１０８ｃのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｃのソースは、隣接するＴＦＥＴのソースと共有されている（図示せず）。ＴＦＥＴ１０８ｃのゲートは、ワード線１１０ｃに電気的に結合されている。
【００１９】
相変化メモリセル１０４ｄは、相変化素子１０６ｄとＴＦＥＴ１０８ｄとを含む。相変化素子１０６ｄの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｄの他端は、ＴＦＥＴ１０８ｄのドレインに電気的に結合されている。ＴＦＥＴ１０８ｄのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｄのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｅは、相変化素子１０６ｅとＴＦＥＴ１０８ｅとを含む。相変化素子１０６ｅの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｅの他端は、ＴＦＥＴ１０８ｅのドレインに電気的に結合されている。ＴＦＥＴ１０８ｅのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｅのソースは、ＴＦＥＴ１０８ｄのソースと共有されている。ＴＦＥＴ１０８ｅのゲートは、ワード線１１０ｂに電気的に結合されている。
【００２０】
相変化メモリセル１０４ｆは、相変化素子１０６ｆとＴＦＥＴ１０８ｆとを含む。相変化素子１０６ｆの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｆの他端は、ＴＦＥＴ１０８ｆのドレインに電気的に結合されている。ＴＦＥＴ１０８ｆのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｆのソースは、隣接するＴＦＥＴのソースと共有されている（図示せず）。ＴＦＥＴ１０８ｆのゲートは、ワード線１１０ｃに電気的に結合されている。
【００２１】
本発明に従い、各相変化素子１０６は、様々な材料からなる相変化材料を含む。通常、周期表第６族の複数の元素を含むカルコゲニド合金が、このような材料として有効である。一実施形態では、相変化素子１０６の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅのようなカルコゲニド化合物材料からなる。他の実施形態では、上記相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂのように、カルコゲンを含有していない材料である。さらに他の実施形態において、上記相変化材料は、元素Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、および、Ｓのうちの複数の元素を含む任意の適切な材料からなる。
【００２２】
相変化メモリセル１０４ａのセット動作中、セット電流パルスまたはセット電圧パルスが選択的に使用可能であり、該パルスは、ビット線１１２ａを介して、相変化素子１０６ａに供給される。その結果、上記セット電流パルスまたはセット電圧パルスは、ＴＦＥＴ１０８ａを活性化させるために選択されたワード線１１０ａを用いて、相変化素子１０６ａを、その結晶化温度より上の温度（しかし通常は、溶融温度より下の温度）に加熱する。この方法において、相変化素子１０６ａは、上記セット動作中に、結晶状態に達する。相変化メモリセル１０４ａのリセット動作中は、リセット電流またはリセット電圧パルスが、ビット線１１２ａに対して選択的に使用可能であり、相変化素子１０６ａに供給される。上記リセット電流またはリセット電圧パルスは、直ちに、相変化素子１０６ａをその溶融温度以上に加熱する。上記リセット電流またはリセット電圧パルスの供給が停止された後、相変化素子１０６ａは、急速に冷却され、非晶質状態となる。メモリアレイ１００において、相変化メモリセル１０４ｂ〜１０４ｆおよび他の相変化メモリセル１０４は、同様の電流または電圧パルスを用いて、相変化メモリセル１０４ａと同様に、セットおよびリセットされる。
【００２３】
図２は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図２に示した相変化メモリセル１０４ａの実施形態と同様である。相変化メモリセル１０４ａは、ビット線１１２ａ、相変化素子１０６ａ、コンタクト１２０、ソース１２２ａとドレイン１２４とを含むＴＦＥＴ１０８ａ、ワード線１１０ａ、および、ｐ型領域１２６と、ｐ＋型ソースまたは接地板領域１１４と、ｐ型領域１２８とを含む基板を含む。図示したメモリセル１０４ｂの一部は、ソース１２２ａを含むＴＦＥＴ１０８ｂの一部とワード線１１０ｂとを含む。ビット線１１２ａは、相変化素子１０６ａの一端に電気的に結合されている。相変化素子１０６ａの他端は、コンタクト１２０の一端に電気的に結合されている。コンタクト１２０の他端は、ＴＦＥＴ１０８ａのドレイン１２４に電気的に結合されている。ＴＦＥＴ１０８ａのソース１２２ａは、ＴＦＥＴ１０８ｂと共有されている。ワード線１１０ａは、ＴＦＥＴ１０８ａのゲートに電気的に結合され、ワード線１１０ｂは、ＴＦＥＴ１０８ｂのゲートに電気的に結合されている。ＴＦＥＴ１０８ａとＴＦＥＴ１０８ｂとは、ｐ型領域１２６に形成されている。ソース１２２ａは、ｐ＋型にドープされていて、ドレイン１２４は、ｎ＋型にドープされている。ｐ＋型接地板領域１１４は、ｐ型領域１２６に隣接し、ｐ型領域１２８は、ｐ＋型接地板領域１１４に隣接している。
【００２４】
ＴＦＥＴ１０８ａおよびＴＦＥＴ１０８ｂのソース１２２ａは、拡張されて、ｐ＋型領域１１４に接触している。ｐ＋型領域１１４は、ソースノードまたは接地板として機能するので、互いに隣接するソースを結合するために、ワード線１１０ａとワード線１１０ｂとの間に、他のソース線または他の接地線、および、ソース１２２ａにつながるコンタクトを加える必要はない。従って、ワード線１１０ａおよびワード線１１０ｂは、より接近して配置することができ、メモリアレイ全体の寸法が縮小され、該メモリアレイの記憶密度が高まる。
【００２５】
図３は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図３において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、ソース１２２ｂがｐ＋型接地板領域１１４に接触していない点が異なっている。ソース１２２ｂからｐ型領域１２６を介したｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００２６】
図４は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図４において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、ｎ＋型領域１３０が、ｐ＋型接地板領域１１４とｐ型領域１２８との間に配置されている点が異なっている。ｎ＋型領域１３０は、ｐ＋型接地板領域１１４とｐ型領域１２８とを絶縁し、ノイズが半導体ウエハのｐ型領域１２８に伝わらないようにする。一実施形態では、ｎ＋型領域１３０はまた、メモリアレイ１００の外側にある周辺トランジスタのソース領域から、ＴＦＥＴ１０８を絶縁する。上記周辺トランジスタは、異なるソースバイアスを有するビット線選択トランジスタのようなトランジスタである。
【００２７】
図５は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図５において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図４を用いて説明した上記実施形態と同様であるが、ソース１２２ｂが、ｐ＋型接地板領域１１４に接触していない点が異なっている。ソース１２２ｂからｐ型領域１２６を超えてｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００２８】
図６は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図６において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、酸化物／絶縁領域１３２が、ｐ＋型接地板領域１１４とｐ型領域１２８との間に配置されている点が異なっている。酸化物／絶縁領域１３２は、ＳｉＯ２、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、低誘電率材料、または、別の適切な誘電体材料を含む。酸化物／絶縁領域１３２は、ｐ＋型接地板領域１１４とｐ型領域１２８とを絶縁し、ノイズが半導体ウエハのｐ型領域１２８に伝わるのを防ぐ。一実施形態では、酸化物／絶縁領域１３２はまた、メモリアレイ１００の外側にある、異なるソースバイアスを有するビット線選択トランジスタのような周辺トランジスタのソース領域から、ＴＦＥＴ１０８を絶縁する。
【００２９】
他の実施形態において、ｎチャネル型ＴＦＥＴ１０８の代わりにｐチャネル型ＴＦＥＴ１０８を設けるために、ドーピング型を逆にする。本実施形態においては、ソース１２２ａ、および、ソースまたは接地板領域１１４を、ｐ＋型ドーピングからｎ＋型ドーピングに切り替え、ドレイン１２４を、ｎ＋型ドーピングからｐ＋型ドーピングに切り替え、領域１２６を、ｐ型ドーピングからｎ型ドーピングに切り替える。
【００３０】
図７は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を説明する図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図７において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図６を用いて説明した上記実施形態と同様であるが、ソース１２２ｂが、ｐ＋型接地板領域１１４に接触しない点が異なっている。ソース１２２ｂからｐ型領域１２６を超えてｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００３１】
本発明の各実施形態は、ＴＦＥＴに基づいた抵抗メモリセルを提供する。隣り合うＴＦＥＴは、半導体ウエハ内のｐ＋型接地板領域を介して、隣接するメモリセルに結合されているソース領域を共有しあっている。ソース、接地線、および、ＴＦＥＴのソース領域へつながるコンタクトを用いずに、隣接するメモリセル間のワード線を、互いにより接近して配置することができる。このより接近して配置したワード線により、メモリセルの寸法を縮小でき、これにより、メモリの記憶密度が高まる。加えて、ＴＦＥＴは、ＭＯＳＦＥＴを用いたメモリセルよりも、メモリセルのスタティックな漏れ電流を低減する。これによって、メモリの電力消費量が減少する。本明細書において、具体的な実施形態について説明したが、この具体的な実施形態の代わりに、当業者が、本発明の範囲から逸脱することなく、様々な他の形態および／または同等の形態を用いても良いことは、理解できるであろう。本出願は、本明細書で論じた具体的な実施形態の、任意の応用または変更をカバーするものである。従って、本発明は、特許請求の範囲およびそれに相当する部分によってのみ限定される。
【図面の簡単な説明】
【００３２】
【図１】抵抗メモリセルのアレイの一実施形態を示す図である。
【図２】相変化メモリセルの一実施形態を示す図である。
【図３】相変化メモリセルの他の実施形態を示す図である。
【図４】相変化メモリセルの他の実施形態を示す図である。
【図５】相変化メモリセルの他の実施形態を示す図である。
【図６】相変化メモリセルの他の実施形態を示す図である。
【図７】相変化メモリセルの他の実施形態を示す図である。
【発明の詳細な説明】
【０００１】
［関連出願の相互参照］
本願は、２００４年８月１３日に出願された、「集積記憶装置およびその製造方法」と題する米国特許出願第１０／９１８，３３５号明細書に関し、該米国特許出願を引用することにより本願の一部とする。
【０００２】
［背景技術］
不揮発性メモリの一種として、抵抗メモリが挙げられる。抵抗メモリは、記憶素子の抵抗値を利用して、１ビット以上のデータを記憶する。例えば、高い抵抗値を持つようにプログラムされた記憶素子は、論理値「１」のデータビット値を示し、低い抵抗値を持つようにプログラムされた記憶素子は、論理値「０」のデータビット値を示す。上記記憶素子の抵抗値は、電圧パルスまたは電流パルスを上記記憶素子に印加することにより、電気的に切り替わる。抵抗メモリの一種として、相変化メモリが挙げられる。相変化メモリは、抵抗記憶素子に相変化材料を用いる。
【０００３】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、複数のデータビットを記憶するために、メモリセル内で用いられる。相変化材料の上記状態は、非晶質状態および結晶状態と呼ばれる。これらの２つの状態は、通常非晶質状態が結晶状態よりも高い抵抗率を示す点において、区別することができる。通常、非晶質状態はより不規則な原子構造を含み、一方、結晶状態はより規則的な格子を含む。相変化材料には、例えば面心立方（ＦＣＣ）状態および六方最密充填（ＨＣＰ）状態のような、複数の結晶状態を示すものがある。これら２つの結晶状態は、異なる抵抗率を有しており、複数のデータビットを記憶するために用いられる。
【０００４】
相変化材料の相変化は、可逆的に誘発できる。この場合、上記メモリは、温度の変化に合わせて、非晶質状態から結晶状態へ、および、結晶状態から非晶質状態へ変化する。相変化材料の温度は、様々な方法により変えることができる。例えば、相変化材料へのレーザ照射、相変化材料を介した電流印加、または、相変化材料に隣接する抵抗ヒータを介した電流供給が可能である。これらの方法のいずれにおいても、相変化材料の加熱を制御できることにより、相変化材料内での相変化が制御可能となる。
【０００５】
相変化メモリは、相変化材料からなる複数のメモリセルを有するメモリアレイを含み、上記相変化材料のメモリ状態を利用してデータを記憶するようにプログラムされている。このような相変化記憶装置において、データを読み出し、書き込む方法の一つは、相変化材料に印加される電流パルスおよび／または電圧パルスを制御することである。通常、電流および／または電圧のレベルは、各メモリセルの相変化材料内で誘発される温度に対応する。
【０００６】
データ記憶用アプリケーションのために、メモリセルの物理的寸法を縮小することが、継続的な目標である。メモリセルの物理的寸法を減少させることにより、メモリの記憶密度が高まり、メモリのコストが低減される。
【０００７】
上記およびその他の理由から、本発明は必要である。
【０００８】
［概要］
本発明の一実施形態は、メモリを提供する。上記メモリは、第１ドレインと第１ソースとを含んだ第１トンネル電界効果トランジスタを含む。上記第１ドレインは、第１抵抗記憶素子に結合されている。上記メモリは、第２ドレインを含み、上記第１ソースを共有する、第２トンネル電界効果トランジスタを含む。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために第１ソースに結合している第１領域を含む。
【０００９】
［図面の簡単な説明］
添付の図面は、本発明をさらに理解するために含まれ、本明細書に包含され、その一部を構成する。図面は、本発明の実施形態を説明し、明細書本文とともに、本発明の原理を説明するためのものである。本発明の他の実施形態および本発明の意図する多くの利点について、以下の詳細な説明を参照することにより、容易に理解できるであろう。図面の構成要素は、必ずしも互いに相対的な縮尺とはなっていない。同様の参照符号は、対応する同様の部材を指す。
図１は、抵抗メモリセルのアレイの一実施形態を示す図である。
図２は、相変化メモリセルの一実施形態を示す図である。
図３は、相変化メモリセルの他の実施形態を示す図である。
図４は、相変化メモリセルの他の実施形態を示す図である。
図５は、相変化メモリセルの他の実施形態を示す図である。
図６は、相変化メモリセルの他の実施形態を示す図である。
図７は、相変化メモリセルの他の実施形態を示す図である。
【００１０】
［詳細な説明］
以下の詳細な説明では、その一部を構成する添付の図面を参照する。この図面は、本発明を実施する具体的な実施形態を、実例として示す。この点に関連して、方向を示す「上」、「下」、「前」、「後」、「先端」、「後端」などのような用語を、記載した図面の方向を参照しながら用いる。本発明の実施形態の構成要素は、様々な多くの方向に設置可能であるため、方向を示す上記用語は、もっぱら説明の目的で用いるのであり、決して本発明を限定する目的では用いていない。本発明の範囲から逸脱することなく、他の実施形態構を用いてもよく、構造的変更または論理的変更がなされても良いことについて、理解されたい。従って、以下の詳細な説明は、限定の意味で解釈されるべきではない。本発明の範囲は、特許請求の範囲によって、規定されるものである。
【００１１】
図１は、抵抗メモリセルのアレイ１００の一実施形態を示す図である。一実施形態では、上記抵抗メモリセルは、相変化メモリセルである。他の実施形態では、上記抵抗メモリセルは、導電性ブリッジ（conductive-bridging）ランダムアクセスメモリ（ＣＢＲＡＭ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、電解質メモリセル、または、データを抵抗値として記憶する他の適切なメモリセルである。本発明を、相変化素子を含む抵抗メモリセルに関して記載するとともに、ＣＢＲＡＭ素子、ＭＲＡＭ素子、または、電解質素子を含む抵抗メモリセルにも適用する。
【００１２】
メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｆ（集合的に相変化メモリセル１０４と称する）、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（集合的にビット線１１２と称する）、複数のワード線（ＷＬ）１１０ａ〜１１０ｃ（集合的にワード線１１０と称する）、および、接地板１１４を含む。メモリセル１０４は、トンネル電界効果トランジスタ（ＴＦＥＴ）を用いる。ＴＦＥＴは、ソース拡張領域のドーピングを除いては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様である。ｎチャネル型ＭＯＳＦＥＴでは、ドレイン拡張領域とソース拡張領域とはｎ＋型にドープされている。逆に、ＴＦＥＴでは、ドレイン拡張領域はｎ＋型にドープされており、ソース拡張領域はｐ＋型にドープされている。ＴＦＥＴに印加される正のゲートバイアスは、チャネルの界面とのソースでの逆バイアスされたトンネル接合（つまり、定電圧ダイオード）を形成する。どちらの領域も縮退（degenerate）した後、帯から帯へのトンネル効果（band-to-band tunneling）によるキャリア発生が始まる。ＴＦＥＴ装置には、相補型金属酸化膜半導体（ＣＭＯＳ）の製造技術を適用できる。
【００１３】
互いに隣接するメモリセルの互いに隣接するＴＦＥＴは、ソース拡張領域を共有しあっている。この共有されたソース拡張領域は、大域の（global）ｐ＋型領域に結合されている。このｐ＋型領域は、ソースノードまたは接地板として機能する。この接地板に結合された上記ソース拡張領域が共有されていることにより、互いに隣接するメモリセルのソース線または接地線を接続するための上記ソース拡張領域のコンタクト（接触装置）が用いられない。従って、隣接するＴＦＥＴと該ＴＦＥＴに結合されているワード線１１０との距離は、短縮されうる。ワード線１１０間の距離が短縮されることにより、上記メモリアレイ全体の寸法が縮小され、上記メモリアレイの記憶密度が高まる。
【００１４】
加えて、オフ状態では、ＴＦＥＴと同じ寸法を持つ基準ＭＯＳＦＥＴと比べて、ＴＦＥＴの場合、スタティックな漏れ電流がより小さくなる。オフ状態では、ＴＦＥＴがＭＯＳＦＥＴとは異なるように動作するため、漏れ電流が減少する。ＭＯＳＦＥＴは、ゲートバイアスにより制御される逆バイアスｎ＋ｐ型ダイオードを示している。チャネル長が短い場合、スタティックな漏れ電流（例えば、ＤＩＢＬ、直接トンネルなど）を増加させるいくつかのメカニズムが生じる。ＴＦＥＴでは、逆バイアス接合ダイオードは、スタティックな漏れ電流を制限する。なぜなら、キャリアが存在しないことにより、ダイオードのスタティックな漏れ電流が決定されるからである。
【００１５】
本明細書で用いるように、「電気的に結合された」という用語は、上記素子を直接互いに結合する必要があり、「電気的に結合された」上記素子の間に何らかの素子を介在させてもよいということを意味するものではない。
【００１６】
上記メモリアレイ１００において、各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および、接地板１１４に電気的に結合されている。例えば、相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ａ、ワード線１１０ｃ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ａ、および、接地板１１４に電気的に結合されている。相変化メモリセル１０４ｅは、ビット線１１２ｂ、ワード線１１０ｂ、および接地板１１４に電気的に結合され、相変化メモリセル１０４ｆは、ビット線１１２ｂ、ワード線１１０ｃ、および、接地板１１４に電気的に結合されている。
【００１７】
各相変化メモリセル１０４は、相変化素子１０６とＴＦＥＴ１０８とを含む。他の実施形態において、各メモリセル１０４は、ＣＢＲＡＭ素子１０６、ＭＲＡＭ素子１０６、電解質素子１０６、または別の適した抵抗記憶素子１０６を含む。相変化メモリセル１０４ａは、相変化素子１０６ａとＴＦＥＴ１０８ａとを含む。相変化素子１０６ａの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ａの他端は、ＴＦＥＴ１０８ａのドレインに電気的に結合されている。ＴＦＥＴ１０８ａのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂとＴＦＥＴ１０８ｂとを含む。相変化素子１０６ｂの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ｂの他端は、ＴＦＥＴ１０８ｂのドレインに電気的に結合されている。ＴＦＥＴ１０８ｂのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｂのソースは、ＴＦＥＴ１０８ａのソースと共有されている。ＴＦＥＴ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
【００１８】
相変化メモリセル１０４ｃは、相変化素子１０６ｃとＴＦＥＴ１０８ｃとを含む。相変化素子１０６ｃの一端は、ビット線１１２ａに電気的に結合され、相変化素子１０６ｃの他端は、ＴＦＥＴ１０８ｃのドレインに電気的に結合されている。ＴＦＥＴ１０８ｃのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｃのソースは、隣接するＴＦＥＴのソースと共有されている（図示せず）。ＴＦＥＴ１０８ｃのゲートは、ワード線１１０ｃに電気的に結合されている。
【００１９】
相変化メモリセル１０４ｄは、相変化素子１０６ｄとＴＦＥＴ１０８ｄとを含む。相変化素子１０６ｄの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｄの他端は、ＴＦＥＴ１０８ｄのドレインに電気的に結合されている。ＴＦＥＴ１０８ｄのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｄのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｅは、相変化素子１０６ｅとＴＦＥＴ１０８ｅとを含む。相変化素子１０６ｅの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｅの他端は、ＴＦＥＴ１０８ｅのドレインに電気的に結合されている。ＴＦＥＴ１０８ｅのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｅのソースは、ＴＦＥＴ１０８ｄのソースと共有されている。ＴＦＥＴ１０８ｅのゲートは、ワード線１１０ｂに電気的に結合されている。
【００２０】
相変化メモリセル１０４ｆは、相変化素子１０６ｆとＴＦＥＴ１０８ｆとを含む。相変化素子１０６ｆの一端は、ビット線１１２ｂに電気的に結合され、相変化素子１０６ｆの他端は、ＴＦＥＴ１０８ｆのドレインに電気的に結合されている。ＴＦＥＴ１０８ｆのソースは、接地板１１４に電気的に結合されている。ＴＦＥＴ１０８ｆのソースは、隣接するＴＦＥＴのソースと共有されている（図示せず）。ＴＦＥＴ１０８ｆのゲートは、ワード線１１０ｃに電気的に結合されている。
【００２１】
本発明に従い、各相変化素子１０６は、様々な材料からなる相変化材料を含む。通常、周期表第６族の複数の元素を含むカルコゲニド合金が、このような材料として有効である。一実施形態では、相変化素子１０６の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅのようなカルコゲニド化合物材料からなる。他の実施形態では、上記相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂのように、カルコゲンを含有していない材料である。さらに他の実施形態において、上記相変化材料は、元素Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、および、Ｓのうちの複数の元素を含む任意の適切な材料からなる。
【００２２】
相変化メモリセル１０４ａのセット動作中、セット電流パルスまたはセット電圧パルスが選択的に使用可能であり、該パルスは、ビット線１１２ａを介して、相変化素子１０６ａに供給される。その結果、上記セット電流パルスまたはセット電圧パルスは、ＴＦＥＴ１０８ａを活性化させるために選択されたワード線１１０ａを用いて、相変化素子１０６ａを、その結晶化温度より上の温度（しかし通常は、溶融温度より下の温度）に加熱する。この方法において、相変化素子１０６ａは、上記セット動作中に、結晶状態に達する。相変化メモリセル１０４ａのリセット動作中は、リセット電流またはリセット電圧パルスが、ビット線１１２ａに対して選択的に使用可能であり、相変化素子１０６ａに供給される。上記リセット電流またはリセット電圧パルスは、直ちに、相変化素子１０６ａをその溶融温度以上に加熱する。上記リセット電流またはリセット電圧パルスの供給が停止された後、相変化素子１０６ａは、急速に冷却され、非晶質状態となる。メモリアレイ１００において、相変化メモリセル１０４ｂ〜１０４ｆおよび他の相変化メモリセル１０４は、同様の電流または電圧パルスを用いて、相変化メモリセル１０４ａと同様に、セットおよびリセットされる。
【００２３】
図２は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図２に示した相変化メモリセル１０４ａの実施形態と同様である。相変化メモリセル１０４ａは、ビット線１１２ａ、相変化素子１０６ａ、コンタクト１２０、ソース１２２ａとドレイン１２４とを含むＴＦＥＴ１０８ａ、ワード線１１０ａ、および、ｐ型領域１２６と、ｐ＋型ソースまたは接地板領域１１４と、ｐ型領域１２８とを含む基板を含む。図示したメモリセル１０４ｂの一部は、ソース１２２ａを含むＴＦＥＴ１０８ｂの一部とワード線１１０ｂとを含む。ビット線１１２ａは、相変化素子１０６ａの一端に電気的に結合されている。相変化素子１０６ａの他端は、コンタクト１２０の一端に電気的に結合されている。コンタクト１２０の他端は、ＴＦＥＴ１０８ａのドレイン１２４に電気的に結合されている。ＴＦＥＴ１０８ａのソース１２２ａは、ＴＦＥＴ１０８ｂと共有されている。ワード線１１０ａは、ＴＦＥＴ１０８ａのゲートに電気的に結合され、ワード線１１０ｂは、ＴＦＥＴ１０８ｂのゲートに電気的に結合されている。ＴＦＥＴ１０８ａとＴＦＥＴ１０８ｂとは、ｐ型領域１２６に形成されている。ソース１２２ａは、ｐ＋型にドープされていて、ドレイン１２４は、ｎ＋型にドープされている。ｐ＋型接地板領域１１４は、ｐ型領域１２６に隣接し、ｐ型領域１２８は、ｐ＋型接地板領域１１４に隣接している。
【００２４】
ＴＦＥＴ１０８ａおよびＴＦＥＴ１０８ｂのソース１２２ａは、拡張されて、ｐ＋型領域１１４に接触している。ｐ＋型領域１１４は、ソースノードまたは接地板として機能するので、互いに隣接するソースを結合するために、ワード線１１０ａとワード線１１０ｂとの間に、他のソース線または他の接地線、および、ソース１２２ａにつながるコンタクトを加える必要はない。従って、ワード線１１０ａおよびワード線１１０ｂは、より接近して配置することができ、メモリアレイ全体の寸法が縮小され、該メモリアレイの記憶密度が高まる。
【００２５】
図３は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図３において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、ソース１２２ｂがｐ＋型接地板領域１１４に接触していない点が異なっている。ソース１２２ｂからｐ型領域１２６を介したｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００２６】
図４は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図４において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、ｎ＋型領域１３０が、ｐ＋型接地板領域１１４とｐ型領域１２８との間に配置されている点が異なっている。ｎ＋型領域１３０は、ｐ＋型接地板領域１１４とｐ型領域１２８とを絶縁し、ノイズが半導体ウエハのｐ型領域１２８に伝わらないようにする。一実施形態では、ｎ＋型領域１３０はまた、メモリアレイ１００の外側にある周辺トランジスタのソース領域から、ＴＦＥＴ１０８を絶縁する。上記周辺トランジスタは、異なるソースバイアスを有するビット線選択トランジスタのようなトランジスタである。
【００２７】
図５は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図５において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図４を用いて説明した上記実施形態と同様であるが、ソース１２２ｂが、ｐ＋型接地板領域１１４に接触していない点が異なっている。ソース１２２ｂからｐ型領域１２６を超えてｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００２８】
図６は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図６において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図２を用いて説明した上記実施形態と同様であるが、酸化物／絶縁領域１３２が、ｐ＋型接地板領域１１４とｐ型領域１２８との間に配置されている点が異なっている。酸化物／絶縁領域１３２は、ＳｉＯ２、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、低誘電率材料、または、別の適切な誘電体材料を含む。酸化物／絶縁領域１３２は、ｐ＋型接地板領域１１４とｐ型領域１２８とを絶縁し、ノイズが半導体ウエハのｐ型領域１２８に伝わるのを防ぐ。一実施形態では、酸化物／絶縁領域１３２はまた、メモリアレイ１００の外側にある、異なるソースバイアスを有するビット線選択トランジスタのような周辺トランジスタのソース領域から、ＴＦＥＴ１０８を絶縁する。
【００２９】
他の実施形態において、ｎチャネル型ＴＦＥＴ１０８の代わりにｐチャネル型ＴＦＥＴ１０８を設けるために、ドーピング型を逆にする。本実施形態においては、ソース１２２ａ、および、ソースまたは接地板領域１１４を、ｐ＋型ドーピングからｎ＋型ドーピングに切り替え、ドレイン１２４を、ｎ＋型ドーピングからｐ＋型ドーピングに切り替え、領域１２６を、ｐ型ドーピングからｎ型ドーピングに切り替える。
【００３０】
図７は、相変化メモリセル１０４ａの他の実施形態、および、相変化メモリセル１０４ｂの一部の他の実施形態を説明する図である。一実施形態では、メモリアレイ１００の各相変化メモリセル１０４は、図７において説明される相変化メモリセル１０４ａの実施形態と同様である。本実施形態は、図６を用いて説明した上記実施形態と同様であるが、ソース１２２ｂが、ｐ＋型接地板領域１１４に接触しない点が異なっている。ソース１２２ｂからｐ型領域１２６を超えてｐ＋型接地板領域１１４までの距離に応じて、ソース１２２ｂとｐ＋型接地板領域１１４との間に直列抵抗が加えられる。
【００３１】
本発明の各実施形態は、ＴＦＥＴに基づいた抵抗メモリセルを提供する。隣り合うＴＦＥＴは、半導体ウエハ内のｐ＋型接地板領域を介して、隣接するメモリセルに結合されているソース領域を共有しあっている。ソース、接地線、および、ＴＦＥＴのソース領域へつながるコンタクトを用いずに、隣接するメモリセル間のワード線を、互いにより接近して配置することができる。このより接近して配置したワード線により、メモリセルの寸法を縮小でき、これにより、メモリの記憶密度が高まる。加えて、ＴＦＥＴは、ＭＯＳＦＥＴを用いたメモリセルよりも、メモリセルのスタティックな漏れ電流を低減する。これによって、メモリの電力消費量が減少する。本明細書において、具体的な実施形態について説明したが、この具体的な実施形態の代わりに、当業者が、本発明の範囲から逸脱することなく、様々な他の形態および／または同等の形態を用いても良いことは、理解できるであろう。本出願は、本明細書で論じた具体的な実施形態の、任意の応用または変更をカバーするものである。従って、本発明は、特許請求の範囲およびそれに相当する部分によってのみ限定される。
【図面の簡単な説明】
【００３２】
【図１】抵抗メモリセルのアレイの一実施形態を示す図である。
【図２】相変化メモリセルの一実施形態を示す図である。
【図３】相変化メモリセルの他の実施形態を示す図である。
【図４】相変化メモリセルの他の実施形態を示す図である。
【図５】相変化メモリセルの他の実施形態を示す図である。
【図６】相変化メモリセルの他の実施形態を示す図である。
【図７】相変化メモリセルの他の実施形態を示す図である。
【特許請求の範囲】
【請求項１】
第１ドレインと第１ソースとを含み、上記第１ドレインが第１抵抗記憶素子に結合されている第１トンネル電界効果トランジスタと、
第２ドレインを含み、上記第１ソースを共有し、上記第２ドレインが、第２抵抗記憶素子に結合されている第２トンネル電界効果トランジスタと、
ソースノードを設けるために、上記第１ソースに結合されている第１領域とを含むメモリ。
【請求項２】
上記第１領域は、上記第１ソースに接触している請求項１に記載のメモリ。
【請求項３】
上記第１抵抗記憶素子は、相変化記憶素子を含む請求項１に記載のメモリ。
【請求項４】
上記第１抵抗記憶素子は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか１つを含む請求項１に記載のメモリ。
【請求項５】
上記ソースノードは、接地板を含む請求項１に記載のメモリ。
【請求項６】
上記第１領域に接触している絶縁領域をさらに含む請求項１に記載のメモリ。
【請求項７】
上記絶縁領域は、誘電体材料を含む請求項６に記載のメモリ。
【請求項８】
上記第１領域はｐ＋型領域を含み、上記絶縁領域はｎ＋型領域を含む請求項６に記載のメモリ。
【請求項９】
基板と、
ｐ＋型にドープされたソースを共有する、第１トンネル電界効果トランジスタおよび第２トンネル電界効果トランジスタと、
上記第１トンネル電界効果トランジスタのｎ＋型にドープされたドレインに結合されている第１相変化記憶素子と、
上記第２トンネル電界効果トランジスタのｎ＋型にドープされたドレインに結合されている第２相変化記憶素子と、
ソースノードを設けるために、上記ソースに結合されている上記基板におけるｐ＋型領域とを含むメモリ。
【請求項１０】
上記ｐ＋型領域は、上記ソースに接触している請求項９に記載のメモリ。
【請求項１１】
上記ｐ＋型領域を絶縁するための絶縁領域をさらに含む請求項９に記載のメモリ。
【請求項１２】
上記絶縁領域は、上記ｐ＋型領域に接触している誘電体材料領域を含む請求項１１に記載のメモリ。
【請求項１３】
上記絶縁領域は、上記ｐ＋型領域に接触しているｎ＋領域を含む請求項１１に記載のメモリ。
【請求項１４】
上記第１相変化記憶素子に結合されているビット線と、
上記第１トンネル電界効果トランジスタのゲートに結合されているワード線とをさらに含む請求項９に記載のメモリ。
【請求項１５】
第１記憶素子にアクセスするための第１トンネル電界効果トランジスタと、
上記第１トンネル電界効果トランジスタのゲートに結合されている第１ワード線と、
第２記憶素子にアクセスするための第２トンネル電界効果トランジスタと、
上記第２トンネル電界効果トランジスタのゲートに結合されている第２ワード線と、
上記第１ワード線と上記第２ワード線との間の距離を最小化するための手段とを含むメモリ。
【請求項１６】
上記第１記憶素子は、抵抗記憶素子を含む請求項１５に記載のメモリ。
【請求項１７】
上記第１記憶素子は、相変化記憶素子を含む請求項１５に記載のメモリ。
【請求項１８】
第１ドレインと第１ソースとを含む第１トンネル電界効果トランジスタを設ける工程と、
上記第１ドレインに結合されている第１抵抗記憶素子を設ける工程と、
第２ドレインを含み、上記第１ソースを共有している第２トンネル電界効果トランジスタを設ける工程と、
上記第２ドレインに結合されている第２抵抗記憶素子を設ける工程と、
ソースノードを設けるために、上記第１ソースに結合されている第１領域を設ける工程とを含むメモリ製造方法。
【請求項１９】
上記第１領域を設ける工程は、上記第１ソースに接触している上記第１領域を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２０】
上記第１抵抗記憶素子を設ける工程は、相変化記憶素子を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２１】
上記第１抵抗記憶素子を設ける工程は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか一つを設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２２】
上記第１領域を絶縁する、誘電性材料領域を設ける工程をさらに含む請求項１８に記載のメモリ製造方法。
【請求項２３】
上記第１領域を絶縁する、ｎ＋型領域を設ける工程をさらに含み、上記第１領域を設ける工程は、ｐ＋型領域を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２４】
ソースノードを設けるために、基板にｐ＋型領域を設ける工程と、
上記ｐ＋型領域に、第１トンネル電界効果トランジスタと第２トンネル電界効果トランジスタとによって共有されるソースを結合する工程と、
上記第１トンネル電界効果トランジスタのドレインに、第１相変化記憶素子を結合する工程と、
上記第２トンネル電界効果トランジスタのドレインに、第２相変化記憶素子を結合する工程とを含むメモリ製造方法。
【請求項２５】
上記ｐ＋型領域に上記ソースを結合する工程は、上記ｐ＋型領域に上記ソースを接触させる工程を含む請求項２４に記載のメモリ製造方法。
【請求項１】
第１ドレインと第１ソースとを含み、上記第１ドレインが第１抵抗記憶素子に結合されている第１トンネル電界効果トランジスタと、
第２ドレインを含み、上記第１ソースを共有し、上記第２ドレインが、第２抵抗記憶素子に結合されている第２トンネル電界効果トランジスタと、
ソースノードを設けるために、上記第１ソースに結合されている第１領域とを含むメモリ。
【請求項２】
上記第１領域は、上記第１ソースに接触している請求項１に記載のメモリ。
【請求項３】
上記第１抵抗記憶素子は、相変化記憶素子を含む請求項１に記載のメモリ。
【請求項４】
上記第１抵抗記憶素子は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか１つを含む請求項１に記載のメモリ。
【請求項５】
上記ソースノードは、接地板を含む請求項１に記載のメモリ。
【請求項６】
上記第１領域に接触している絶縁領域をさらに含む請求項１に記載のメモリ。
【請求項７】
上記絶縁領域は、誘電体材料を含む請求項６に記載のメモリ。
【請求項８】
上記第１領域はｐ＋型領域を含み、上記絶縁領域はｎ＋型領域を含む請求項６に記載のメモリ。
【請求項９】
基板と、
ｐ＋型にドープされたソースを共有する、第１トンネル電界効果トランジスタおよび第２トンネル電界効果トランジスタと、
上記第１トンネル電界効果トランジスタのｎ＋型にドープされたドレインに結合されている第１相変化記憶素子と、
上記第２トンネル電界効果トランジスタのｎ＋型にドープされたドレインに結合されている第２相変化記憶素子と、
ソースノードを設けるために、上記ソースに結合されている上記基板におけるｐ＋型領域とを含むメモリ。
【請求項１０】
上記ｐ＋型領域は、上記ソースに接触している請求項９に記載のメモリ。
【請求項１１】
上記ｐ＋型領域を絶縁するための絶縁領域をさらに含む請求項９に記載のメモリ。
【請求項１２】
上記絶縁領域は、上記ｐ＋型領域に接触している誘電体材料領域を含む請求項１１に記載のメモリ。
【請求項１３】
上記絶縁領域は、上記ｐ＋型領域に接触しているｎ＋領域を含む請求項１１に記載のメモリ。
【請求項１４】
上記第１相変化記憶素子に結合されているビット線と、
上記第１トンネル電界効果トランジスタのゲートに結合されているワード線とをさらに含む請求項９に記載のメモリ。
【請求項１５】
第１記憶素子にアクセスするための第１トンネル電界効果トランジスタと、
上記第１トンネル電界効果トランジスタのゲートに結合されている第１ワード線と、
第２記憶素子にアクセスするための第２トンネル電界効果トランジスタと、
上記第２トンネル電界効果トランジスタのゲートに結合されている第２ワード線と、
上記第１ワード線と上記第２ワード線との間の距離を最小化するための手段とを含むメモリ。
【請求項１６】
上記第１記憶素子は、抵抗記憶素子を含む請求項１５に記載のメモリ。
【請求項１７】
上記第１記憶素子は、相変化記憶素子を含む請求項１５に記載のメモリ。
【請求項１８】
第１ドレインと第１ソースとを含む第１トンネル電界効果トランジスタを設ける工程と、
上記第１ドレインに結合されている第１抵抗記憶素子を設ける工程と、
第２ドレインを含み、上記第１ソースを共有している第２トンネル電界効果トランジスタを設ける工程と、
上記第２ドレインに結合されている第２抵抗記憶素子を設ける工程と、
ソースノードを設けるために、上記第１ソースに結合されている第１領域を設ける工程とを含むメモリ製造方法。
【請求項１９】
上記第１領域を設ける工程は、上記第１ソースに接触している上記第１領域を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２０】
上記第１抵抗記憶素子を設ける工程は、相変化記憶素子を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２１】
上記第１抵抗記憶素子を設ける工程は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか一つを設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２２】
上記第１領域を絶縁する、誘電性材料領域を設ける工程をさらに含む請求項１８に記載のメモリ製造方法。
【請求項２３】
上記第１領域を絶縁する、ｎ＋型領域を設ける工程をさらに含み、上記第１領域を設ける工程は、ｐ＋型領域を設ける工程を含む請求項１８に記載のメモリ製造方法。
【請求項２４】
ソースノードを設けるために、基板にｐ＋型領域を設ける工程と、
上記ｐ＋型領域に、第１トンネル電界効果トランジスタと第２トンネル電界効果トランジスタとによって共有されるソースを結合する工程と、
上記第１トンネル電界効果トランジスタのドレインに、第１相変化記憶素子を結合する工程と、
上記第２トンネル電界効果トランジスタのドレインに、第２相変化記憶素子を結合する工程とを含むメモリ製造方法。
【請求項２５】
上記ｐ＋型領域に上記ソースを結合する工程は、上記ｐ＋型領域に上記ソースを接触させる工程を含む請求項２４に記載のメモリ製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２１９７０（Ｐ２００８−２１９７０Ａ）
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−１３１５３９（Ｐ２００７−１３１５３９）
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（５０７０４１１３５）キモンダ ノース アメリカ コーポレイション (27)
【Ｆターム（参考）】
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００７−１３１５３９（Ｐ２００７−１３１５３９）
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（５０７０４１１３５）キモンダ ノース アメリカ コーポレイション (27)
【Ｆターム（参考）】
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