【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】半導体装置のＩ／Ｏ系および非Ｉ／Ｏ系の電源およびＧＮＤをバランス良く強化して、低電圧動作性能および高速動作性能を向上させること。
【解決手段】配線基板２の一面は、接続パッド６Ａの列を取り囲むように形成され、かつＶＳＳ用接続パッド６Ａ−１と配線１６を介して接続されたＶＳＳ用面状導体パターン１８を備える。配線基板２の他面は、複数のＶＳＳＱ用外部端子７−３を連結するように配置されたＶＳＳＱ用面状導体パターン２１と、複数のＶＤＤＱ用外部端子７−４を連結するように配置されたＶＤＤＱ用面状導体パターン２２とを備える。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】フローティングボディにデータを記憶するメモリセルを備えた半導体装置において、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御する。
【解決手段】ビット線ＢＬと、ワード線ＷＬと、第１の端子がビット線に接続され、第２の端子がワード線に接続されたメモリセル６６と、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路を備える。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおける配線を確実に形成することがきて、電気的な接続が良好に行われる半導体装置を提供する。
【解決手段】半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。また、アクセストランジスタＴ２のゲート配線部ＧＨＡ２に電気的に接続されるコンタクトプラグＣＰＳ２に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ２が直接接続されている。 （もっと読む）

【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第１組のドライバトランジスタ１１とロードトランジスタ１２とを接続し、直線状の側辺を有する長方形状の第１ゲート配線３ａと、アクセストランジスタ１３と接続され、直線状の側辺を有する長方形状の第２ゲート配線３ｃと、第１ゲート配線３ａと、第２組のドライバトランジスタ１１とロードトランジスタ１２とを接続する第１コネクタ５ａと、第２ゲート配線３ｃとワードラインとを接続する第２コネクタ５ｃとを備える。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】メモリセル列ごとにアレイ電源線（ＡＲＶＤ）およびダウン電源線（ＤＷＶＤ）を配置する。ダウン電源線は、読出し時に接地に結合され、書込み時にフローティング状態とされる。書込み時、選択列のアレイ電源線への電源電圧の供給を停止するとともに該アレイ電源線を対応のダウン電源線に接続する。電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 （もっと読む）

【課題】ストレージキャパシタ９のストレージ電極９ａの電位が変動しても、プレート電位供給線１０の電位変化を抑制することができる半導体装置を提供する。
【解決手段】それぞれがトランジスタ８とストレージキャパシタ９を有する複数のメモリセルを備え、複数のメモリセルの各ストレージキャパシタ９は、プレート電位供給線１０に共通に接続されている半導体装置であって、プレート電位供給線１０と電源電位供給線１１との間に容量素子１２を設けたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置において、工程数を削減してヒータ部の電流密度を高くする製造方法並びに構造を提供する。
【解決手段】ヒータ電極１０を覆う層間絶縁膜１３に、ヒータ電極１０上面と同形状であり、全面を露出する開口部が形成されており、開口部に絶縁材料からなるサイドウォール１５が形成されており、相変化材料層１６は、サイドウォール１０の形成された開口部内でヒータ電極１０と接触しており、相変化材料層１６における相変化領域１８はサイドウォール１０で囲まれた開口部内に形成される。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＣＭＯＳ型６Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。
【解決手段】６個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第１の活性領域と第２の導電型を持つ第２の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のＳＲＡＭセルを実現する。また、基板上に配置される第１のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第１のウェルと反対の導電型を持ち、第１のウェルより浅い第２のウェル及び第３のウェルで囲むことにより、基板へのリークを抑制する。 （もっと読む）

【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。 （もっと読む）

【課題】消費電力の低減と安定した動作を実現できるようにした半導体記憶装置を提供する。
【解決手段】ＳＯＩ層に形成されたメモリーセル５０を備え、このメモリーセルは、部分空乏型の第１トランジスター１０と、第２トランジスター２０とを有する。第１トランジスター１０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有する。また、第２トランジスター２０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極２４と、ゲート電極２４の両側下のＳＯＩ層に形成されたＰ型のソース２５ａ又はドレイン２５ｂとを有する。さらに、第１トランジスター１０のボディ領域にソース２５ａが電気的に接続されている。 （もっと読む）

【課題】セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルに格納されたデータを検出するセンスアンプＳ／Ａと、メモリセルのソース側に電気的に接続されたソースドライバＣＳＤと、メモリセルのソースとセルソースドライバとの間を電気的に接続する第１の配線ＣＳＬ３と、第１の配線と同じ配線層に形成されかつ第１の配線から絶縁され、センスアンプに電気的に接続された第２の配線ＶＳＳＬ３とを備え、第１および第２の配線は、所定間隔ごとに設けられた複数の貫通孔Ｈを有する。 （もっと読む）

【課題】 隣接するゲート電極間に配置されたシールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。そして、このシールド電極２５は、少なくとも一部が金属とシリコンからなるシリサイド層で構成されている。 （もっと読む）

【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【課題】低いフォーミング電圧により抵抗部を形成し、抵抗変化素子およびその他の素子の信頼性を向上する半導体メモリを提供する。
【解決手段】抵抗変化素子ＲＥＳは、第１電極ＥＬ１と第２電極ＥＬ２との間に並列に配置された複数の絶縁部ＩＮＳ１、ＩＮＳ２と、フォーミングによって絶縁部ＩＮＳ１、ＩＮＳ２の少なくともいずれかに形成され、第１および第２電極ＥＬ１、ＥＬ２に印加する電圧に応じて抵抗値が変化する抵抗部Ｒ１、Ｒ２とを有している。抵抗部Ｒ１、Ｒ２は、絶縁部ＩＮＳ１、ＩＮＳ２のうちブレークダウン電圧が低い絶縁部に形成される。このため、低いフォーミング電圧により抵抗部Ｒ１またはＲ２を形成できる。フォーミング電圧を低くできるため、抵抗変化素子ＲＥＳおよびその他の素子の信頼性を向上できる。 （もっと読む）

【課題】セルソース線とセルウェル線をセルアレイ領域内に通すことを可能にし、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする。
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリストリングがマトリクス状に配置されたセルアレイと、メモリストリングに接続されたビット線と、メモリセルのセルソース線に接続された第１の配線と、メモリセルのセルウェル線に接続された第２の配線と、セルアレイ領域外に配置された回路に電源電圧を供給する第３の配線と、ビット線の形成方向に沿って配置された第４の配線及び第５の配線とを備え、セルアレイ領域内のビット線形成層より上層に第１の配線と第２の配線と第３の配線とが形成され、ビット線形成層に第４の配線と第５の配線が形成され、第１の配線と第４の配線が接続され、第２の配線と第５の配線が接続された。 （もっと読む）