半導体装置
【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、フローティング状態となる半導体領域であるフローティングボディに電荷を蓄積するサイリスタメモリやＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）メモリに関する。
【背景技術】
【０００２】
現在の大容量の半導体記憶装置としては、ＤＲＡＭが最も一般的でありコンピュータシステムなどに広く用いられている。しかし、ＤＲＡＭは、後数年で微細化限界に達するとも言われている。従って、ＤＲＡＭを置き換えることを目的として様々な大容量の半導体記憶装置の研究開発が行われている。その中でも、サイリスタやバイポーラトランジスタのフローティングボディに電荷を蓄積するフローティングボディメモリについて、以下の先行技術が公開されている。
【０００３】
特許文献１には、サイリスタを記憶素子として用いたサイリスタメモリが開示されている。特許文献１には、一つのアクセストランジスタと、アクセストランジスタに並列に接続された複数のサイリスタを備えることによって、メモリセル面積の縮小化を図っている。また、アクセストランジスタとは別に、複数のサイリスタ毎にターンオン、ターンオフを制御するゲート電極を備え、ゲート電極にはそれぞれワード線が接続されている。すなわち、各サイリスタはＭＯＳトランジスタとしても機能するように半導体基板上に形成されている（特許文献１の図１０、図１２、図１４参照）。
【０００４】
特許文献２には、ＭＯＳトランジスタのゲート直下の領域をフローティングボディとして用いたＦＢＣメモリが開示されている。特許文献２では、データ保持モードにおいて、単数又は複数のビット線と複数のワード線を同時に駆動してセンスアンプを用いずにバイポーラトランジスタとしての作用により自律リフレッシュを行うことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−６６３６４号公報
【特許文献２】特開２００９−１７６３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明によって与えられたものである。上記特許文献１、２は、いずれもＭＯＳトランジスタのゲートとボディー節点ＦＢ間のゲート容量に電荷を蓄積することで情報を記憶している。ＭＯＳトランジスタを用いることで以下のような問題点を含んでいる。
【０００７】
ＭＯＳトランジスタはＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありＧＩＤＬ電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはＧＩＤＬがセルリーク電流の要因の中で最大であると考えられている。
【０００８】
また、ＭＯＳトランジスタのＶｔ値などの特性を適正にするようイオン注入条件を決める必要があるため、各ＰＮ接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。ＰＮ接合部のリーク電流もリフレッシュ特性が悪化する要因の１つである。
【０００９】
さらに、メモリセルにＭＯＳトランジスタを用いる場合に面積を大きくしないためには、サイリスタ、バイポーラトランジスタを半導体基板上に設けた柱、壁状の領域に縦型に形成し、その側壁にゲート（ワード線）を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、前記メモリ素子の前記第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリセルにＭＯＳトランジスタを用いる必要がないので、セルリーク電流を少なくし、かつ、微細化が可能となる。また、メモリ素子の能動領域から独立して設けられて、かつ、電気的に接続されたキャパシタを備えているので、メモリ素子の特性に影響を与えることなく、必要にして十分な容量のキャパシタを設けることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による半導体装置におけるメモリセル領域のＡ−Ａ断面図である。
【図２】第１の実施形態による半導体装置全体のブロック図である。
【図３】第１の実施形態によるメモリセル領域周辺の回路配置図である。
【図４】第１の実施形態によるメモリセル（サイリスタメモリ）の回路図である。
【図５】第１の実施形態におけるメモリセル領域の平面図である。
【図６】第１の実施形態におけるセンスアンプの回路図である。
【図７】第１の実施形態のメモリセル書き込み波形図である。
【図８】第１の実施形態のメモリセル読み出し波形図である。
【図９】第２の実施形態によるメモリセル（ＦＢＣメモリ）の回路図である。
【図１０】第２の実施形態によるメモリセル領域のＡ−Ａ断面図である。
【図１１】第３の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合の動作波形図である。
【図１２】第４の実施形態によるワード線の動作波形図である（ワード線スタンバイ電圧が外部電源と同一電圧）。
【図１３】第５の実施形態によるワード線の動作波形図である（ワード線スタンバイ電圧がセルキャパシタの対極にハイレベルとロウレベルを書き込んだ後のちょうど中間の電圧）。
【図１４】第６の実施形態による半導体装置全体のブロック図である。
【図１５】第７の実施形態による半導体装置の製造方法において、一製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図１６】図１５に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１７】図１６に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１８】図１７に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１９】図１８に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２０】図１９に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２１】図２０に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２２】図２１に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２３】図２２に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２４】図２３に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２５】第８の実施形態によるメモリセル領域の平面図である。
【図２６】第８の実施形態によるメモリセル領域のＢ−Ｂ断面図である。
【図２７】第９の実施形態による半導体装置の製造方法において、一製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図２８】図２７に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図２９】図２８に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３０】図２９に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３１】図３０に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３２】図３１に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３３】図３２に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３４】図３３に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３５】図３４に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３６】図３５に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３７】図３６に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３８】図３７に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３９】図３８に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図４０】第１０の実施形態によるメモリセル領域のＢ−Ｂ断面図である。
【発明を実施するための形態】
【００１３】
本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
図１、図１０、図２６、図４０に一例を示すように、本発明の一実施形態の半導体装置は、ワード線（１７）と、ビット線（１２）と、電源ノード（２）と、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域（２及び３）並びに第２の領域（３）とＰＮ結合を成す第３の領域（８）を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極（１５）及びワード線に接続された第２の電極（１７）を有するキャパシタと、を備える。
【００１５】
メモリ素子は、図１、図２６に一例を示すように第３の領域とＰＮ接合を成すと共に第２の領域から分離された第４の領域（９）を更に有するサイリスタであり、ビット線は前記第４の領域に電気的に接続されているものであってもよい。また、メモリ素子は、図１０、図４０に一例を示すようにバイポーラトランジスタであり、ビット線は第３の領域に電気的に接続されているものであってもよい。
【００１６】
以下に具体的な実施の形態について、図面を参照して説明する。
【００１７】
［第１の実施形態］
図２は、第１の実施形態による半導体装置全体のブロック図である。第１の実施形態による半導体装置は、内部にメモリセルアレイ４１を備え、外部からクロックに同期して与えられたコマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）とアドレス信号ＡＤＤに基づいて、データ入出力端子ＤＱからメモリセルアレイ４１にデータをリードライトすることができる半導体装置３０である。
【００１８】
アドレス入力回路３１は、アドレス入力端子ＡＤＤからアドレスを入力する。アドレスラッチ回路３２は、アドレス入力回路３１が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路３３は、外部から与えられる／ＲＡＳ、／ＣＡＳ、ＷＥなどのコマンド信号を入力する。なお、信号名の冒頭に付した／は、アクティブロウである信号を示す。コマンドデコード回路３４は、コマンド入力回路３３が入力したコマンド信号をデコードし、半導体装置３０内の各部の動作を制御する。タイミングジェネレータ３６は、コマンドデコード回路３４のデコード結果に基づいて、半導体装置３０内の各種回路の動作タイミング信号を生成する。クロック入力回路３５は、外部からクロック信号ＣＫ、／ＣＫを入力する。ＤＬＬ回路３７は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ３８は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ３８に設定される値によって内部の動作を制御する。
【００１９】
カラムデコーダ３９は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線（図２では図示省略）の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路４０は、リフレッシュを行うロウアドレスを指定する。メモリセルアレイ４１は、カラムデコーダ３９によって選択される複数のビット線（図示せず）とロウデコーダ４２によって選択される複数のワード線（図示せず）が交差する方向に配線されており、この交点に対応して複数のメモリセル（図示せず）がマトリクス状に配置されている。このメモリセルアレイ４１内部の構成については、後で詳しく説明する。ロウデコーダは、ロウアドレスをデコーダし、メモリセルアレイ４１のワード線を選択する。ＳＡ制御回路４３は、メモリセルアレイの内部に含まれるセンスアンプ（図示せず）の動作を制御する。
【００２０】
ＦＩＦＯ回路４４は、リードコマンド実行時には、メモリセルアレイ４１から並列に読み出した複数のビットのデータをシリアルデータに変換してデータ入出力回路４５へ出力する。また、ライトコマンド実行時には、ＤＱ端子からデータ入出力回路４５を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ４１へ書き込みデータとして送る。データ入出力回路４５は、ＦＩＦＯ回路４４と外部データ入出力端子であるＤＱ端子との間でデータの入出力を行う。なお、ＦＩＦＯ回路４４とデータ入出力回路４５には、ＤＬＬ回路３７からクロックが供給されており、外部の装置との間で同期して高速にデータの入出力が行えるように制御している。内部電源発生回路４６は、外部電源端子ＶＤＤ、ＶＳＳから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路４６が生成する電源のうち、主なものを説明しておく。ＶＡＲＹは、ＳＡ制御回路４３へ供給され、ビット線のハイレベルを駆動する電源である。ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳは、それぞれ、ロウデコーダ４２に供給され、ワード線を駆動する電源となる電圧である。
【００２１】
図３は、第１の実施形態によるメモリセル領域周辺の回路配置図である。図３には、図２におけるメモリセルアレイ４１内の破線で示す領域６０の内部の回路配置を示す図である。図２のメモリセルアレイ４１の内部には、図３に示すセル領域６１がマトリクス状に多数配置されており、図３は、そのマトリクス状に多数配置されたセル領域６１の内、一つのセル領域６１−１とその周辺の回路配置を示す。セル領域６１−１の上下には、それぞれサブワードドライバＳＷＤを配置する領域であるＳＷＤ領域６２−１、６２−２が設けられている。ＳＷＤ領域６２−１、６２−２に設けられたサブワードドライバＳＷＤからは、（サブ）ワード線ＷＬが交互にセル領域６１−１へ配線されている。また、ＳＷＤ領域６２−１に設けられたサブワードドライバＳＷＤが駆動するワード線ＷＬは、ＳＷＤ領域６２−１を介してセル領域６１−１と隣接する別のセル領域６１−２へも配線されている。同様に、ＳＷＤ領域６２−２のサブワードドライバＳＷＤが駆動するワード線ＷＬは、セル領域６１−３へも配線されている。
【００２２】
セル領域６１−１の左右には、それぞれセンスアンプＳＡを配置する領域であるＳＡ領域６３−１、６３−２が設けられている。ＳＡ領域６３−１、６３−２に設けられたセンスアンプＳＡからは、ビット線ＢＬが交互にセル領域６１−１へ配線されている。また、ＳＡ領域６３−１に設けられたセンスアンプＳＡからは、ＳＡ領域６３−１を介してセル領域６１−１と隣接する別のセル領域６１−４にも別のビット線が配線されている。同様に、ＳＡ領域６３−２のセンスアンプＳＡからは、セル領域６１−５にも別のビット線ＢＬＡが配線されている。セル領域６１−１の内部には、各ビット線ＢＬと各ワード線ＷＬとの交点に対応して複数のメモリセル６６がマトリクス状に配置されている。
【００２３】
図３における１個のメモリセル６６の内部の回路を図４に示す。図４において、ビット線ＢＬと電源ノードであるＶＳＳとの間には、アノードがビット線ＢＬに、カソードが電源ノードＶＳＳに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディＦＢに、コレクタが領域ＦＮに接続されたＮＰＮトランジスタと、エミッタがアノードに、ベースが領域ＦＮに、コレクタがフローティングボディＦＢに接続されたＰＮＰトランジスタを備えている。また、フローティングボディＦＢとワード線ＷＬとの間には、キャパシタＣ１が設けられている。すなわち、図３のメモリセル６６は、１個のサイリスタと１個のキャパシタＣ１を含んでいるが、ＭＯＳトランジスタは含まれていない。
【００２４】
図５は、第１の実施形態におけるメモリセル領域の平面図である。図５に図示する平面は、図３に符号６９の破線で示す領域内の平面図である。また、図５のＡ−Ａ断面を矢印の方から見た断面図を図１に示す。図１において、Ｐ型半導体基板１の主表面にＮ型カソード２とＰ−ボディー３の拡散層４がその順番に積層して設けられている。拡散層４の表面からはＳＴＩ（シャロートレンチアイソレーション）６がくさび状に設けられ、Ｎ型カソード２にまで達している。各メモリセル間はこのＳＴＩ６によって区画されている。また、各ＳＴＩ６の底面にはＰ型半導体基板１とＮ型カソード２に接して埋め込みメタル５が設けられている。Ｎ型カソード２は、埋め込みメタル５を通して電気的に接続され各メモリセル共通の電源ノードとなっている。ＳＴＩによって仕切られたメモリセル毎のＰ−ボディー３の表面の中央には拡散層４の表面からリセス７がくさび状に設けられている。メモリセル毎にリセス７に二つに分けられたＰ−ボディー３の片側の表面には、Ｎ型拡散層８とＰ型拡散層であるＰ型アノード９がその順番に積層されている。
【００２５】
Ｐ型アノード９を含む拡散層４の表面には層間膜１０が設けられ全面を覆っている。Ｐ型アノード９の表面の層間膜１０にはビット線コンタクト１１が設けられビット線コンタクト１１を介して層間膜１０の上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜であるサイドウォール１３により覆われている。また、リセス７によってＮ型拡散層８、Ｐ型アノード９と隔てて設けられたＰ−ボディー３のもう片側の表面には層間膜１０を貫通して容量コンタクト１４が設けられ、ビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【００２６】
メモリセルは、Ｐ型アノード９、Ｎ型拡散層８、Ｐ−ボディー３、Ｎ型カソード２からなるサイリスタのＰ型アノード９がビット線コンタクト１１を介してビット線１２に接続され、サイリスタのＮ型カソード２は電源ノードとなる。また、Ｎ型カソード２及び、または埋め込みメタル５は図示しない外部電源端子ＶＳＳに接続されている。さらに、サイリスタのＰ−ボディー３は容量コンタクト１４を介して（下部）電極１５、容量膜１６、ワード線１７からなるキャパシタを介してワード線１７に接続されている。さらに、リセス７を設け、リセス７によって、容量コンタクト１４へ接続されたＰ−ボディー３から分離された領域にＰ型アノード９及びＮ型拡散層８を形成している。
【００２７】
図１、図５に図示するとおり、メモリセルには寄生トランジスタを含めてＭＯＳトランジスタを用いていない。従って、ＧＩＤＬ電流等メモリセルにＭＯＳトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト１４を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。したがって、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。
【００２８】
なお、ＭＯＳトランジスタの寄生容量をセル容量とした場合、６５ｎｍプロセスで、ボディー節点ＦＢ（ＮＭＯＳトランジスタのバックバイアス）とゲートとの間のセル容量値は、１０ａＦ（アトファラッド：１Ｅ−１８）から５０ａＦ程度であり、非常に小さい。将来プロセスが微細化すると、ボディー節点ＦＢとゲートとの間の面積が小さくなり、更にセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにＤＲＡＭのセル容量は２５ｆＦ（フェムトファラッド：１Ｅ−１５）程度で、このＮＭＯＳトランジスタの寄生容量よりも約３桁大きい。
【００２９】
ホールや電子などのキャリアの電荷は０．１６ａＣ（アトクーロン）であるので、例えばセル容量が１６ａＦの場合は、キャリア１個のリークでボディー節点ＦＢのレベルが１０ｍＶも変動する。書き込み動作後のボディー節点ＦＢのレベルに対し、０．５Ｖ以上変動すると読み出し不良になると仮定すると、わずか５０個のキャリアのリークで読み出し不良やリフレッシュの不良が発生する。５０個程度の少ないキャリアがリークする時間は確率的な揺らぎで、毎回大きく変動する。５０個では１σ（シグマ：標準偏差）は約１４％の揺らぎに相当し、この値はリークする時間の揺らぎにほぼ一致する。この揺らぎの確率はポアソン分布で正確に計算できる。従って、リフレッシュの不再現性が著しく発生し、リフレッシュ不良ビットのリダンダンシ救済や、選別が困難である。この問題を対策するにはセル容量を大きくして、リフレッシュの不良に至るキャリアのリーク個数を多くするしかない。発明者の計算ではそのキャリアの個数が約１０００個以上必要と見積もっている。すなわち、セル容量は約０．３２ｆＦ（＝０．１６ａＣ×１０００個／０．５Ｖ）以上必要である。
【００３０】
図１に示すデバイス構造例では、コンケーブ型（電極１５が王冠型でその内側が容量）のキャパシタ構造とした例であるが、ＤＲＡＭのキャパシタのプロセス工程と同じプロセス工程で作成できる。ＤＲＡＭのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にＤＲＡＭではセルリーク電流値と必要なリフレッシュ特性との積にて、約２０ｆＦ以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方本発明の半導体記憶装置ではセルリーク電流値は上記のように大幅に改善できるため、ＤＲＡＭと同値のリフレッシュ特性の場合、セル容量を小さくしても良い。もしセルリーク電流をＤＲＡＭよりも２桁以上削減できた場合は、上述したように０．３２ｆＦ程度まで許容可能である。
【００３１】
また、キャパシタの容量値そのものはＤＲＡＭと比べると原理的に小さくすることが可能である。すなわち、セルデータの読み出し時には、ワード線とビット線の選択によりメモリ素子であるサイリスタが能動素子として動作しビット線を駆動する。従って、単にメモリセルの容量についてスイッチを介して読み出すに過ぎないＤＲＡＭと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に３つのＰＮ接合を備えていればよく、ＭＯＳトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図１に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。
【００３２】
（サイリスタメモリセルの動作原理）
図４の回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャルＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベース・エミッタ間電流と等価である。
【００３３】
ビット線ＢＬ（アノード）が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧ＶＢＩ付近まで達した時に、ＮＰＮバイポーラトランジスタＱ１が弱くオンして節点ＦＮが低いレベルに低下して行き、それによりＰＮＰバイポーラトランジスタＱ２がオンしてＦＢ節点を更に高い電圧まで持ち上げる。その結果ＮＰＮバイポーラトランジスタＱ１がより強くオンして 、サイリスタメモリセルのアノードＢＬとカソードＶＳＳが導通状態になる。
【００３４】
サイリスタメモリのセルが一度導通状態になると、ビット線ＢＬ（アノード）に十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００３５】
サイリスタメモリのセルの非導通化は、アノードＢＬとカソードＶＳＳ電位差を電圧ＶＢＩ以下の小さな電位差にすることによって行われる。ビット線ＢＬを電圧ＶＢＩ以下にすると、ＦＢ節点はＰＮ接合のリーク電流により電圧ＶＢＩ以下まで下がって行く。その結果ＮＰＮバイポーラトランジスタＱ１がオフするため、サイリスタメモリのセルのアノードＢＬとカソードＶＳＳが非導通状態になる。
【００３６】
ビット線ＢＬ（アノード）が電圧ＶＢＩ以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１及びＰＮＰバイポーラトランジスタＱ２はオフした状態を保つため、サイリスタメモリセルのアノードＢＬとカソードＶＳＳは常に導通することはない。
【００３７】
図６は、第１の実施形態におけるセンスアンプＳＡの回路図である。センスアンプＳＡにはセル領域からビット線ＢＬが接続され、隣接する別のセル領域Ａからはビット線ＢＬＡが接続されている。Ｎ型トランジスタＮ１のドレインがビット線ＢＬに接続され、Ｎ型トランジスタＮ１のゲートは制御信号ＢＬＤＩＳ、ソースは電源ＶＳＳに接続されている。Ｎ型トランジスタＮ１と同様にビット線ＢＬＡにはＮ型トランジスタＮ１Ａが設けられている。Ｎ型トランジスタＮ１、Ｎ１Ａは、それぞれ、ビット線ＢＬ、ＢＬＡの非選択（スタンバイ）時にビット線ＢＬ、ＢＬＡの電位を電源ＶＳＳのレベルに固定する。
【００３８】
ビット線ＢＬには、Ｎ型トランジスタＮ２のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線ＢＬＳＡＢが、ゲートには制御信号ＴＧＲが接続されている。制御信号ＴＧＲは、ビット線ＢＬのデータの読み出し動作時に活性化されハイレベルとなる信号で、読み出し動作時にＮ型トランジスタＮ２を介してビット線ＢＬは反転センスアンプビット線ＢＬＳＡＢに接続される。同様に、ビット線ＢＬＡと反転センスアンプビット線ＢＬＳＡＢとの間にはＮ型トランジスタＮ２Ａが設けられ、Ｎ型トランジスタＮ２Ａのゲートには制御信号ＴＧＲＡが接続されている。
【００３９】
また、ビット線ＢＬには、Ｎ型トランジスタＮ３のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線ＢＬＳＡＴが、ゲートには制御信号ＴＧＷが接続されている。制御信号ＴＧＷは、書き込み動作時にビット線ＢＬをセンスアンプＳＡのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書き込み動作時にＮ型トランジスタＮ３を介してビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴに接続される。同様に、ビット線ＢＬＡと非反転センスアンプビット線ＢＬＳＡＴとの間にはＮ型トランジスタＮ３Ａが設けられ、Ｎ型トランジスタＮ３Ａのゲートには制御信号ＴＧＷＡが接続されている。
【００４０】
反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの間にはフリップフロップＦ．Ｆ．が設けられ、反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの電位差を増幅する。フリップフロップＦ．Ｆ．はＰ型トランジスタＰ３、Ｐ４及びＮ型トランジスタＮ４、Ｎ５を備えている。また、フリップフロップＦ．Ｆ．にはＰ型トランジスタの電源としてＳＡＰが、Ｎ型トランジスタの電源としてＳＡＮが接続されている。電源ＳＡＰとＳＡＮはフリップフロップＦ．Ｆ．の動作が必要なときにだけ活性化する。活性化するときの電源ＳＡＰは電源ＶＡＲＹと同電位であり、電源ＳＡＮは電源ＶＳＳと同電位である。この電源ＳＡＰとＳＡＮの電圧、及び電源ＶＡＲＹの電圧によりビット線ＢＬの最大振幅が決まる。不活性のときの電源ＳＡＰは電源ＶＳＳと同電位であり、電源ＳＡＮは電源ＶＡＲＹと同電位である。
【００４１】
Ｎ型トランジスタＮ６は、反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢとを接続するスイッチであり、Ｎ型トランジスタＮ７は、非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴとを接続するスイッチである。Ｎ型トランジスタＮ６とＮ７は共にカラム選択信号ＹＳにより導通非導通が制御される。メモリセルアレイの外部からデータを書き込むときや、メモリセルアレイのデータを外部に読み出すときは、このＮ型トランジスタＮ６とＮ７を介してセンスアンプＳＡの反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢ及び非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴが接続され、リードライトデータの入出力を行う。
【００４２】
Ｐ型トランジスタＰ１が反転センスアンプビット線ＢＬＳＡＢとビット線活性化電源ＶＡＲＹとの間に接続され、Ｐ型トランジスタＰ２が非反転センスアンプビット線ＢＬＳＡＴとビット線判定基準電源ＶＢＬＲＥＦとの間に接続されている。Ｐ型トランジスタＰ１、Ｐ２のゲートには共に制御信号ＡＣＴＢが接続されている。制御信号ＡＣＴＢは読み出し動作時に活性化してロウレベルになる。
【００４３】
（第１の実施形態の動作：メモリセルへの書き込み動作）
次に第１の実施形態の動作について説明する。図７は第１の実施形態のメモリセル書き込み波形図である。図６と図７を参照してメモリセルへの書き込み動作から説明する。
【００４４】
図７においてタイミングＴＷ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰにＶＡＲＹ電圧が、Ｎ型トランジスタの電源ＳＡＮにはＶＳＳ電圧が供給されフリップフロップＦ．Ｆ．が活性化されており、制御信号ＡＣＴＢは非活性化レベルのハイレベルである。この状態では、フリップフロップＦ．Ｆ．は予めＩＯ線ＩＯＴ、ＩＯＢから入力した書き込みデータを保持している。従ってこのときの非反転センスアンプビット線ＢＬＳＡＴの電圧は、書き込みデータがハイレベルである場合は電圧ＶＡＲＹと同電位、書き込みデータがロウレベルである場合は電圧ＶＳＳと同電位である。
【００４５】
また、ワード線は非選択レベルのワード線スタンバイ電圧ＶＷＬＳに固定されている。このとき、メモリ素子（サイリスタ）のＦＢ節点（図４参照。図１のＰ−ボディー３に相当）はメモリセルが保持しているデータの論理レベルによりＶＨまたはＶＬの電位にある。ＶＨはＶＬより高い電位にあるが、電圧ＶＢＩより低い電位である。
【００４６】
タイミングＴＷ１になると制御信号ＢＬＤＩＳが立ち下がると共に制御信号ＴＧＷが立ち上がり、ビット線ＢＬがロウレベル（ＶＳＳ）に固定されていた状態から開放され、非反転センスアンプビット線ＢＬＳＡＴに接続される。センスアンプＳＡのフリップフロップＦ．Ｆ．がＩＯ線ＩＯＴ、ＩＯＢから入力した書き込みデータとしてハイレベルを保持している場合は、ビット線ＢＬは電圧ＶＡＲＹに駆動される。一方、書き込みデータがロウレベルである場合には、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持する。この段階では、ビット線ＢＬの電圧がハイレベルのＶＡＲＹまで上昇しても、ワード線ＷＬの電圧がスタンバイ電圧ＶＷＬＳを維持しているので、ＦＢ節点の電圧はタイミングＴＷ１以前の電圧を維持したままであり、メモリ素子は動作することはない。
【００４７】
次にタイミングＴＷ２になるとサブワードドライバＳＷＤはワード線ＷＬの電圧をワード線ライト電圧ＶＷＬＷまで上昇させる。これに伴いセルキャパシタの容量を介してＦＢ節点の電圧は、これまでメモリセルに保持していたデータがハイレベルＶＨの場合は電圧ＶＢＩ以上まで、データがロウレベルＶＬの場合は電圧ＶＢＩ付近まで、上昇する。
【００４８】
メモリセルにハイレベルを書き込む場合はビット線ＢＬがハイレベル（ＶＡＲＹ）に駆動されているので、サイリスタが導通状態になる。サイリスタが導通状態になるとビット線ＢＬの電圧は、トランジスタＰ４、Ｎ３のオン抵抗とビット線の配線抵抗分だけ電圧は低下する。またＦＢ節点は、ＰＮＰバイポーラトランジスタＱ２のオン抵抗と、ＦＢ節点とＶＳＳ（カソード）との間のＰＮ接合ダイオードの内部抵抗との比で決まる電圧ＶＯＮのレベルになる。
【００４９】
一方、書き込みデータがロウレベルである場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持しているので、ワード線ＷＬの電位がワード線ライト電圧ＶＷＬＷまで上昇してもサイリスタは導通することはない。ＦＢ節点の電圧は、電圧ＶＢＩ以上まで上昇した場合（これまでメモリセルに保持していたデータがハイレベルＶＨの場合）はＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間のＰＮ接合により電圧ＶＢＩレベルまで高速に低下する。
【００５０】
タイミングＴＷ３になると、サブワード線ドライバＳＷＤはビット線の電圧をワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの中間電圧であるワード線プリチャージ電圧ＶＷＬＰまで引き下げる。ビット線がハイレベル（ＶＡＲＹ）に駆動されメモリセルにハイレベルが書きこまれている場合は、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧ＶＷＬＰまで下がってもＦＢ節点の電圧は電圧ＶＯＮを維持する。
【００５１】
一方、メモリセルに書き込むデータがロウレベルであり、ビット線ＢＬの電圧がロウレベル（ＶＳＳ）である場合は、サイリスタは非導通の状態であるのでワード線の電圧の低下につれて、セルキャパシタの容量を介してＦＢ節点の電圧は低い電圧まで低下する。
【００５２】
タイミングＴＷ４では、制御信号ＴＧＷが立ち下がり、ビット線ＢＬが非反転センスアンプビット線ＢＬＳＡＴから切り離されると共に、制御信号ＢＬＤＩＳが立ち上がりビット線ＢＬの電圧はロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．の電源ＳＡＰをロウレベルに、ＳＡＮをハイレベルにして、フリップフロップＦ．Ｆ．を不活性化する。したがってタイミングＴＷ４以降では非反転センスアンプビット線ＢＬＳＡＴはフローティング状態となる。
【００５３】
メモリセルへの書き込みデータがハイレベルであった場合には、ビット線ＢＬの電圧がＶＳＳへ低下する事に伴って、サイリスタであるメモリ素子の導通状態は終了し、ＦＢ節点の電圧もビルトインポテンシャルＶＢＩまで低下する。一方、メモリセルへの書き込みデータがロウレベルであった場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持するのでメモリセルの状態に変化は起きない。
【００５４】
タイミングＴＷ５ではワード線ＷＬの電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧ＶＨまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧ＶＬまで低下する。このＶＨとＶＬとの電位差がメモリセルに書きこまれたデータとして保持される。
【００５５】
（メモリセルの読み出し動作）
図８は第１の実施形態のメモリセル読み出し波形図である。図６と図８を参照してメモリセルへの読み出し動作について説明する。タイミングＴＲ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰはロウレベルに、Ｎ型トランジスタの電源ＳＡＮはハイレベルで、フリップフロップＦ．Ｆ．は不活性の状態であり、非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢはフローティングの状態である。
【００５６】
また、制御信号ＡＣＴＢも非活性化レベルのハイレベルである。またメモリセルのＦＢ節点はメモリセルが保持しているデータによってＶＨまたはＶＬ電圧にある。
【００５７】
タイミングＴＲ１になると制御信号ＢＬＤＩＳがロウレベルとなりビット線がロウレベル（ＶＳＳ）に固定されていた状態から開放されるとともに、ＡＣＴＢ信号がロウレベルとなり活性化し、反転センスアンプビット線ＢＬＳＡＢが電圧ＶＡＲＹに、非反転センスアンプビット線ＢＬＳＡＴが電圧ＶＢＬＲＥＦに設定される。また、制御信号ＴＧＲが活性化して反転センスアンプビット線ＢＬＳＡＢの電圧ＶＡＲＹによってビット線ＢＬも駆動され、ビット線ＢＬの電圧も電圧ＶＡＲＹまで上昇する。
【００５８】
タイミングＴＲ２では、サブワードドライバＳＷＤがワード線ＷＬの電圧をワード線リード電圧ＶＷＬＲまで上昇させる。ワード線リード電圧ＶＷＬＲは、ワード線ライト電圧ＶＷＬＷより低くワード線プリチャージ電圧ＶＷＬＰより高い電圧である。タイミングＴＲ２でワード線の電圧がワード線リード電圧ＶＷＬＲまで立ち上がることによってメモリセルのキャパシタの容量を介してＦＢ節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりＦＢ節点の電圧がＶＨレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧はメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりＦＢ節点の電圧がＶＬレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧は上昇するもののメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまでは上昇しない。従ってメモリ素子は導通状態にならない。
【００５９】
タイミングＴＲ３では制御信号ＡＣＴＢを非活性状態となるハイレベルに立ち上げ、反転センスアンプビット線ＢＬＳＡＢが電圧ＶＡＲＹに、非反転センスアンプビット線ＢＬＳＡＴが電圧ＶＢＬＲＥＦに固定していた状態から開放する。反転センスアンプビット線ＢＬＳＡＢはＮ型トランジスタＮ２を介してビット線ＢＬに接続されているのでメモリセルのメモリ素子（サイリスタ）が導通している場合はビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は徐々に低下していく。一方、メモリ素子（サイリスタ）が導通していない場合は電流が流れるルートがないのでビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持する。また、非反転センスアンプビット線ＢＬＳＡＴはビット線ＢＬには接続されていないので、制御信号ＡＣＴＢがハイレベルとなっても電圧ＶＢＬＲＥＦを維持する。
【００６０】
タイミングＴＲ４では制御信号ＴＧＲをロウレベルに立ち下げ、ビット線ＢＬと反転センスアンプビット線ＢＬＳＡＢとの接続を切り離す。
【００６１】
続くタイミングＴＲ５ではセンスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰをハイレベル（ＶＡＲＹ）に、Ｎ型トランジスタの電源ＳＡＮをロウレベル（ＶＳＳ）にし、フリップフロップＦ．Ｆ．を活性化してフリップフロップＦ．Ｆ．により非反転センスアンプビット線ＢＬＳＡＴと反転センスアンプビット線ＢＬＳＡＢとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線の立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線ＢＬＳＡＢの電圧が基準電圧ＶＢＬＲＥＦ以下の電圧まで低下しているので、非反転センスアンプビット線ＢＬＳＡＴがハイレベルに、反転センスアンプビット線ＢＬＳＡＢがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線の立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持しているので、非反転センスアンプビット線ＢＬＳＡＴがロウレベルに、反転センスアンプビット線ＢＬＳＡＢがハイレベルに増幅される。
【００６２】
タイミングＴＲ６では、サブワードドライバＳＷＤはワード線の電圧をワード線リード電圧ＶＷＬＲからワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線ＢＬの電圧は徐々に低下しつつあるもののまだメモリ素子（サイリスタ）は導通しておりＰＮＰトランジスタＱ２がオンしているのでＦＢ節点の電圧はビルトインポテンシャル電圧ＶＢＩ以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子（サイリスタ）は動作していないのでメモリセルのキャパシタによる容量を介してワード線の電圧の低下につれてＦＢ節点の電圧も低下する。
【００６３】
タイミングＴＲ７では、制御信号ＢＬＤＩＳを立ち上げ、ビット線ＢＬの電圧をロウレベル（ＶＳＳ）に固定する。メモリセルがハイレベルを保持していた場合、メモリ素子（サイリスタ）は非導通状態となり、ＦＢ節点の電圧はビルトインポテンシャルＶＢＩまで低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでＦＢ節点の電圧は変化しない。
【００６４】
タイミングＴＲ８ではサブワードドライバＳＷＤはワード線の電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子（サイリスタ）は非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧ＶＨまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧ＶＬまで低下する。すなわち、読み出し動作前のメモリセルのデータは読み出し動作を行っても保持されている。
【００６５】
（書き込み動作と読み出し動作のまとめ）
ここでワード線の駆動電圧についてまとめて説明しておく。非選択（スタンバイ）時のワード線のワード線スタンバイ電圧ＶＷＬＳは動作の基準となる電圧である。ワード線ライト電圧ＶＷＬＷは、図７に示すとおりワード線スタンバイ電圧ＶＷＬＳよりΔＶＷだけ高い電圧である。ΔＶＷは書き込み動作前のメモリセルのＦＢ節点の電圧が最も低い場合であっても、ハイレベルを書き込む場合にワード線の立ち上げによってＦＢ節点の電圧が電圧ＶＢＩ付近に達しメモリ素子が導通状態になるだけの電圧が必要である。
【００６６】
また、ワード線リード電圧ＶＷＬＲとワード線スタンバイ電圧ＶＷＬＳとの電位差ΔＶＲ（図８参照）は、読み出し動作時にビット線をハイレベル（ＶＡＲＹ）にしてワード線を立ち上げた場合にＦＢ節点の電圧がハイレベルを保持している場合は電圧ＶＢＩに達してメモリ素子を導通化させ、ロウレベルを保持している場合は電圧ＶＢＩに達せずにメモリ素子が導通しないレベルに設定される。
【００６７】
さらに、ワード線プリチャージ電圧ＶＷＬＰとワード線スタンバイ電圧ＶＷＬＳとの電位差ΔＶＰ（図７、図８参照）は、ノイズマージンとなり、メモリセルのＦＢ節点がハイレベルを保持する場合の電圧ＶＨを十分に低い電圧とすることができる。電圧ＶＨが電圧ＶＢＩより十分に低ければ、ビット線が選択され、ワード線が非選択の場合に誤ってメモリ素子が動作してしまう不具合を避けることができる。
【００６８】
なお、第１の実施形態の説明において、図４に示すようにカソードが直接電源ＶＳＳに接続されている形態を好ましい実施形態として説明したが、カソードは、スイッチを介して電源ＶＳＳに接続されていているものであってもよい。
【００６９】
［第２の実施形態］
図９は、第２の実施形態によるメモリセル（ＦＢＣメモリ）６６Ａの回路図である。第１の実施形態ではメモリ素子はサイリスタであったが、第２の実施形態のメモリ素子はバイポーラトランジスタである。しかし、メモリ素子の構造及び動作原理が若干違うことを除いて基本的な書き込み及び読み出し動作波形や回路構成はほとんど第１の実施形態と変える必要はない。以下に第１の実施形態と異なる点のみ説明する。図９において、第１の実施形態の図４と比較すると第１の実施形態では、ビット線ＢＬがサイリスタのアノードに接続されていたのに対して第２の実施形態では、ＮＰＮトランジスタＱ１のコレクタに接続されている。また、エミッタが電源ノードＶＳＳに接続され、ベースがキャパシタＣ１のワード線の対向電極に接続されている。
【００７０】
図１０は、第２の実施形態によるメモリセル領域のＡ−Ａ断面図である。断面の位置は第１の実施形態における図１の断面図と同様に図５のＡ−Ａ断面を矢印の向きに観察した断面である。図１０を参照すると第２の実施形態では、第１の実施形態のＰ型アノード９が形成されておらず、Ｎ型拡散層８が直接ビット線コンタクト１１に接続されている。実施形態２ではＮ型拡散層８はＮＰＮトランジスタのコレクタとなる領域である。その他の構成は図１に示す第１の実施形態となんら違いはない。
【００７１】
（ＦＢＣメモリセルの動作原理）
図９の回路図を参照し、第２の実施形態によるメモリセル（ＦＢＣメモリ）のセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とエミッタＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャルＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベース・エミッタ間電流と等価である。
【００７２】
ビット線ＢＬ(コレクタ)が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧ＶＢＩ付近まで達した時に、ＮＰＮバイポーラトランジスタＱ１が弱くオンして、ビット線ＢＬ（コレクタ）からエミッタＶＳＳへ小さな電流が流れるが、ＮＰＮバイポーラトランジスタではコレクタ電流のキャリアは電子であるので、エミッタからコレクタへ少量の電子が流れることになる。コレクタに注入された電子は高いエネルギーを持っているため、コレクタのＮ型領域にて、インパクトイオン化によりホール、電子の対を生成する。このインパクトイオン化で発生したホールは、コレクタよりも低い電圧のＦＢ節点（Ｐ型領域）に引き寄せられＦＢ節点へ流れ込み、ＦＢ節点をより高い電圧まで持ち上げる。その結果ＮＰＮバイポーラトランジスタＱ１が強くオンし、更に多くの電流がビット線ＢＬ（コレクタ）からエミッタＶＳＳへ流れ、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が導通状態になる。
【００７３】
ＦＢＣメモリのセルが一度導通状態になると、ビット線ＢＬ(コレクタ)にインパクトイオン化率が大きい十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００７４】
ＦＢＣメモリのセルの非導通化は、ＢＬ（コレクタ）とＶＳＳ（エミッタ）の電位差をインパクトイオン化率が十分小さくなる電位差に下げることによって行われる。ビット線ＢＬをインパクトイオン化率の小さな電圧に下げると、ＦＢ節点はＰＮ接合のリーク電流により電圧ＶＢＩ以下まで下がって行く。その結果ＮＰＮバイポーラトランジスタＱ１がオフするため、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が非導通状態になる。
【００７５】
ビット線ＢＬ（コレクタ）がインパクトイオン化率の小さな電圧以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１はオフした状態を保つため、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が常に導通することはない。
【００７６】
また、図７、図８のリードライト波形図において、ビット線のハイレベル駆動電圧ＶＡＲＹは、メモリ素子にサイリスタを用いる第１の実施形態では１Ｖ程度の電圧が好ましいが、バイポーラトランジスタをメモリ素子として用いる第２の実施形態では、２Ｖ以上が好ましい。その他の第１の実施形態の説明については、メモリ素子についてサイリスタと記載されている箇所をバイポーラトランジスタと読み変えれば、第１の実施形態の説明はそのまま第２の実施形態の説明とすることができる。
【００７７】
［第３の実施形態］
第３の実施形態は、第１、第２の実施形態の半導体装置を外部から見たときの仕様をＤＲＡＭと互換性のある半導体記憶装置とする実施形態である。図１１は、第３の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合の動作波形図である。外部からＡＣＴコマンドが与えられた場合に、指定されたロウアドレスとＡＣＴコマンドに応答してワード線ＷＬを選択するとともに図８を用いて説明したメモリセルからセンスアンプＳＡまでデータを読み出す処理を行う。次にＲＥＡＤコマンドが与えられた場合には、指定されたカラムアドレスに基づいてセンスアンプＳＡまで読み出したデータについてＩＯ線を介して外部へ出力する。
【００７８】
また、外部からＷＲＩＴＥコマンドが与えられた場合には、この段階ではメモリセルまでの書き込みは行わずにセンスアンプＳＡのフリップフロップＦ．Ｆ．まで書き込みを行う。次にプリチャージコマンドＰＲＥが与えられた時に、センスアンプＳＡのフリップフロップＦ．Ｆ．に格納されていた書き込みデータを実際にメモリセルに書き込みを行う。書き込みの動作波形は図７を用いて説明したとおりである。
【００７９】
［第４の実施形態］
第４の実施形態は、ワード線の駆動電圧を外部から供給される電源電圧であるＶＤＤとＶＳＳの範囲内に収める実施形態である。図１２は、第４の実施形態によるワード線の動作波形図である。図１２に示すとおり、第４の実施形態では非選択（スタンバイ）時のワード線スタンバイ電圧ＶＷＬＳを電源電圧ＶＳＳと同一電圧にして、ワード線駆動電圧のうち、最も電圧の高いワード線ライト電圧ＶＷＬＷをＶＤＤ以下の電圧にしている。特許文献１や特許文献２に記載されているような従来のフローティングボディメモリでは、ワード線の非選択時や読み出し時、メモリセルにトリガ素子として用いられているＭＯＳトランジスタが確実にオフ状態を維持できるように電圧ＶＳＳ以下の負の電圧をワード線に印加する必要があった。半導体装置において、外部から供給される電源の範囲外、すなわちＶＳＳからＶＤＤの電圧範囲外の電圧を生成するためには、チャージポンプ回路等の昇圧回路、降圧回路を用いる必要がある。
【００８０】
また、通常、図１、図１０等のＰ型半導体基板１はＶＳＳ電圧を供給する。ワード線スタンバイ電圧ＶＷＬＳをＶＳＳ以下の電圧に設定すると、ワード線ＷＬを駆動するワード線駆動回路又はサブワードドライバＳＷＤ（図３参照）内のＮ型トランジスタのバックバイアス（Ｐ型）は、ＶＳＳより低いワード線スタンバイ電圧ＶＷＬＳまたはそれ以下の電源にする必要がある。従ってワード線駆動回路のＮＭＯＳのバックバイアスはＤｅｅｐ−Ｎウェルに囲われたＰウェルとして、メモリセル部のＰ型半導体基板１とは電気的に分離する必要がある。このためＰ型半導体基板１とＤｅｅｐ−Ｎウェル内のＰウェルの所謂ウェル分離によりワード線駆動回路のレイアウト面積が増大する、Ｄｅｅｐ−Ｎウェル形成のプロセス工程が増大する、等の問題点がある。このため、ワード線ＷＬ等、アレイに使う電源電圧はＶＤＤ−ＶＳＳ間の電圧範囲内の電圧が望ましい。
【００８１】
一方、本実施形態では、ワード線ＷＬとＦＢ節点の間は容量結合されているだけであるので、ワード線の電圧の絶対値は自由に選択することができる。すなわち、各動作時にＦＢ節点に所定の電位変化量を与え得ることができれば、ワード線側の電圧の絶対値とＦＢ節点側の電圧の絶対値はシフトさせることができる。そこで、第４の実施形態では、ワード線の取りうる電圧範囲を外部から供給される電源電圧ＶＤＤとＶＳＳの範囲内に収め、チャージポンプ回路を用いなくともワード線駆動電圧が生成できるようにした。
【００８２】
［第５の実施形態］
図１３は、第５の実施形態によるワード線の動作波形図である。第５の実施形態ではワード線スタンバイ電圧ＶＷＬＳについてハイレベルを書き込み直後のＦＢ節点の電圧ＶＨとロウレベルを書き込み直後のＦＢ節点の電圧ＶＬのちょうど中間の電圧に設定している。すなわち、ワード線スタンバイ電圧ＶＷＬＳを、ＶＷＬＳ＝（ＶＨ＋ＶＬ）／２の電圧に設定している。
【００８３】
キャパシタのレイアウト面積を小さくして容量値を稼ぐためには容量膜は、高誘電材料で膜厚を薄く形成する必要がある。このとき、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ：絶縁膜経時破壊）耐圧を確保して容量膜リーク電流を防ぐためには、ワード線ＷＬとＦＢ節点間の電位差をできるだけ小さくしてキャパシタにかかる電圧を小さくすることが好ましい。この観点から第５の実施形態ではワード線スタンバイ電圧ＶＷＬＳをセルキャパシタの電極間に印加される電圧が最も小さくなる電圧に設定している。
【００８４】
ここで、電圧ＶＢＩ、書き込み直後のＦＢ節点の電圧ＶＨ、ＶＬとワード線の電圧の関係について数式を使ってまとめておく。メモリセルにハイレベルを書き込む場合、図７のタイミングＴＷ５前と後のＦＢ節点の電圧変化は、ワード線の電圧変化におおよそ等しいので（式１）が成立する。
ＶＨ≒ＶＢＩ−ΔＶＰ （式１）
【００８５】
また、メモリセルにロウレベルを書き込む場合、図７のタイミングＴＷ３前とＴＷ５後のＦＢ節点の電圧変化は、ワード線の電圧変化におおよそ等しいので（式２）が成立する。
ＶＬ≒ＶＢＩ−ΔＶＷ （式２）
【００８６】
（式１）、（式２）から、好ましいワード線スタンバイ電圧ＶＷＬＳは、（式３）により設定できる。
ＶＷＬＳ＝（ＶＨ＋ＶＬ）／２
＝ＶＢＩ−｛＋０．５×（ΔＶＰ＋ΔＶＷ）} （式３）
【００８７】
（式３）において、ビルトインポテンシャルＶＢＩはＰＮ接合の電圧であり、ΔＶＰ、ΔＶＷはいずれも設計値である。従って、比較的簡単な回路でワード線スタンバイ電圧ＶＷＬＳを発生させることができる。また、ビルトインポテンシャルＶＢＩは負の温度特性を持つことが知られている。従って（式１）、（式２）よりＶＨ、ＶＬはいずれも温度特性を持っている。ワード線スタンバイ電圧ＶＷＬＳを（式３）を満たすように生成することで、ＶＨ、ＶＬの温度特性も補償することができる。
【００８８】
同様にワード線ライト電圧ＶＷＬＷは、（式４−１）、（式４−２）で表すことができる。
ＶＷＬＷ＝ＶＷＬＳ＋ΔＶＷ （式４−１）
＝ＶＢＩ＋（−０．５×ΔＶＰ＋０．５×ΔＶＷ） （式４−２）
【００８９】
ワード線リード電圧ＶＷＬＲは、（式５−１）、（式５−２）で表すことができる。
ＶＷＬＲ＝ＶＷＬＳ＋ΔＶＲ （式５−１）
＝ＶＢＩ＋（−０．５×ΔＶＰ−０．５×ΔＶＷ＋ΔＶＲ）
（式５−２）
【００９０】
ワード線プリチャージ電圧ＶＷＬＰは、（式６−１）、（式６−２）で表すことができる。
ＶＷＬＰ＝ＶＷＬＳ＋ΔＶＰ （式６−１）
＝ＶＢＩ＋（＋０．５×ΔＶＰ−０．５×ΔＶＷ） （式６−２）
【００９１】
すなわち、ワード線スタンバイ電圧ＶＷＬＳ、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰは、上記式に基づいて、最適な電圧を設定することができる。上記式を実現する回路としては、公知の電圧加算回路を用いることができる。
【００９２】
［第６の実施形態］
図１４は第６の実施形態による半導体装置全体のブロック図である。第６の実施形態はシステムＬＳＩの一部のメモリ部５０に第１乃至第５の実施形態によるメモリセルアレイ４１を組み込んだ実施形態である。図１４において、図２に示す第１の実施形態による半導体装置全体のブロック図と同一である部分は同一の符号を付し、重複する説明は省略する。
【００９３】
図１４に示す半導体装置３０Ａは、メモリ部５０の他にメモリ部５０が記憶する情報に基づいてデータ処理を行い、データ処理を行った結果をメモリ部５０に記憶させるデータ処理部５３と、半導体装置３０Ａの外部との間でデータの入出力を行うデータ入出力部５４とを備えている。メモリ部５０とデータ処理部５３とデータ入出力部５４との間は、データ入出力バスＤＱやアドレスバスＡＤで接続されている。また、これらの間で同期を取って動作を行うため、クロック信号ＣＫが共通に接続されている。
【００９４】
メモリ部５０はアドレスバスＡＤから与えられるカラムアドレス、ロウアドレス、クロック信号ＣＫ及びメモリモジュール制御信号１、２に基づいて、データ入出力バスＤＱからリードライトデータの入出力を行う。また、メモリ部５０の外部からワード線の駆動に必要な電圧やセンスアンプの駆動に必要な電圧がロウデコーダ４２、ＳＡ制御回路４３に供給されている。また、メモリ部５０全体の動作を制御する回路としてメモリアレイ制御回路５１が設けられている。また、メモリセルアレイ４１とデータ入出力バスＤＱとの間で同期を取ってデータの入出力を行うため、データバッファー５２が設けられている。
【００９５】
［第７の実施形態］
第７の実施形態は第１の実施形態の半導体装置を製造するための好適な製造方法の実施形態である。図１５乃至図２４を用いて順番に説明する。
【００９６】
図１５（ａ）は製造の途中工程でのメモリセル領域の断面図であり、図１５（ｂ）はその平面図である。なお、図１５（ａ）に示す断面は、図１５（ｂ）に示すＢ−Ｂ断面を矢印の方向から観察した断面図である。図１５までの製造工程を説明する。半導体基板の少なくともメモリセル領域６１（図３参照）となる領域の全面に不純物を注入してＰ型拡散層１、３を形成する。半導体基板は好ましくはシリコン基板である。半導体基板の上に窒化膜１０１を図１５（ｂ）に示すＬ／Ｓパターンで形成する。次に窒化膜１０１をマスクに、図１５（ａ）の１０２の高さまで半導体基板をエッチングする。その後、イオン注入により、Ｎ型拡散層２を形成した後、さらに半導体基板をＰ型拡散層１に到達するまでエッチングを行う。その後、通常のＳＴＩ形成方法で酸化膜６を埋め込み、図１５（ａ）に示す断面構造が得られる。
【００９７】
次に、窒化膜１０１を除去した後、窒化膜１０３を再度成膜し、図１６（ｂ）に示す後でワード線ＷＬを形成する領域に平行なＬ／Ｓパターンで半導体基板をＮ型拡散層２に達するまでエッチングする。この状態の断面図を図１６（ａ）に、平面図を図１６（ｂ）に示す。図１６（ａ）は、図１６（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【００９８】
次に、半導体基板に形成した溝の内壁に酸化膜サイドウォール１０４を形成する。窒化膜１０３と酸化膜サイドウォール１０４をマスクとして、溝底が１に到達するまで半導体基板をエッチングする。Ｗ／ＴｉＮ／Ｔｉなどのコンフォーマルなメタルを成膜した後、エッチバックして埋め込みメタル５を形成する。さらに、溝内に酸化膜を埋め込み平坦化することでＳＴＩ６を形成する。この状態の断面図を図１７（ａ）に平面図を図１７（ｂ）に示す。図１７（ａ）は、図１７（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【００９９】
次に、窒化膜１０３を選択的に除去し、ＳＴＩ６の側壁に酸化膜サイドウォール１０５を形成する。この状態の断面図を図１８（ａ）に、平面図を図１８（ｂ）に示す。図１８（ａ）は、図１８（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１００】
酸化膜サイドウォール１０５をマスクとして半導体基板をエッチングすることで、リセス７を形成する。この状態の断面図を図１９（ａ）に、平面図を図１９（ｂ）に示す。図１９（ａ）は、図１９（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０１】
リセス７に酸化膜を埋め込んだ後、ＣＭＰ等で平坦化を行う。図２０（ｂ）に破線で示す位置にマスクパターンを形成し、酸化膜をエッチングすることによって、ビット線コンタクト開口を行う。イオン注入によりビット線コンタクト開口からＮ型拡散層８を形成する。この状態の断面図を図２０（ａ）に、平面図を図２０（ｂ）に示す。図２０（ａ）は、図２０（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０２】
図２０（ａ）に示すビット線コンタクト開口部にＰ型ポリシリコン１１を埋め込む。Ｐ型ポリシリコン１１からの不純物熱拡散等により、Ｎ型拡散層８の表面にＰ型拡散層９を形成する。次に、ビット線となる金属層１２をＰ型ポリシリコン１１と酸化膜の上全面に成膜する。金属層１２はＷ／ＴｉＮ／Ｔｉなどを用いることができる。金属層１２の上にさらに窒化膜１０６を成膜する。この状態の断面図を図２１（ａ）に、平面図を図２１（ｂ）に示す。図２１（ａ）は、図２１（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０３】
図２２（ｂ）に破線で示すマスクパターンを形成し、窒化膜１０６、金属層１２、Ｐ型ポリシリコン１１をエッチングし、ビット線１２を形成する。次に、ビット線１２の上面と側面に窒化膜サイドウォール１３を形成する。さらに、ビット線間を酸化膜１０７で埋め込む。この状態の断面図を図２２（ａ）に、平面図を図２２（ｂ）に示す。図２２（ａ）は、図２２（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０４】
図２３（ｂ）に点線（ワード線方向）で示すマスクパターンを形成し、酸化膜を選択的にエッチングすることで容量コンタクトを形成する部分を開口する。Ｐ型ポリシリコンまたは金属を埋め込み、容量コンタクト１４を形成する。この状態の断面図を図２３（ａ）に、平面図を図２３（ｂ）に示す。図２３（ａ）は、図２３（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０５】
層間酸化膜１０８を成膜後、図２４（ｂ）の実線で示すマスクパターンを形成し、キャパシタとなるシリンダを開口する。シリンダの内壁にＴｉＮ等で下部電極１５を形成した後、全面に容量膜１６を形成する。容量膜１６の上にキャパシタの上部電極及びワード線ＷＬとなる金属層１７を成膜する。この状態の断面図を図２４（ａ）に、平面図を図２４（ｂ）に示す。図２４（ａ）は、図２４（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０６】
その後、ワード線ＷＬ１７を形成すると、図１の断面図、図５の平面図に示す第１の実施形態による半導体装置のメモリセル領域が完成する。
【０１０７】
［第７の実施形態の変形］
なお、図１０に断面図を示す第２の実施形態の半導体装置（メモリ素子がバイポーラトランジスタ）は、上記第７の実施形態の製造方法において、図２１に示す製造工程において、ビット線コンタクト開口部にＰ型ポリシリコン１１を埋め込まずに、タングステンなどのプラグやＮ型ポリシリコンをビット線コンタクト開口部に埋め込み、ビット線がビット線コンタクト１１を介して直接Ｎ型拡散層８に接続されるようにすればよい。その他の製造工程は第７の実施形態の製造工程をそのまま適用できる。
【０１０８】
［第８の実施形態］
図２５は第８の実施形態によるメモリセル領域の平面図であり、図２６はそのＢ−Ｂ断面を矢印の方向に観察した断面図である。第８の実施形態は、第１の実施形態の半導体装置についてメモリセル領域のデバイス構造を変えて実現するものである。従って、第８の実施形態では、第１の実施形態とメモリセル領域の断面図（図１参照）と平面図（図５参照）が異なるもののその他の回路機能は、第１の実施形態の半導体装置と何ら異なる所はない。図２５、図２６では、図１、図５と機能的に同一である部分は同一の符号を付し、重複する説明は一部省略している。
【０１０９】
図１に示す第１の実施形態におけるメモリセル領域の断面構造では、セルフアラインで形成したリセス７を用いて容量コンタクト１４をＮ型拡散層８やＰ型アノードから分離していたが、第８の実施形態では、ＳＴＩ６の中に導体を埋め込みサイドコンタクト１８を設けることにより容量コンタクト１４をＮ型拡散層８やＰ型アノードから分離してＰ−ボディー３へ接続している。
【０１１０】
図２６の断面図において、Ｐ型半導体基板１の主表面にＮ型カソード２、Ｐ−ボディー３、Ｎ型拡散層８、Ｐ型拡散層であるＰ型アノード９が拡散層４としてその順番に積層されている。半導体基板１の主表面には、一定の間隔をおいてＮ型カソード２にまで達するＳＴＩ６が設けられている。各メモリセル間はこのＳＴＩ６によって区画されている。各ＳＴＩ６にはポリシリコン等からなる導体１９が埋めこまれており、各導体１９はサイドコンタクト１８により各メモリセルのＰ−ボディー３へと接続されている。
【０１１１】
Ｐ型アノード９の上層にはビット線コンタクト１１が設けられ、ビット線コンタクト１１を介してさらに上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜サイドウォール１３により覆われている。また、導体１９の上部には容量コンタクト１４が設けられ、容量コンタクト１４を介してビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【０１１２】
なお、図２６には図示されないが、図２５（断面構造は製造工程の途中工程である図３４参照）に示すとおり、ワード線ＷＬ１７と平行に埋め込みメタル５がＮ型カソード２とＰ型半導体基板１に接して埋め込まれている。なお、Ｎ型カソード２は埋め込みメタル５を通して電気的に接続されセル領域内の各メモリセルで共通の電源ノードとなっている。
【０１１３】
［第９の実施形態］
図９の実施形態は第８の実施形態による半導体装置の好ましい製造方法の一例を示す実施形態である。図２７〜図３９は第９の実施形態の製造方法における途中の各製造工程を示す図面である。
【０１１４】
半導体基板（好ましくはシリコン基板）に不純物を注入し、Ｐ型拡散層１、３、Ｎ型拡散層８を形成する。半導体基板の上に窒化膜２０１を成膜後、図２７（ｂ）に示すＬ／Ｓパターンで窒化膜２０１、半導体基板をエッチングし、半導体基板に溝を形成する。さらにイオン注入により、溝の底部にＮ型拡散層２を形成する。この状態の断面図を図２７（ａ）に示す。図２７（ａ）は、図２７（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１５】
溝の内壁に酸化膜２０２とポリシリコン２０３をその順番に成膜する。ポリシリコン２０３を図２８（ａ）に示す高さまでエッチングする。図２８（ａ）はこの状態の断面図であり、図２８（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１６】
酸化膜２０２を等方性エッチングで後退させた後、窒化膜２０４を成膜する。さらに、窒化膜２０４をエッチバック後、ポリシリコン２０３をエッチングする。図２９（ａ）はこの状態の断面図である。図２９（ａ）は、図２９（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１７】
酸化膜２０２の片側をエッチングし、拡散層３へのサイドコンタクト部を開口する。図３０（ａ）はこの状態の断面図である。なお、図３０（ａ）は、図３０（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１８】
溝内にポリシリコン１９を埋め込み、エッチバックすることで導体１９を形成する。導体１９は、サイドコンタクト１８にてＰ型拡散層３と接続される。図３１（ａ）はこの状態の断面図である。なお、図３１（ａ）は、図３１（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１９】
通常のＳＴＩ形成フローと同様に、溝内を酸化膜２０５で埋め込み、酸化膜エッチング、窒化膜エッチングを行う。図３２（ａ）はこの状態の断面図である。なお、図３２（ａ）は、図３２（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２０】
窒化膜２０６を図３３（ｂ）に示すワード線ＷＬを形成する方向に形成し、半導体基板をＮ型拡散層２までエッチングし、ワード線ＷＬを形成する方向に溝を形成する。溝の内壁に酸化膜サイドウォール２０７を形成する。図３３（ａ）はこの状態の断面図である。なお、図３３（ａ）は、図３３（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２１】
次に、窒化膜２０１と酸化膜サイドウォール２０７をマスクとして、溝底がＰ型半導体基板１に到達するまで半導体基板をエッチングした後、例えばＷ／ＴｉＮ／Ｔｉなどの金属層を成膜し、エッチバックを行うことで、埋め込みメタル層５を形成する。図３４（ａ）はこの状態の断面図である。なお、図３４（ａ）は、図３４（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２２】
通常のＳＴＩ形成と同様の方法で酸化膜６を形成する。図３５（ａ）はこの状態の断面図であり、図３５（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２３】
次に、上面にＰ型ポリシリコン１１を成膜した後、ビット線となる金属層（例えばＷ／ＴｉＮ／Ｔｉ）１２を成膜する。その上に、窒化膜２０８を成膜する。図３６（ａ）はこの状態の断面図である。なお、図３６（ａ）は、図３６（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２４】
図３７（ｂ）の破線で示すマスクパターンを形成した後、窒化膜２０８、金属層１２、Ｐ型ポリシリコン１１をエッチングすることでビット線１２を形成する。その後、熱処理でＰ型ポリシリコン１１からＰ型不純物を拡散させることでＰ型拡散層９を形成する。図３７（ａ）はこの状態の断面図である。なお、図３７（ａ）は、図３７（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２５】
窒化膜を表面に成膜し、エッチバックを行うことでビット線の側面にサイドウォール１３を形成する。その後、層間酸化膜２０９を埋め込み、平坦化を行う。図３８（ａ）はこの状態の断面図である。なお、図３８（ａ）は、図３８（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２６】
図３９（ｂ）の破線を開口とするマスクパターンを用いて酸化膜のみをエッチングし、容量コンタクトを開口する。開口部にＷ／ＴｉＮ／Ｔｉなどの導電体を埋め込み、平坦化した後エッチバックすることで容量コンタクト１４を形成する。図３９（ａ）はこの状態の断面図であり、図３９（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２７】
容量コンタクト１４の上部にＤＲＡＭプロセスと同様のペデスタル構造のキャパシタを形成し、さらにワード線をライン状に形成することで、図２５、図２６の構造のメモリセル領域を備える第８の実施形態の半導体装置を完成することができる。
になる
【０１２８】
［第１０の実施形態］
第１０の実施形態は、第８の実施形態によるメモリセル領域のデバイス構造を持つ半導体装置を第２の実施形態によるＦＢＣメモリセルに適用した半導体装置の実施形態である。図４０は、第１０の実施形態によるメモリセル領域の断面図である。図４０の断面図は
、図２５に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。図４０の断面図を図２５に示す第８の実施形態による断面図と比較すると、Ｐ型アノード９が設けられておらず、ビット線コンタクト１１が直接Ｎ型拡散層８に接続されていることを除いて第８の実施形態による半導体装置におけるメモリセル部のデバイス構造と同一である。
【０１２９】
なお、第１０の実施形態による半導体装置は、第９の実施形態による半導体装置の製造方法において、図３６に示す製造工程において、Ｐ型ポリシリコン１１に代えてＮ型ポリシリコン１１を形成すればよい。または、タングステンなどのプラグを用いてＮ型拡散層８に接続するようにしてもよい。その他の製造工程は第９の実施形態の製造工程をそのまま適用できる。
【０１３０】
なお、本発明においてさらに下記の形態が可能である。
［形態１］
電源電位が与えられる第１半導体領域と、この第１半導体領域とＰＮ接合を成す第２半導体領域と、前記第１半導体領域に接しながら前記第２半導体領域の側面を取り囲む絶縁分離領域と、前記第２半導体領域に前記第１半導体領域から離間して成形されて前記第２半導体領域とＰＮ接合を成す第３半導体領域と、を少なくとも有するメモリ素子が設けられた半導体層と、
前記半導体層上に設けられたワード線と、
前記ワード線と前記第２半導体領域との間に設けられたキャパシタと、
前記半導体層上に設けられ、前記メモリ素子との間で前記第３半導体領域を介して情報が伝達されるビット線と、
を備える半導体装置。
［形態２］
前記キャパシタは前記第２半導体領域とは独立して設けられ前記第２半導体領域に電気的接続される電極を有する形態１記載の半導体装置。
［形態３］
前記メモリ素子は前記第３半導体領域とＰＮ接合を成すと共に前記第２半導体領域から分離された第４半導体領域を更に有し、前記ビット線は前記第４半導体領域に電気的に接続されている形態１記載の半導体装置。
［形態４］
前記ビット線は前記第３半導体領域に電気的に接続されている形態１記載の半導体装置。
［形態５］
前記ビット線と前記ワード線を活性化しリード、及び／又は、ライト動作を行う場合において、前記リード、及び／又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定する形態３に記載の半導体装置。
［形態６］
前記半導体装置は、外部から第１の電源電圧と第２の電源電圧が供給され、
前記第１半導体領域には、前記第１の電源電圧が与えられる形態１乃至５のいずれかに記載の半導体装置。
［形態７］
前記ワード線は、前記第１の電源電圧と前記第２の電源電圧の範囲内の電圧に制御される形態６記載の半導体装置。
［形態８］
前記ワード線は非選択時には、前記第１半導体領域と同一電圧に維持される形態１乃至７のいずれかに記載の半導体装置。
［形態９］
前記ワード線は、非選択時において、前記メモリ素子の第２領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御する形態１乃至６のうちいずれかに記載の半導体装置。
［形態１０］
前記メモリ素子の前記第１領域と前記第２領域との前記ＰＮ接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする形態９記載の半導体装置。
［形態１１］
第１の方向に配線された複数の前記ワード線と、
前記第１の方向とは交差する第２の方向に配線された複数の前記ビット線と、
前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第２の領域に接続された第１の電極と対応する前記ワード線に接続された第２の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、
を備える形態１乃至１０のうちいずれかに記載の半導体装置。
［形態１２］
前記各メモリセルに含まれる能動素子が複数のＰＮ接合のみである形態１１記載の半導体装置。
［形態１３］
前記各メモリセルに含まれる能動素子が１個のバイポーラトランジスタ又は１個のサイリスタのみである形態１１又は１２に記載の半導体装置。
［形態１４］
前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、
前記選択したビット線について第１の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第１の制御と、
前記第１の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第２の制御と、
前記第２の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第３の制御と、
前記第３の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第１の電源電圧に戻す第４の制御と、
前記第４の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第５の制御と、
を行う形態１１乃至１３のうちいずれかに記載の半導体装置。
［形態１５］
前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、
前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第２の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第６の制御と、
前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第７の制御と、
前記第７の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第８の制御と、
前記第８の制御の後、前記ビット線を前記第１の電源電圧に固定する第９の制御と、
前記第９の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第１０の制御と、
をさらに行う形態１４記載の半導体装置。
［形態１６］
前記複数のセンスアンプ回路は、それぞれ、
リードライトデータを一時保存するフリップフロップと、
前記フリップフロップの非反転ノードに接続された第１のデータ線と、
前記フリップフロップの反転ノードに接続され前記第１のデータ線とは論理が反転している第２のデータ線と、
ライト時に前記第１のデータ線と対応するビット線とを接続するライトスイッチと、
リード時に前記第２のデータ線と対応するビット線とを接続するリードスイッチと、
を備える形態１１乃至１５のうちいずれかに記載の半導体装置。
［形態１７］
外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込む形態１１乃至１６のうちいずれかに記載の半導体装置。
［形態１８］
前記半導体層は、半導体基板上の主表面に設けられた前記第１半導体領域と、前記第１半導体領域に接して前記第１半導体領域の上層に設けられた前記第２半導体領域と、前記第２半導体領域に接して前記第２半導体領域の一部の上層に設けられた前記第３半導体領域と、を備え、
前記キャパシタの第１の電極は上層に前記第３半導体領域が設けられていない前記第２半導体領域の表面に接続され、容量膜を介して前記第１の電極と対向して設けられた第２の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態１乃至１７のうちいずれかに記載の半導体装置。
［形態１９］
前記半導体層は、半導体基板上の主表面に、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、の順に積層され、
前記キャパシタの第１の電極は前記絶縁分離領域の中に設けられて側面の一部が前記第２半導体領域に接続された導体を介して前記第２半導体領域に接続され、容量膜を介して前記第１の電極と対向して設けられた第２の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態１乃至１７のうちいずれかに記載の半導体装置。
［形態２０］
半導体基板の主表面に、第１の第１導電型領域と、前記第１の第１導電型領域の上層に前記第１の第１導電型領域に接して形成された第１の第２導電型領域と、前記第１の第２導電型領域の上層に前記第１の第２導電型領域に接して形成された第２の第１導電型領域と、を有する半導体層を形成する工程と、
深さが前記第１の第２導電型領域に達し、表面が第２の第１導電型領域の表面から突出する線状のＳＴＩを第１の方向に一定の間隔をおいて複数形成する工程と、
前記表面が突出した各ＳＴＩの側壁にサイドウォールを形成し、各サイドウォール間の表面が覆われていない第２の第１導電型領域の表面に溝を形成し、溝を絶縁膜で埋めて平坦化する工程と、
前記両側にサイドウォールを形成した領域のうち、片側の領域を開口し、第２の第１導電型領域の表面に第２の第２導電型領域を形成し、前記開口に前記第２の第２導電型領域に達するビット線コンタクトを形成し、さらに前記ビット線コンタクトの上にビット線を形成する工程と、
前記両側にサイドウォールを形成した領域のうち、前記開口を行っていない残る片側の領域を開口し、第１の電極が前記第２の第１導電型領域に接続され、容量膜を挟んだ第２の電極がワード線となるキャパシタを形成する工程と、
を有する半導体装置の製造方法。
［形態２１］
前記ビット線コンタクトは第１導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第２の第２導電型領域の表面に第３の第１導電型領域を形成する工程をさらに含む形態２０記載の半導体装置の製造方法。
［形態２２］
線状のＳＴＩを一定の間隔をおいて複数形成する工程において、前記ＳＴＩの底面に前記第１の第１導電型領域と第１の第２導電型領域に接する埋め込みメタルを形成する工程をさらに含む形態２０又は２１記載の半導体装置の製造方法。
［形態２３］
半導体層を形成する工程は、
前記半導体基板の主表面に前記第１の第１導電型領域と、第２の第１導電型領域となる領域を形成する工程と、
前記第１の方向と交差する第２の方向に第１の第２導電型領域を形成しようとする領域の深さに達する溝を形成する工程と、
イオン注入により前記第１の第２導電型領域を形成する工程と、
前記溝を前記第１の第１導電型領域に達するまでさらにエッチングした後、溝を絶縁物で埋めて第２の方向に伸びるＳＴＩを形成する工程と、
を含む形態２０乃至２２のうちいずれかに記載の半導体装置の製造方法。
［形態２４］
半導体基板の主表面に、第１の第１導電型領域と、前記第１の第１導電型領域の上層に前記第１の第１導電型領域に接して形成された第１の第２導電型領域と、前記第１の第２導電型領域の上層に前記第１の第２導電型領域に接して形成された第２の第１導電型領域と、を有する半導体層を形成する工程と、
前記半導体層の表面から、深さが前記第１の第２導電型領域に達する溝を第１の方向に一定の間隔をおいて複数形成し、各溝の内壁を絶縁膜で覆う工程と、
前記溝の内壁を覆う絶縁膜の側壁の一部を開口し、第２の第１導電型領域の側壁の一部が露出するようにする工程と、
前記内壁に前記第２の第１導電型領域に接する容量コンタクトを形成する工程と、
第２の第１導電型領域の表面に第２の第２導電型領域を形成し、さらに第２の第２導電型領域の表面にビット線コンタクトを形成し、前記ビット線コンタクトの上にビット線を形成する工程と、
第１の電極が前記容量コンタクトに接続され、容量膜を挟んだ第２の電極がワード線となるキャパシタを形成する工程と、
を有する半導体装置の製造方法。
［形態２５］
前記ビット線コンタクトは第１導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第２の第２導電型領域の表面に第３の第１導電型領域を形成する工程をさらに含む形態２４記載の半導体装置の製造方法。
【０１３１】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３２】
１：Ｐ型半導体基板
２：Ｎ型カソード
３：Ｐ−ボディー（ＦＢ）
４：拡散層
５：埋め込みメタル
６：ＳＴＩ
７：リセス
８：Ｎ型拡散層
９：Ｐ型アノード（Ｐ型拡散層）
１０：層間膜（酸化膜）
１１：ビット線コンタクト（Ｐ型ポリシリコン）
１２：ビット線（金属層）
１３：サイドウォール（窒化膜）
１４：容量コンタクト
１５：電極
１６：容量膜
１７：ワード線
１８：サイドコンタクト
１９：導体（ポリシリコン）
３０、３０Ａ：半導体装置
３１：アドレス入力回路
３２：アドレスラッチ回路
３３：コマンド入力回路
３４：コマンドデコード回路
３５：クロック入力回路
３６：タイミングジェネレータ
３７：ＤＬＬ回路
３８：モードレジスタ
３９：カラムデコーダ
４０：リフレッシュ制御回路
４１：メモリセルアレイ
４２：ロウデコーダ
４３：ＳＡ制御回路
４４：ＦＩＦＯ回路
４５：データ入出力回路
４６：内部電源発生回路
５０：メモリ部
５１：メモリセルアレイ制御回路
５２：データバッファー
５３：データ処理部
５４：データ入出力部
６０：メモリマットＭＡＴ
６１−１〜６１−５：セル領域
６２−１、６２−２：サブワードドライバ配置領域
６３−１、６３−２：センスアンプ配置領域
６６、６６Ａ：メモリセル
６９：図５に拡大図を示す領域
１０１、１０３、１０６、２０１、２０４、２０６、２０８：窒化膜
１０４、１０５、２０７：酸化膜サイドウォール
１０７、２０２、２０５：酸化膜
１０８、２０９：層間酸化膜
２０３：ポリシリコン
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、フローティング状態となる半導体領域であるフローティングボディに電荷を蓄積するサイリスタメモリやＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）メモリに関する。
【背景技術】
【０００２】
現在の大容量の半導体記憶装置としては、ＤＲＡＭが最も一般的でありコンピュータシステムなどに広く用いられている。しかし、ＤＲＡＭは、後数年で微細化限界に達するとも言われている。従って、ＤＲＡＭを置き換えることを目的として様々な大容量の半導体記憶装置の研究開発が行われている。その中でも、サイリスタやバイポーラトランジスタのフローティングボディに電荷を蓄積するフローティングボディメモリについて、以下の先行技術が公開されている。
【０００３】
特許文献１には、サイリスタを記憶素子として用いたサイリスタメモリが開示されている。特許文献１には、一つのアクセストランジスタと、アクセストランジスタに並列に接続された複数のサイリスタを備えることによって、メモリセル面積の縮小化を図っている。また、アクセストランジスタとは別に、複数のサイリスタ毎にターンオン、ターンオフを制御するゲート電極を備え、ゲート電極にはそれぞれワード線が接続されている。すなわち、各サイリスタはＭＯＳトランジスタとしても機能するように半導体基板上に形成されている（特許文献１の図１０、図１２、図１４参照）。
【０００４】
特許文献２には、ＭＯＳトランジスタのゲート直下の領域をフローティングボディとして用いたＦＢＣメモリが開示されている。特許文献２では、データ保持モードにおいて、単数又は複数のビット線と複数のワード線を同時に駆動してセンスアンプを用いずにバイポーラトランジスタとしての作用により自律リフレッシュを行うことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−６６３６４号公報
【特許文献２】特開２００９−１７６３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明によって与えられたものである。上記特許文献１、２は、いずれもＭＯＳトランジスタのゲートとボディー節点ＦＢ間のゲート容量に電荷を蓄積することで情報を記憶している。ＭＯＳトランジスタを用いることで以下のような問題点を含んでいる。
【０００７】
ＭＯＳトランジスタはＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありＧＩＤＬ電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはＧＩＤＬがセルリーク電流の要因の中で最大であると考えられている。
【０００８】
また、ＭＯＳトランジスタのＶｔ値などの特性を適正にするようイオン注入条件を決める必要があるため、各ＰＮ接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。ＰＮ接合部のリーク電流もリフレッシュ特性が悪化する要因の１つである。
【０００９】
さらに、メモリセルにＭＯＳトランジスタを用いる場合に面積を大きくしないためには、サイリスタ、バイポーラトランジスタを半導体基板上に設けた柱、壁状の領域に縦型に形成し、その側壁にゲート（ワード線）を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、前記メモリ素子の前記第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリセルにＭＯＳトランジスタを用いる必要がないので、セルリーク電流を少なくし、かつ、微細化が可能となる。また、メモリ素子の能動領域から独立して設けられて、かつ、電気的に接続されたキャパシタを備えているので、メモリ素子の特性に影響を与えることなく、必要にして十分な容量のキャパシタを設けることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による半導体装置におけるメモリセル領域のＡ−Ａ断面図である。
【図２】第１の実施形態による半導体装置全体のブロック図である。
【図３】第１の実施形態によるメモリセル領域周辺の回路配置図である。
【図４】第１の実施形態によるメモリセル（サイリスタメモリ）の回路図である。
【図５】第１の実施形態におけるメモリセル領域の平面図である。
【図６】第１の実施形態におけるセンスアンプの回路図である。
【図７】第１の実施形態のメモリセル書き込み波形図である。
【図８】第１の実施形態のメモリセル読み出し波形図である。
【図９】第２の実施形態によるメモリセル（ＦＢＣメモリ）の回路図である。
【図１０】第２の実施形態によるメモリセル領域のＡ−Ａ断面図である。
【図１１】第３の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合の動作波形図である。
【図１２】第４の実施形態によるワード線の動作波形図である（ワード線スタンバイ電圧が外部電源と同一電圧）。
【図１３】第５の実施形態によるワード線の動作波形図である（ワード線スタンバイ電圧がセルキャパシタの対極にハイレベルとロウレベルを書き込んだ後のちょうど中間の電圧）。
【図１４】第６の実施形態による半導体装置全体のブロック図である。
【図１５】第７の実施形態による半導体装置の製造方法において、一製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図１６】図１５に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１７】図１６に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１８】図１７に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図１９】図１８に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２０】図１９に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２１】図２０に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２２】図２１に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２３】図２２に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２４】図２３に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図２５】第８の実施形態によるメモリセル領域の平面図である。
【図２６】第８の実施形態によるメモリセル領域のＢ−Ｂ断面図である。
【図２７】第９の実施形態による半導体装置の製造方法において、一製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図２８】図２７に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図２９】図２８に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３０】図２９に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３１】図３０に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３２】図３１に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３３】図３２に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３４】図３３に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３５】図３４に続く製造工程における（ａ）Ａ−Ａ断面図と（ｂ）平面図である。
【図３６】図３５に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３７】図３６に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３８】図３７に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図３９】図３８に続く製造工程における（ａ）Ｂ−Ｂ断面図と（ｂ）平面図である。
【図４０】第１０の実施形態によるメモリセル領域のＢ−Ｂ断面図である。
【発明を実施するための形態】
【００１３】
本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
図１、図１０、図２６、図４０に一例を示すように、本発明の一実施形態の半導体装置は、ワード線（１７）と、ビット線（１２）と、電源ノード（２）と、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域（２及び３）並びに第２の領域（３）とＰＮ結合を成す第３の領域（８）を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極（１５）及びワード線に接続された第２の電極（１７）を有するキャパシタと、を備える。
【００１５】
メモリ素子は、図１、図２６に一例を示すように第３の領域とＰＮ接合を成すと共に第２の領域から分離された第４の領域（９）を更に有するサイリスタであり、ビット線は前記第４の領域に電気的に接続されているものであってもよい。また、メモリ素子は、図１０、図４０に一例を示すようにバイポーラトランジスタであり、ビット線は第３の領域に電気的に接続されているものであってもよい。
【００１６】
以下に具体的な実施の形態について、図面を参照して説明する。
【００１７】
［第１の実施形態］
図２は、第１の実施形態による半導体装置全体のブロック図である。第１の実施形態による半導体装置は、内部にメモリセルアレイ４１を備え、外部からクロックに同期して与えられたコマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）とアドレス信号ＡＤＤに基づいて、データ入出力端子ＤＱからメモリセルアレイ４１にデータをリードライトすることができる半導体装置３０である。
【００１８】
アドレス入力回路３１は、アドレス入力端子ＡＤＤからアドレスを入力する。アドレスラッチ回路３２は、アドレス入力回路３１が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路３３は、外部から与えられる／ＲＡＳ、／ＣＡＳ、ＷＥなどのコマンド信号を入力する。なお、信号名の冒頭に付した／は、アクティブロウである信号を示す。コマンドデコード回路３４は、コマンド入力回路３３が入力したコマンド信号をデコードし、半導体装置３０内の各部の動作を制御する。タイミングジェネレータ３６は、コマンドデコード回路３４のデコード結果に基づいて、半導体装置３０内の各種回路の動作タイミング信号を生成する。クロック入力回路３５は、外部からクロック信号ＣＫ、／ＣＫを入力する。ＤＬＬ回路３７は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ３８は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ３８に設定される値によって内部の動作を制御する。
【００１９】
カラムデコーダ３９は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線（図２では図示省略）の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路４０は、リフレッシュを行うロウアドレスを指定する。メモリセルアレイ４１は、カラムデコーダ３９によって選択される複数のビット線（図示せず）とロウデコーダ４２によって選択される複数のワード線（図示せず）が交差する方向に配線されており、この交点に対応して複数のメモリセル（図示せず）がマトリクス状に配置されている。このメモリセルアレイ４１内部の構成については、後で詳しく説明する。ロウデコーダは、ロウアドレスをデコーダし、メモリセルアレイ４１のワード線を選択する。ＳＡ制御回路４３は、メモリセルアレイの内部に含まれるセンスアンプ（図示せず）の動作を制御する。
【００２０】
ＦＩＦＯ回路４４は、リードコマンド実行時には、メモリセルアレイ４１から並列に読み出した複数のビットのデータをシリアルデータに変換してデータ入出力回路４５へ出力する。また、ライトコマンド実行時には、ＤＱ端子からデータ入出力回路４５を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ４１へ書き込みデータとして送る。データ入出力回路４５は、ＦＩＦＯ回路４４と外部データ入出力端子であるＤＱ端子との間でデータの入出力を行う。なお、ＦＩＦＯ回路４４とデータ入出力回路４５には、ＤＬＬ回路３７からクロックが供給されており、外部の装置との間で同期して高速にデータの入出力が行えるように制御している。内部電源発生回路４６は、外部電源端子ＶＤＤ、ＶＳＳから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路４６が生成する電源のうち、主なものを説明しておく。ＶＡＲＹは、ＳＡ制御回路４３へ供給され、ビット線のハイレベルを駆動する電源である。ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳは、それぞれ、ロウデコーダ４２に供給され、ワード線を駆動する電源となる電圧である。
【００２１】
図３は、第１の実施形態によるメモリセル領域周辺の回路配置図である。図３には、図２におけるメモリセルアレイ４１内の破線で示す領域６０の内部の回路配置を示す図である。図２のメモリセルアレイ４１の内部には、図３に示すセル領域６１がマトリクス状に多数配置されており、図３は、そのマトリクス状に多数配置されたセル領域６１の内、一つのセル領域６１−１とその周辺の回路配置を示す。セル領域６１−１の上下には、それぞれサブワードドライバＳＷＤを配置する領域であるＳＷＤ領域６２−１、６２−２が設けられている。ＳＷＤ領域６２−１、６２−２に設けられたサブワードドライバＳＷＤからは、（サブ）ワード線ＷＬが交互にセル領域６１−１へ配線されている。また、ＳＷＤ領域６２−１に設けられたサブワードドライバＳＷＤが駆動するワード線ＷＬは、ＳＷＤ領域６２−１を介してセル領域６１−１と隣接する別のセル領域６１−２へも配線されている。同様に、ＳＷＤ領域６２−２のサブワードドライバＳＷＤが駆動するワード線ＷＬは、セル領域６１−３へも配線されている。
【００２２】
セル領域６１−１の左右には、それぞれセンスアンプＳＡを配置する領域であるＳＡ領域６３−１、６３−２が設けられている。ＳＡ領域６３−１、６３−２に設けられたセンスアンプＳＡからは、ビット線ＢＬが交互にセル領域６１−１へ配線されている。また、ＳＡ領域６３−１に設けられたセンスアンプＳＡからは、ＳＡ領域６３−１を介してセル領域６１−１と隣接する別のセル領域６１−４にも別のビット線が配線されている。同様に、ＳＡ領域６３−２のセンスアンプＳＡからは、セル領域６１−５にも別のビット線ＢＬＡが配線されている。セル領域６１−１の内部には、各ビット線ＢＬと各ワード線ＷＬとの交点に対応して複数のメモリセル６６がマトリクス状に配置されている。
【００２３】
図３における１個のメモリセル６６の内部の回路を図４に示す。図４において、ビット線ＢＬと電源ノードであるＶＳＳとの間には、アノードがビット線ＢＬに、カソードが電源ノードＶＳＳに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディＦＢに、コレクタが領域ＦＮに接続されたＮＰＮトランジスタと、エミッタがアノードに、ベースが領域ＦＮに、コレクタがフローティングボディＦＢに接続されたＰＮＰトランジスタを備えている。また、フローティングボディＦＢとワード線ＷＬとの間には、キャパシタＣ１が設けられている。すなわち、図３のメモリセル６６は、１個のサイリスタと１個のキャパシタＣ１を含んでいるが、ＭＯＳトランジスタは含まれていない。
【００２４】
図５は、第１の実施形態におけるメモリセル領域の平面図である。図５に図示する平面は、図３に符号６９の破線で示す領域内の平面図である。また、図５のＡ−Ａ断面を矢印の方から見た断面図を図１に示す。図１において、Ｐ型半導体基板１の主表面にＮ型カソード２とＰ−ボディー３の拡散層４がその順番に積層して設けられている。拡散層４の表面からはＳＴＩ（シャロートレンチアイソレーション）６がくさび状に設けられ、Ｎ型カソード２にまで達している。各メモリセル間はこのＳＴＩ６によって区画されている。また、各ＳＴＩ６の底面にはＰ型半導体基板１とＮ型カソード２に接して埋め込みメタル５が設けられている。Ｎ型カソード２は、埋め込みメタル５を通して電気的に接続され各メモリセル共通の電源ノードとなっている。ＳＴＩによって仕切られたメモリセル毎のＰ−ボディー３の表面の中央には拡散層４の表面からリセス７がくさび状に設けられている。メモリセル毎にリセス７に二つに分けられたＰ−ボディー３の片側の表面には、Ｎ型拡散層８とＰ型拡散層であるＰ型アノード９がその順番に積層されている。
【００２５】
Ｐ型アノード９を含む拡散層４の表面には層間膜１０が設けられ全面を覆っている。Ｐ型アノード９の表面の層間膜１０にはビット線コンタクト１１が設けられビット線コンタクト１１を介して層間膜１０の上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜であるサイドウォール１３により覆われている。また、リセス７によってＮ型拡散層８、Ｐ型アノード９と隔てて設けられたＰ−ボディー３のもう片側の表面には層間膜１０を貫通して容量コンタクト１４が設けられ、ビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【００２６】
メモリセルは、Ｐ型アノード９、Ｎ型拡散層８、Ｐ−ボディー３、Ｎ型カソード２からなるサイリスタのＰ型アノード９がビット線コンタクト１１を介してビット線１２に接続され、サイリスタのＮ型カソード２は電源ノードとなる。また、Ｎ型カソード２及び、または埋め込みメタル５は図示しない外部電源端子ＶＳＳに接続されている。さらに、サイリスタのＰ−ボディー３は容量コンタクト１４を介して（下部）電極１５、容量膜１６、ワード線１７からなるキャパシタを介してワード線１７に接続されている。さらに、リセス７を設け、リセス７によって、容量コンタクト１４へ接続されたＰ−ボディー３から分離された領域にＰ型アノード９及びＮ型拡散層８を形成している。
【００２７】
図１、図５に図示するとおり、メモリセルには寄生トランジスタを含めてＭＯＳトランジスタを用いていない。従って、ＧＩＤＬ電流等メモリセルにＭＯＳトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト１４を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。したがって、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。
【００２８】
なお、ＭＯＳトランジスタの寄生容量をセル容量とした場合、６５ｎｍプロセスで、ボディー節点ＦＢ（ＮＭＯＳトランジスタのバックバイアス）とゲートとの間のセル容量値は、１０ａＦ（アトファラッド：１Ｅ−１８）から５０ａＦ程度であり、非常に小さい。将来プロセスが微細化すると、ボディー節点ＦＢとゲートとの間の面積が小さくなり、更にセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにＤＲＡＭのセル容量は２５ｆＦ（フェムトファラッド：１Ｅ−１５）程度で、このＮＭＯＳトランジスタの寄生容量よりも約３桁大きい。
【００２９】
ホールや電子などのキャリアの電荷は０．１６ａＣ（アトクーロン）であるので、例えばセル容量が１６ａＦの場合は、キャリア１個のリークでボディー節点ＦＢのレベルが１０ｍＶも変動する。書き込み動作後のボディー節点ＦＢのレベルに対し、０．５Ｖ以上変動すると読み出し不良になると仮定すると、わずか５０個のキャリアのリークで読み出し不良やリフレッシュの不良が発生する。５０個程度の少ないキャリアがリークする時間は確率的な揺らぎで、毎回大きく変動する。５０個では１σ（シグマ：標準偏差）は約１４％の揺らぎに相当し、この値はリークする時間の揺らぎにほぼ一致する。この揺らぎの確率はポアソン分布で正確に計算できる。従って、リフレッシュの不再現性が著しく発生し、リフレッシュ不良ビットのリダンダンシ救済や、選別が困難である。この問題を対策するにはセル容量を大きくして、リフレッシュの不良に至るキャリアのリーク個数を多くするしかない。発明者の計算ではそのキャリアの個数が約１０００個以上必要と見積もっている。すなわち、セル容量は約０．３２ｆＦ（＝０．１６ａＣ×１０００個／０．５Ｖ）以上必要である。
【００３０】
図１に示すデバイス構造例では、コンケーブ型（電極１５が王冠型でその内側が容量）のキャパシタ構造とした例であるが、ＤＲＡＭのキャパシタのプロセス工程と同じプロセス工程で作成できる。ＤＲＡＭのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にＤＲＡＭではセルリーク電流値と必要なリフレッシュ特性との積にて、約２０ｆＦ以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方本発明の半導体記憶装置ではセルリーク電流値は上記のように大幅に改善できるため、ＤＲＡＭと同値のリフレッシュ特性の場合、セル容量を小さくしても良い。もしセルリーク電流をＤＲＡＭよりも２桁以上削減できた場合は、上述したように０．３２ｆＦ程度まで許容可能である。
【００３１】
また、キャパシタの容量値そのものはＤＲＡＭと比べると原理的に小さくすることが可能である。すなわち、セルデータの読み出し時には、ワード線とビット線の選択によりメモリ素子であるサイリスタが能動素子として動作しビット線を駆動する。従って、単にメモリセルの容量についてスイッチを介して読み出すに過ぎないＤＲＡＭと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に３つのＰＮ接合を備えていればよく、ＭＯＳトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図１に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。
【００３２】
（サイリスタメモリセルの動作原理）
図４の回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャルＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベース・エミッタ間電流と等価である。
【００３３】
ビット線ＢＬ（アノード）が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧ＶＢＩ付近まで達した時に、ＮＰＮバイポーラトランジスタＱ１が弱くオンして節点ＦＮが低いレベルに低下して行き、それによりＰＮＰバイポーラトランジスタＱ２がオンしてＦＢ節点を更に高い電圧まで持ち上げる。その結果ＮＰＮバイポーラトランジスタＱ１がより強くオンして 、サイリスタメモリセルのアノードＢＬとカソードＶＳＳが導通状態になる。
【００３４】
サイリスタメモリのセルが一度導通状態になると、ビット線ＢＬ（アノード）に十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００３５】
サイリスタメモリのセルの非導通化は、アノードＢＬとカソードＶＳＳ電位差を電圧ＶＢＩ以下の小さな電位差にすることによって行われる。ビット線ＢＬを電圧ＶＢＩ以下にすると、ＦＢ節点はＰＮ接合のリーク電流により電圧ＶＢＩ以下まで下がって行く。その結果ＮＰＮバイポーラトランジスタＱ１がオフするため、サイリスタメモリのセルのアノードＢＬとカソードＶＳＳが非導通状態になる。
【００３６】
ビット線ＢＬ（アノード）が電圧ＶＢＩ以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１及びＰＮＰバイポーラトランジスタＱ２はオフした状態を保つため、サイリスタメモリセルのアノードＢＬとカソードＶＳＳは常に導通することはない。
【００３７】
図６は、第１の実施形態におけるセンスアンプＳＡの回路図である。センスアンプＳＡにはセル領域からビット線ＢＬが接続され、隣接する別のセル領域Ａからはビット線ＢＬＡが接続されている。Ｎ型トランジスタＮ１のドレインがビット線ＢＬに接続され、Ｎ型トランジスタＮ１のゲートは制御信号ＢＬＤＩＳ、ソースは電源ＶＳＳに接続されている。Ｎ型トランジスタＮ１と同様にビット線ＢＬＡにはＮ型トランジスタＮ１Ａが設けられている。Ｎ型トランジスタＮ１、Ｎ１Ａは、それぞれ、ビット線ＢＬ、ＢＬＡの非選択（スタンバイ）時にビット線ＢＬ、ＢＬＡの電位を電源ＶＳＳのレベルに固定する。
【００３８】
ビット線ＢＬには、Ｎ型トランジスタＮ２のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線ＢＬＳＡＢが、ゲートには制御信号ＴＧＲが接続されている。制御信号ＴＧＲは、ビット線ＢＬのデータの読み出し動作時に活性化されハイレベルとなる信号で、読み出し動作時にＮ型トランジスタＮ２を介してビット線ＢＬは反転センスアンプビット線ＢＬＳＡＢに接続される。同様に、ビット線ＢＬＡと反転センスアンプビット線ＢＬＳＡＢとの間にはＮ型トランジスタＮ２Ａが設けられ、Ｎ型トランジスタＮ２Ａのゲートには制御信号ＴＧＲＡが接続されている。
【００３９】
また、ビット線ＢＬには、Ｎ型トランジスタＮ３のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線ＢＬＳＡＴが、ゲートには制御信号ＴＧＷが接続されている。制御信号ＴＧＷは、書き込み動作時にビット線ＢＬをセンスアンプＳＡのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書き込み動作時にＮ型トランジスタＮ３を介してビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴに接続される。同様に、ビット線ＢＬＡと非反転センスアンプビット線ＢＬＳＡＴとの間にはＮ型トランジスタＮ３Ａが設けられ、Ｎ型トランジスタＮ３Ａのゲートには制御信号ＴＧＷＡが接続されている。
【００４０】
反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの間にはフリップフロップＦ．Ｆ．が設けられ、反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの電位差を増幅する。フリップフロップＦ．Ｆ．はＰ型トランジスタＰ３、Ｐ４及びＮ型トランジスタＮ４、Ｎ５を備えている。また、フリップフロップＦ．Ｆ．にはＰ型トランジスタの電源としてＳＡＰが、Ｎ型トランジスタの電源としてＳＡＮが接続されている。電源ＳＡＰとＳＡＮはフリップフロップＦ．Ｆ．の動作が必要なときにだけ活性化する。活性化するときの電源ＳＡＰは電源ＶＡＲＹと同電位であり、電源ＳＡＮは電源ＶＳＳと同電位である。この電源ＳＡＰとＳＡＮの電圧、及び電源ＶＡＲＹの電圧によりビット線ＢＬの最大振幅が決まる。不活性のときの電源ＳＡＰは電源ＶＳＳと同電位であり、電源ＳＡＮは電源ＶＡＲＹと同電位である。
【００４１】
Ｎ型トランジスタＮ６は、反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢとを接続するスイッチであり、Ｎ型トランジスタＮ７は、非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴとを接続するスイッチである。Ｎ型トランジスタＮ６とＮ７は共にカラム選択信号ＹＳにより導通非導通が制御される。メモリセルアレイの外部からデータを書き込むときや、メモリセルアレイのデータを外部に読み出すときは、このＮ型トランジスタＮ６とＮ７を介してセンスアンプＳＡの反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢ及び非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴが接続され、リードライトデータの入出力を行う。
【００４２】
Ｐ型トランジスタＰ１が反転センスアンプビット線ＢＬＳＡＢとビット線活性化電源ＶＡＲＹとの間に接続され、Ｐ型トランジスタＰ２が非反転センスアンプビット線ＢＬＳＡＴとビット線判定基準電源ＶＢＬＲＥＦとの間に接続されている。Ｐ型トランジスタＰ１、Ｐ２のゲートには共に制御信号ＡＣＴＢが接続されている。制御信号ＡＣＴＢは読み出し動作時に活性化してロウレベルになる。
【００４３】
（第１の実施形態の動作：メモリセルへの書き込み動作）
次に第１の実施形態の動作について説明する。図７は第１の実施形態のメモリセル書き込み波形図である。図６と図７を参照してメモリセルへの書き込み動作から説明する。
【００４４】
図７においてタイミングＴＷ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰにＶＡＲＹ電圧が、Ｎ型トランジスタの電源ＳＡＮにはＶＳＳ電圧が供給されフリップフロップＦ．Ｆ．が活性化されており、制御信号ＡＣＴＢは非活性化レベルのハイレベルである。この状態では、フリップフロップＦ．Ｆ．は予めＩＯ線ＩＯＴ、ＩＯＢから入力した書き込みデータを保持している。従ってこのときの非反転センスアンプビット線ＢＬＳＡＴの電圧は、書き込みデータがハイレベルである場合は電圧ＶＡＲＹと同電位、書き込みデータがロウレベルである場合は電圧ＶＳＳと同電位である。
【００４５】
また、ワード線は非選択レベルのワード線スタンバイ電圧ＶＷＬＳに固定されている。このとき、メモリ素子（サイリスタ）のＦＢ節点（図４参照。図１のＰ−ボディー３に相当）はメモリセルが保持しているデータの論理レベルによりＶＨまたはＶＬの電位にある。ＶＨはＶＬより高い電位にあるが、電圧ＶＢＩより低い電位である。
【００４６】
タイミングＴＷ１になると制御信号ＢＬＤＩＳが立ち下がると共に制御信号ＴＧＷが立ち上がり、ビット線ＢＬがロウレベル（ＶＳＳ）に固定されていた状態から開放され、非反転センスアンプビット線ＢＬＳＡＴに接続される。センスアンプＳＡのフリップフロップＦ．Ｆ．がＩＯ線ＩＯＴ、ＩＯＢから入力した書き込みデータとしてハイレベルを保持している場合は、ビット線ＢＬは電圧ＶＡＲＹに駆動される。一方、書き込みデータがロウレベルである場合には、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持する。この段階では、ビット線ＢＬの電圧がハイレベルのＶＡＲＹまで上昇しても、ワード線ＷＬの電圧がスタンバイ電圧ＶＷＬＳを維持しているので、ＦＢ節点の電圧はタイミングＴＷ１以前の電圧を維持したままであり、メモリ素子は動作することはない。
【００４７】
次にタイミングＴＷ２になるとサブワードドライバＳＷＤはワード線ＷＬの電圧をワード線ライト電圧ＶＷＬＷまで上昇させる。これに伴いセルキャパシタの容量を介してＦＢ節点の電圧は、これまでメモリセルに保持していたデータがハイレベルＶＨの場合は電圧ＶＢＩ以上まで、データがロウレベルＶＬの場合は電圧ＶＢＩ付近まで、上昇する。
【００４８】
メモリセルにハイレベルを書き込む場合はビット線ＢＬがハイレベル（ＶＡＲＹ）に駆動されているので、サイリスタが導通状態になる。サイリスタが導通状態になるとビット線ＢＬの電圧は、トランジスタＰ４、Ｎ３のオン抵抗とビット線の配線抵抗分だけ電圧は低下する。またＦＢ節点は、ＰＮＰバイポーラトランジスタＱ２のオン抵抗と、ＦＢ節点とＶＳＳ（カソード）との間のＰＮ接合ダイオードの内部抵抗との比で決まる電圧ＶＯＮのレベルになる。
【００４９】
一方、書き込みデータがロウレベルである場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持しているので、ワード線ＷＬの電位がワード線ライト電圧ＶＷＬＷまで上昇してもサイリスタは導通することはない。ＦＢ節点の電圧は、電圧ＶＢＩ以上まで上昇した場合（これまでメモリセルに保持していたデータがハイレベルＶＨの場合）はＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間のＰＮ接合により電圧ＶＢＩレベルまで高速に低下する。
【００５０】
タイミングＴＷ３になると、サブワード線ドライバＳＷＤはビット線の電圧をワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの中間電圧であるワード線プリチャージ電圧ＶＷＬＰまで引き下げる。ビット線がハイレベル（ＶＡＲＹ）に駆動されメモリセルにハイレベルが書きこまれている場合は、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧ＶＷＬＰまで下がってもＦＢ節点の電圧は電圧ＶＯＮを維持する。
【００５１】
一方、メモリセルに書き込むデータがロウレベルであり、ビット線ＢＬの電圧がロウレベル（ＶＳＳ）である場合は、サイリスタは非導通の状態であるのでワード線の電圧の低下につれて、セルキャパシタの容量を介してＦＢ節点の電圧は低い電圧まで低下する。
【００５２】
タイミングＴＷ４では、制御信号ＴＧＷが立ち下がり、ビット線ＢＬが非反転センスアンプビット線ＢＬＳＡＴから切り離されると共に、制御信号ＢＬＤＩＳが立ち上がりビット線ＢＬの電圧はロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．の電源ＳＡＰをロウレベルに、ＳＡＮをハイレベルにして、フリップフロップＦ．Ｆ．を不活性化する。したがってタイミングＴＷ４以降では非反転センスアンプビット線ＢＬＳＡＴはフローティング状態となる。
【００５３】
メモリセルへの書き込みデータがハイレベルであった場合には、ビット線ＢＬの電圧がＶＳＳへ低下する事に伴って、サイリスタであるメモリ素子の導通状態は終了し、ＦＢ節点の電圧もビルトインポテンシャルＶＢＩまで低下する。一方、メモリセルへの書き込みデータがロウレベルであった場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持するのでメモリセルの状態に変化は起きない。
【００５４】
タイミングＴＷ５ではワード線ＷＬの電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧ＶＨまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧ＶＬまで低下する。このＶＨとＶＬとの電位差がメモリセルに書きこまれたデータとして保持される。
【００５５】
（メモリセルの読み出し動作）
図８は第１の実施形態のメモリセル読み出し波形図である。図６と図８を参照してメモリセルへの読み出し動作について説明する。タイミングＴＲ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰはロウレベルに、Ｎ型トランジスタの電源ＳＡＮはハイレベルで、フリップフロップＦ．Ｆ．は不活性の状態であり、非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢはフローティングの状態である。
【００５６】
また、制御信号ＡＣＴＢも非活性化レベルのハイレベルである。またメモリセルのＦＢ節点はメモリセルが保持しているデータによってＶＨまたはＶＬ電圧にある。
【００５７】
タイミングＴＲ１になると制御信号ＢＬＤＩＳがロウレベルとなりビット線がロウレベル（ＶＳＳ）に固定されていた状態から開放されるとともに、ＡＣＴＢ信号がロウレベルとなり活性化し、反転センスアンプビット線ＢＬＳＡＢが電圧ＶＡＲＹに、非反転センスアンプビット線ＢＬＳＡＴが電圧ＶＢＬＲＥＦに設定される。また、制御信号ＴＧＲが活性化して反転センスアンプビット線ＢＬＳＡＢの電圧ＶＡＲＹによってビット線ＢＬも駆動され、ビット線ＢＬの電圧も電圧ＶＡＲＹまで上昇する。
【００５８】
タイミングＴＲ２では、サブワードドライバＳＷＤがワード線ＷＬの電圧をワード線リード電圧ＶＷＬＲまで上昇させる。ワード線リード電圧ＶＷＬＲは、ワード線ライト電圧ＶＷＬＷより低くワード線プリチャージ電圧ＶＷＬＰより高い電圧である。タイミングＴＲ２でワード線の電圧がワード線リード電圧ＶＷＬＲまで立ち上がることによってメモリセルのキャパシタの容量を介してＦＢ節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりＦＢ節点の電圧がＶＨレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧はメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりＦＢ節点の電圧がＶＬレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧は上昇するもののメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまでは上昇しない。従ってメモリ素子は導通状態にならない。
【００５９】
タイミングＴＲ３では制御信号ＡＣＴＢを非活性状態となるハイレベルに立ち上げ、反転センスアンプビット線ＢＬＳＡＢが電圧ＶＡＲＹに、非反転センスアンプビット線ＢＬＳＡＴが電圧ＶＢＬＲＥＦに固定していた状態から開放する。反転センスアンプビット線ＢＬＳＡＢはＮ型トランジスタＮ２を介してビット線ＢＬに接続されているのでメモリセルのメモリ素子（サイリスタ）が導通している場合はビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は徐々に低下していく。一方、メモリ素子（サイリスタ）が導通していない場合は電流が流れるルートがないのでビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持する。また、非反転センスアンプビット線ＢＬＳＡＴはビット線ＢＬには接続されていないので、制御信号ＡＣＴＢがハイレベルとなっても電圧ＶＢＬＲＥＦを維持する。
【００６０】
タイミングＴＲ４では制御信号ＴＧＲをロウレベルに立ち下げ、ビット線ＢＬと反転センスアンプビット線ＢＬＳＡＢとの接続を切り離す。
【００６１】
続くタイミングＴＲ５ではセンスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰをハイレベル（ＶＡＲＹ）に、Ｎ型トランジスタの電源ＳＡＮをロウレベル（ＶＳＳ）にし、フリップフロップＦ．Ｆ．を活性化してフリップフロップＦ．Ｆ．により非反転センスアンプビット線ＢＬＳＡＴと反転センスアンプビット線ＢＬＳＡＢとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線の立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線ＢＬＳＡＢの電圧が基準電圧ＶＢＬＲＥＦ以下の電圧まで低下しているので、非反転センスアンプビット線ＢＬＳＡＴがハイレベルに、反転センスアンプビット線ＢＬＳＡＢがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線の立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持しているので、非反転センスアンプビット線ＢＬＳＡＴがロウレベルに、反転センスアンプビット線ＢＬＳＡＢがハイレベルに増幅される。
【００６２】
タイミングＴＲ６では、サブワードドライバＳＷＤはワード線の電圧をワード線リード電圧ＶＷＬＲからワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線ＢＬの電圧は徐々に低下しつつあるもののまだメモリ素子（サイリスタ）は導通しておりＰＮＰトランジスタＱ２がオンしているのでＦＢ節点の電圧はビルトインポテンシャル電圧ＶＢＩ以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子（サイリスタ）は動作していないのでメモリセルのキャパシタによる容量を介してワード線の電圧の低下につれてＦＢ節点の電圧も低下する。
【００６３】
タイミングＴＲ７では、制御信号ＢＬＤＩＳを立ち上げ、ビット線ＢＬの電圧をロウレベル（ＶＳＳ）に固定する。メモリセルがハイレベルを保持していた場合、メモリ素子（サイリスタ）は非導通状態となり、ＦＢ節点の電圧はビルトインポテンシャルＶＢＩまで低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでＦＢ節点の電圧は変化しない。
【００６４】
タイミングＴＲ８ではサブワードドライバＳＷＤはワード線の電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子（サイリスタ）は非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には電圧ＶＨまで低下し、書き込みデータがロウレベルであった場合にはさらに低い電圧ＶＬまで低下する。すなわち、読み出し動作前のメモリセルのデータは読み出し動作を行っても保持されている。
【００６５】
（書き込み動作と読み出し動作のまとめ）
ここでワード線の駆動電圧についてまとめて説明しておく。非選択（スタンバイ）時のワード線のワード線スタンバイ電圧ＶＷＬＳは動作の基準となる電圧である。ワード線ライト電圧ＶＷＬＷは、図７に示すとおりワード線スタンバイ電圧ＶＷＬＳよりΔＶＷだけ高い電圧である。ΔＶＷは書き込み動作前のメモリセルのＦＢ節点の電圧が最も低い場合であっても、ハイレベルを書き込む場合にワード線の立ち上げによってＦＢ節点の電圧が電圧ＶＢＩ付近に達しメモリ素子が導通状態になるだけの電圧が必要である。
【００６６】
また、ワード線リード電圧ＶＷＬＲとワード線スタンバイ電圧ＶＷＬＳとの電位差ΔＶＲ（図８参照）は、読み出し動作時にビット線をハイレベル（ＶＡＲＹ）にしてワード線を立ち上げた場合にＦＢ節点の電圧がハイレベルを保持している場合は電圧ＶＢＩに達してメモリ素子を導通化させ、ロウレベルを保持している場合は電圧ＶＢＩに達せずにメモリ素子が導通しないレベルに設定される。
【００６７】
さらに、ワード線プリチャージ電圧ＶＷＬＰとワード線スタンバイ電圧ＶＷＬＳとの電位差ΔＶＰ（図７、図８参照）は、ノイズマージンとなり、メモリセルのＦＢ節点がハイレベルを保持する場合の電圧ＶＨを十分に低い電圧とすることができる。電圧ＶＨが電圧ＶＢＩより十分に低ければ、ビット線が選択され、ワード線が非選択の場合に誤ってメモリ素子が動作してしまう不具合を避けることができる。
【００６８】
なお、第１の実施形態の説明において、図４に示すようにカソードが直接電源ＶＳＳに接続されている形態を好ましい実施形態として説明したが、カソードは、スイッチを介して電源ＶＳＳに接続されていているものであってもよい。
【００６９】
［第２の実施形態］
図９は、第２の実施形態によるメモリセル（ＦＢＣメモリ）６６Ａの回路図である。第１の実施形態ではメモリ素子はサイリスタであったが、第２の実施形態のメモリ素子はバイポーラトランジスタである。しかし、メモリ素子の構造及び動作原理が若干違うことを除いて基本的な書き込み及び読み出し動作波形や回路構成はほとんど第１の実施形態と変える必要はない。以下に第１の実施形態と異なる点のみ説明する。図９において、第１の実施形態の図４と比較すると第１の実施形態では、ビット線ＢＬがサイリスタのアノードに接続されていたのに対して第２の実施形態では、ＮＰＮトランジスタＱ１のコレクタに接続されている。また、エミッタが電源ノードＶＳＳに接続され、ベースがキャパシタＣ１のワード線の対向電極に接続されている。
【００７０】
図１０は、第２の実施形態によるメモリセル領域のＡ−Ａ断面図である。断面の位置は第１の実施形態における図１の断面図と同様に図５のＡ−Ａ断面を矢印の向きに観察した断面である。図１０を参照すると第２の実施形態では、第１の実施形態のＰ型アノード９が形成されておらず、Ｎ型拡散層８が直接ビット線コンタクト１１に接続されている。実施形態２ではＮ型拡散層８はＮＰＮトランジスタのコレクタとなる領域である。その他の構成は図１に示す第１の実施形態となんら違いはない。
【００７１】
（ＦＢＣメモリセルの動作原理）
図９の回路図を参照し、第２の実施形態によるメモリセル（ＦＢＣメモリ）のセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とエミッタＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャルＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベース・エミッタ間電流と等価である。
【００７２】
ビット線ＢＬ(コレクタ)が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧ＶＢＩ付近まで達した時に、ＮＰＮバイポーラトランジスタＱ１が弱くオンして、ビット線ＢＬ（コレクタ）からエミッタＶＳＳへ小さな電流が流れるが、ＮＰＮバイポーラトランジスタではコレクタ電流のキャリアは電子であるので、エミッタからコレクタへ少量の電子が流れることになる。コレクタに注入された電子は高いエネルギーを持っているため、コレクタのＮ型領域にて、インパクトイオン化によりホール、電子の対を生成する。このインパクトイオン化で発生したホールは、コレクタよりも低い電圧のＦＢ節点（Ｐ型領域）に引き寄せられＦＢ節点へ流れ込み、ＦＢ節点をより高い電圧まで持ち上げる。その結果ＮＰＮバイポーラトランジスタＱ１が強くオンし、更に多くの電流がビット線ＢＬ（コレクタ）からエミッタＶＳＳへ流れ、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が導通状態になる。
【００７３】
ＦＢＣメモリのセルが一度導通状態になると、ビット線ＢＬ(コレクタ)にインパクトイオン化率が大きい十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００７４】
ＦＢＣメモリのセルの非導通化は、ＢＬ（コレクタ）とＶＳＳ（エミッタ）の電位差をインパクトイオン化率が十分小さくなる電位差に下げることによって行われる。ビット線ＢＬをインパクトイオン化率の小さな電圧に下げると、ＦＢ節点はＰＮ接合のリーク電流により電圧ＶＢＩ以下まで下がって行く。その結果ＮＰＮバイポーラトランジスタＱ１がオフするため、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が非導通状態になる。
【００７５】
ビット線ＢＬ（コレクタ）がインパクトイオン化率の小さな電圧以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１はオフした状態を保つため、ＦＢＣメモリのセルのＢＬ（コレクタ）とＶＳＳ（エミッタ）が常に導通することはない。
【００７６】
また、図７、図８のリードライト波形図において、ビット線のハイレベル駆動電圧ＶＡＲＹは、メモリ素子にサイリスタを用いる第１の実施形態では１Ｖ程度の電圧が好ましいが、バイポーラトランジスタをメモリ素子として用いる第２の実施形態では、２Ｖ以上が好ましい。その他の第１の実施形態の説明については、メモリ素子についてサイリスタと記載されている箇所をバイポーラトランジスタと読み変えれば、第１の実施形態の説明はそのまま第２の実施形態の説明とすることができる。
【００７７】
［第３の実施形態］
第３の実施形態は、第１、第２の実施形態の半導体装置を外部から見たときの仕様をＤＲＡＭと互換性のある半導体記憶装置とする実施形態である。図１１は、第３の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合の動作波形図である。外部からＡＣＴコマンドが与えられた場合に、指定されたロウアドレスとＡＣＴコマンドに応答してワード線ＷＬを選択するとともに図８を用いて説明したメモリセルからセンスアンプＳＡまでデータを読み出す処理を行う。次にＲＥＡＤコマンドが与えられた場合には、指定されたカラムアドレスに基づいてセンスアンプＳＡまで読み出したデータについてＩＯ線を介して外部へ出力する。
【００７８】
また、外部からＷＲＩＴＥコマンドが与えられた場合には、この段階ではメモリセルまでの書き込みは行わずにセンスアンプＳＡのフリップフロップＦ．Ｆ．まで書き込みを行う。次にプリチャージコマンドＰＲＥが与えられた時に、センスアンプＳＡのフリップフロップＦ．Ｆ．に格納されていた書き込みデータを実際にメモリセルに書き込みを行う。書き込みの動作波形は図７を用いて説明したとおりである。
【００７９】
［第４の実施形態］
第４の実施形態は、ワード線の駆動電圧を外部から供給される電源電圧であるＶＤＤとＶＳＳの範囲内に収める実施形態である。図１２は、第４の実施形態によるワード線の動作波形図である。図１２に示すとおり、第４の実施形態では非選択（スタンバイ）時のワード線スタンバイ電圧ＶＷＬＳを電源電圧ＶＳＳと同一電圧にして、ワード線駆動電圧のうち、最も電圧の高いワード線ライト電圧ＶＷＬＷをＶＤＤ以下の電圧にしている。特許文献１や特許文献２に記載されているような従来のフローティングボディメモリでは、ワード線の非選択時や読み出し時、メモリセルにトリガ素子として用いられているＭＯＳトランジスタが確実にオフ状態を維持できるように電圧ＶＳＳ以下の負の電圧をワード線に印加する必要があった。半導体装置において、外部から供給される電源の範囲外、すなわちＶＳＳからＶＤＤの電圧範囲外の電圧を生成するためには、チャージポンプ回路等の昇圧回路、降圧回路を用いる必要がある。
【００８０】
また、通常、図１、図１０等のＰ型半導体基板１はＶＳＳ電圧を供給する。ワード線スタンバイ電圧ＶＷＬＳをＶＳＳ以下の電圧に設定すると、ワード線ＷＬを駆動するワード線駆動回路又はサブワードドライバＳＷＤ（図３参照）内のＮ型トランジスタのバックバイアス（Ｐ型）は、ＶＳＳより低いワード線スタンバイ電圧ＶＷＬＳまたはそれ以下の電源にする必要がある。従ってワード線駆動回路のＮＭＯＳのバックバイアスはＤｅｅｐ−Ｎウェルに囲われたＰウェルとして、メモリセル部のＰ型半導体基板１とは電気的に分離する必要がある。このためＰ型半導体基板１とＤｅｅｐ−Ｎウェル内のＰウェルの所謂ウェル分離によりワード線駆動回路のレイアウト面積が増大する、Ｄｅｅｐ−Ｎウェル形成のプロセス工程が増大する、等の問題点がある。このため、ワード線ＷＬ等、アレイに使う電源電圧はＶＤＤ−ＶＳＳ間の電圧範囲内の電圧が望ましい。
【００８１】
一方、本実施形態では、ワード線ＷＬとＦＢ節点の間は容量結合されているだけであるので、ワード線の電圧の絶対値は自由に選択することができる。すなわち、各動作時にＦＢ節点に所定の電位変化量を与え得ることができれば、ワード線側の電圧の絶対値とＦＢ節点側の電圧の絶対値はシフトさせることができる。そこで、第４の実施形態では、ワード線の取りうる電圧範囲を外部から供給される電源電圧ＶＤＤとＶＳＳの範囲内に収め、チャージポンプ回路を用いなくともワード線駆動電圧が生成できるようにした。
【００８２】
［第５の実施形態］
図１３は、第５の実施形態によるワード線の動作波形図である。第５の実施形態ではワード線スタンバイ電圧ＶＷＬＳについてハイレベルを書き込み直後のＦＢ節点の電圧ＶＨとロウレベルを書き込み直後のＦＢ節点の電圧ＶＬのちょうど中間の電圧に設定している。すなわち、ワード線スタンバイ電圧ＶＷＬＳを、ＶＷＬＳ＝（ＶＨ＋ＶＬ）／２の電圧に設定している。
【００８３】
キャパシタのレイアウト面積を小さくして容量値を稼ぐためには容量膜は、高誘電材料で膜厚を薄く形成する必要がある。このとき、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ：絶縁膜経時破壊）耐圧を確保して容量膜リーク電流を防ぐためには、ワード線ＷＬとＦＢ節点間の電位差をできるだけ小さくしてキャパシタにかかる電圧を小さくすることが好ましい。この観点から第５の実施形態ではワード線スタンバイ電圧ＶＷＬＳをセルキャパシタの電極間に印加される電圧が最も小さくなる電圧に設定している。
【００８４】
ここで、電圧ＶＢＩ、書き込み直後のＦＢ節点の電圧ＶＨ、ＶＬとワード線の電圧の関係について数式を使ってまとめておく。メモリセルにハイレベルを書き込む場合、図７のタイミングＴＷ５前と後のＦＢ節点の電圧変化は、ワード線の電圧変化におおよそ等しいので（式１）が成立する。
ＶＨ≒ＶＢＩ−ΔＶＰ （式１）
【００８５】
また、メモリセルにロウレベルを書き込む場合、図７のタイミングＴＷ３前とＴＷ５後のＦＢ節点の電圧変化は、ワード線の電圧変化におおよそ等しいので（式２）が成立する。
ＶＬ≒ＶＢＩ−ΔＶＷ （式２）
【００８６】
（式１）、（式２）から、好ましいワード線スタンバイ電圧ＶＷＬＳは、（式３）により設定できる。
ＶＷＬＳ＝（ＶＨ＋ＶＬ）／２
＝ＶＢＩ−｛＋０．５×（ΔＶＰ＋ΔＶＷ）} （式３）
【００８７】
（式３）において、ビルトインポテンシャルＶＢＩはＰＮ接合の電圧であり、ΔＶＰ、ΔＶＷはいずれも設計値である。従って、比較的簡単な回路でワード線スタンバイ電圧ＶＷＬＳを発生させることができる。また、ビルトインポテンシャルＶＢＩは負の温度特性を持つことが知られている。従って（式１）、（式２）よりＶＨ、ＶＬはいずれも温度特性を持っている。ワード線スタンバイ電圧ＶＷＬＳを（式３）を満たすように生成することで、ＶＨ、ＶＬの温度特性も補償することができる。
【００８８】
同様にワード線ライト電圧ＶＷＬＷは、（式４−１）、（式４−２）で表すことができる。
ＶＷＬＷ＝ＶＷＬＳ＋ΔＶＷ （式４−１）
＝ＶＢＩ＋（−０．５×ΔＶＰ＋０．５×ΔＶＷ） （式４−２）
【００８９】
ワード線リード電圧ＶＷＬＲは、（式５−１）、（式５−２）で表すことができる。
ＶＷＬＲ＝ＶＷＬＳ＋ΔＶＲ （式５−１）
＝ＶＢＩ＋（−０．５×ΔＶＰ−０．５×ΔＶＷ＋ΔＶＲ）
（式５−２）
【００９０】
ワード線プリチャージ電圧ＶＷＬＰは、（式６−１）、（式６−２）で表すことができる。
ＶＷＬＰ＝ＶＷＬＳ＋ΔＶＰ （式６−１）
＝ＶＢＩ＋（＋０．５×ΔＶＰ−０．５×ΔＶＷ） （式６−２）
【００９１】
すなわち、ワード線スタンバイ電圧ＶＷＬＳ、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰは、上記式に基づいて、最適な電圧を設定することができる。上記式を実現する回路としては、公知の電圧加算回路を用いることができる。
【００９２】
［第６の実施形態］
図１４は第６の実施形態による半導体装置全体のブロック図である。第６の実施形態はシステムＬＳＩの一部のメモリ部５０に第１乃至第５の実施形態によるメモリセルアレイ４１を組み込んだ実施形態である。図１４において、図２に示す第１の実施形態による半導体装置全体のブロック図と同一である部分は同一の符号を付し、重複する説明は省略する。
【００９３】
図１４に示す半導体装置３０Ａは、メモリ部５０の他にメモリ部５０が記憶する情報に基づいてデータ処理を行い、データ処理を行った結果をメモリ部５０に記憶させるデータ処理部５３と、半導体装置３０Ａの外部との間でデータの入出力を行うデータ入出力部５４とを備えている。メモリ部５０とデータ処理部５３とデータ入出力部５４との間は、データ入出力バスＤＱやアドレスバスＡＤで接続されている。また、これらの間で同期を取って動作を行うため、クロック信号ＣＫが共通に接続されている。
【００９４】
メモリ部５０はアドレスバスＡＤから与えられるカラムアドレス、ロウアドレス、クロック信号ＣＫ及びメモリモジュール制御信号１、２に基づいて、データ入出力バスＤＱからリードライトデータの入出力を行う。また、メモリ部５０の外部からワード線の駆動に必要な電圧やセンスアンプの駆動に必要な電圧がロウデコーダ４２、ＳＡ制御回路４３に供給されている。また、メモリ部５０全体の動作を制御する回路としてメモリアレイ制御回路５１が設けられている。また、メモリセルアレイ４１とデータ入出力バスＤＱとの間で同期を取ってデータの入出力を行うため、データバッファー５２が設けられている。
【００９５】
［第７の実施形態］
第７の実施形態は第１の実施形態の半導体装置を製造するための好適な製造方法の実施形態である。図１５乃至図２４を用いて順番に説明する。
【００９６】
図１５（ａ）は製造の途中工程でのメモリセル領域の断面図であり、図１５（ｂ）はその平面図である。なお、図１５（ａ）に示す断面は、図１５（ｂ）に示すＢ−Ｂ断面を矢印の方向から観察した断面図である。図１５までの製造工程を説明する。半導体基板の少なくともメモリセル領域６１（図３参照）となる領域の全面に不純物を注入してＰ型拡散層１、３を形成する。半導体基板は好ましくはシリコン基板である。半導体基板の上に窒化膜１０１を図１５（ｂ）に示すＬ／Ｓパターンで形成する。次に窒化膜１０１をマスクに、図１５（ａ）の１０２の高さまで半導体基板をエッチングする。その後、イオン注入により、Ｎ型拡散層２を形成した後、さらに半導体基板をＰ型拡散層１に到達するまでエッチングを行う。その後、通常のＳＴＩ形成方法で酸化膜６を埋め込み、図１５（ａ）に示す断面構造が得られる。
【００９７】
次に、窒化膜１０１を除去した後、窒化膜１０３を再度成膜し、図１６（ｂ）に示す後でワード線ＷＬを形成する領域に平行なＬ／Ｓパターンで半導体基板をＮ型拡散層２に達するまでエッチングする。この状態の断面図を図１６（ａ）に、平面図を図１６（ｂ）に示す。図１６（ａ）は、図１６（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【００９８】
次に、半導体基板に形成した溝の内壁に酸化膜サイドウォール１０４を形成する。窒化膜１０３と酸化膜サイドウォール１０４をマスクとして、溝底が１に到達するまで半導体基板をエッチングする。Ｗ／ＴｉＮ／Ｔｉなどのコンフォーマルなメタルを成膜した後、エッチバックして埋め込みメタル５を形成する。さらに、溝内に酸化膜を埋め込み平坦化することでＳＴＩ６を形成する。この状態の断面図を図１７（ａ）に平面図を図１７（ｂ）に示す。図１７（ａ）は、図１７（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【００９９】
次に、窒化膜１０３を選択的に除去し、ＳＴＩ６の側壁に酸化膜サイドウォール１０５を形成する。この状態の断面図を図１８（ａ）に、平面図を図１８（ｂ）に示す。図１８（ａ）は、図１８（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１００】
酸化膜サイドウォール１０５をマスクとして半導体基板をエッチングすることで、リセス７を形成する。この状態の断面図を図１９（ａ）に、平面図を図１９（ｂ）に示す。図１９（ａ）は、図１９（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０１】
リセス７に酸化膜を埋め込んだ後、ＣＭＰ等で平坦化を行う。図２０（ｂ）に破線で示す位置にマスクパターンを形成し、酸化膜をエッチングすることによって、ビット線コンタクト開口を行う。イオン注入によりビット線コンタクト開口からＮ型拡散層８を形成する。この状態の断面図を図２０（ａ）に、平面図を図２０（ｂ）に示す。図２０（ａ）は、図２０（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０２】
図２０（ａ）に示すビット線コンタクト開口部にＰ型ポリシリコン１１を埋め込む。Ｐ型ポリシリコン１１からの不純物熱拡散等により、Ｎ型拡散層８の表面にＰ型拡散層９を形成する。次に、ビット線となる金属層１２をＰ型ポリシリコン１１と酸化膜の上全面に成膜する。金属層１２はＷ／ＴｉＮ／Ｔｉなどを用いることができる。金属層１２の上にさらに窒化膜１０６を成膜する。この状態の断面図を図２１（ａ）に、平面図を図２１（ｂ）に示す。図２１（ａ）は、図２１（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０３】
図２２（ｂ）に破線で示すマスクパターンを形成し、窒化膜１０６、金属層１２、Ｐ型ポリシリコン１１をエッチングし、ビット線１２を形成する。次に、ビット線１２の上面と側面に窒化膜サイドウォール１３を形成する。さらに、ビット線間を酸化膜１０７で埋め込む。この状態の断面図を図２２（ａ）に、平面図を図２２（ｂ）に示す。図２２（ａ）は、図２２（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０４】
図２３（ｂ）に点線（ワード線方向）で示すマスクパターンを形成し、酸化膜を選択的にエッチングすることで容量コンタクトを形成する部分を開口する。Ｐ型ポリシリコンまたは金属を埋め込み、容量コンタクト１４を形成する。この状態の断面図を図２３（ａ）に、平面図を図２３（ｂ）に示す。図２３（ａ）は、図２３（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０５】
層間酸化膜１０８を成膜後、図２４（ｂ）の実線で示すマスクパターンを形成し、キャパシタとなるシリンダを開口する。シリンダの内壁にＴｉＮ等で下部電極１５を形成した後、全面に容量膜１６を形成する。容量膜１６の上にキャパシタの上部電極及びワード線ＷＬとなる金属層１７を成膜する。この状態の断面図を図２４（ａ）に、平面図を図２４（ｂ）に示す。図２４（ａ）は、図２４（ｂ）のＡ−Ａ断面を矢印の向きから観察した断面図である。
【０１０６】
その後、ワード線ＷＬ１７を形成すると、図１の断面図、図５の平面図に示す第１の実施形態による半導体装置のメモリセル領域が完成する。
【０１０７】
［第７の実施形態の変形］
なお、図１０に断面図を示す第２の実施形態の半導体装置（メモリ素子がバイポーラトランジスタ）は、上記第７の実施形態の製造方法において、図２１に示す製造工程において、ビット線コンタクト開口部にＰ型ポリシリコン１１を埋め込まずに、タングステンなどのプラグやＮ型ポリシリコンをビット線コンタクト開口部に埋め込み、ビット線がビット線コンタクト１１を介して直接Ｎ型拡散層８に接続されるようにすればよい。その他の製造工程は第７の実施形態の製造工程をそのまま適用できる。
【０１０８】
［第８の実施形態］
図２５は第８の実施形態によるメモリセル領域の平面図であり、図２６はそのＢ−Ｂ断面を矢印の方向に観察した断面図である。第８の実施形態は、第１の実施形態の半導体装置についてメモリセル領域のデバイス構造を変えて実現するものである。従って、第８の実施形態では、第１の実施形態とメモリセル領域の断面図（図１参照）と平面図（図５参照）が異なるもののその他の回路機能は、第１の実施形態の半導体装置と何ら異なる所はない。図２５、図２６では、図１、図５と機能的に同一である部分は同一の符号を付し、重複する説明は一部省略している。
【０１０９】
図１に示す第１の実施形態におけるメモリセル領域の断面構造では、セルフアラインで形成したリセス７を用いて容量コンタクト１４をＮ型拡散層８やＰ型アノードから分離していたが、第８の実施形態では、ＳＴＩ６の中に導体を埋め込みサイドコンタクト１８を設けることにより容量コンタクト１４をＮ型拡散層８やＰ型アノードから分離してＰ−ボディー３へ接続している。
【０１１０】
図２６の断面図において、Ｐ型半導体基板１の主表面にＮ型カソード２、Ｐ−ボディー３、Ｎ型拡散層８、Ｐ型拡散層であるＰ型アノード９が拡散層４としてその順番に積層されている。半導体基板１の主表面には、一定の間隔をおいてＮ型カソード２にまで達するＳＴＩ６が設けられている。各メモリセル間はこのＳＴＩ６によって区画されている。各ＳＴＩ６にはポリシリコン等からなる導体１９が埋めこまれており、各導体１９はサイドコンタクト１８により各メモリセルのＰ−ボディー３へと接続されている。
【０１１１】
Ｐ型アノード９の上層にはビット線コンタクト１１が設けられ、ビット線コンタクト１１を介してさらに上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜サイドウォール１３により覆われている。また、導体１９の上部には容量コンタクト１４が設けられ、容量コンタクト１４を介してビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【０１１２】
なお、図２６には図示されないが、図２５（断面構造は製造工程の途中工程である図３４参照）に示すとおり、ワード線ＷＬ１７と平行に埋め込みメタル５がＮ型カソード２とＰ型半導体基板１に接して埋め込まれている。なお、Ｎ型カソード２は埋め込みメタル５を通して電気的に接続されセル領域内の各メモリセルで共通の電源ノードとなっている。
【０１１３】
［第９の実施形態］
図９の実施形態は第８の実施形態による半導体装置の好ましい製造方法の一例を示す実施形態である。図２７〜図３９は第９の実施形態の製造方法における途中の各製造工程を示す図面である。
【０１１４】
半導体基板（好ましくはシリコン基板）に不純物を注入し、Ｐ型拡散層１、３、Ｎ型拡散層８を形成する。半導体基板の上に窒化膜２０１を成膜後、図２７（ｂ）に示すＬ／Ｓパターンで窒化膜２０１、半導体基板をエッチングし、半導体基板に溝を形成する。さらにイオン注入により、溝の底部にＮ型拡散層２を形成する。この状態の断面図を図２７（ａ）に示す。図２７（ａ）は、図２７（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１５】
溝の内壁に酸化膜２０２とポリシリコン２０３をその順番に成膜する。ポリシリコン２０３を図２８（ａ）に示す高さまでエッチングする。図２８（ａ）はこの状態の断面図であり、図２８（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１６】
酸化膜２０２を等方性エッチングで後退させた後、窒化膜２０４を成膜する。さらに、窒化膜２０４をエッチバック後、ポリシリコン２０３をエッチングする。図２９（ａ）はこの状態の断面図である。図２９（ａ）は、図２９（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１７】
酸化膜２０２の片側をエッチングし、拡散層３へのサイドコンタクト部を開口する。図３０（ａ）はこの状態の断面図である。なお、図３０（ａ）は、図３０（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１８】
溝内にポリシリコン１９を埋め込み、エッチバックすることで導体１９を形成する。導体１９は、サイドコンタクト１８にてＰ型拡散層３と接続される。図３１（ａ）はこの状態の断面図である。なお、図３１（ａ）は、図３１（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１１９】
通常のＳＴＩ形成フローと同様に、溝内を酸化膜２０５で埋め込み、酸化膜エッチング、窒化膜エッチングを行う。図３２（ａ）はこの状態の断面図である。なお、図３２（ａ）は、図３２（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２０】
窒化膜２０６を図３３（ｂ）に示すワード線ＷＬを形成する方向に形成し、半導体基板をＮ型拡散層２までエッチングし、ワード線ＷＬを形成する方向に溝を形成する。溝の内壁に酸化膜サイドウォール２０７を形成する。図３３（ａ）はこの状態の断面図である。なお、図３３（ａ）は、図３３（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２１】
次に、窒化膜２０１と酸化膜サイドウォール２０７をマスクとして、溝底がＰ型半導体基板１に到達するまで半導体基板をエッチングした後、例えばＷ／ＴｉＮ／Ｔｉなどの金属層を成膜し、エッチバックを行うことで、埋め込みメタル層５を形成する。図３４（ａ）はこの状態の断面図である。なお、図３４（ａ）は、図３４（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２２】
通常のＳＴＩ形成と同様の方法で酸化膜６を形成する。図３５（ａ）はこの状態の断面図であり、図３５（ｂ）の平面図に示すＡ−Ａ断面を矢印の方向に向かって観察した断面図である。
【０１２３】
次に、上面にＰ型ポリシリコン１１を成膜した後、ビット線となる金属層（例えばＷ／ＴｉＮ／Ｔｉ）１２を成膜する。その上に、窒化膜２０８を成膜する。図３６（ａ）はこの状態の断面図である。なお、図３６（ａ）は、図３６（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２４】
図３７（ｂ）の破線で示すマスクパターンを形成した後、窒化膜２０８、金属層１２、Ｐ型ポリシリコン１１をエッチングすることでビット線１２を形成する。その後、熱処理でＰ型ポリシリコン１１からＰ型不純物を拡散させることでＰ型拡散層９を形成する。図３７（ａ）はこの状態の断面図である。なお、図３７（ａ）は、図３７（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２５】
窒化膜を表面に成膜し、エッチバックを行うことでビット線の側面にサイドウォール１３を形成する。その後、層間酸化膜２０９を埋め込み、平坦化を行う。図３８（ａ）はこの状態の断面図である。なお、図３８（ａ）は、図３８（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２６】
図３９（ｂ）の破線を開口とするマスクパターンを用いて酸化膜のみをエッチングし、容量コンタクトを開口する。開口部にＷ／ＴｉＮ／Ｔｉなどの導電体を埋め込み、平坦化した後エッチバックすることで容量コンタクト１４を形成する。図３９（ａ）はこの状態の断面図であり、図３９（ｂ）の平面図に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。
【０１２７】
容量コンタクト１４の上部にＤＲＡＭプロセスと同様のペデスタル構造のキャパシタを形成し、さらにワード線をライン状に形成することで、図２５、図２６の構造のメモリセル領域を備える第８の実施形態の半導体装置を完成することができる。
になる
【０１２８】
［第１０の実施形態］
第１０の実施形態は、第８の実施形態によるメモリセル領域のデバイス構造を持つ半導体装置を第２の実施形態によるＦＢＣメモリセルに適用した半導体装置の実施形態である。図４０は、第１０の実施形態によるメモリセル領域の断面図である。図４０の断面図は
、図２５に示すＢ−Ｂ断面を矢印の方向に向かって観察した断面図である。図４０の断面図を図２５に示す第８の実施形態による断面図と比較すると、Ｐ型アノード９が設けられておらず、ビット線コンタクト１１が直接Ｎ型拡散層８に接続されていることを除いて第８の実施形態による半導体装置におけるメモリセル部のデバイス構造と同一である。
【０１２９】
なお、第１０の実施形態による半導体装置は、第９の実施形態による半導体装置の製造方法において、図３６に示す製造工程において、Ｐ型ポリシリコン１１に代えてＮ型ポリシリコン１１を形成すればよい。または、タングステンなどのプラグを用いてＮ型拡散層８に接続するようにしてもよい。その他の製造工程は第９の実施形態の製造工程をそのまま適用できる。
【０１３０】
なお、本発明においてさらに下記の形態が可能である。
［形態１］
電源電位が与えられる第１半導体領域と、この第１半導体領域とＰＮ接合を成す第２半導体領域と、前記第１半導体領域に接しながら前記第２半導体領域の側面を取り囲む絶縁分離領域と、前記第２半導体領域に前記第１半導体領域から離間して成形されて前記第２半導体領域とＰＮ接合を成す第３半導体領域と、を少なくとも有するメモリ素子が設けられた半導体層と、
前記半導体層上に設けられたワード線と、
前記ワード線と前記第２半導体領域との間に設けられたキャパシタと、
前記半導体層上に設けられ、前記メモリ素子との間で前記第３半導体領域を介して情報が伝達されるビット線と、
を備える半導体装置。
［形態２］
前記キャパシタは前記第２半導体領域とは独立して設けられ前記第２半導体領域に電気的接続される電極を有する形態１記載の半導体装置。
［形態３］
前記メモリ素子は前記第３半導体領域とＰＮ接合を成すと共に前記第２半導体領域から分離された第４半導体領域を更に有し、前記ビット線は前記第４半導体領域に電気的に接続されている形態１記載の半導体装置。
［形態４］
前記ビット線は前記第３半導体領域に電気的に接続されている形態１記載の半導体装置。
［形態５］
前記ビット線と前記ワード線を活性化しリード、及び／又は、ライト動作を行う場合において、前記リード、及び／又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定する形態３に記載の半導体装置。
［形態６］
前記半導体装置は、外部から第１の電源電圧と第２の電源電圧が供給され、
前記第１半導体領域には、前記第１の電源電圧が与えられる形態１乃至５のいずれかに記載の半導体装置。
［形態７］
前記ワード線は、前記第１の電源電圧と前記第２の電源電圧の範囲内の電圧に制御される形態６記載の半導体装置。
［形態８］
前記ワード線は非選択時には、前記第１半導体領域と同一電圧に維持される形態１乃至７のいずれかに記載の半導体装置。
［形態９］
前記ワード線は、非選択時において、前記メモリ素子の第２領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御する形態１乃至６のうちいずれかに記載の半導体装置。
［形態１０］
前記メモリ素子の前記第１領域と前記第２領域との前記ＰＮ接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする形態９記載の半導体装置。
［形態１１］
第１の方向に配線された複数の前記ワード線と、
前記第１の方向とは交差する第２の方向に配線された複数の前記ビット線と、
前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第２の領域に接続された第１の電極と対応する前記ワード線に接続された第２の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、
を備える形態１乃至１０のうちいずれかに記載の半導体装置。
［形態１２］
前記各メモリセルに含まれる能動素子が複数のＰＮ接合のみである形態１１記載の半導体装置。
［形態１３］
前記各メモリセルに含まれる能動素子が１個のバイポーラトランジスタ又は１個のサイリスタのみである形態１１又は１２に記載の半導体装置。
［形態１４］
前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、
前記選択したビット線について第１の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第１の制御と、
前記第１の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第２の制御と、
前記第２の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第３の制御と、
前記第３の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第１の電源電圧に戻す第４の制御と、
前記第４の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第５の制御と、
を行う形態１１乃至１３のうちいずれかに記載の半導体装置。
［形態１５］
前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、
前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第２の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第６の制御と、
前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第７の制御と、
前記第７の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第８の制御と、
前記第８の制御の後、前記ビット線を前記第１の電源電圧に固定する第９の制御と、
前記第９の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第１０の制御と、
をさらに行う形態１４記載の半導体装置。
［形態１６］
前記複数のセンスアンプ回路は、それぞれ、
リードライトデータを一時保存するフリップフロップと、
前記フリップフロップの非反転ノードに接続された第１のデータ線と、
前記フリップフロップの反転ノードに接続され前記第１のデータ線とは論理が反転している第２のデータ線と、
ライト時に前記第１のデータ線と対応するビット線とを接続するライトスイッチと、
リード時に前記第２のデータ線と対応するビット線とを接続するリードスイッチと、
を備える形態１１乃至１５のうちいずれかに記載の半導体装置。
［形態１７］
外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込む形態１１乃至１６のうちいずれかに記載の半導体装置。
［形態１８］
前記半導体層は、半導体基板上の主表面に設けられた前記第１半導体領域と、前記第１半導体領域に接して前記第１半導体領域の上層に設けられた前記第２半導体領域と、前記第２半導体領域に接して前記第２半導体領域の一部の上層に設けられた前記第３半導体領域と、を備え、
前記キャパシタの第１の電極は上層に前記第３半導体領域が設けられていない前記第２半導体領域の表面に接続され、容量膜を介して前記第１の電極と対向して設けられた第２の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態１乃至１７のうちいずれかに記載の半導体装置。
［形態１９］
前記半導体層は、半導体基板上の主表面に、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、の順に積層され、
前記キャパシタの第１の電極は前記絶縁分離領域の中に設けられて側面の一部が前記第２半導体領域に接続された導体を介して前記第２半導体領域に接続され、容量膜を介して前記第１の電極と対向して設けられた第２の電極は、前記キャパシタよりさらに上層に設けられた前記ワード線に接続されている形態１乃至１７のうちいずれかに記載の半導体装置。
［形態２０］
半導体基板の主表面に、第１の第１導電型領域と、前記第１の第１導電型領域の上層に前記第１の第１導電型領域に接して形成された第１の第２導電型領域と、前記第１の第２導電型領域の上層に前記第１の第２導電型領域に接して形成された第２の第１導電型領域と、を有する半導体層を形成する工程と、
深さが前記第１の第２導電型領域に達し、表面が第２の第１導電型領域の表面から突出する線状のＳＴＩを第１の方向に一定の間隔をおいて複数形成する工程と、
前記表面が突出した各ＳＴＩの側壁にサイドウォールを形成し、各サイドウォール間の表面が覆われていない第２の第１導電型領域の表面に溝を形成し、溝を絶縁膜で埋めて平坦化する工程と、
前記両側にサイドウォールを形成した領域のうち、片側の領域を開口し、第２の第１導電型領域の表面に第２の第２導電型領域を形成し、前記開口に前記第２の第２導電型領域に達するビット線コンタクトを形成し、さらに前記ビット線コンタクトの上にビット線を形成する工程と、
前記両側にサイドウォールを形成した領域のうち、前記開口を行っていない残る片側の領域を開口し、第１の電極が前記第２の第１導電型領域に接続され、容量膜を挟んだ第２の電極がワード線となるキャパシタを形成する工程と、
を有する半導体装置の製造方法。
［形態２１］
前記ビット線コンタクトは第１導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第２の第２導電型領域の表面に第３の第１導電型領域を形成する工程をさらに含む形態２０記載の半導体装置の製造方法。
［形態２２］
線状のＳＴＩを一定の間隔をおいて複数形成する工程において、前記ＳＴＩの底面に前記第１の第１導電型領域と第１の第２導電型領域に接する埋め込みメタルを形成する工程をさらに含む形態２０又は２１記載の半導体装置の製造方法。
［形態２３］
半導体層を形成する工程は、
前記半導体基板の主表面に前記第１の第１導電型領域と、第２の第１導電型領域となる領域を形成する工程と、
前記第１の方向と交差する第２の方向に第１の第２導電型領域を形成しようとする領域の深さに達する溝を形成する工程と、
イオン注入により前記第１の第２導電型領域を形成する工程と、
前記溝を前記第１の第１導電型領域に達するまでさらにエッチングした後、溝を絶縁物で埋めて第２の方向に伸びるＳＴＩを形成する工程と、
を含む形態２０乃至２２のうちいずれかに記載の半導体装置の製造方法。
［形態２４］
半導体基板の主表面に、第１の第１導電型領域と、前記第１の第１導電型領域の上層に前記第１の第１導電型領域に接して形成された第１の第２導電型領域と、前記第１の第２導電型領域の上層に前記第１の第２導電型領域に接して形成された第２の第１導電型領域と、を有する半導体層を形成する工程と、
前記半導体層の表面から、深さが前記第１の第２導電型領域に達する溝を第１の方向に一定の間隔をおいて複数形成し、各溝の内壁を絶縁膜で覆う工程と、
前記溝の内壁を覆う絶縁膜の側壁の一部を開口し、第２の第１導電型領域の側壁の一部が露出するようにする工程と、
前記内壁に前記第２の第１導電型領域に接する容量コンタクトを形成する工程と、
第２の第１導電型領域の表面に第２の第２導電型領域を形成し、さらに第２の第２導電型領域の表面にビット線コンタクトを形成し、前記ビット線コンタクトの上にビット線を形成する工程と、
第１の電極が前記容量コンタクトに接続され、容量膜を挟んだ第２の電極がワード線となるキャパシタを形成する工程と、
を有する半導体装置の製造方法。
［形態２５］
前記ビット線コンタクトは第１導電型であり、前記ビット線コンタクトから不純物熱拡散により前記第２の第２導電型領域の表面に第３の第１導電型領域を形成する工程をさらに含む形態２４記載の半導体装置の製造方法。
【０１３１】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３２】
１：Ｐ型半導体基板
２：Ｎ型カソード
３：Ｐ−ボディー（ＦＢ）
４：拡散層
５：埋め込みメタル
６：ＳＴＩ
７：リセス
８：Ｎ型拡散層
９：Ｐ型アノード（Ｐ型拡散層）
１０：層間膜（酸化膜）
１１：ビット線コンタクト（Ｐ型ポリシリコン）
１２：ビット線（金属層）
１３：サイドウォール（窒化膜）
１４：容量コンタクト
１５：電極
１６：容量膜
１７：ワード線
１８：サイドコンタクト
１９：導体（ポリシリコン）
３０、３０Ａ：半導体装置
３１：アドレス入力回路
３２：アドレスラッチ回路
３３：コマンド入力回路
３４：コマンドデコード回路
３５：クロック入力回路
３６：タイミングジェネレータ
３７：ＤＬＬ回路
３８：モードレジスタ
３９：カラムデコーダ
４０：リフレッシュ制御回路
４１：メモリセルアレイ
４２：ロウデコーダ
４３：ＳＡ制御回路
４４：ＦＩＦＯ回路
４５：データ入出力回路
４６：内部電源発生回路
５０：メモリ部
５１：メモリセルアレイ制御回路
５２：データバッファー
５３：データ処理部
５４：データ入出力部
６０：メモリマットＭＡＴ
６１−１〜６１−５：セル領域
６２−１、６２−２：サブワードドライバ配置領域
６３−１、６３−２：センスアンプ配置領域
６６、６６Ａ：メモリセル
６９：図５に拡大図を示す領域
１０１、１０３、１０６、２０１、２０４、２０６、２０８：窒化膜
１０４、１０５、２０７：酸化膜サイドウォール
１０７、２０２、２０５：酸化膜
１０８、２０９：層間酸化膜
２０３：ポリシリコン
【特許請求の範囲】
【請求項１】
ワード線と、
ビット線と、
電源ノードと、
前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、
前記メモリ素子の前記第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記メモリ素子は前記第３の領域とＰＮ接合を成すと共に前記第２の領域から分離された第４の領域を更に有するサイリスタであり、前記ビット線は前記第４の領域に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第３の領域に電気的に接続されている請求項１記載の半導体装置。
【請求項４】
前記ビット線と前記ワード線を活性化しリード、及び／又は、ライト動作を行う場合において、前記リード、及び／又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体装置は、外部から第１の電源電圧と第２の電源電圧が供給され、
前記電源ノードには、前記第１の電源電圧が供給されることを特徴とする請求項１乃至４いずれか１項に記載の半導体装置。
【請求項６】
前記ワード線は、前記第１の電源電圧と前記第２の電源電圧の範囲内の電圧に制御されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ワード線は非選択時には、前記第１の電源電圧に維持されることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ワード線は、非選択時において、前記メモリ素子の第２領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御することを特徴とする請求項１乃至５のうちいずれか１項に記載の半導体装置。
【請求項９】
前記メモリ素子の前記第１領域と前記第２領域との前記ＰＮ接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の電源ノードは、直接又はスイッチを介して前記メモリ素子の前記第１の領域に接続されていることを特徴とする請求項１乃至９のうちいずれか１項に記載の半導体装置。
【請求項１１】
第１の方向に配線された複数の前記ワード線と、
前記第１の方向とは交差する第２の方向に配線された複数の前記ビット線と、
前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第２の領域に接続された前記第１の電極と対応する前記ワード線に接続された前記第２の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、
を備えることを特徴とする請求項１乃至１０のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記各メモリセルに含まれる能動素子が複数のＰＮ接合を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記各メモリセルに含まれる能動素子がバイポーラトランジスタ又はサイリスタのいずれか一方であることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、
前記選択したビット線について第１の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第１の制御と、
前記第１の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第２の制御と、
前記第２の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第３の制御と、
前記第３の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第１の電源電圧に戻す第４の制御と、
前記第４の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第５の制御と、
を行うことを特徴とする請求項１１乃至１３のうちいずれか１項に記載の半導体装置。
【請求項１５】
前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、
前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第２の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第６の制御と、
前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第７の制御と、
前記第７の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第８の制御と、
前記第８の制御の後、前記ビット線を前記第１の電源電圧に固定する第９の制御と、
前記第９の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第１０の制御と、
をさらに行うことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記複数のセンスアンプ回路は、それぞれ、
リードライトデータを一時保存するフリップフロップと、
前記フリップフロップの非反転ノードに接続された第１のデータ線と、
前記フリップフロップの反転ノードに接続され前記第１のデータ線とは論理が反転している第２のデータ線と、
ライト時に前記第１のデータ線と対応するビット線とを接続するライトスイッチと、
リード時に前記第２のデータ線と対応するビット線とを接続するリードスイッチと、
を備えることを特徴とする請求項１１乃至１５のうちいずれか１項に記載の半導体装置。
【請求項１７】
外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込むことを特徴とする請求項１１乃至１６のうちいずれか１項に記載の半導体装置。
【請求項１８】
メモリセルにＭＯＳトランジスタ又は寄生ＭＯＳトランジスタを用いていないことを特徴とする請求項１乃至１７のうちいずれか１項に記載の半導体装置。
【請求項１】
ワード線と、
ビット線と、
電源ノードと、
前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、
前記メモリ素子の前記第２の領域とは独立して設けられて前記メモリ素子の前記第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記メモリ素子は前記第３の領域とＰＮ接合を成すと共に前記第２の領域から分離された第４の領域を更に有するサイリスタであり、前記ビット線は前記第４の領域に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第３の領域に電気的に接続されている請求項１記載の半導体装置。
【請求項４】
前記ビット線と前記ワード線を活性化しリード、及び／又は、ライト動作を行う場合において、前記リード、及び／又は、ライト動作の終了時に、ワード線の電圧を選択レベルの電圧から前記選択レベルと非選択レベルの中間電圧に設定してビット線の電圧を非選択レベルの電圧に固定し、ビット線の電圧を非選択レベルの電圧に固定してから前記ワード線電圧を前記中間電圧から非選択レベルの電圧に設定することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体装置は、外部から第１の電源電圧と第２の電源電圧が供給され、
前記電源ノードには、前記第１の電源電圧が供給されることを特徴とする請求項１乃至４いずれか１項に記載の半導体装置。
【請求項６】
前記ワード線は、前記第１の電源電圧と前記第２の電源電圧の範囲内の電圧に制御されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ワード線は非選択時には、前記第１の電源電圧に維持されることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ワード線は、非選択時において、前記メモリ素子の第２領域にハイレベルを書き込んだ後の電圧とロウレベルを書き込んだ後の電圧とのちょうど中間の電圧となるように制御することを特徴とする請求項１乃至５のうちいずれか１項に記載の半導体装置。
【請求項９】
前記メモリ素子の前記第１領域と前記第２領域との前記ＰＮ接合の順方向電圧の温度特性を補償するように前記ワード線の前記非選択時の電圧に温度特性を持たせていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の電源ノードは、直接又はスイッチを介して前記メモリ素子の前記第１の領域に接続されていることを特徴とする請求項１乃至９のうちいずれか１項に記載の半導体装置。
【請求項１１】
第１の方向に配線された複数の前記ワード線と、
前記第１の方向とは交差する第２の方向に配線された複数の前記ビット線と、
前記複数のワード線と前記複数のビット線との交点にそれぞれ対応して設けられたメモリセルであって、それぞれ対応する前記ビット線に接続された前記メモリ素子と、当該メモリ素子の前記第２の領域に接続された前記第１の電極と対応する前記ワード線に接続された前記第２の電極とを有する前記キャパシタと、をそれぞれ備える複数のメモリセルと、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
前記複数のビット線にそれぞれ接続され、読み出し時には対応するビット線の信号を増幅し、書き込み時には前記対応するビット線を駆動する複数のセンスアンプと、
を備えることを特徴とする請求項１乃至１０のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記各メモリセルに含まれる能動素子が複数のＰＮ接合を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記各メモリセルに含まれる能動素子がバイポーラトランジスタ又はサイリスタのいずれか一方であることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記各メモリセルに含まれる能動素子がサイリスタであって、前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルに対するデータの書き込みを行う場合に、
前記選択したビット線について第１の電源電圧に固定されていた状態を解除し、書き込みデータに基づく電圧に駆動する第１の制御と、
前記第１の制御の後、前記選択したワード線をワード線スタンバイ電圧からワード線ライト電圧に設定する第２の制御と、
前記第２の制御の後、前記選択したワード線を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間電圧であるワード線プリチャージ電圧に、設定する第３の制御と、
前記第３の制御の後、前記選択したビット線について、前記書き込みデータに基づく電圧への駆動を終了し、前記第１の電源電圧に戻す第４の制御と、
前記第４の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第５の制御と、
を行うことを特徴とする請求項１１乃至１３のうちいずれか１項に記載の半導体装置。
【請求項１５】
前記複数のメモリセルのうち、前記ビット線及び前記ワード線を選択して選択された前記メモリセルからデータの読み出しを行う場合に、
前記ワード線の電圧を前記ワード線スタンバイ電圧に保持したまま、ビット線を第２の電圧にプリチャージしておくと共に前記センスアンプを活性化させる第６の制御と、
前記選択したワード線を前記ワード線ライト電圧と前記ワード線プリチャージ電圧との中間電圧であるワード線リード電圧に設定し、その後前記ビット線のプリチャージを解除しビット線から前記センスアンプに当該メモリセルのデータを読み出す第７の制御と、
前記第７の制御の後、前記選択したワード線を前記ワード線リード電圧から前記ワード線プリチャージ電圧に設定する第８の制御と、
前記第８の制御の後、前記ビット線を前記第１の電源電圧に固定する第９の制御と、
前記第９の制御の後で前記選択したワード線の電圧を前記ワード線スタンバイ電圧に戻す第１０の制御と、
をさらに行うことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記複数のセンスアンプ回路は、それぞれ、
リードライトデータを一時保存するフリップフロップと、
前記フリップフロップの非反転ノードに接続された第１のデータ線と、
前記フリップフロップの反転ノードに接続され前記第１のデータ線とは論理が反転している第２のデータ線と、
ライト時に前記第１のデータ線と対応するビット線とを接続するライトスイッチと、
リード時に前記第２のデータ線と対応するビット線とを接続するリードスイッチと、
を備えることを特徴とする請求項１１乃至１５のうちいずれか１項に記載の半導体装置。
【請求項１７】
外部から与えられるシステムクロックに同期して外部から入力されるライトコマンドと共に入力される書き込みデータについて、前記ライトコマンド実行時には、前記外部から入力された書き込みデータを前記複数のセンスアンプのうち、対応するセンスアンプに一時保存し、前記ライトコマンド実行に続く所定のコマンド実行サイクルで前記対応するセンスアンプに一時保存されたデータを対応する前記メモリセルに書き込むことを特徴とする請求項１１乃至１６のうちいずれか１項に記載の半導体装置。
【請求項１８】
メモリセルにＭＯＳトランジスタ又は寄生ＭＯＳトランジスタを用いていないことを特徴とする請求項１乃至１７のうちいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２０１２−２３４９４０（Ｐ２０１２−２３４９４０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０１７７９（Ｐ２０１１−１０１７７９）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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