【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

半導体デバイスは、複数のサイリスタベースメモリセルを含み、各々は、４Ｆ^２のセルサイズを有し、そしてそれらの形成方法が提供される。前記複数のサイリスタベースメモリセルの各々は、垂直に重なる代替ドープされた領域を有するサイリスタ、と制御ゲートを含む。前記制御ゲートは、前記サイリスタの１つ又はそれ以上と電気的に結合されてもよく、そして電圧源に実施可能な接続がなされてもよい。前記複数のサイリスタベースメモリセルは、カソード又はデータ線として機能する伝導ストラップ上のアレイ内に形成されてもよい。システムは、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような１つ又はそれ以上のメモリアクセスデバイス又は従来の論理デバイスを有する半導体デバイスを集積することによって形成されてもよい。
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【課題】メモリ素子及びその製造方法を提供すること。
【解決手段】メモリ素子は、絶縁膜、アクティブパターン、ゲート絶縁膜、及びゲート電極を含む。前記絶縁膜は、基板上に形成される。前記アクティブパターンは、前記絶縁膜上に具備され、２つの突出部及びこれらの間の凹みを含む。前記アクティブパターンは、前記基板から離れた前記突出部の上部に形成された第１不純物領域及び第２領域不純物領域、並びに前記突出部の上部以外の部分に形成されデータを保存するフローティングボディの役割をするベース領域を含む。前記ゲート絶縁膜は前記アクティブパターンの表面に具備される。前記ゲート電極は、前記ゲート絶縁膜上に具備され、前記アクティブパターンの下部を取り囲んで前記凹みを部分的に埋める。 （もっと読む）

【課題】サイリスタ構成の半導体装置において、第２ｐ型領域上に第１ｎ型領域、第１ｐ型領域を積層して形成しても、第１ｐ型領域と第２ｐ型領域とがショートを起こさないようにすることを可能とする。
【解決手段】ｐ型の第１ｐ型領域ｐ１（第１領域）と、ｎ型の第１ｎ型領域ｎ１（第２領域）と、ｐ型の第２ｐ型領域ｐ２（第３領域）と、ｎ型の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が素子分離領域１３で分離された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上に形成されて、かつ、前記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との界面の一端部が素子分離領域１１の側壁部に接合するように形成されていることを特徴とする。 （もっと読む）

【課題】読み出し動作時のディスターブの発生を抑止することが可能な半導体装置を提供する。
【解決手段】ｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成され、一端がビットラインに接続され、他端が上記サイリスタ素子の一端に接続されるアクセストランジスタ１１３と、を含むメモリセル１１１と、ビットラインの電圧がサイリスタ素子の特性を保持可能なモニタ電圧以下であるか否かをモニタし、ビットラインライン電圧がモニタ電圧以上となる場合には非活性化信号ＷＬＲＥＳを出力するモニタ回路１７５と、メモリセルへのアクセス制御を行う制御部１７０等と、を有し、制御部１７０等は、読み出し動作時にモニタ回路による非活性化信号を受けると、アクセストランジスタをオフとするためにワードラインＳＷＬへの駆動信号を非活性化する。 （もっと読む）

【課題】読み出し動作時のディスターブの発生を抑止することが可能な半導体装置を提供する。
【解決手段】基準電位端子が第２のビットラインＲＢＬに接続されたゲート付きサイリスタ素子１１２と、一端が第１のビットラインＷＢＬに接続されるアクセストランジスタと１１３、を含むメモリセル１１１と、読み出し時にサイリスタ素子の第２の端子（基準電位端子）に接続された第２のビットラインＲＢＬ側に負荷電流を流す負荷電流素子ＰＴ３２を含み、メモリセルへのアクセス制御を行う制御部１７０と、を有し、制御部１７０は、読み出し動作時に、第１のビットラインＷＢＬを第１の電圧に、第２のビットラインＲＢＬを第１の電圧より高い第２の電圧に固定した状態で、第２のビットラインから第２の端子へ流れる電流変化を検知し、検知した電流を電圧に変換して読み出しデータの判定を行う。 （もっと読む）

ここには、改良型の溝形サイリスタベースセルが開示されている。本開示のセルは、一実施形態においては、基板のバルク内の溝に形成された導電性プラグを備えており、これはセルのイネーブルゲートに接続され、又はそれに含まれている。この溝形ゲートの周囲にはサイリスタが縦方向に配設され、そのアノード（ソース；ｐ形領域）がビットラインに接続されると共に、カソード（ドレイン；ｎ形領域）がワードラインに接続されている。この溝形イネーブルゲートの他には、本開示のセルはアクセストランジスタのような他のゲートを備えておらず、よって、本質的に１トランジスタデバイスである。その結果、サイリスタの縦方向配設によって容易になったように、本開示のセルは、伝統的なＤＲＡＭセルと比べて集積回路上に少量の領域だけを占有している。更に、本開示のセルは、その各種実施形態において製造が容易であり、セルアレイとして構成することも容易である。セル下の分離は、全ての有用な実施形態において必要とはされないが、セルのデータ保持を改善する助けになり、セルのリフレッシュ間に要する時間を延ばしてくれる。 （もっと読む）

【課題】アクセストランジスタとサイリスタとによってメモリセルが構成される半導体装置において、メモリセルの縮小化を可能とする。
【解決手段】アクセストランジスタ１１と、前記アクセストランジスタ１１に並列に接続された複数の負性抵抗特性の素子（サイリスタ）１２，１３とを備えたメモリセルを有するものであり、前記サイリスタはターンオンおよびターンオフを制御するゲート電極１２Ｇ，１３Ｇを有するものである。 （もっと読む）

【課題】安価なバルク半導体基板を用いて、縦型寄生サイリスタの発生を抑制すること、メモリセルサイズの縮小化を図ることを可能とする。
【解決手段】バルク半導体基板１１に形成されたアクセストランジスタ４０と、サイリスタ２０と、両者を分離する素子分離領域１３とを備え、アクセストランジスタ４０の一方のソース・ドレイン領域４５とサイリスタ２０のカソード側のＮ型不純物層２４とを接続孔５２を通じて接続する配線層５１を備え、前記サイリスタ２０のアノード側の不純物領域は深さ方向にＰ型不純物層２１、Ｎ型不純物層２２、Ｐ型ウエル１４（Ｐ型不純物層２３）、Ｎ型ウエル１２の順に形成された構造となっており、最下部のＮ型ウエル１２にデータ保持時にアノードに印可する電圧と同じ電圧が印加されるものである。 （もっと読む）

【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。
【解決手段】このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード線７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも上層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）