【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを長期間にわたり保存する半導体メモリ装置の駆動方法を提供する。
【解決手段】書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。 （もっと読む）

【課題】回路面積を低減する。
【解決手段】第１の信号が入力され、第２の信号を出力する論理回路を具備し、論理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含む。 （もっと読む）

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを２つ用いて形成された記憶ユニットのマトリクスにおいて、第１の記憶セルの書き込みトランジスタのゲートを第１のワード線に、キャパシタの他方の電極を第２のワード線に接続する。また、第２の記憶セルの書き込みトランジスタのゲートを第２のワード線に、キャパシタの他方の電極を第１のワード線に接続する。さらに、集積度を高めるために、各記憶セルの読み出しトランジスタのゲートを互い違いに配置する。 （もっと読む）

【課題】アクセスロスや電力損失を増加させることなく、半導体装置に記憶されたデータの消失を回避する。
【解決手段】複数のメモリセルのそれぞれに対応する複数のワード線を有し、オートリフレッシュの実行を指示する外部リフレッシュコマンドが外部から発行される度に、複数のワード線を所定の本数ずつ順次選択し、選択されたワード線に対応するメモリセルをリフレッシュする半導体装置であって、温度を検出する温度検出部と、検出された温度が所定の温度以下である場合、外部リフレッシュコマンドが発行される度に、複数のワード線を所定の本数ずつ順次選択し、検出された温度が所定の温度よりも高い場合、外部リフレッシュコマンドが発行される度に、複数のワード線を、所定の本数よりも多い本数ずつ順次選択するワード線選択制御部と、を有する。 （もっと読む）

【課題】大容量化してもセンス増幅器数の増大を回避し、チップ面積の低減が可能なメモリ用センス増幅器を提供する。
【解決手段】メモリの一連のセル用のセンス増幅器であって、ＣＭＯＳインバータを備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が前記一連のセルをアドレス指定する局所ビットラインへ接続されることを意図して前記センス増幅器の出力端子へ接続されている書き込みステージと、センストランジスタを備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージとを含む。 （もっと読む）

【課題】ロジックがメモリのリフレッシュ動作を制御する積層型メモリシステムの構成において、個々のメモリの温度情報に基づいてメモリごとのリフレッシュ動作の頻度を個別に変更可能とする。かつ、複数のメモリとロジックとの間での温度情報入出力のための配線を簡易化する。
【解決手段】メモリ２００において、入力選択温度情報Ｄｔｅｍｐ−３と温度センサー２２０の自己温度情報Ｄｔｅｍｐ−０とを比較して高い方を出力選択温度情報Ｄｔｅｍｐ−１として出力させる。出力選択温度情報Ｄｔｅｍｐ−１と入力選択温度情報Ｄｔｅｍｐ−３のためのマイクロバンプ５００ａ、５００ｂは、それぞれメモリチップの上側面と下側面とで同じ平面位置に配置する。メモリ２００ごとに統合温度用ＴＳＶ４００ｂを同じ位置に形成することで統合温度情報Ｄｔｅｍｐ−２対応の信号路を共有させる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】複数のダイナミック型メモリのメモリアレイに対して、温度状態に応じて適切なタイミングによりリフレッシュ動作を行う。
【解決手段】メモリチップ上に複数のメモリアレイ１０が配置され、その近傍に温度センサー２０が設けられる。温度情報出力部４０は、複数の温度センサー２０によって生成された温度情報に基づいてメモリチップの外部に総合温度情報を出力する。総合温度情報に応じて、外部からリフレッシュコマンドが入力される。リフレッシュトリガ制御部６０は、外部からのコマンド入力および複数の温度センサー２０からの温度情報に従って、リフレッシュ動作のトリガとなるリフレッシュトリガを生成する。リフレッシュアドレス制御部７０は、外部からのコマンド入力および複数の温度センサー２０からの温度情報に従って、リフレッシュアドレス生成部５０におけるリフレッシュアドレスの生成を制御する。 （もっと読む）

【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。
【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成される。 （もっと読む）

【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

【課題】ＤＲＡＭに近い高集積化・大容量化を実現し、かつ、リフレッシュ動作を必要としないメモリセルを備える半導体記憶装置を提供する。
【解決手段】メモリセル５０は、トランスファゲートであるＮチャネルＭＯＳトランジスタ５２と、記憶情報に対応した電荷を蓄電するキャパシタ５４と、電荷補填回路５６とを備える。電荷補填回路５６は、２段のインバータ５８，６０から構成される双安定型回路であり、ノード６２の論理レベルをラッチする。インバータ５８，６０の各々の負荷抵抗は、多結晶ポリシリコンで形成され、バルクのトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成可能なＰチャネル薄膜トランジスタ５８２，６０２によってそれぞれ構成される。 （もっと読む）

【課題】リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供する。
【解決手段】１ビットの記憶データに対して２つのメモリセル５０Ａ，５０Ｂが備えられ、メモリセル５０Ａ，５０Ｂは、互いに反転されたデータを記憶する。メモリセル５０Ａ，５０Ｂは、それぞれインバータで構成される電荷補填回路５６Ａ，５６Ｂを含み、電荷補填回路５６Ａ，５６Ｂは、それぞれバルクトランジスタの上層に形成可能なＰチャネルＴＦＴ５６２，５６６を含む。電荷補填回路５６Ａ，５６Ｂは、交差接続され、メモリセル５０Ａ，５０Ｂに記憶されるデータをラッチする。 （もっと読む）

【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、ワード線ＷＬと、これに交差するグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬに沿ってＮ本に区分されたローカルビット線ＬＢＬと、ワード線ＷＬとローカルビット線ＬＢＬの交点に形成され下方に配置されたローカルビット線ＬＢＬと接続される縦型のＮＭＯＳトランジスタＮ０を有する複数のメモリセルＭＣを含むＮ個のメモリセルアレイと、メモリセルＭＣからローカルビット線ＬＢＬに読み出された信号を増幅するローカルセンスアンプ１２と、ローカルセンスアンプ１２からグローバルビット線ＧＢＬを経由して伝送される信号を入出力線に接続するグローバルセンスアンプ１１を備えて構成される。 （もっと読む）

【課題】リフレッシュ動作に要する電力を低減する。
【解決手段】半導体メモリデバイスは、トランジスタを有する複数のメモリセルに結合された回路を備えている。当該回路は、当該トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させるように構成されている。当該トランジスタのゲート電極は、非アドレス状態に維持される。 （もっと読む）

第１のプロセスから第２のプロセスに組み込みＤＲＡＭアレイをスケーリングするための方法及び装置であって、スケーリングは一定のスケールファクタでフィーチャの直線寸法を縮小することを含む。第１のプロセスから第２のプロセスへと、ＤＲＡＭセルキャパシタの配置面積はスケールファクタの２乗で減少し、セル容量はスケールファクタで減少する。ロジックトランジスタに供給するために利用される電圧は、第１のプロセスから第２のプロセスにスケールダウンされる。しかしながら、センスアンプに供給するために利用される電圧はどちらのプロセスも変わらない。従って、第２のプロセスの組み込みＤＲＡＭアレイにおいては、センスアンプはロジックトランジスタより大きな電圧を供給される。これにより、一つのプロセス世代から次の世代にわたってＤＲＡＭセルの検出電圧を維持しながら、メモリサイズをプロセスのスケールファクタの２乗でスケーリングすることが可能になる。
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【課題】メモリデバイスの温度を正確に推測する。
【解決手段】オンダイ式熱センサを用いた温度管理システム、温度管理方法、及び温度管理装置であり、ある実施形態では、メモリ制御器などの集積回路に、温度収集ロジック及び制御ロジックを備え、温度収集ロジックは、各々がオンダイ式熱センサを備える複数の遠隔メモリデバイスから温度データを受け取り、当該データを保存する。ある実施形態では、制御ロジックは、少なくとも前記温度データの一部に基づいて、温度スロットルを制御する。 （もっと読む）