半導体記憶装置
【課題】縦型トランジスタSGTで構成されたCMOS型6T−SRAMにおいて、小さいSRAMセル面積と安定した動作マージンを実現する。
【解決手段】6個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するMOSトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第1の活性領域と第2の導電型を持つ第2の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のSRAMセルを実現する。また、基板上に配置される第1のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2のウェル及び第3のウェルで囲むことにより、基板へのリークを抑制する。
【解決手段】6個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するMOSトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第1の活性領域と第2の導電型を持つ第2の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のSRAMセルを実現する。また、基板上に配置される第1のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2のウェル及び第3のウェルで囲むことにより、基板へのリークを抑制する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体記憶装置に関し、特にSRAM(Static Random Access Memory)からなる半導体記憶装置に関する。
【背景技術】
【0002】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(例えば、特許文献1:特開平2−188966)。SGTではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
【0003】
SGTを用いてLSI(大規模集積回路)を構成する場合、それらのキャッシュ用メモリとしてSGTの組み合わせで構成されるSRAMを用いることが必須である。近年、LSIに搭載されるSRAMに対する大容量化の要求は非常に強いため、SGTを用いた場合にも小さいセル面積を持つSRAMを実現することが必須である。
【0004】
特許文献2(特開平7−99311)の実施例に示された、SGTを用いて設計された6個のトランジスタにより構成されるCMOS型6T−SRAMの平面図を図25(a)に断面図を図25(b)に示す。これらの図を参考にして、上記SRAMについて説明する。ビット線(801a、801b)はN+拡散層で形成され、接地配線GNDはN+拡散層802で形成され、電源配線VccはP+拡散層803で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ(810a、810b)、メモリセルを駆動するためのドライバトランジスタ(811a、811b)、メモリセルに電荷を供給するロードトランジスタ(812a、812b)を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート(804a、804b、804c、804d)が形成される。記憶ノードは配線層(807a、807b)より構成される。上記SRAMセルにおいては、SRAMを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいSRAMセルを設計することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平2−188966
【特許文献2】特開平7−99311(第51項、図75)
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記SRAMセルにおいては、実際には以下のような問題点がある。
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線803および接地配線802が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線803および接地配線802はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線803および接地配線802の寸法を大きくすると、SRAMセル面積が増加してしまう。
【0007】
本発明は上記の事情を鑑みてなされたもので、SGTを用いたCMOS型6T−SRAMにおいて面積の小さいSRAMセルを実現するとともに、十分な動作マージンを持つSRAMセルを実現することを目的とする。
【課題を解決するための手段】
【0008】
本発明によれば、6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
基板には第1のウェルが形成され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記基板上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
前記各々の第1の拡散層において第1のウェルと同一の導電型を持つ第1の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第2のウェルに囲まれ、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記基板上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続し、
前記各々の第2の拡散層において第1のウェルと同一の導電型を持つ第2の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第3のウェルに囲まれていることを特徴とする半導体記憶装置が提供される。
【0009】
本発明の好ましい態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続される。また、別の態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
【0010】
本発明の別の好ましい態様では、前記半導体装置において、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持ち、
又はロードトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つ。
【0011】
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
【0012】
更なる本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明によれば、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
【0013】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
【0014】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
【0015】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列される。
【0016】
また、本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成される。
【図面の簡単な説明】
【0017】
【図1】本発明の第1の実施例のSRAMを示す等価回路である。
【図2】本発明の第1の実施例のSRAM平面図である。
【図3a】本発明の第1の実施例のSRAMの断面図である。
【図3b】本発明の第1の実施例のSRAMの断面図である。
【図3c】本発明の第1の実施例のSRAMの断面図である。
【図3d】本発明の第1の実施例のSRAMの断面図である。
【図4a】本発明の第1の実施例のSRAMの断面図である。
【図4b】本発明の第1の実施例のSRAMの断面図である。
【図4c】本発明の第1の実施例のSRAMの断面図である。
【図4d】本発明の第1の実施例のSRAMの断面図である。
【図5a】本発明の製造方法を工程順に示す工程図である。
【図5b】本発明の製造方法を工程順に示す工程図である。
【図6a】本発明の製造方法を工程順に示す工程図である。
【図6b】本発明の製造方法を工程順に示す工程図である。
【図7a】本発明の製造方法を工程順に示す工程図である。
【図7b】本発明の製造方法を工程順に示す工程図である。
【図8a】本発明の製造方法を工程順に示す工程図である。
【図8b】本発明の製造方法を工程順に示す工程図である。
【図9a】本発明の製造方法を工程順に示す工程図である。
【図9b】本発明の製造方法を工程順に示す工程図である。
【図10a】本発明の製造方法を工程順に示す工程図である。
【図10b】本発明の製造方法を工程順に示す工程図である。
【図11a】本発明の製造方法を工程順に示す工程図である。
【図11b】本発明の製造方法を工程順に示す工程図である。
【図12a】本発明の製造方法を工程順に示す工程図である。
【図12b】本発明の製造方法を工程順に示す工程図である。
【図13a】本発明の製造方法を工程順に示す工程図である。
【図13b】本発明の製造方法を工程順に示す工程図である。
【図14a】本発明の製造方法を工程順に示す工程図である。
【図14b】本発明の製造方法を工程順に示す工程図である。
【図15a】本発明の製造方法を工程順に示す工程図である。
【図15b】本発明の製造方法を工程順に示す工程図である。
【図16a】本発明の製造方法を工程順に示す工程図である。
【図16b】本発明の製造方法を工程順に示す工程図である。
【図17】本発明の第2の実施例のSRAM平面図である。
【図18】本発明の第3の実施例のSRAM平面図である。
【図19】本発明の第4の実施例のSRAM平面図である。
【図20】本発明の第5の実施例のSRAM平面図である。
【図21】本発明の第6の実施例のSRAM平面図である。
【図22】本発明の第7の実施例のSRAM平面図である。
【図23】本発明の第8の実施例のSRAM平面図である。
【図24a】本発明の第8の実施例のSRAMの断面図である。
【図24b】本発明の第8の実施例のSRAMの断面図である。
【図24c】本発明の第8の実施例のSRAMの断面図である。
【図24d】本発明の第8の実施例のSRAMの断面図である。
【図25a】従来のSRAMを示す平面図および断面図である。
【図25b】従来のSRAMを示す平面図および断面図である。
【発明を実施するための形態】
【0018】
[実施例1]
図1に本発明に用いたCMOS型6T−SRAMのメモリセルの等価回路図を示す。図1において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qn11およびQn21はメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はメモリセルに電荷を供給するロードトランジスタ、QaおよびQbはデータを記憶するための記憶ノードを示している。
【0019】
以下に図1のメモリセルの動作の一例として、記憶ノードQaに“L”のデータが、記憶ノードQbに“H”のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線BL1およびBLB1が“H”電位にプリチャージされる。プリチャージ完了後にワード線WL1が“H”になることでデータの読み出しが開始する。このとき、アクセストランジスタQn11およびQn21がオンになり、“H”になっているビット線BL1の電位は、記憶ノードQbが“H”電位に近い値であるためドライバトランジスタQn31がオンになり、アクセストランジスタQn11から記憶ノードQa、ドライバトランジスタQn31を通してディスチャージされ、“L”電位に近づく。一方、ビット線BLB1の電位は、記憶ノードQaが“L”電位に近い値であるためにドライバトランジスタQn41はオフであり、ディスチャージされず、逆にロードトランジスタQp21より電荷が供給されるため “H”電位に近い値のままである。BL1とBLB1の電位差がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。
【0020】
図2に本発明の第1の実施例におけるSRAMメモリセルのレイアウト図を示す。SRAMセルアレイ内においては図2に示したユニットセルUCが繰り返し配置されている。図3a、b、c及びdに、図2のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
【0021】
まず図2および図3を参考にして本発明のレイアウトについて説明する。
基板のSRAMセルアレイ内には第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層は分離されている。基板上の拡散層により形成される第1の記憶ノードQaはN+拡散層(3a、5a)、P+拡散層4aにより構成され、互いに隣接するN+拡散層とP+拡散層は基板表面に形成されるシリサイド層13aによって接続され、基板上の拡散層により形成される第2の記憶ノードQbはアクセストランジスタQn21の下部に形成されるN+拡散層、N+拡散層5bおよびP+拡散層4bにより構成され、互いに隣接するN+拡散層とP+拡散層は各々の拡散層表面に形成されるシリサイド層13bによって接続される。第1のウェル1aであるP−wellと同一の導電型を持つP+拡散層は基板へのリークを抑制するために、第1のウェルと異なる導電型のN−wellであり、第1のウェルの上に配置される第2のウェル(1b、1c)に囲まれる。第2のウェルは素子分離により各々のSRAMセルに分離される。
Qn11及びQn21はNMOSであるメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はNMOSであるメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はPMOSであるメモリセルに電荷を供給するロードトランジスタである。
本実施例では、1つのユニットセルUCは、基板上に3行2列に配列されたトランジスタを備えている。1列目には、図の上側からアクセストランジスタQn11、ロードトランジスタQp11及びドライバトランジスタQn31がそれぞれ配列されている。なお、Qn11、Qp11及びQn31の下位の層に配置される拡散層3a、4a及び5aは、第1の記憶ノードQaとして機能する。また、2列目には、図の上側からドライバトランジスタQn41、ロードトランジスタQp21、アクセストランジスタQn21がそれぞれ配列されている。なお、Qn41、Qp21及びQn21の下位の層に配置される拡散層3b、4b及び5bは、第2の記憶ノードQbとして機能する。本実施例のSRAMセルアレイは、このような6個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
第1の記憶ノードQaである基板上の拡散層上に形成されるコンタクト10aはノード接続配線Na1によりドライバトランジスタQn41およびロードトランジスタQp21のゲート電極より延在するゲート配線上に形成されるコンタクト11bと接続され、第2の記憶ノードQbである基板上の拡散層上に形成されるコンタクト10bはノード接続配線Nb1によりドライバトランジスタQn31およびロードトランジスタQp11のゲート電極より延在するゲート配線上に形成されるコンタクト11aと接続される。アクセストランジスタQn11上部に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn21上部に形成されるコンタクト6bはビット線BLB1に接続される。アクセストランジスタQn11のゲート電極から延在するゲート配線上に形成されるコンタクト7aおよびアクセストランジスタQn21のゲート電極から延在するゲート配線上に形成されるコンタクト7bはワード線WL1に接続される。ドライバトランジスタ(Qn31、Qn41)上部に形成されるコンタクト(8a、8b)は接地電位である配線層(Vss1a、Vss1b)にそれぞれ接続され、ロードトランジスタ(Qp11、Qp21)上部に形成されるコンタクト(9a、9b)は電源電位である配線層Vcc1に接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線(Vss1a、Vss1b)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より上位の層で配線する構成が実現可能である。
【0022】
図2にN+注入領域(24a、24b)およびP+注入領域25を示す。本実施例のSRAMセルアレイ領域においてはN+注入領域(24a、24b)およびP+注入領域25を形成するパターンは単純なライン&スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、SRAMセルの縦方向の長さ(各SRAMセルの接続方向の長さ)の縮小に有効である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
【0023】
本発明において、SRAMを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ(Qn31、Qn41)については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。ロードトランジスタ(Qp11、Qp21)については、電源電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタについては、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
【0024】
続いて、図3の断面構造を参照して本発明のSRAMの構造について説明する。図3aに示されるように、基板に第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりN+ドレイン拡散層3aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層5bが形成されている。また、N+ドレイン拡散層(3a、5b)上にはシリサイド層(13a、13b)が形成されている。N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層3b上にドライバトランジスタQn41を構成する柱状シリコン層22bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜17およびゲート電極18が形成されている。柱状シリコン層上部にはN+ソース拡散層14が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn11のゲートより延在するゲート配線18a上に形成されるコンタクト7aはワード線WL1に接続され、ドライバトランジスタQn41上に形成されるコンタクト8bは接地電位配線Vss1に接続される。
【0025】
図3bに示されるように、基板に第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりN+ドレイン拡散層3aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層5bが形成されている。また、N+ドレイン拡散層上にはシリサイド層(13a、13b)が形成されている。ドレイン拡散層3a上に形成されるコンタクト10aはN+ドレイン拡散層3aとP+ドレイン拡散層4aの境界上に形成され、記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
【0026】
図3cに示されるように、基板に第1のウェルであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりP+ドレイン拡散層4aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層4bが形成されている。また、P+ドレイン拡散層(4a、4b)表面にシリサイド層(13a、13b)が形成されている。第1のウェルと同一の導電型を持つP+拡散層4aは基板へのリークを抑制するために、第1のウェルと異なる導電型を持つ第2のウェル1bであるN−wellに囲まれ、第1のウェルと同一の導電型を持つP+拡散層4bは基板へのリークを抑制するために、第1のウェルと異なる導電型のN−wellであり、第1のウェルの上に配置される第3のウェル1cに囲まれる。
P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成され、P+ドレイン拡散層4b上にロードトランジスタQp21を構成する柱状シリコン層23bが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。柱状シリコン層上部にはP+ソース拡散層16が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。ロードトランジスタ(Qp11、Qp21)上に形成されるコンタクト(9a、9b)はともに配線層を通して電源電位配線Vcc1に接続される。
【0027】
図3dに示されるように、基板に第1のウェルであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等により、N+ドレイン拡散層(3a、5a)およびP+ドレイン拡散層4aが形成される。ドレイン拡散層上にはシリサイド層13aが形成され、シリサイド層13aによってN+ドレイン拡散層(3a、5a)とP+ドレイン拡散層4aは直接接続されている。このため、N+ドレイン拡散層とP+ドレイン拡散層を分離するための素子分離や、N+ドレイン拡散層とP+ドレイン拡散層を接続するためのコンタクトを形成する必要がないため、メモリセル面積を縮小できる。第1のウェルと同一の導電型を持つP+拡散層4aは基板へのリークを抑制するために、第1のウェル1aと異なる導電型を持つ第2のウェル1bであるN−wellに囲まれる。
N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層5a上にドライバトランジスタQn31を構成する柱状シリコン層22aが形成され、P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成される。N+ドレイン拡散層3aとP+ドレイン拡散層4aとN+ドレイン拡散層5aは各々の拡散層の表面に形成されたシリサイド層13aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、ドライバトランジスタQn31上に形成されるコンタクト8aは電源電位配線Vss1aに接続され、ロードトランジスタQp11上に形成されるコンタクト9aは電源電位配線Vcc1に接続される。
ドライバトランジスタQn31とロードトランジスタQp11のゲート電極は、それらから延在するゲート配線18c上で共通のコンタクト11aに接続される。コンタクト11aは、記憶ノード接続配線Nb1を通じて記憶ノード2bのドレイン拡散層上に形成されるコンタクト10bに接続される。ドレイン拡散層3aと4aの境界上に形成されるコンタクト10aは記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
【0028】
本発明においては、基板上に形成されるN+ドレイン拡散層とP+ドレイン拡散層が拡散層表面表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、SRAMの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、SRAMの2つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいSRAMセル面積を実現することができる。また、第1のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2のウェル及び第3のウェルで囲むことにより、基板へのリークを抑制している。
【0029】
図4に示されるように、第1のウェル1aがN−wellであり、N+拡散層を第2のウェル1b及び第3のウェル1cであるP−wellにより囲む構造においても、同様にSRAMセルを形成することができる。
【0030】
以下に本発明の半導体装置を形成するための製造方法の一例を図5〜図14を参照して説明する。各図において(a)は平面図、(b)はD−D’間の断面図である。
【0031】
図5に示されるように、基板上にシリコン窒化膜等のマスク19を成膜する。その後、柱状シリコン層(21a〜23a、21b〜23b)のパターンをリソグラフィーにより形成し、エッチングすることにより柱状シリコン層(21a〜23a、21b〜23b)を形成する。続いて、不純物注入などにより、SRAMセルアレイ内に第1のウェル1aであるP−wellを形成する。
【0032】
図6に示されるように、素子分離2を形成する。素子分離は、まず溝パターンをエッチングして、シリカなどの塗布やCVDにより溝パターンに酸化膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除くことにより形成する。これにより、基板上に第1の記憶ノードQaおよび第2の記憶ノードQbとなる拡散層のパターンが形成される。
【0033】
図7に示されるように、N+注入領域24a、24bおよびP+注入領域25にそれぞれイオン注入などにより不純物を導入し、基板上に柱状シリコン層下部のドレイン拡散層(3a、4a、5a)を形成する。第1のウェル1aであるP−wellと同一の導電型を持つP+拡散層4aは基板へのリークを抑えるために第2のウェル1bであるN−wellに囲まれる。第2のウェル1bはP+注入領域25のマスクを用いて不純物注入などを行うことにより形成することができる。第2のウェルは素子分離により各々のSRAMセルに分離される。
【0034】
図8に示されるように、ゲート絶縁膜17およびゲート導電膜18を成膜する。ゲート絶縁膜17は酸化膜やHigh−k膜により形成される。また、ゲート導電膜はポリシリコンは金属膜により形成される。
【0035】
図9に示されるように、レジスト等33を用いて、リソグラフィーによりゲート配線パターンを形成する。
【0036】
図10に示されるように、レジスト33をマスクにして、ゲート導電膜17及びゲート絶縁膜18をエッチングし、除去する。これによりゲート配線(18a〜8d)が形成される。その後、ピラー上のマスク19を除去する。
【0037】
図11に示されるように、シリコン窒化膜等の絶縁膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜等の絶縁膜34で覆う構造にする。
【0038】
図12に示されるように、N+注入領域およびP+注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層(14、16)を形成する。
【0039】
図13に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層(13a、13b)および柱状シリコン層上部のソース拡散層上のシリサイド層15を形成する。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜34により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
【0040】
図14に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト(6a〜10a、6b〜10b)を形成する。
【0041】
コンタクト形成時に図15に示されるように1回目のリソグラフィー及びエッチングにてピラー上のコンタクトを形成し、図16に示されるように、2回目のリソグラフィー及びエッチングにて、それ以外のコンタクトを形成することにより、ピラー上のコンタクトとそれ以外のコンタクトの最小間隔を縮小することができ、よりSRAMセル面積を縮小することができる。
【0042】
[実施例2]
図17に本実施例のSRAMセルレイアウトを示す。本実施例では、SRAMセルアレイ内において図17のユニットセルUCの1列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの2列目に配列されるトランジスタと配置構成が等しく、ユニットセルUCの2列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの1列目に配列されるトランジスタと配置構成が等しい。すなわち、図17のユニットセルUCの一列目に配列されるトランジスタQn12、Qp12、Qn32の上側には、二列目に配列されるトランジスタQn42、Qp22、Qn22と同じトランジスタが上から順に配列される。したがって、アクセストランジスタQn12の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタQ22の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにSRAMセルを配置することで、アクセストランジスタQn12のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線(WL2)へのコンタクト(107a、107b)をそのゲート配線上で共有することができる。実施例1においてはワード線(WL2)へのコンタクト(107a、107b)は第1の記憶ノードと第2の記憶ノードとの間に形成されていたが、本実施例においては、上下のSRAMセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、SRAMセルの横方向の長さの縮小が可能である。
なお、上述したアクセストランジスタのゲート電極同士のコンタクトの共有化については、実施例1のようにトランジスタを配置した場合にも適用できる。例えば、図2のアクセストランジスタQn11のゲート電極からゲート配線を図の右斜め上方向に延在させ、そのゲート配線を、Qn11の右斜め上に配置されたアクセストランジスタのゲート電極から左斜め下方向に延在させたゲート配線と接続し、接続されたゲート配線上でコンタクトを共有するように構成してもよい。このように、隣接したメモリセルのアクセストランジスタについて、ゲート電極同士を隣接して配置するように構成しさえすれば、ワード線へのコンタクトを共有化することは可能である。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na2、Nb2)を下位の層で、ワード線(WL2)を中位の層で、ビット線の配線(BL2、BLB2)、電源電位の配線(Vcc2)及び接地電位の配線(Vss2a、Vss2b)を上位の層で配線する構成が実現可能である。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
【0043】
[実施例3]
図18に本実施例のSRAMレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタを形成する柱状シリコン層の形状が異なる点である。6T−SRAMにおいては、通常読み出し時の動作マージンを確保するために、通常アクセストランジスタよりドライバトランジスタのドレイン電流を大きく設定することが多い。プレーナー型トランジスタの場合にはドライバトランジスタの拡散層幅をアクセストランジスタの拡散層幅より大きくすることによりドレイン電流を増加させることができるが、SGTを用いた場合には柱状シリコン層の直径を大きくして、ドライバトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以上にすることによりドレイン電流を増加させることができる。図18のようにドライバトランジスタを形成する柱状シリコン層の直径を他の柱状シリコン層より大きくすることにより、読み出しマージンを改善することができる。ただし、柱状シリコン層の寸法を大きくするとショートチャネル効果が発生しやすくなるため、注意が必要である。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしてもよい。
また、動作速度を上げるためにアクセストランジスタの直径を大きくしてアクセストランジスタのドレイン電流値を増加させたり、書き込みマージンを改善するためにロードトランジスタの直径を小さくしてロードトランジスタのドレイン電流を他のトランジスタに比べて相対的に低下させたりするなど、ロードトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以下にしてもよい。このように、アクセストランジスタ、ドライバトランジスタ、ロードトランジスタのそれぞれの形状を変更することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0044】
[実施例4]
図19に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、本実施例においては記憶ノードである基板上の拡散層とゲート配線が両者にまたがって形成される共通のコンタクトによって接続される点である。図19を参照すると、記憶ノードQa4である基板上の拡散層と、ドライバトランジスタQn44およびロードトランジスタQp24のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310aにより接続され、記憶ノードQb4である基板上の拡散層と、ドライバトランジスタQn34およびロードトランジスタQp14のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310bにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、SRAMセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。特に、ピラー上に形成されるコンタクトと上記共通のコンタクト(310a、310b)を異なるリソグラフィー及びエッチング工程にて形成することによりセル面積の縮小が可能である。この場合、共通のコンタクト310aを4個のピラー上コンタクト(306a、308b、309a、309b)の中央付近に配置し、共通のコンタクト310bを4個のピラー上コンタクト(306b、308a、309a、309b)の中央付近に配置することにより、ピラー上コンタクトと共通のコンタクト間のスペースを同一工程により形成可能な最小スペースより小さくすることができ、セル面積を縮小することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト310a及びコンタクト310bより上位の層に配置される。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0045】
[実施例5]
図20に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタとロードトランジスタの配置が入れ替わっている点である。本実施例においてはドライバトランジスタとロードトランジスタが入れ替わったために、記憶ノードである基板上の拡散層を横切るN+注入領域とP+注入領域(425a、425b)の境界が一箇所しか存在しない。このため、N+注入領域とP+注入領域の境界付近において重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。ただし、実施例1のレイアウトのように、N+注入領域およびP+注入領域は単純なライン&スペースではなく、P+注入領域(425a、425b)は長方形の溝パターンでありN+注入領域はP+注入領域(425a、425b)を反転させたパターンになる。このため、注入領域をパターニングするにあたっては正確なレジストパターンの制御が要求される。
本実施例においてはドライバトランジスタとロードトランジスタの配置を入れ替えたことに伴い、電源配線(Vcc5a、Vcc5b)と接地配線Vss5の配置を実施例2の場合と入れ替えている。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0046】
[実施例6]
図21に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、SRAMを構成する各トランジスタの配列が異なっている点である。本実施例においてはトランジスタの配列を変えたために、記憶ノードである基板上の拡散層を横切るN+注入領域524とP+注入領域525の境界線が一箇所しかない。このため、N+注入領域とP+注入領域の境界付近における重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。さらに実施例1と同様にN+注入領域524およびP+注入領域525は単純なライン&スペースにより形成される。このため、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができるため、実施例5の場合よりさらにSRAMセルの縦方向の長さの縮小が可能になる。また、アクセストランジスタとなる(Qn16、Qn26)が隣接しているため、これらのゲート電極に形成されるコンタクトを共通化することができる。
図21に示されるように、基板上の拡散層により形成される第1の記憶ノード502aと、ドライバトランジスタQn46およびロードトランジスタQp26のゲート電極より延在するゲート配線が共通のコンタクト510aにより接続され、基板上の拡散層により形成される第2の記憶ノード502b上に形成されるコンタクト510bは第1層配線であるノード接続配線Nb6によりコンタクト511aと接続される。このように本実施例においては、SRAMセルの配線方法が左右非対称であるため、SRAM特性も左右で非対称となる可能性がある。SRAM特性が左右非対称になると、SRAMの動作マージンを劣化させるため、本実施例においては、SRAM特性の非対称性に注意する必要がある。
本実施例においては、これまでの実施例とは異なりワード線WL6が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。また、2個のドライバトランジスタ(Qn36,Qn46)と2個のロードトランジスタ(Qp16、Qp26)が同一列上に形成されているため、単純なレイアウトにて電源配線Vcc6および接地配線Vss6に接続することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線(Na6、Nb6)を下位の層で、ワード線(WL6)、電源電位の配線(Vcc6)及び接地電位の配線(Vss6)を中位の層で、ビット線の配線(BL6、BLB6)を上位の層で配線する構成が実現可能である。
【0047】
[実施例7]
図22に本実施例のSRAMセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように6方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいSRAMセル面積を設計することができる。各トランジスタの配列は図22のものに限らず、他の配列にしてもよい。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
【0048】
[実施例8]
図23に本実施例のセルレイアウトを示す。SRAMセルアレイ内においては図23に示したユニットセルが繰り返し配置されている。図24a、b、c及びdに図23のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
【0049】
まず図23および図24を参考にして本発明のレイアウトについて説明する。
本実施例においては記憶ノードである基板上の拡散層のレイアウトがL字型となっている点において他の実施例と異なる。記憶ノードである基板上の拡散層のパターニングに関しては他の実施例のように長方形であるほうが容易である。しかし、本実施例においては実施例5および実施例6と同様に記憶ノードを横切るN+注入領域(724a、724b)とP+注入領域725の境界線が一箇所しかなく、さらにN+注入領域(724a、724b)およびP+注入領域725を形成するパターンは単純なライン&スペースにより形成される。このため、N+注入領域(724a、724b)とP+注入領域725の境界付近の寸法のマージンを最小に抑えることができるため、小さい面積のSRAMセルを設計することができる。
本実施例においては、ワード線WL8が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。ビット線から接続されるアクセストランジスタのゲートへのコンタクト(707a、707b)は図には示されていないが、横方向に隣接するメモリセルと共通化することができる。記憶ノードQa7の基板上の拡散層と、ドライバトランジスタQn48およびロードトランジスタQp28のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト710aにより接続され、記憶ノードQb7の基板上の拡散層と、ドライバトランジスタQn38およびロードトランジスタQp18のゲート電極より延在するゲート配線は両者にまたがって形成されるコンタクト710bにより接続される。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト707a及びコンタクト707bより上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線を下位の層で、ワード線(WL8)及び接地電位の配線(Vss8a、Vss8b)を中位の層で、ビット線の配線(BL8、BLB8)及び電源電位の配線(Vcc8)を上位の層で配線する構成が実現可能である。
【0050】
続いて、図24の断面構造を参照して本発明のSRAMの構造について説明する。
図24(a)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成されており、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bおよびP+ドレイン拡散層704bがそれぞれ形成されている。また、第1のウェル701aと同一の導電型を持つP+拡散層704bは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第3のウェル701cであるN−wellに囲まれる。
ドレイン拡散層(703a、703b、704b)表面にはシリサイド層(713a、713b)が形成されており、N+拡散層703bとP+拡散層704bは、図には示されていないが、シリサイド層713bにより接続されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721aが形成され、P+ドレイン拡散層704b上にロードトランジスタQp28を構成する柱状シリコン層723bが形成され、N+ドレイン拡散層703b上にドライバトランジスタQn48を構成する柱状シリコン層722bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはソース拡散層(714、716)が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、アクセストランジスタQn18のゲート電極より延在するゲート配線718a上に形成されるコンタクト707aはワード線WL8に接続され、ロードトランジスタQp28上に形成されるコンタクト708bは電源電位配線Vcc8に接続され、ドライバトランジスタQn48上に形成されるコンタクト709bは接地電位配線Vss8に接続され、ロードトランジスタQp28およびドライバトランジスタQn48のゲート電極はそれぞれのゲート電極より延在するゲート配線718dにより互いに接続される。
【0051】
図24(b)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bが形成され、N+ドレイン拡散層上にはシリサイド層(713a、713b)が形成されている。ドレイン拡散層703aおよびゲート配線718fは両者にまたがって形成される共通のコンタクト710aによって接続され、ドレイン拡散層703bおよびゲート配線718eは両者にまたがって形成される共通のコンタクト710bによって接続される。
【0052】
図24(c)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、N+ドレイン拡散層703a表面にシリサイド層713aが形成されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721a、およびドライバトランジスタQn38を構成する柱状シリコン層722aが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはN+ソース拡散層714が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、ドライバトランジスタQn38上に形成されるコンタクト709aは配線層を通して接地電位配線Vss8に接続される。
【0053】
図24(d)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bが形成される。また、第1のウェル701aと同一の導電型を持つP+拡散層704aは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第2のウェル701bであるN−wellに囲まれ、第1のウェル701aと同一の導電型を持つP+拡散層704bは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第3のウェル701cであるN−wellに囲まれる。ドレイン拡散層704b上にはロードトランジスタQp28を構成する柱状シリコン層723bが形成され、ドレイン拡散層704a上にはロードトランジスタQp18を構成する柱状シリコン層723aが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜717およびゲート電極718が形成され、それぞれの柱状シリコン層上部にはP+ソース拡散層716が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。ロードトランジスタQp28およびロードトランジスタQp18上に形成されるコンタクト(708b、708a)は電源電位配線Vcc8に接続される。
【0054】
本実施例においてもこれまでの実施例と同様に、基板上の記憶ノードに形成されるN+ドレイン拡散層とP+ドレイン拡散層が各々の拡散層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、SRAMの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、SRAMの2つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいSRAMセル面積を実現することができる。
【0055】
以上説明したように、本発明によれば6個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタがドレイン、ゲート、ソースが垂直方向に配置されたSGTで形成され、基板に第1のウェルが形成され、基板上に形成されるN+ソース拡散層とP+ソース拡散層がそれらの表面に形成されるシリサイド層により直接接続され、第1のウェルと同一の導電型を持つドレイン拡散層の各々を第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2及び第3のウェルによって囲むことにより、SRAMの記憶ノードとして機能する。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、素子分離としては、SRAMの2つの記憶ノードを分離するだけで十分であるため、非常に小さいメモリセル面積を持つCMOS型6T−SRAMを実現することができる。
【符号の説明】
【0056】
Qa、Qa2、Qa3、Qa4、Qa5、Qa6、Qa7:第1の記憶ノード
Qb、Qb2、Qb3、Qb4、Qb5、Qb6、Qb7:第2の記憶ノード
1a、101a、201a、301a、401a、501a、601a、701a:第1のウェル
1b、701b:第2のウェル
1c、701c:第3のウェル
2、102、202、302、402、502、602、702:素子分離
3a、103a、203a、303a、403a、503a、603a、703a、3b、103b、203b、303b、403b、503b、603b、703b:N+ドレイン拡散層
4a、104a、204a、304a、404a、504a、604a、704a、4b、104b、204b、304b、404b、504b、604b、704b:P+ドレイン拡散層
5a、105a、205a、305a、405a、505a、605a、5b、105b、205b、305b、405b、505b、605b:N+ドレイン拡散層
6a、106a、206a、306a、406a、506a、606a、706a、6b、106b、206b、306b、406b、506b、606b、706b:アクセストランジスタソース拡散層上コンタクト
7a、107a、207a、307a、407a、507a、607a、707a、7b、107b、207b、307b、407b、507b、607b、707b:アクセストランジスタワード配線上コンタクト
8a、108a、208a、308a、408a、508a、608a、708a、8b、108b、208b、308b、408b、508b、608b、708b:ロードトランジスタソース拡散層上コンタクト
9a、109a、209a、309a、409a、509a、609a、709a、9b、109b、209b、309b、409b、509b、609b、709b:ドライバトランジスタソース拡散層上コンタクト
10a、110a、210a、310a、410a、510a、610a、710a、10b、110b、210b、310b、410b、510b、610b、710b:ドレイン拡散層上コンタクト
11a、111a、211a、311a、411a、511a、611a、711a、11b、111b、211b、311b、411b、511b、611b、711b:ゲート配線上コンタクト
13a、13b、15、713a、713b、715:シリサイド層
14、714:N+ソース拡散層
16、716:P+ソース拡散層
17、717:ゲート絶縁膜
18、718:ゲート電極
18a、18b、18c、18d、718a、718d、718e、18f、:ゲート配線
19:シリコン窒化膜マスク
21a、21b、721a、721b:アクセストランジスタ柱状シリコン層
22a、22b、722a、722b:ドライバトランジスタ柱状シリコン層
23a、23b、723a、723b:ロードトランジスタ柱状シリコン層
24a、124a、224a、324a、524、724a、24b、124b、224b、324b、724b:N+注入領域
25、125、225、325、425a、425b、525、625a、625b、725:P+注入領域
33:レジスト
34:シリコン窒化膜等の絶縁膜
Qa、Qb:記憶ノード
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25、Qn16、Qn26、Qn17、Qn27、Qn18、Qn28:アクセストランジスタ
Qn31、Qn41、Qn32、Qn42、Qn33、Qn43、Qn34、Qn44、Qn35、Qn45、Qn36、Qn46、Qn37、Qn47、Qn38、Qn48:ドライバトランジスタ
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26、Qp17、Qp27、Qp18、Qp28:ロードトランジスタ
BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8:ビット線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:ワード線
Vcc1、Vcc2、Vcc3、Vcc4、Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8:電源線
Vss1a、Vss1b、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b、Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b:接地線
【技術分野】
【0001】
本発明は半導体記憶装置に関し、特にSRAM(Static Random Access Memory)からなる半導体記憶装置に関する。
【背景技術】
【0002】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(例えば、特許文献1:特開平2−188966)。SGTではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
【0003】
SGTを用いてLSI(大規模集積回路)を構成する場合、それらのキャッシュ用メモリとしてSGTの組み合わせで構成されるSRAMを用いることが必須である。近年、LSIに搭載されるSRAMに対する大容量化の要求は非常に強いため、SGTを用いた場合にも小さいセル面積を持つSRAMを実現することが必須である。
【0004】
特許文献2(特開平7−99311)の実施例に示された、SGTを用いて設計された6個のトランジスタにより構成されるCMOS型6T−SRAMの平面図を図25(a)に断面図を図25(b)に示す。これらの図を参考にして、上記SRAMについて説明する。ビット線(801a、801b)はN+拡散層で形成され、接地配線GNDはN+拡散層802で形成され、電源配線VccはP+拡散層803で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ(810a、810b)、メモリセルを駆動するためのドライバトランジスタ(811a、811b)、メモリセルに電荷を供給するロードトランジスタ(812a、812b)を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート(804a、804b、804c、804d)が形成される。記憶ノードは配線層(807a、807b)より構成される。上記SRAMセルにおいては、SRAMを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいSRAMセルを設計することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平2−188966
【特許文献2】特開平7−99311(第51項、図75)
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記SRAMセルにおいては、実際には以下のような問題点がある。
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線803および接地配線802が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線803および接地配線802はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線803および接地配線802の寸法を大きくすると、SRAMセル面積が増加してしまう。
【0007】
本発明は上記の事情を鑑みてなされたもので、SGTを用いたCMOS型6T−SRAMにおいて面積の小さいSRAMセルを実現するとともに、十分な動作マージンを持つSRAMセルを実現することを目的とする。
【課題を解決するための手段】
【0008】
本発明によれば、6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
基板には第1のウェルが形成され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記基板上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
前記各々の第1の拡散層において第1のウェルと同一の導電型を持つ第1の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第2のウェルに囲まれ、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記基板上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続し、
前記各々の第2の拡散層において第1のウェルと同一の導電型を持つ第2の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第3のウェルに囲まれていることを特徴とする半導体記憶装置が提供される。
【0009】
本発明の好ましい態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続される。また、別の態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
【0010】
本発明の別の好ましい態様では、前記半導体装置において、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持ち、
又はロードトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つ。
【0011】
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
【0012】
更なる本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明によれば、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
【0013】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
【0014】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
【0015】
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列される。
【0016】
また、本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成される。
【図面の簡単な説明】
【0017】
【図1】本発明の第1の実施例のSRAMを示す等価回路である。
【図2】本発明の第1の実施例のSRAM平面図である。
【図3a】本発明の第1の実施例のSRAMの断面図である。
【図3b】本発明の第1の実施例のSRAMの断面図である。
【図3c】本発明の第1の実施例のSRAMの断面図である。
【図3d】本発明の第1の実施例のSRAMの断面図である。
【図4a】本発明の第1の実施例のSRAMの断面図である。
【図4b】本発明の第1の実施例のSRAMの断面図である。
【図4c】本発明の第1の実施例のSRAMの断面図である。
【図4d】本発明の第1の実施例のSRAMの断面図である。
【図5a】本発明の製造方法を工程順に示す工程図である。
【図5b】本発明の製造方法を工程順に示す工程図である。
【図6a】本発明の製造方法を工程順に示す工程図である。
【図6b】本発明の製造方法を工程順に示す工程図である。
【図7a】本発明の製造方法を工程順に示す工程図である。
【図7b】本発明の製造方法を工程順に示す工程図である。
【図8a】本発明の製造方法を工程順に示す工程図である。
【図8b】本発明の製造方法を工程順に示す工程図である。
【図9a】本発明の製造方法を工程順に示す工程図である。
【図9b】本発明の製造方法を工程順に示す工程図である。
【図10a】本発明の製造方法を工程順に示す工程図である。
【図10b】本発明の製造方法を工程順に示す工程図である。
【図11a】本発明の製造方法を工程順に示す工程図である。
【図11b】本発明の製造方法を工程順に示す工程図である。
【図12a】本発明の製造方法を工程順に示す工程図である。
【図12b】本発明の製造方法を工程順に示す工程図である。
【図13a】本発明の製造方法を工程順に示す工程図である。
【図13b】本発明の製造方法を工程順に示す工程図である。
【図14a】本発明の製造方法を工程順に示す工程図である。
【図14b】本発明の製造方法を工程順に示す工程図である。
【図15a】本発明の製造方法を工程順に示す工程図である。
【図15b】本発明の製造方法を工程順に示す工程図である。
【図16a】本発明の製造方法を工程順に示す工程図である。
【図16b】本発明の製造方法を工程順に示す工程図である。
【図17】本発明の第2の実施例のSRAM平面図である。
【図18】本発明の第3の実施例のSRAM平面図である。
【図19】本発明の第4の実施例のSRAM平面図である。
【図20】本発明の第5の実施例のSRAM平面図である。
【図21】本発明の第6の実施例のSRAM平面図である。
【図22】本発明の第7の実施例のSRAM平面図である。
【図23】本発明の第8の実施例のSRAM平面図である。
【図24a】本発明の第8の実施例のSRAMの断面図である。
【図24b】本発明の第8の実施例のSRAMの断面図である。
【図24c】本発明の第8の実施例のSRAMの断面図である。
【図24d】本発明の第8の実施例のSRAMの断面図である。
【図25a】従来のSRAMを示す平面図および断面図である。
【図25b】従来のSRAMを示す平面図および断面図である。
【発明を実施するための形態】
【0018】
[実施例1]
図1に本発明に用いたCMOS型6T−SRAMのメモリセルの等価回路図を示す。図1において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qn11およびQn21はメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はメモリセルに電荷を供給するロードトランジスタ、QaおよびQbはデータを記憶するための記憶ノードを示している。
【0019】
以下に図1のメモリセルの動作の一例として、記憶ノードQaに“L”のデータが、記憶ノードQbに“H”のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線BL1およびBLB1が“H”電位にプリチャージされる。プリチャージ完了後にワード線WL1が“H”になることでデータの読み出しが開始する。このとき、アクセストランジスタQn11およびQn21がオンになり、“H”になっているビット線BL1の電位は、記憶ノードQbが“H”電位に近い値であるためドライバトランジスタQn31がオンになり、アクセストランジスタQn11から記憶ノードQa、ドライバトランジスタQn31を通してディスチャージされ、“L”電位に近づく。一方、ビット線BLB1の電位は、記憶ノードQaが“L”電位に近い値であるためにドライバトランジスタQn41はオフであり、ディスチャージされず、逆にロードトランジスタQp21より電荷が供給されるため “H”電位に近い値のままである。BL1とBLB1の電位差がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。
【0020】
図2に本発明の第1の実施例におけるSRAMメモリセルのレイアウト図を示す。SRAMセルアレイ内においては図2に示したユニットセルUCが繰り返し配置されている。図3a、b、c及びdに、図2のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
【0021】
まず図2および図3を参考にして本発明のレイアウトについて説明する。
基板のSRAMセルアレイ内には第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層は分離されている。基板上の拡散層により形成される第1の記憶ノードQaはN+拡散層(3a、5a)、P+拡散層4aにより構成され、互いに隣接するN+拡散層とP+拡散層は基板表面に形成されるシリサイド層13aによって接続され、基板上の拡散層により形成される第2の記憶ノードQbはアクセストランジスタQn21の下部に形成されるN+拡散層、N+拡散層5bおよびP+拡散層4bにより構成され、互いに隣接するN+拡散層とP+拡散層は各々の拡散層表面に形成されるシリサイド層13bによって接続される。第1のウェル1aであるP−wellと同一の導電型を持つP+拡散層は基板へのリークを抑制するために、第1のウェルと異なる導電型のN−wellであり、第1のウェルの上に配置される第2のウェル(1b、1c)に囲まれる。第2のウェルは素子分離により各々のSRAMセルに分離される。
Qn11及びQn21はNMOSであるメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はNMOSであるメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はPMOSであるメモリセルに電荷を供給するロードトランジスタである。
本実施例では、1つのユニットセルUCは、基板上に3行2列に配列されたトランジスタを備えている。1列目には、図の上側からアクセストランジスタQn11、ロードトランジスタQp11及びドライバトランジスタQn31がそれぞれ配列されている。なお、Qn11、Qp11及びQn31の下位の層に配置される拡散層3a、4a及び5aは、第1の記憶ノードQaとして機能する。また、2列目には、図の上側からドライバトランジスタQn41、ロードトランジスタQp21、アクセストランジスタQn21がそれぞれ配列されている。なお、Qn41、Qp21及びQn21の下位の層に配置される拡散層3b、4b及び5bは、第2の記憶ノードQbとして機能する。本実施例のSRAMセルアレイは、このような6個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
第1の記憶ノードQaである基板上の拡散層上に形成されるコンタクト10aはノード接続配線Na1によりドライバトランジスタQn41およびロードトランジスタQp21のゲート電極より延在するゲート配線上に形成されるコンタクト11bと接続され、第2の記憶ノードQbである基板上の拡散層上に形成されるコンタクト10bはノード接続配線Nb1によりドライバトランジスタQn31およびロードトランジスタQp11のゲート電極より延在するゲート配線上に形成されるコンタクト11aと接続される。アクセストランジスタQn11上部に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn21上部に形成されるコンタクト6bはビット線BLB1に接続される。アクセストランジスタQn11のゲート電極から延在するゲート配線上に形成されるコンタクト7aおよびアクセストランジスタQn21のゲート電極から延在するゲート配線上に形成されるコンタクト7bはワード線WL1に接続される。ドライバトランジスタ(Qn31、Qn41)上部に形成されるコンタクト(8a、8b)は接地電位である配線層(Vss1a、Vss1b)にそれぞれ接続され、ロードトランジスタ(Qp11、Qp21)上部に形成されるコンタクト(9a、9b)は電源電位である配線層Vcc1に接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線(Vss1a、Vss1b)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より上位の層で配線する構成が実現可能である。
【0022】
図2にN+注入領域(24a、24b)およびP+注入領域25を示す。本実施例のSRAMセルアレイ領域においてはN+注入領域(24a、24b)およびP+注入領域25を形成するパターンは単純なライン&スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、SRAMセルの縦方向の長さ(各SRAMセルの接続方向の長さ)の縮小に有効である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
【0023】
本発明において、SRAMを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ(Qn31、Qn41)については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。ロードトランジスタ(Qp11、Qp21)については、電源電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタについては、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
【0024】
続いて、図3の断面構造を参照して本発明のSRAMの構造について説明する。図3aに示されるように、基板に第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりN+ドレイン拡散層3aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層5bが形成されている。また、N+ドレイン拡散層(3a、5b)上にはシリサイド層(13a、13b)が形成されている。N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層3b上にドライバトランジスタQn41を構成する柱状シリコン層22bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜17およびゲート電極18が形成されている。柱状シリコン層上部にはN+ソース拡散層14が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn11のゲートより延在するゲート配線18a上に形成されるコンタクト7aはワード線WL1に接続され、ドライバトランジスタQn41上に形成されるコンタクト8bは接地電位配線Vss1に接続される。
【0025】
図3bに示されるように、基板に第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりN+ドレイン拡散層3aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層5bが形成されている。また、N+ドレイン拡散層上にはシリサイド層(13a、13b)が形成されている。ドレイン拡散層3a上に形成されるコンタクト10aはN+ドレイン拡散層3aとP+ドレイン拡散層4aの境界上に形成され、記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
【0026】
図3cに示されるように、基板に第1のウェルであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等によりP+ドレイン拡散層4aが形成され、基板上の拡散層により形成される第2の記憶ノードQbには不純物注入等によりN+ドレイン拡散層4bが形成されている。また、P+ドレイン拡散層(4a、4b)表面にシリサイド層(13a、13b)が形成されている。第1のウェルと同一の導電型を持つP+拡散層4aは基板へのリークを抑制するために、第1のウェルと異なる導電型を持つ第2のウェル1bであるN−wellに囲まれ、第1のウェルと同一の導電型を持つP+拡散層4bは基板へのリークを抑制するために、第1のウェルと異なる導電型のN−wellであり、第1のウェルの上に配置される第3のウェル1cに囲まれる。
P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成され、P+ドレイン拡散層4b上にロードトランジスタQp21を構成する柱状シリコン層23bが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。柱状シリコン層上部にはP+ソース拡散層16が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。ロードトランジスタ(Qp11、Qp21)上に形成されるコンタクト(9a、9b)はともに配線層を通して電源電位配線Vcc1に接続される。
【0027】
図3dに示されるように、基板に第1のウェルであるP−wellが形成され、素子分離2により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQaには不純物注入等により、N+ドレイン拡散層(3a、5a)およびP+ドレイン拡散層4aが形成される。ドレイン拡散層上にはシリサイド層13aが形成され、シリサイド層13aによってN+ドレイン拡散層(3a、5a)とP+ドレイン拡散層4aは直接接続されている。このため、N+ドレイン拡散層とP+ドレイン拡散層を分離するための素子分離や、N+ドレイン拡散層とP+ドレイン拡散層を接続するためのコンタクトを形成する必要がないため、メモリセル面積を縮小できる。第1のウェルと同一の導電型を持つP+拡散層4aは基板へのリークを抑制するために、第1のウェル1aと異なる導電型を持つ第2のウェル1bであるN−wellに囲まれる。
N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層5a上にドライバトランジスタQn31を構成する柱状シリコン層22aが形成され、P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成される。N+ドレイン拡散層3aとP+ドレイン拡散層4aとN+ドレイン拡散層5aは各々の拡散層の表面に形成されたシリサイド層13aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、ドライバトランジスタQn31上に形成されるコンタクト8aは電源電位配線Vss1aに接続され、ロードトランジスタQp11上に形成されるコンタクト9aは電源電位配線Vcc1に接続される。
ドライバトランジスタQn31とロードトランジスタQp11のゲート電極は、それらから延在するゲート配線18c上で共通のコンタクト11aに接続される。コンタクト11aは、記憶ノード接続配線Nb1を通じて記憶ノード2bのドレイン拡散層上に形成されるコンタクト10bに接続される。ドレイン拡散層3aと4aの境界上に形成されるコンタクト10aは記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
【0028】
本発明においては、基板上に形成されるN+ドレイン拡散層とP+ドレイン拡散層が拡散層表面表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、SRAMの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、SRAMの2つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいSRAMセル面積を実現することができる。また、第1のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2のウェル及び第3のウェルで囲むことにより、基板へのリークを抑制している。
【0029】
図4に示されるように、第1のウェル1aがN−wellであり、N+拡散層を第2のウェル1b及び第3のウェル1cであるP−wellにより囲む構造においても、同様にSRAMセルを形成することができる。
【0030】
以下に本発明の半導体装置を形成するための製造方法の一例を図5〜図14を参照して説明する。各図において(a)は平面図、(b)はD−D’間の断面図である。
【0031】
図5に示されるように、基板上にシリコン窒化膜等のマスク19を成膜する。その後、柱状シリコン層(21a〜23a、21b〜23b)のパターンをリソグラフィーにより形成し、エッチングすることにより柱状シリコン層(21a〜23a、21b〜23b)を形成する。続いて、不純物注入などにより、SRAMセルアレイ内に第1のウェル1aであるP−wellを形成する。
【0032】
図6に示されるように、素子分離2を形成する。素子分離は、まず溝パターンをエッチングして、シリカなどの塗布やCVDにより溝パターンに酸化膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除くことにより形成する。これにより、基板上に第1の記憶ノードQaおよび第2の記憶ノードQbとなる拡散層のパターンが形成される。
【0033】
図7に示されるように、N+注入領域24a、24bおよびP+注入領域25にそれぞれイオン注入などにより不純物を導入し、基板上に柱状シリコン層下部のドレイン拡散層(3a、4a、5a)を形成する。第1のウェル1aであるP−wellと同一の導電型を持つP+拡散層4aは基板へのリークを抑えるために第2のウェル1bであるN−wellに囲まれる。第2のウェル1bはP+注入領域25のマスクを用いて不純物注入などを行うことにより形成することができる。第2のウェルは素子分離により各々のSRAMセルに分離される。
【0034】
図8に示されるように、ゲート絶縁膜17およびゲート導電膜18を成膜する。ゲート絶縁膜17は酸化膜やHigh−k膜により形成される。また、ゲート導電膜はポリシリコンは金属膜により形成される。
【0035】
図9に示されるように、レジスト等33を用いて、リソグラフィーによりゲート配線パターンを形成する。
【0036】
図10に示されるように、レジスト33をマスクにして、ゲート導電膜17及びゲート絶縁膜18をエッチングし、除去する。これによりゲート配線(18a〜8d)が形成される。その後、ピラー上のマスク19を除去する。
【0037】
図11に示されるように、シリコン窒化膜等の絶縁膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜等の絶縁膜34で覆う構造にする。
【0038】
図12に示されるように、N+注入領域およびP+注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層(14、16)を形成する。
【0039】
図13に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層(13a、13b)および柱状シリコン層上部のソース拡散層上のシリサイド層15を形成する。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜34により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
【0040】
図14に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト(6a〜10a、6b〜10b)を形成する。
【0041】
コンタクト形成時に図15に示されるように1回目のリソグラフィー及びエッチングにてピラー上のコンタクトを形成し、図16に示されるように、2回目のリソグラフィー及びエッチングにて、それ以外のコンタクトを形成することにより、ピラー上のコンタクトとそれ以外のコンタクトの最小間隔を縮小することができ、よりSRAMセル面積を縮小することができる。
【0042】
[実施例2]
図17に本実施例のSRAMセルレイアウトを示す。本実施例では、SRAMセルアレイ内において図17のユニットセルUCの1列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの2列目に配列されるトランジスタと配置構成が等しく、ユニットセルUCの2列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの1列目に配列されるトランジスタと配置構成が等しい。すなわち、図17のユニットセルUCの一列目に配列されるトランジスタQn12、Qp12、Qn32の上側には、二列目に配列されるトランジスタQn42、Qp22、Qn22と同じトランジスタが上から順に配列される。したがって、アクセストランジスタQn12の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタQ22の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにSRAMセルを配置することで、アクセストランジスタQn12のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線(WL2)へのコンタクト(107a、107b)をそのゲート配線上で共有することができる。実施例1においてはワード線(WL2)へのコンタクト(107a、107b)は第1の記憶ノードと第2の記憶ノードとの間に形成されていたが、本実施例においては、上下のSRAMセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、SRAMセルの横方向の長さの縮小が可能である。
なお、上述したアクセストランジスタのゲート電極同士のコンタクトの共有化については、実施例1のようにトランジスタを配置した場合にも適用できる。例えば、図2のアクセストランジスタQn11のゲート電極からゲート配線を図の右斜め上方向に延在させ、そのゲート配線を、Qn11の右斜め上に配置されたアクセストランジスタのゲート電極から左斜め下方向に延在させたゲート配線と接続し、接続されたゲート配線上でコンタクトを共有するように構成してもよい。このように、隣接したメモリセルのアクセストランジスタについて、ゲート電極同士を隣接して配置するように構成しさえすれば、ワード線へのコンタクトを共有化することは可能である。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na2、Nb2)を下位の層で、ワード線(WL2)を中位の層で、ビット線の配線(BL2、BLB2)、電源電位の配線(Vcc2)及び接地電位の配線(Vss2a、Vss2b)を上位の層で配線する構成が実現可能である。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
【0043】
[実施例3]
図18に本実施例のSRAMレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタを形成する柱状シリコン層の形状が異なる点である。6T−SRAMにおいては、通常読み出し時の動作マージンを確保するために、通常アクセストランジスタよりドライバトランジスタのドレイン電流を大きく設定することが多い。プレーナー型トランジスタの場合にはドライバトランジスタの拡散層幅をアクセストランジスタの拡散層幅より大きくすることによりドレイン電流を増加させることができるが、SGTを用いた場合には柱状シリコン層の直径を大きくして、ドライバトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以上にすることによりドレイン電流を増加させることができる。図18のようにドライバトランジスタを形成する柱状シリコン層の直径を他の柱状シリコン層より大きくすることにより、読み出しマージンを改善することができる。ただし、柱状シリコン層の寸法を大きくするとショートチャネル効果が発生しやすくなるため、注意が必要である。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしてもよい。
また、動作速度を上げるためにアクセストランジスタの直径を大きくしてアクセストランジスタのドレイン電流値を増加させたり、書き込みマージンを改善するためにロードトランジスタの直径を小さくしてロードトランジスタのドレイン電流を他のトランジスタに比べて相対的に低下させたりするなど、ロードトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以下にしてもよい。このように、アクセストランジスタ、ドライバトランジスタ、ロードトランジスタのそれぞれの形状を変更することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0044】
[実施例4]
図19に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、本実施例においては記憶ノードである基板上の拡散層とゲート配線が両者にまたがって形成される共通のコンタクトによって接続される点である。図19を参照すると、記憶ノードQa4である基板上の拡散層と、ドライバトランジスタQn44およびロードトランジスタQp24のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310aにより接続され、記憶ノードQb4である基板上の拡散層と、ドライバトランジスタQn34およびロードトランジスタQp14のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310bにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、SRAMセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。特に、ピラー上に形成されるコンタクトと上記共通のコンタクト(310a、310b)を異なるリソグラフィー及びエッチング工程にて形成することによりセル面積の縮小が可能である。この場合、共通のコンタクト310aを4個のピラー上コンタクト(306a、308b、309a、309b)の中央付近に配置し、共通のコンタクト310bを4個のピラー上コンタクト(306b、308a、309a、309b)の中央付近に配置することにより、ピラー上コンタクトと共通のコンタクト間のスペースを同一工程により形成可能な最小スペースより小さくすることができ、セル面積を縮小することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト310a及びコンタクト310bより上位の層に配置される。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0045】
[実施例5]
図20に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタとロードトランジスタの配置が入れ替わっている点である。本実施例においてはドライバトランジスタとロードトランジスタが入れ替わったために、記憶ノードである基板上の拡散層を横切るN+注入領域とP+注入領域(425a、425b)の境界が一箇所しか存在しない。このため、N+注入領域とP+注入領域の境界付近において重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。ただし、実施例1のレイアウトのように、N+注入領域およびP+注入領域は単純なライン&スペースではなく、P+注入領域(425a、425b)は長方形の溝パターンでありN+注入領域はP+注入領域(425a、425b)を反転させたパターンになる。このため、注入領域をパターニングするにあたっては正確なレジストパターンの制御が要求される。
本実施例においてはドライバトランジスタとロードトランジスタの配置を入れ替えたことに伴い、電源配線(Vcc5a、Vcc5b)と接地配線Vss5の配置を実施例2の場合と入れ替えている。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
【0046】
[実施例6]
図21に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、SRAMを構成する各トランジスタの配列が異なっている点である。本実施例においてはトランジスタの配列を変えたために、記憶ノードである基板上の拡散層を横切るN+注入領域524とP+注入領域525の境界線が一箇所しかない。このため、N+注入領域とP+注入領域の境界付近における重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。さらに実施例1と同様にN+注入領域524およびP+注入領域525は単純なライン&スペースにより形成される。このため、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができるため、実施例5の場合よりさらにSRAMセルの縦方向の長さの縮小が可能になる。また、アクセストランジスタとなる(Qn16、Qn26)が隣接しているため、これらのゲート電極に形成されるコンタクトを共通化することができる。
図21に示されるように、基板上の拡散層により形成される第1の記憶ノード502aと、ドライバトランジスタQn46およびロードトランジスタQp26のゲート電極より延在するゲート配線が共通のコンタクト510aにより接続され、基板上の拡散層により形成される第2の記憶ノード502b上に形成されるコンタクト510bは第1層配線であるノード接続配線Nb6によりコンタクト511aと接続される。このように本実施例においては、SRAMセルの配線方法が左右非対称であるため、SRAM特性も左右で非対称となる可能性がある。SRAM特性が左右非対称になると、SRAMの動作マージンを劣化させるため、本実施例においては、SRAM特性の非対称性に注意する必要がある。
本実施例においては、これまでの実施例とは異なりワード線WL6が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。また、2個のドライバトランジスタ(Qn36,Qn46)と2個のロードトランジスタ(Qp16、Qp26)が同一列上に形成されているため、単純なレイアウトにて電源配線Vcc6および接地配線Vss6に接続することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線(Na6、Nb6)を下位の層で、ワード線(WL6)、電源電位の配線(Vcc6)及び接地電位の配線(Vss6)を中位の層で、ビット線の配線(BL6、BLB6)を上位の層で配線する構成が実現可能である。
【0047】
[実施例7]
図22に本実施例のSRAMセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように6方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいSRAMセル面積を設計することができる。各トランジスタの配列は図22のものに限らず、他の配列にしてもよい。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
【0048】
[実施例8]
図23に本実施例のセルレイアウトを示す。SRAMセルアレイ内においては図23に示したユニットセルが繰り返し配置されている。図24a、b、c及びdに図23のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
【0049】
まず図23および図24を参考にして本発明のレイアウトについて説明する。
本実施例においては記憶ノードである基板上の拡散層のレイアウトがL字型となっている点において他の実施例と異なる。記憶ノードである基板上の拡散層のパターニングに関しては他の実施例のように長方形であるほうが容易である。しかし、本実施例においては実施例5および実施例6と同様に記憶ノードを横切るN+注入領域(724a、724b)とP+注入領域725の境界線が一箇所しかなく、さらにN+注入領域(724a、724b)およびP+注入領域725を形成するパターンは単純なライン&スペースにより形成される。このため、N+注入領域(724a、724b)とP+注入領域725の境界付近の寸法のマージンを最小に抑えることができるため、小さい面積のSRAMセルを設計することができる。
本実施例においては、ワード線WL8が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。ビット線から接続されるアクセストランジスタのゲートへのコンタクト(707a、707b)は図には示されていないが、横方向に隣接するメモリセルと共通化することができる。記憶ノードQa7の基板上の拡散層と、ドライバトランジスタQn48およびロードトランジスタQp28のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト710aにより接続され、記憶ノードQb7の基板上の拡散層と、ドライバトランジスタQn38およびロードトランジスタQp18のゲート電極より延在するゲート配線は両者にまたがって形成されるコンタクト710bにより接続される。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト707a及びコンタクト707bより上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線を下位の層で、ワード線(WL8)及び接地電位の配線(Vss8a、Vss8b)を中位の層で、ビット線の配線(BL8、BLB8)及び電源電位の配線(Vcc8)を上位の層で配線する構成が実現可能である。
【0050】
続いて、図24の断面構造を参照して本発明のSRAMの構造について説明する。
図24(a)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成されており、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bおよびP+ドレイン拡散層704bがそれぞれ形成されている。また、第1のウェル701aと同一の導電型を持つP+拡散層704bは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第3のウェル701cであるN−wellに囲まれる。
ドレイン拡散層(703a、703b、704b)表面にはシリサイド層(713a、713b)が形成されており、N+拡散層703bとP+拡散層704bは、図には示されていないが、シリサイド層713bにより接続されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721aが形成され、P+ドレイン拡散層704b上にロードトランジスタQp28を構成する柱状シリコン層723bが形成され、N+ドレイン拡散層703b上にドライバトランジスタQn48を構成する柱状シリコン層722bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはソース拡散層(714、716)が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、アクセストランジスタQn18のゲート電極より延在するゲート配線718a上に形成されるコンタクト707aはワード線WL8に接続され、ロードトランジスタQp28上に形成されるコンタクト708bは電源電位配線Vcc8に接続され、ドライバトランジスタQn48上に形成されるコンタクト709bは接地電位配線Vss8に接続され、ロードトランジスタQp28およびドライバトランジスタQn48のゲート電極はそれぞれのゲート電極より延在するゲート配線718dにより互いに接続される。
【0051】
図24(b)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bが形成され、N+ドレイン拡散層上にはシリサイド層(713a、713b)が形成されている。ドレイン拡散層703aおよびゲート配線718fは両者にまたがって形成される共通のコンタクト710aによって接続され、ドレイン拡散層703bおよびゲート配線718eは両者にまたがって形成される共通のコンタクト710bによって接続される。
【0052】
図24(c)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、N+ドレイン拡散層703a表面にシリサイド層713aが形成されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721a、およびドライバトランジスタQn38を構成する柱状シリコン層722aが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはN+ソース拡散層714が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、ドライバトランジスタQn38上に形成されるコンタクト709aは配線層を通して接地電位配線Vss8に接続される。
【0053】
図24(d)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成され、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bが形成される。また、第1のウェル701aと同一の導電型を持つP+拡散層704aは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第2のウェル701bであるN−wellに囲まれ、第1のウェル701aと同一の導電型を持つP+拡散層704bは基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第3のウェル701cであるN−wellに囲まれる。ドレイン拡散層704b上にはロードトランジスタQp28を構成する柱状シリコン層723bが形成され、ドレイン拡散層704a上にはロードトランジスタQp18を構成する柱状シリコン層723aが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜717およびゲート電極718が形成され、それぞれの柱状シリコン層上部にはP+ソース拡散層716が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。ロードトランジスタQp28およびロードトランジスタQp18上に形成されるコンタクト(708b、708a)は電源電位配線Vcc8に接続される。
【0054】
本実施例においてもこれまでの実施例と同様に、基板上の記憶ノードに形成されるN+ドレイン拡散層とP+ドレイン拡散層が各々の拡散層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、SRAMの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、SRAMの2つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいSRAMセル面積を実現することができる。
【0055】
以上説明したように、本発明によれば6個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタがドレイン、ゲート、ソースが垂直方向に配置されたSGTで形成され、基板に第1のウェルが形成され、基板上に形成されるN+ソース拡散層とP+ソース拡散層がそれらの表面に形成されるシリサイド層により直接接続され、第1のウェルと同一の導電型を持つドレイン拡散層の各々を第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2及び第3のウェルによって囲むことにより、SRAMの記憶ノードとして機能する。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、素子分離としては、SRAMの2つの記憶ノードを分離するだけで十分であるため、非常に小さいメモリセル面積を持つCMOS型6T−SRAMを実現することができる。
【符号の説明】
【0056】
Qa、Qa2、Qa3、Qa4、Qa5、Qa6、Qa7:第1の記憶ノード
Qb、Qb2、Qb3、Qb4、Qb5、Qb6、Qb7:第2の記憶ノード
1a、101a、201a、301a、401a、501a、601a、701a:第1のウェル
1b、701b:第2のウェル
1c、701c:第3のウェル
2、102、202、302、402、502、602、702:素子分離
3a、103a、203a、303a、403a、503a、603a、703a、3b、103b、203b、303b、403b、503b、603b、703b:N+ドレイン拡散層
4a、104a、204a、304a、404a、504a、604a、704a、4b、104b、204b、304b、404b、504b、604b、704b:P+ドレイン拡散層
5a、105a、205a、305a、405a、505a、605a、5b、105b、205b、305b、405b、505b、605b:N+ドレイン拡散層
6a、106a、206a、306a、406a、506a、606a、706a、6b、106b、206b、306b、406b、506b、606b、706b:アクセストランジスタソース拡散層上コンタクト
7a、107a、207a、307a、407a、507a、607a、707a、7b、107b、207b、307b、407b、507b、607b、707b:アクセストランジスタワード配線上コンタクト
8a、108a、208a、308a、408a、508a、608a、708a、8b、108b、208b、308b、408b、508b、608b、708b:ロードトランジスタソース拡散層上コンタクト
9a、109a、209a、309a、409a、509a、609a、709a、9b、109b、209b、309b、409b、509b、609b、709b:ドライバトランジスタソース拡散層上コンタクト
10a、110a、210a、310a、410a、510a、610a、710a、10b、110b、210b、310b、410b、510b、610b、710b:ドレイン拡散層上コンタクト
11a、111a、211a、311a、411a、511a、611a、711a、11b、111b、211b、311b、411b、511b、611b、711b:ゲート配線上コンタクト
13a、13b、15、713a、713b、715:シリサイド層
14、714:N+ソース拡散層
16、716:P+ソース拡散層
17、717:ゲート絶縁膜
18、718:ゲート電極
18a、18b、18c、18d、718a、718d、718e、18f、:ゲート配線
19:シリコン窒化膜マスク
21a、21b、721a、721b:アクセストランジスタ柱状シリコン層
22a、22b、722a、722b:ドライバトランジスタ柱状シリコン層
23a、23b、723a、723b:ロードトランジスタ柱状シリコン層
24a、124a、224a、324a、524、724a、24b、124b、224b、324b、724b:N+注入領域
25、125、225、325、425a、425b、525、625a、625b、725:P+注入領域
33:レジスト
34:シリコン窒化膜等の絶縁膜
Qa、Qb:記憶ノード
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25、Qn16、Qn26、Qn17、Qn27、Qn18、Qn28:アクセストランジスタ
Qn31、Qn41、Qn32、Qn42、Qn33、Qn43、Qn34、Qn44、Qn35、Qn45、Qn36、Qn46、Qn37、Qn47、Qn38、Qn48:ドライバトランジスタ
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26、Qp17、Qp27、Qp18、Qp28:ロードトランジスタ
BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8:ビット線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:ワード線
Vcc1、Vcc2、Vcc3、Vcc4、Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8:電源線
Vss1a、Vss1b、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b、Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b:接地線
【特許請求の範囲】
【請求項1】
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
基板には第1のウェルが形成され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記基板上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
前記各々の第1の拡散層において第1のウェルと同一の導電型を持つ第1の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第2のウェルに囲まれ、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記基板上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続し、
前記各々の第2の拡散層において第1のウェルと同一の導電型を持つ第2の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第3のウェルに囲まれていることを特徴とする半導体記憶装置。
【請求項2】
前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はロードトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項4】
第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項5】
前記柱状半導体層は、六方格子状に形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項6】
前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項7】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項8】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項9】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項10】
前記第1及び第2のNMOSのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項9に記載の半導体記憶装置。
【請求項11】
前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項12】
前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成されることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
【請求項1】
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
基板には第1のウェルが形成され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記基板上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
前記各々の第1の拡散層において第1のウェルと同一の導電型を持つ第1の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第2のウェルに囲まれ、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記基板上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続し、
前記各々の第2の拡散層において第1のウェルと同一の導電型を持つ第2の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第3のウェルに囲まれていることを特徴とする半導体記憶装置。
【請求項2】
前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はロードトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項4】
第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項5】
前記柱状半導体層は、六方格子状に形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
【請求項6】
前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項7】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項8】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項9】
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項10】
前記第1及び第2のNMOSのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項9に記載の半導体記憶装置。
【請求項11】
前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項12】
前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成されることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
【図1】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14a】
【図14b】
【図15a】
【図15b】
【図16a】
【図16b】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24a】
【図24b】
【図24c】
【図24d】
【図25a】
【図25b】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14a】
【図14b】
【図15a】
【図15b】
【図16a】
【図16b】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24a】
【図24b】
【図24c】
【図24d】
【図25a】
【図25b】
【公開番号】特開2010−272874(P2010−272874A)
【公開日】平成22年12月2日(2010.12.2)
【国際特許分類】
【出願番号】特願2010−147238(P2010−147238)
【出願日】平成22年6月29日(2010.6.29)
【分割の表示】特願2009−123882(P2009−123882)の分割
【原出願日】平成21年5月22日(2009.5.22)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
【公開日】平成22年12月2日(2010.12.2)
【国際特許分類】
【出願日】平成22年6月29日(2010.6.29)
【分割の表示】特願2009−123882(P2009−123882)の分割
【原出願日】平成21年5月22日(2009.5.22)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
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