３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法
【課題】単純な方式で集積度が向上し電気的特性が改善された３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法を提供する。
【解決手段】本発明の半導体メモリ素子は、互いに異なるレベルに配置され、２つの交差点を定義する第１、第２、及び第３導線と、２つの交差点の各々に配置される２つのメモリセルを備え、第１及び第２導線は互いに平行に延長され、第３導線は延長されて第１及び第２導線と交差し、第１及び第２導線は垂直断面で見た時に第３導線の長さに沿って交互に配列され、第３導線は第１及び第２導線から垂直に離隔される。
【解決手段】本発明の半導体メモリ素子は、互いに異なるレベルに配置され、２つの交差点を定義する第１、第２、及び第３導線と、２つの交差点の各々に配置される２つのメモリセルを備え、第１及び第２導線は互いに平行に延長され、第３導線は延長されて第１及び第２導線と交差し、第１及び第２導線は垂直断面で見た時に第３導線の長さに沿って交互に配列され、第３導線は第１及び第２導線から垂直に離隔される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の大容量高集積化の趨勢に合わせて、Ｊｏｈｎｓｏｎ等によって発明された特許文献１のような３次元クロスポイントアレイ構造が提案されている。特許文献１において、２層以上のクロスポイントアレイを具現しようとする場合、各メモリ層はメモリ層間の導線（ｂｉｔ ｌｉｎｅ）を共有する。２つのメモリ層を構成する場合、３つの直交する導線が必要とされるので、工程が簡単になり得る。しかし、メモリ層毎にメモリセルや選択素子を形成する工程を反複しなければならず、３つ或いはそれ以上のメモリ層が積層される場合、メモリ層間に干渉がひどくなって動作マージンが減少する問題点が発生し得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６、１８５、１２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、単純な方式で半導体メモリ素子を製造する方法とその方法によって製造される半導体メモリ素子を提供することにある。
また、本発明の目的は、増加した集積度を有する半導体メモリ素子とその製造方法を提供することにある。
また、本発明の目的は、改善された電気的特性を有する半導体メモリ素子とその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、異なるレベルに配置される２つのメモリ層が実質的に同一の工程によって製造される。これはメモリ素子の製造工程を単純化させ得、メモリ素子の集積度を向上させ得る。一実施形態において、２つの平行な導線が異なるレベルで配列されて１つの導線と交差することによって２つのメモリセルが配置される２つの交差点が定義される。本実施形態によれば、２倍に増加したメモリセルの密度を具現することができる。
【０００６】
上記目的を達成するためになされた本発明の一態様による半導体メモリ素子は、第１方向に沿って延長された第１導線と、前記第１方向に沿って延長されて前記第１導線と平行し、前記第１導線に比べて上に配置された第２導線と、第２方向に沿って延長されて前記第１及び第２導線と交差して前記第１及び第２導線と交差点を形成し、前記第２導線に比べて上に配置された第３導線と、前記第１導線と前記第３導線との交差点及び前記第２導線と前記第３導線との交差点の各々に提供された第１及び第２メモリセルと、を備える。
【０００７】
上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、半導体基板の上に第１方向に延長された複数個の第１導線と、前記第１導線の垂直上に配置され、前記第１導線と所定の角度で延長された複数個の第２導線と、前記第２導線の垂直上に配置され、前記第１及び第２導線と各々交差して複数個の第１及び第２交差点を形成する複数個の第３導線と、前記第１及び第２交差点に配置された複数個のメモリセルと、を備える。
【０００８】
上記目的を達成するためになされた本発明の一態様による半導体メモリ素子の製造方法は、基板の上に第１垂直レベルで第１方向に延長され、該第１方向と直交する第２方向に離隔された複数個の第１導線を形成するステップと、前記基板の上に第２垂直レベルで前記第１方向に延長されて前記第２方向に離隔され、前記第１導線の各々と共に前記第２方向に交差するように配置される複数個の第２導線を形成するステップと、前記第１及び第２導線の各々に沿って延長される複数個の第１及び第２下部電極を形成するステップと、前記第２垂直レベルに比べて高い第３垂直レベルで前記第２方向に沿って延長されて前記第１及び第２導線と交差することによって前記第１及び第２導線との交差点でメモリセルを形成する複数個のデータ格納層及び上部電極を形成するステップと、前記上部電極に沿って延長されて前記上部電極が前記データ格納層との間に配置される複数個の第３導線を形成するするステップと、を有する。
【０００９】
また、上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、第１方向に延長されて少なくとも２つの互いに異なる垂直高さに配置される第１導線と、前記第１導線と交差する第２方向に延長され、前記第１導線が配置される高さに比べて大きい垂直高さに配置される第２導線と、前記第１導線に沿って配置され、前記第２導線に対向する下部電極と、前記第２導線に沿って配置され、前記第１導線に対向する上部電極と、前記第１導線と前記第２導線との間のメモリセルを形成する交差点で前記上部電極と前記下部電極との間に配置されるデータ格納層と、を備える。
【００１０】
上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子の製造方法は、基板の上に所定の距離に離隔された第１導線を形成するステップと、前記第１導線の上に第１層間絶縁層を形成するステップと、前記第１層間絶縁層の上に前記第１導線から垂直シフトされた第２導線を形成するステップと、前記第２導線の側壁を覆う側壁スペーサーを形成するステップと、前記第２導線及び前記側壁スペーサーの上に第２層間絶縁層を形成するステップと、隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、前記第２層間絶縁層の上に、且つ前記トレンチ内に伝導層を蒸着するステップと、前記伝導層をエッチングして前記第１及び第２導線の上部領域の各々に沿って延長される第１及び第２下部電極を形成するステップと、前記トレンチ内に前記第２層間絶縁層と同一の高さを有する絶縁層を形成するステップと、前記絶縁層及び前記第２層間絶縁層の上にデータ格納層、上部電極層、及び第３伝導層を順次形成するステップと、前記データ格納層、前記上部電極層、及び前記第３伝導層をパターニングして前記第１及び第２導線と交差する第３導線を形成するステップと、を有する。
【００１１】
また、上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、第１方向に延長された第１導線と、前記第１方向に延長され、前記第１導線から垂直シフトされて前記第１導線の一部とオーバーラップする第２導線と、前記第１導線の中心に沿って延長された第１下部電極と、前記第２導線の中心に沿って延長され、前記第１下部電極との距離が前記第１及び第２導線の幅と実質的に同一な第２下部電極と、第２方向に延長されて前記第１及び第２下部電極と交差する第３導線と、前記第３導線と前記第１下部電極との間及び前記第３導線と前記第２下部電極との間に各々配置される第１及び第２メモリセルと、を備える。
【発明の効果】
【００１２】
本発明によると、２回のメタル工程と１回のコンタクト工程で２層のメモリセルを形成できるので、工程数を節減できる。更に、デザインルールの変形がないセルピッチダブルリング（ｃｅｌｌ ｐｉｔｃｈ ｄｏｕｂｌｉｎｇ）効果、即ち２つのメタル層を上下に交差するように形成することによって、ピッチを半分に減少させることができる。このように、製造原価（ｃｏｓｔ）を最小化するためにＥＵＶのような微細な工程を採択しなくとも低廉なパターニング工程を利用して２層のメモリセルを形成できる。これによって、メモリ容量を増加させ得るので、価格競争力を持つ効果がある。更に、各層のメモリ特性が同様に形成されるので、信頼性が確保され、優れた電気的特性を具現できる効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態によるメモリセル構造を示した斜視図である。
【図２】図１の変形形態を示した斜視図である。
【図３】図１の変形形態を示した斜視図である。
【図４】本発明の一実施形態による半導体メモリ素子を示した斜視図である。
【図５】図４の平面図である。
【図６】図４の等価回路図である。
【図７】図４の変形形態を示した斜視図である。
【図８】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図９】図８の平面図である。
【図１０】図８の等価回路図である。
【図１１】図８の変形形態を示した斜視図である。
【図１２】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１３】図１２の平面図である。
【図１４】図１２の変形形態を示した斜視図である。
【図１５】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１６】図１５の平面図である。
【図１７】図１５の変形形態を示した斜視図である。
【図１８】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１９】図１８の変形形態を示した斜視図である。
【図２０】図１８の変形形態を示した斜視図である。
【図２１】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図２２】図２１の変形形態を示した斜視図である。
【図２３】図２１の変形形態を示した斜視図である。
【図２４】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２５】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２６】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２７】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２８】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３２】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３３】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３４】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３５】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３６】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３７】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３８】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４２】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４３】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４４】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４５】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４６】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４７】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４８】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５２】本発明の一実施形態による半導体メモリ素子を具備するメモリカードを示したブロック図である。
【図５３】本発明の一実施形態による半導体メモリ素子を応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体メモリ素子及びその製造方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１５】
本発明と従来技術を比較した長所は、図面を参照した詳細な説明と特許請求の範囲を通じて明確になる。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は図面と関連して次の詳細な説明を参照することによって最もよく理解できる。図面において、同一な参照符号は多様な図面を通じて同一な構成要素を示す。
【００１６】
＜３次元ダブルクロスポイントアレイの例１＞
【００１７】
図１は、本発明の一実施形態によるメモリセル構造を示した斜視図である。
【００１８】
図１を参照すると、本実施形態のメモリセル構造１は、第１〜第３導線１００、２００、５００の３つの導線によって第１及び第２メモリセル１ａ、１ｂの２つのメモリセルが形成された３次元ダブルクロスポイントアレイ（３Ｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ａｒｒａｙ）構造である。
【００１９】
第１導線１００と第３導線５００との交差点（ｃｒｏｓｓ ｐｏｉｎｔ）で第１メモリセル１ａが定義される。第１メモリセル１ａは、直列連結された第１下部電極１５１、データ格納層３００、及び上部電極４００を含む。第１導線１００、第３導線５００、及び第１メモリセル１ａは３次元構造を成す。
【００２０】
第１下部電極１５１はデータ格納層３００に電圧や電流を印加する。データ格納層３００は、電圧や電流印加条件によって抵抗値が変化し、その抵抗値が情報として不揮発性に記憶される。例えば、データ格納層３００は、電流や電圧印加に応じて、抵抗が高いか或いは低い状態であり、このような２つの状態は第１メモリセル１ａに１ビットのデータを格納するようにする。他の例として、データ格納層３００は３つ以上の安定な抵抗状態を有し得、このような抵抗状態によって第１メモリセル１ａはマルチビットのデータを格納できる。
【００２１】
データ格納層３００と上部電極４００とはオーミック接触特性を有する。第１下部電極１５１とデータ格納層３００との接合は非線形特性を有する。第１メモリセル１ａを通じて流れる電流は、第１メモリセル１ａに印加された電圧の増減によって、減少するか或いは増加する。例えば、データ格納層３００は、後述するように遷移金属酸化物やペロブスカイト構造を有する酸化物等を含み、遷移金属酸化物やペロブスカイト酸化物等は半導体特性を有する。従って、第１下部電極１５１とデータ格納層３００は、金属−半導体接合のような接合を成して整流特性（例：ショットキー接触）を有する。第１下部電極１５１とデータ格納層３００とは垂直に積層される。これによって第１メモリセル１ａに流れる電流の流れは垂直方向である。第１下部電極１５１とデータ格納層３００との接合特性に依存して電流の流れ方向は上方に（即ち、第１導線１００から第３導線５００の方に）或いは下方に（即ち、第３導線５００から第１導線１００の方に）支配的である。
【００２２】
第１選択素子１６１は、非対称電流−電圧特性、又は整流特性を有するので、第１メモリセル１ａを貫通する電流の流れをいずれか一方向に容易に制御できる。第１下部電極１５１とデータ格納層３００との接合が整流特性を有しない場合にも、電流は第１選択素子１６１によって上方に或いは下方に優勢的に流れる。
【００２３】
他の例として、第１選択素子１６１は印加電圧の大きさに応じて抵抗値が変化する非線形抵抗体を含み得る。例えば、抵抗体の抵抗値が印加電圧に反比例する場合、相対的に大きい電圧が印加される選択セルでは、抵抗値が相対的に小さいので、電流の流れが許容され、相対的に小さい電圧が印加される非選択セルでは、抵抗値が相対的に大きいので、電流の流れが許容されない。
【００２４】
第２導線２００は、第１導線１００の上に、そして第１導線１００と完全に上下で重畳せずに、Ｘ方向にシフトした位置に提供される。第２導線２００と第３導線５００との交差点に第２メモリセル１ｂが定義される。第２メモリセル１ｂは、直列連結された第２下部電極１５２、データ格納層３００、及び上部電極４００を含む。第２メモリセル１ｂは第２下部電極１５２とデータ格納層３００との間に第２選択素子１６２を更に含む。第２導線２００、第３導線５００、及び第２メモリセル１ｂは３次元構造を成す。
【００２５】
上述した第１メモリセル１ａの構成に関する説明は第２メモリセル１ｂと同一又は類似に適用される。従って、第２下部電極１５２とデータ格納層３００との接合の整流特性及び／又は第２選択素子１６２の整流或いは抵抗特性に応じて、第２メモリセル１ｂを貫通する電流の流れは一方性であるか、或いはいずれかの一方向に支配的である。
【００２６】
第１及び第２導線１００、２００の各々は入力ライン或いはワードラインであり、第３導線５００は出力ライン或いはビットラインである。他の例として、第１及び第２導線１００、２００の各々は出力ライン或いはビットラインであり、第３導線５００は入力ライン或いはワードラインであり得る。第１メモリセル１ａは、第１下部電極１５１、第１選択素子１６１、データ格納層３００、及び上部電極４００の順に或いはその逆順に垂直に積層される。第２メモリセル１ｂは、第２下部電極１５２、第２選択素子１６２、データ格納層３００、及び上部電極４００の順に或いはその逆順に垂直に積層される。
【００２７】
第１及び第２メモリセル１ａ、１ｂは、駆動回路（図５の１０１、２０１参照）に連結され、駆動回路１０１、２０１は、第１及び２メモリセル１ａ、１ｂの各々に固有な電圧又は電流を印加する。これによって、第１及び第２メモリセル１ａ、１ｂの中のいずれか１つは、他の１つの状態に関係なく、例えば読出しや書込み動作のために独立的にアクセスされる。
【００２８】
第１導線１００はいずれか一方向（例えば、Ｙ方向）に比較的長く延長されたライン形態の伝導体を含む。第２導線２００は第１導線１００と平行に比較的長く延長されたライン形態の伝導体を含む。第３導線５００は第１導線１００の延長方向と交差する方向（例えば、Ｘ方向）に比較的長く延長されたライン形態の伝導体を含む。第３導線５００は、互いに平行な第１及び第２導線１００、２００と略９０°の角度で交差し、これによって第１及び第２メモリセル１ａ、１ｂがＸ方向に離隔配置される交差点が定義される。
【００２９】
第１〜第３導線１００、２００、５００はＺ方向に沿って垂直に離隔配置される。一例として、第２導線２００は第１導線１００に比べてＺ方向に離隔されてより高い位置に配置され、第３導線５００は第２導線２００に比べてＺ方向に離隔されてより高い位置に配置される。第１導線１００の幅Ｗ１ａは具現可能である最小フィーチャの大きさ（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ：以下Ｆと称する）と実質的に同一であり得、第２導線２００の幅Ｗ２ａ及び第３導線５００の幅Ｗ３ａもやはり実質的にＦと同一であり得る。「最小フィーチャの大きさＦ」というのはフォトリソグラフィー工程を使用して形成され得る各々の単位フィーチャディメンション（ｉｎｄｅｐｅｎｄｅｎｔ ｕｎｉｔ ｆｅａｔｕｒｅ ｄｉｍｅｎｓｉｏｎ）の最も小さい大きさを称する。
【００３０】
第１導線１００と第２導線２００とはＸ方向には離隔されないことがある。本実施形態によると、第１及び第２導線１００、２００は上下に離隔されるように、そして上下で重畳しないように水平に配置されるので、水平方向（Ｘ方向）の離隔距離はない。従って、第１及び第２導線１００、２００は、許容され得る最大限度に稠密に集積されるので、集積度の向上を具現することができる。他の例として、第１導線１００と第２導線２００とはＸ方向に離隔され得る。
【００３１】
第１下部電極１５１は、第１導線１００の上面の中のいずれか１軸の上で第１導線１００の伸張方向（Ｙ方向）に沿って比較的長く延長されたライン形態、又は第１導線１００と第３導線５００との交差点に限定されたアイランド形態の伝導体を含む。同様に、第２下部電極１５２は、第２導線２００の上面の中のいずれか１軸の上で第２導線２００の伸張方向（Ｙ方向）に沿って比較的長く延長されたライン形態、又は第２導線２００と第３導線５００との交差点に限定されたアイランド形態の伝導体を含む。第１及び第２下部電極１５１、１５２の各々はＦより小さい幅を有することができる。第２下部電極１５２は第１下部電極１５１に比べてその垂直の長さが小さい。第１下部電極１５１と第２下部電極１５２とのピッチＬａは、Ｆと実質的に同一であるか又はＦより小さいか、或いは大きい。
【００３２】
第１選択素子１６１は、第１導線１００の上面の中のいずれか１軸の上で第１導線１００と第３導線５００との交差点に限定されたアイランド形態を有する。第１選択素子１６１は整流特性を有するシリコンダイオード或いは酸化物ダイオードを含む。例えば、第１選択素子１６１は、ｐ−Ｓｉとｎ−Ｓｉとが接合されたシリコンダイオードで構成されるか、或いはｐ−ＮｉＯｘとｎ−ＴｉＯｘとが接合されるか、或いはｐ−ＣｕＯｘとｎ−ＴｉＯｘとが接合された酸化物ダイオードである。他の例として、第１選択素子１６１は、特定電圧以下では抵抗が高いので、電流が概ね流れないが、その特定電圧以上であれば、抵抗が低くなって電流が流れるようにする酸化物、例えばＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を含み得る。
【００３３】
第２選択素子１６２は、第２導線２００の上面の中のいずれか１軸の上で第２導線２００と第３導線５００との交差点に限定されたアイランド形態を有する。第２選択素子１６２は第１選択素子１６１と同一な物質を含む。第１及び第２選択素子１６１、１６２の各々はＦより小さい幅を有することができる。第２選択素子１６２の垂直の長さは第１選択素子１６１と同一又は類似であり得、第１選択素子１６１とのピッチＳａはＦと実質的に同一であるか又はＦより小さいか、或いは大きい。
【００３４】
データ格納層３００は、第３導線５００に沿ってＸ方向に比較的長く延長され、Ｆと同一又は類似な幅を有するライン形態である。データ格納層３００は、第１及び第２下部電極１５１、１５２又は第１及び第２選択素子１６１、１６２に共通に接する。データ格納層３００は、印加電圧や電流に依存して抵抗が可逆的に変わる２つ以上の安定な抵抗状態を有し、外部電源が供給されない限りその状態が維持されることによって、実質的にデータが格納される物質を含む。
【００３５】
一例として、データ格納層３００は、高電圧が供給されると電流が流れる通路が生成されて抵抗が低くなる物質を含む。データ格納層３００は、例えば金属酸化物（例：ＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＮｉＯｘ、ＺｒＯｘ、ＷＯｘ）、金属窒化物（例：ＢＮｘ、ＡｌＮｘ）、ペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化物（例：ＰｒＣａＭｎＯ、ｄｏｐｅｄ−ＳｒＴｉＯ）、又は拡散がよく行われる金属イオン（例：Ｃｕ、Ａｇ）を含む固体電解質（例：ＧｅＴｅ、ＧｅＳ）を含む。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＲｅＲＡＭセルと称される。データ格納層３００は金属で構成された第１及び第２下部電極１５１、１５２と接合して整流特性を有する。データ格納層３００の初期状態が高抵抗状態（ＯＦＦ状態）であると仮定した場合、初期状態でセット電圧（Ｓｅｔ ｖｏｌｔａｇｅ）が印加されると、データ格納層３００は低抵抗状態（Ｏｎ状態）にスイッチングされる（ＳＥＴ）。オン状態ではリセット電圧（Ｒｅｓｅｔ Ｖｏｌｔａｇｅ）が供給されなければ、低抵抗状態を維持する。オン状態でリセット電圧が供給されると、データ格納層３００は低抵抗状態から高抵抗状態にスイッチングされる（ＲＥＳＥＴ）。リセット又はセット電圧より低い電圧（Ｒｅａｄｉｎｇ Ｖｏｌｔａｇｅ）を掛けてデータ格納層３００に格納されたメモリ状態を読み出すことができる。
【００３６】
他の例として、データ格納層３００は、印加される電流又は電流によって加熱される温度と時間とに応じて、電流によって比抵抗が高い非晶質層相から比抵抗が低い結晶質相に、或いはその逆に相変化が可能である物質を含み得る。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＰＲＡＭセルと称される。相変化が可能である物質は印加電流や電圧によって発生するジュール熱（Ｊｏｕｌｅ Ｈｅａｔｉｎｇ）によって結晶状態（低抵抗）及び非晶質状態（高抵抗）の間の可逆的相変化が発生するカルコゲン化合物を含み得る。一例として、データ格納層３００にリセット電流（Ｒｅｓｅｔ ｃｕｒｒｅｎｔ）が短時間印加されて溶融点より高い温度に加熱された後に急冷されると、データ格納層３００は非晶質の高抵抗状態（ＲＥＳＥＴ状態）を有する。高抵抗状態でデータ格納層３００にセット電流（Ｓｅｔ ｃｕｒｒｅｎｔ）が長時間印加されて溶融点より低いが、結晶化温度より高い温度に維持された後に冷却されると、データ格納層３００は結晶質の低抵抗状態（ＳＥＴ状態）にスイッチングされる。データ格納層３００を通じて流れる電流を感知して第１メモリセル１ａ及び／又は第２メモリセル１ｂに格納された情報を読み出すことができる。
【００３７】
他の例として、データ格納層３００は２つの強磁性体層の磁化が平行（ｐａｒａｌｌｅｌ）又は反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に応じて電気的抵抗が変われる物質を含み得る。データ格納層３００は、強磁性体層の磁化が平行になると低抵抗状態を有し、反平行になると高抵抗状態を有する。データ格納層３００は、一例として強磁性体の間に非磁性伝導体が挿入されたＧＭＲ構造、或いは強磁性体の間に絶縁性非磁性体が挿入されたＭＴＪ構造を有する磁性物質を含む。例えば、強磁性体はＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ等を、非磁性伝導体はＣｒ、Ｃｕ等を、絶縁性非磁性体はＭｇＯｘ、ＡｌＯｘ等を含む。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＭＲＡＭセルと称される。
【００３８】
上部電極４００は、第３導線５００に沿ってＸ方向に比較的長く延長されたＦと同一又は類似な幅を有するライン形態である。上部電極４００はデータ格納層３００の物質と反応しない金属を含む。上部電極４００は、貴金属（例：Ｐｔ、Ｒｕ、Ｉｒ）、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ａｌ等を含む。
【００３９】
＜３次元ダブルクロスポイントアレイの例２＞
【００４０】
図２は、図１の変形形態を示した斜視図である。以下、図１と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００４１】
図２を参照すると、本変形形態のメモリセル構造２は、第１導線１００と第２導線２００とが上下の一部で重畳する第１メモリセル２ａと第２メモリセル２ｂとを含む３次元ダブルクロスメモリアレイ構造である。例えば、図１の第１導線１００の幅Ｗ１ａ及び第２導線２００の幅Ｗ２ａを左右両側に大きく拡張すると、図２に示したように第１導線１００の幅Ｗ１ｂと第２導線２００の幅Ｗ２ｂの各々はＦより大きくなってＺ方向に互いに対向する第１導線１００の右側の一部と第２導線２００の左側の一部とが上下で重畳する。
【００４２】
本実施形態によると、第１及び第２導線１００、２００の各々の断面積が拡大されるので、第１及び第２導線１００、２００の各々の抵抗が相対的に減少する。第３導線５００の幅Ｗ３ｂをＦより大きく拡張して第３導線５００の抵抗を減少できる。他の例として、第３導線５００の幅Ｗ３ｂは実質的にＦと同一であり得る。第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＬｂで交互に配列される。第１及び第２選択素子１６１、１６２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＳｂで交互に配列される。本実施形態においてＬａ＝Ｌｂ＝Ｓａ＝Ｓｂであり得る。
【００４３】
＜３次元ダブルクロスポイントアレイの例３＞
【００４４】
図３は、図１の変形形態を示した斜視図である。以下、図１と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００４５】
図３を参照すると、本変形形態のメモリセル構造３は、第１導線１００と第２導線２００が第３導線５００と交差して生成された交差点に第１メモリセル３ａと第２メモリセル３ｂが定義される３次元ダブルクロスメモリアレイ構造である。
【００４６】
データ格納層３０１、３０２は、第３導線５００に沿ってＸ方向に配列された不連続的な形態である。例えば、データ格納層３０１、３０２は、第１導線１００と第３導線５００との交差点に限定された第１データ格納層３０１と、第２導線２００と第３導線５００との交差点に限定された第２データ格納層３０２とに区分される。第１データ格納層３０１は、第１導線１００に沿ってＹ方向に延長されたライン形態、或いは第１選択素子１６１と同一又は類似のアイランド形態を有する。第２データ格納層３０２は、第２導線２００に沿ってＹ方向に延長されたライン形態、或いは第２選択素子１６２と同一又は類似のアイランド形態を有する。
【００４７】
第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃは、Ｆと実質的に同一であるか、或いはＦより大きい。一例として、第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃはＦと実質的に同一であり、図１と同一又は類似に水平的に離隔無しに、或いは離隔されて、垂直的に離隔されて配列される。他の例として、第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃは、図２と同一又は類似にＦより大きく、上下で一部が重畳する。第３導線５００の幅Ｗ３ｃは、Ｆと実質的に同一であるか、或いはＦより大きい。
【００４８】
＜３次元半導体メモリ素子の例１＞
【００４９】
図４は、本発明の一実施形態による半導体メモリ素子を示した斜視図であり、図５は、図４の平面図であり、図６は、図４の等価回路図であり、図７は、図４の変形形態を示した斜視図である。
【００５０】
図４を参照すると、半導体メモリ素子１０は、図１に示したメモリセル構造１の３次元ダブルクロスポイントアレイを含む。例えば、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義される。第１導線１００は第１共面をなす第１層を構成し、第２導線２００は第１層より高い第２共面をなす第２層を構成し、そして第３導線５００は第２層より高い第３共面をなす第３層を構成する。
【００５１】
第１導線１００と第３導線５００との交差点には第１メモリセル１ａが、第２導線２００と第３導線５００との交差点には第２メモリセル１ｂが提供される。図４には示していないが、第１導線１００は半導体基板（図２４の９０参照）の上に配置され、第１導線１００と半導体基板９０との間に絶縁層（図２４の９２参照）が提供される。
【００５２】
第１導線１００はＦと同一な幅Ｗ１ａを有する。第１導線１００は、２ＦのピッチＰ１ａでＸ方向に配列され、隣接する第１導線１００間の距離はＦと同一である。第２導線２００は、各々Ｆと同一な幅Ｗ２ａを有し、２ＦのピッチＰ２ａでＸ方向に配列される。隣接する第２導線２００間の距離はＦと同一である。第２導線２００は、第１導線１００に比べて更に高い位置に、そして第１導線１００間に配置される。従って、第１及び第２導線１００、２００はＸ方向に離隔距離無しで交互に配置される。第３導線５００は各々Ｆと同一な幅Ｗ３ａを有する。第３導線５００は２ＦのピッチＰ３ａにＹ方向に配列され、隣接する第３導線５００間の距離はＦと同一である。複数個のデータ格納層３００及び上部電極４００の形態及び配列は第３導線５００と同様である。
【００５３】
図５に示したように、第１導線１００は、第１駆動回路１０１と電気的に連結され、第２導線２００は第２駆動回路２０１と電気的に連結される。第１駆動回路１０１と第２駆動回路２０１とは互いに異なる位置、例えばメモリセル構造１を介して互いに反対側に配置される。第１駆動回路１０１と第２駆動回路２０１は半導体基板に配置される。
【００５４】
第２導線２００が第１導線１００と同一の高さに配置される場合、第１導線１００と第２導線２００とは略Ｆの距離で水平に離隔され、結果、単位メモリセルが占める面積は４Ｆ２である。本実施形態によると、第１導線１００と第２導線２００との間に離隔距離が無いので、単位メモリセル（ｕｎｉｔ ｍｅｍｏｒｙ ｃｅｌｌ）が占める面積９５は、図５に示したように２Ｆ２である。このように、本実施形態によると、２つ層の導線１００、２００が上下交差するように配置されることによって、これらの導線１００、２００が占める面積が既存対比１／２に減ってメモリセル密度が２倍に向上する。
【００５５】
図４を再び参照すると、複数個の第１下部電極１５１は、第１導線１００に沿ってＹ方向に伸張されたライン形態である。同様に、複数個の第２下部電極１５２は第２導線２００に沿ってＹ方向に伸張されたライン形態である。隣接する第１及び第２下部電極１５１、１５２は、後述する図２５〜図２８に示すように、Ｆの大きさの幅Ｔａを有するトレンチ１１１を形成し、そのトレンチ１１１内に伝導体を蒸着し、パターニングして同時に形成される。従って、第１及び第２下部電極１５１、１５２はＦより小さいピッチＬａで交互に配列される。他の例として、Ｆより大きい幅Ｔａのトレンチ１１１を形成する場合、第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか、或いはＦより大きいピッチＬａで交互に配列される。第２導線２００の各々の両側壁の上に側壁スペーサー２０２が更に提供される。第１下部電極１５１と側壁スペーサー２０２との間にＹ方向に伸張されたライン形態の複数個のダミー電極１５３が更に提供される。ダミー電極１５３は第１導線１００に接続され、第２導線２００の方に垂直に拡張される。ダミー電極１５３によって第１及び第２導線１００、２００は短絡されない。ダミー電極１５３は隣接する第１及び第２下部電極１５１、１５２を同時に形成する時に形成される。これに対しては図２４〜図２８を参照して後述する製造方法を参照することで明確に理解できる。
【００５６】
他の例として、図７に示すように、第１下部電極１５１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり得る。同様に、第２下部電極１５２は、第２導線２００と第３導線５００との交差点に限定されたアイランド形態であり得る。ダミー電極１５３に対してもこれと同様に交差点に限定されたアイランド形態であり得る。図４の半導体メモリ素子１０に対する説明は、図７の半導体メモリ素子１１に同一類似に適用される。
【００５７】
図４を再び参照すると、データ格納層３００を構成する物質に応じて半導体メモリ素子１０の種類が決定される。一例として、半導体メモリ素子１０は、データ格納層３００が相変化物質（例：Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ）で構成される場合、相変化メモリ素子（ＰＲＡＭ ｄｅｖｉｃｅ）に区分され、遷移金属酸化物（例：ＴｉＯｘ、ＨｆＯｘ）で構成される場合、抵抗メモリ素子（ＲｅＲＡＭ ｄｅｖｉｃｅ）に区分される。
【００５８】
図６を図４と共に参照すると、第１導線１００は１層のワードラインＷ１０、Ｗ１１、Ｗ１２に、第２導線２００は２層のワードラインＷ２０、Ｗ２１、Ｗ２２に、第３導線５００は３層のビットラインＢＬ０、ＢＬ１に相当する。
【００５９】
ビットラインＢＬ０には抵抗状態が遷移するのに充分な電流が流れるようにする電圧Ｖｗが、他のビットラインＢＬ１にはＶｗ／２がそれぞれ印加され、ワードラインＷ２２には０ボルトが印加され、他のワードラインＷ１０−Ｗ２１にはＶｗ／２がそれぞれ印加される場合を仮定する。ワードラインＷ２２とビットラインＢＬ０との交差点に形成されたメモリセルＭの両端の電位差がＶｗであるから、メモリセルＭは、高抵抗或いは低抵抗状態に遷移されるので、データの書込みが行われる。これに反して、メモリセルＭ以外の他のメモリセルは、電位差がＶｗ／２又は０であるから、抵抗状態の遷移が発生しないので、データの書込みが行われない。
【００６０】
半導体メモリ素子１０は選択素子を含まないことがあり得る。しかし、第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合が整流特性を有するので、特定メモリセルが選択されて判読され得る。例えば、メモリセルＭを貫通して流れる第１電流ＩａをセンシングしてメモリセルＭに格納されたデータを読み出す動作の場合、ワードラインＷ２２とビットラインＢＬ１との交差点に形成されたメモリセルと、ワードラインＷ１２とビットラインＢＬ０、ＢＬ１との交差点に形成されたメモリセルを貫通して流れる第２電流Ｉｂによって干渉現状が発生し得る。しかし、本実施形態によると、第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合の整流特性によって第２電流Ｉｂの流れが阻止されて読出し動作のエラーが発生しない。
【００６１】
＜３次元半導体メモリ素子の例２＞
【００６２】
図８は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図９は、図８の平面図であり、図１０は、図８の等価回路図であり、図１１は、図８の変形形態を示した斜視図である。
【００６３】
図８を参照すると、半導体メモリ素子１２は、図４の半導体メモリ素子１０と同一類似に構成される。例えば、半導体メモリ素子１２は、図１に示したメモリセル構造１の３次元ダブルクロスポイントアレイを含む。例えば、上下交差するように、そして水平的には離隔距離無しで稠密に配列された第１及び第２導線１００、２００と第３導線５００とが交差して複数個の交差点を定義し、その交差点に複数個の第１及び第２メモリセル１ａ、１ｂが配置される。図９に示したように、第１導線１００は第１駆動回路１０１に、第２導線２００は第２駆動回路２０１に電気的に連結される。
【００６４】
図４の半導体メモリ素子１０と異なり、図８の半導体メモリ素子１２は、第１下部電極１５１とデータ格納層３００との間に複数個の第１選択素子１６１を、そして第２下部電極１５２とデータ格納層３００との間に複数個の第２選択素子１６２を更に含む。第１選択素子１６１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態である。同様に、第２選択素子１６２は、第２導線２００と第３導線５００との交差点に限定されたアイランド形態である。
【００６５】
隣接する第１及び第２選択素子１６１、１６２は、例えば後述する図２９〜図３１に示すように、同時に形成される。従って、第１及び第２選択素子１６１、１６２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＳａで交互に配列される。第１選択素子１６１は、第１下部電極１５１とデータ格納層３００との間に一方向性電流の流れが具現されない場合、追加的に更に提供される。第２選択素子１６２もやはりこれと同様である。
【００６６】
第１下部電極１５１はライン形態である。従って、１つの第１導線１００と１つの第３導線５００との交差点の数に該当する複数個の第１選択素子１６１が１つの第１下部電極１５１の上に配置される。同一類似に、１つのライン形態の第２下部電極１５２の上に第２導線２００と第３導線５００との交差点の数に該当する複数個の第２選択素子１６２が配置される。
【００６７】
他の例として、図１１に示したように、第１下部電極１５１は第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり得、第２下部電極１５２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態であり得る。ダミー電極１５３についてもこれと同様に交差点に限定されたアイランド形態であり得る。図８の半導体メモリ素子１２に対する説明は、図１１の半導体メモリ素子１３に同一類似に適用される。
【００６８】
図１０及び図８を参照すると、第１導線１００は、ワードラインＷ１０、Ｗ１１、Ｗ１２に、第２導線２００はＷ２０、Ｗ２１、Ｗ２２に、第３導線５００はＢＬ０、ＢＬ１に相当する。そして、Ｓ１は第１選択素子１６１に、Ｓ２は第２選択素子１６２に相当する。半導体メモリ素子１２の書込みや読出し動作は、図６の説明が同一類似に適用される。第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合が整流特性を有しない場合、Ｓ１、Ｓ２によってメモリセルを貫通する電流はその流れが一方向性や電圧の大きさに応じて非線形的であり、これによってデータの書込み及び読出し動作の時に、特性メモリセルが選択される。
【００６９】
＜３次元半導体メモリ素子の例３＞
【００７０】
図１２は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１３は、図１２の平面図であり、図１４は、図１２の変形形態を示した斜視図である。図４〜図７と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００７１】
図１２を参照すると、半導体メモリ素子２０は、図２に示したメモリセル構造２の３次元ダブルクロスポイントアレイを含む。図４と同一類似に、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義され、その複数個の交差点に複数個の第１及び第２メモリセル２ａ、２ｂが提供される。図１３に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子２０の等価回路図は、図６と同一である。
【００７２】
第１導線１００は、各々Ｆより大きい幅Ｗ１ｂを有し、２ＦのピッチＰ１ｂでＸ方向に配列される。第２導線２００は各々Ｆより大きい幅Ｗ２ｂを有し、２ＦのピッチＰ２ｂでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置で第１導線１００と一部が重畳する。従って、第１及び第２導線１００、２００は、Ｚ方向に一部が重畳しながら、Ｘ方向に交互に配置される。本実施形態によると、第１及び第２導線１００、２００は抵抗減少効果を得ながらも最大に稠密に配置される。
【００７３】
第３導線５００の幅Ｗ３ｂを最小フィーチャの大きさＦより大きく拡張して第３導線５００の抵抗減少化を具現することができる。他の例として、第３導線５００の幅Ｗ３ｂは最小フィーチャの大きさＦを有することができる。第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＬｂで交互に配列される。第１下部電極１５１と第２下部電極１５２はＹ方向に伸張されたライン形態を有する。
【００７４】
他の例の半導体メモリ素子２１を図１４に示す。図１４に示したように、第１下部電極１５１は第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり、第２下部電極１５２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態である。これ以外の構成は、図１２の半導体メモリ素子２０と同一類似である。
【００７５】
＜３次元半導体メモリ素子の例４＞
【００７６】
図１５は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１６は、図１５の平面図であり、図１７は、図１５の変形形態を示した斜視図である。
【００７７】
図１５を参照すると、半導体メモリ素子２２は、図１２の半導体メモリ素子２０と同一類似に構成される。例えば、半導体メモリ素子２２は、図２に示したメモリセル構造２の３次元ダブルクロスポイントアレイを含む。例えば、上下交差しながら重畳する第１及び第２導線１００と第３導線５００とが交差して第１及び第２メモリセル２ａ、２ｂが配置される交差点を定義する。図１６に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子２２の等価回路図は、図１０と同一である。
【００７８】
図１２の半導体メモリ素子２０と異なり、図１５の半導体メモリ素子２２は、第１下部電極１５１とデータ格納層３００との間にアイランド形態の複数個の第１選択素子１６１を、そして第２下部電極１５２とデータ格納層３００との間にアイランド形態の複数個の第２選択素子１６２を更に含む。第１及び第２下部電極１５１、１５２は、ライン形態であるか、又は図１７に示したようにアイランド形態である。図１７の半導体メモリ素子２３は、下部電極１５１、１５２がアイランド形態であること以外には、図１５の半導体メモリ素子２２と実質的に同様に構成される。
【００７９】
＜３次元半導体メモリ素子の例５＞
【００８０】
図１８は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１９及び図２０は、図１８の変形形態を示した斜視図である。
【００８１】
図１８を参照すると、半導体メモリ素子３０は、図３に示したメモリセル構造３の３次元ダブルクロスポイントアレイを含む。図４と同一又は類似に、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義され、その複数個の交差点に複数個の第１及び第２メモリセル３ａ、３ｂが提供される。図５に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子３０の等価回路図は、図６と同一である。
【００８２】
第１データ層３０１はライン形態の第１下部電極１５１の上にＹ方向に延長されたライン形態に配置される。第２データ層３０２はライン形態の第２下部電極１５２の上にＹ方向に延長されたライン形態に配置されて第１データ層３０１と平行に伸張される。第３導線５００は、第１及び第２データ層３０１、３０２を横切ってＸ方向に伸張される。上部電極４００は、第１及び第２データ層３０１、３０２と第３導線５００との間でＸ方向に伸張される。
【００８３】
第１導線１００は、図４と同一又は類似に、各々Ｆと実質的に同一な幅Ｗ１ｃを有し、略２Ｆと実質的に同一なピッチＰ１ｃでＸ方向に配列される。第２導線２００は、各々Ｆと実質的に同一な幅Ｗ２ｃを有し、略２ＦのピッチＰ２ｃでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置に、そして第１導線１００と水平的に離隔無しに、或いは離隔されて交互に配列される。
【００８４】
他の例として、第１導線１００は、図１２と同一又は類似に、各々Ｆより大きい幅Ｗ１ｃを有し、略２Ｆと実質的に同一なピッチＰ１ｃでＸ方向に配列される。第２導線２００は、各々Ｆより大きい幅Ｗ２ｃを有し、略２Ｆと実質的に同一なピッチＰ２ｃでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置に、そして第１導線１００と上下で一部が重畳する。
【００８５】
第３導線５００は、各々Ｆと実質的に同一であるか、或いはＦより大きい幅Ｗ３ｃを有し、略２Ｆと実質的に同一なピッチＰ３ｃでＹ方向に配列される。他の例として、ピッチＰ１ｃ、Ｐ２ｃ、Ｐ３ｃの中の少なくともいずれか１つは２Ｆより大きい。
【００８６】
他の例の半導体メモリ素子３１を図１９に示す。図１９に示したように、第１データ層３０１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態を、第２データ層３０２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態を有する。
【００８７】
その他の例の半導体メモリ素子３２は、図２０に示したように、アイランド形態の第１データ層３０１とライン形態の第１下部電極１５１との間にアイランド形態の第１選択素子１６１を、アイランド形態の第２データ層３０１とライン形態の第２下部電極１５２との間にアイランド形態の第２選択素子１６２を更に含む。
【００８８】
半導体メモリ素子３０、３１、３２の中の少なくともいずれか１つは、図７と同一又は類似にアイランド形態の第１及び第２下部電極１５１、１５２を含む。
【００８９】
＜３次元ダブルクロスポイントアレイの積層例＞
【００９０】
図２１は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図２２及び図２３は、図２１の変形形態を示した斜視図である。
【００９１】
図２１を参照すると、半導体メモリ素子４０は、上下に積層された少なくとも２つの図４の半導体メモリ素子１０を含む。図４の半導体メモリ素子１０の代わりに、或いはこれらと共に図７の半導体メモリ素子１１、図８の半導体メモリ素子１２、及び／又は図１１の半導体メモリ素子１３が上下に積層され得る。本実施形態によると、第１及び第２メモリセル１ａ、１ｂが上下に積層されてメモリ容量が拡張される。
【００９２】
図２２を参照すると、半導体メモリ素子４１は、上下に積層された少なくとも２つの図１２の半導体メモリ素子２０を含み、これによって第１及び第２メモリセル２ａ、２ｂが上下に積層されて拡張されたメモリ容量を有する。図１４の半導体メモリ素子２１、図１５の半導体メモリ素子２２、及び／又は図１７の半導体メモリ素子２３が、図１２の半導体メモリ素子２０の代わりに、或いはこれらと共に上下に積層され得る。
【００９３】
図２３を参照すると、半導体メモリ素子４２は、上下に積層された少なくとも２つの図１８の半導体メモリ素子３０を含み、これによって第１及び第２メモリセル３ａ、３ｂが上下に積層されて拡張されたメモリ容量を有する。図１９の半導体メモリ素子３１及び／又は図２０の半導体メモリ素子３２が、図１８の半導体メモリ素子３０の代わりに、或いはこれらと共に上下に積層され得る。
【００９４】
＜製造方法の例１＞
【００９５】
図２４〜図２８は、本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【００９６】
図２４を参照すると、上下交差するように配置され、互いに平行に伸張された複数個の第１導線１００と第２導線２００を基板９０の上に形成する。例えば、第１及び第２導線１００、２００は、垂直的に離隔され、水平的に交互に配列される形態に形成される。第２導線２００は第１導線１００に比べて高い位置に形成される。基板９０と第１導線１００との間には、第１導線１００を基板９０から電気的に絶縁させる絶縁層９２が更に提供される。
【００９７】
絶縁層９２の上に第１導線１００を形成し、第１導線１００を覆う第１層間絶縁層１１２を形成する。第１層間絶縁層１１２の上に第２導線２００を形成し、第２導線２００を覆う第２層間絶縁層１１４を形成する。第２導線２００の各々の両側壁を覆う側壁スペーサー２０２を更に形成する。第１及び第２層間絶縁層１１２、１１４は、互いに同一な垂直の長さを有するか、或いは互いに異なる垂直の長さを有する。
【００９８】
基板９０はシリコンウエハーのような半導体基板を含む。絶縁層９２と第１及び第２層間絶縁層１１２、１１４の中の少なくともいずれか１つは、酸化物（例：ＳｉＯｘ）、窒化物（例：ＳｉＮｘ、ＳｉＯＮｘ）、又はこれらの組合せを蒸着して形成される。側壁スペーサー２０２は、第２層間絶縁層１１４とエッチング選択比がある絶縁性物質を蒸着し、パターニングして形成される。例えば、第２層間絶縁層１１４は酸化膜（例：ＳｉＯｘ）で、側壁スペーサー２０２は窒化膜（例：ＳｉＮｘ）で形成される。
【００９９】
第１及び第２導線１００、２００は、伝導性物質、例えばＴｉ、Ｗ、Ｓｉ、Ｃｕ、Ｔａ、Ｍｏ、Ｒｕ、Ａｌ、Ａｕ、Ｐｔ、Ａｇ、又は少なくともこれらの中のいずれか１つを蒸着し、パターニングして形成される。第１導線１００は、パターニング工程で許容可能である最小フィーチャの大きさＦと実質的に同一な幅Ｗ１ａを各々有し、２Ｆと実質的に同一なピッチＰ１ａで配列される。第２導線２００は、Ｆと実質的に同一な幅Ｗ２ａを各々有し、２Ｆと実質的に同一なピッチＰ２ａで配列される。即ち、Ｗ１ａ＝Ｗ２ａ＝Ｆ、Ｐ１ａ＝Ｐ２ａ＝２Ｆである。
【０１００】
図２５を参照すると、隣接する第１導線１００及び第２導線２００の一部を同時に露出させるトレンチ１１１を形成する。一例として、第２層間絶縁層１１４の上にフォトレジストの塗布及びパターニングによってマスク９４を形成し、そのマスク９４を利用するエッチング工程で、第１及び第２層間絶縁層１１２、１１４を選択的に除去して、隣接する一対の第１導線１００及び第２導線２００の一部を同時に露出させる複数個のトレンチ１１１を形成する。
【０１０１】
トレンチ１１１の各々は、Ｆと実質的に同一であるか、或いはＦより大きい大きさの幅Ｔａを有し、第１導線１００或いは第２導線２００の伸張方向に沿って連続する。トレンチ１１１の各々は隣接する第１及び第２導線１００、２００の一部と重畳する位置に形成される。一例として、トレンチ１１１は、第１導線１００との重畳面積が第２導線２００との重畳面積と実質的に同一であるように形成されるので、第１導線１００とは第１導線１００のピッチＰ１ａの１／４又は幅Ｗ１ａの１／２程、第２導線２００とは第２導線２００のピッチＰ２ａの１／４又は幅Ｗ２ａの１／２程重畳する。
【０１０２】
図２６を参照すると、トレンチ１１１のプロフィールに沿って連続的な形態を有する伝導性物質層１５０を形成する。伝導性物質層１５０はトレンチ１１１によって露出した第１及び第２導線１００、２００の一部と直接接触する。伝導性物質層１５０は後続するデータ格納層（図２８の３００参照）物質と反応しない金属を含む。伝導性物質層１５０は、例えば貴金属（例：Ｐｔ、Ｉｒ、Ｒｕ）、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ａｌ、Ｗ、又はこれらの組合せを蒸着して形成する。
【０１０３】
図２７を参照すると、第１導線１００に接続される第１下部電極１５１と第２導線２００に接続される第２下部電極１５２を形成する。伝導性物質層１５０を異方性エッチングすると、トレンチ１１１の垂直側壁に限定された垂直な第１下部電極１５１と第２下部電極１５２とが形成される。本実施形態によると、第１及び第２下部電極１５１、１５２を別個の工程で各々形成するのではなく、単一工程で同時に形成する。第１下部電極１５１は第１導線１００に沿って伸張されたＦより薄い幅を有するライン形態、第２下部電極１５２は第２導線２００に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２下部電極１５１、１５２の各々の幅は伝導性物質層（図２６の１５０参照）の厚さに比例する。第１及び第２下部電極１５１、１５２は、Ｆと実質的に同一であるか、或いはＦより大きい大きさの幅Ｔａを有するトレンチ１１１内に限定されるので、第１及び第２下部電極１５１、１５２は、Ｆに比べて小さいか又はＦと実質的に同一であるか、或いは大きい大きさのピッチＬａで水平方向に交互に配列される。トレンチ１１１の中の少なくともいずれか１つには異方性エッチングによって除去されないで形成されるダミー電極１５３がある。ダミー電極１５３は、第１導線１００に直接接続され、垂直方向に第２導線２００の方に拡張される。本実施形態によると、側壁スペーサー２０２は、ダミー電極１５３が第２導線２００に接続されることを防止でき、これによって第１導線１００と第２導線２００との短絡問題は全く発生しない。
【０１０４】
図２８を参照すると、トレンチ１１１を絶縁体（例：ＳｉＯｘ）で埋め込み、平坦化して、第２層間絶縁層１１４と平坦化されたキャッピング絶縁層１１７を形成する。キャッピング絶縁層１１７と第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。
【０１０５】
第３導線５００は、伝導性物質、例えばＴｉ、Ｗ、Ｓｉ、Ｃｕ、Ｔａ、Ｍｏ、Ｒｕ、Ａｌ、Ａｕ、Ｐｔ、Ａｇ、又は少なくともこれらの中のいずれか１つをプレート形態に蒸着した後、パターニングして図４に示したように複数個のラインに形成される。第３導線５００は、図４に示したように第１導線１００及び／又は第２導線２００の伸張方向と略直交する方向に伸張され、第１導線１００及び／又は第２導線２００の伸張方向と略同一な方向に配列される。第３導線５００の各々の幅Ｗ３ａはＦと実質的に同一であり、ピッチＰ３ａは２Ｆと実質的に同一である。
【０１０６】
ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングによってプレート形態の上部電極４００とデータ格納層３００をパターニングして各々複数個のラインとして形成する。上部電極４００とデータ格納層３００は第３導線５００の形態及び配列、例えば幅がＦであり、ピッチが２Ｆであるライン形態にパターニングされる。
【０１０７】
データ格納層３００は、抵抗メモリＲｅＲＡＭ、或いは相変化メモリＰＲＡＭ物質で形成される。ＲｅＲＡＭ物質の一例として、金属酸化物や金属窒化物、例えばＮｉＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＣｏＯｘ、ＦｅＯｘ、ＣｕＯｘ、ＡｌＯｘ、ＮｂＯｘ、ＭｇＯｘ、ＶＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＢＮｘ、ＡｌＮｘ、ＴａＯｘ、ＷＯｘ、ＮｉＯｘ、或いはこれらの組合せを含む。ＲｅＲＡＭ物質の他の例としてペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化物（例えばＰｒＣａＭｎＯ、ｄｏｐｅｄ−ＳｒＴｉＯ）を含み得る。ＲｅＲＡＭ物質のその他の例として比較的拡散がよく行われる金属イオン（例：Ｃｕ、Ａｇ）を含む固体電解質（例えばＧｅＴｅ、ＧｅＳ）を含み得る。
【０１０８】
ＰＲＡＭ物質の一例として、相変化可能であるＴｅ、Ｓｅ、Ｇｅ、Ｇａ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びこれらの混合物で構成された群から選択された少なくともいずれか１つを含む。例えば、ＰＲＡＭ物質は、Ｇｅ−Ｔｅ、Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｂｉ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、周期率表の５Ａ族元素−Ｓｂ−Ｔｅ、周期率表の６Ａ族元素−Ｓｂ−Ｔｅ、周期率表の５Ａ族元素−Ｓｂ−Ｓｅ、周期率表の６Ａ族元素−Ｓｂ−Ｓｅ等のカルコゲン化合物又は前記カルコゲン化合物に不純物（例：Ｎ、Ｏ、Ｓｉ或いはこれらの組合等）がドーピングされた物質を含む。
【０１０９】
他の例として、データ格納層３００は磁気メモリＭＲＡＭ物質で形成される。ＭＲＡＭ物質の一例として、強磁性体の間に非磁性導電体が介在された磁性物質、或いは強磁性体の間に非磁性絶縁体が介在された磁性物質を含む。例えば、強磁性体はＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ等を、非磁性伝導体はＣｒ、Ｃｕ等を、絶縁性非磁性体はＭｇＯｘ、ＡｌＯｘ等を含む。
【０１１０】
上部電極４００はデータ格納層３００物質と反応しない金属で形成される。上部電極４００は、例えば貴金属（例：Ｐｔ、Ｉｒ、Ｒｕ）、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ａｌ、Ｗ、又はこれらの組合せで形成される。
【０１１１】
上記一連の過程を通じてライン形態の第１及び第２下部電極１５１、１５２を有するダブルクロスポイントアレイ構造を有する図４の半導体メモリ素子１０が形成される。図２４〜図２８の工程で形成されたダブルクロスポイントアレイ構造を上下積層すると、図２１の積層形半導体メモリ素子４０が形成される。
【０１１２】
本実施形態によると、互いに異なる層に在る導線１００、２００に接続される下部電極１５１、１５２が同時に形成されるので、２つのメモリセル１ａ、１ｂを単一工程で同時に形成できる。
【０１１３】
他の例として、第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによって、第１及び第２下部電極１５１、１５２は、アイランド形態にパターニングされて、図７の半導体メモリ素子１１が形成される。
【０１１４】
＜製造方法の例２＞
【０１１５】
図２９〜図３１は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１１６】
図２９を参照すると、図２４〜図２７で説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成する。基板９０の上に第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成した後、パターニングして隣接する第１及び第２導線１００、２００の一部を露出させるトレンチ１１１を形成する。トレンチ１１１内に、第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。
【０１１７】
第１及び第２下部電極１５１、１５２をリセスする。リセスによって、第１層間絶縁層１１４とキャッピング絶縁層１１７との間に、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２が露出した第２陥没部１３１ｂが形成される。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１１８】
図３０を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと、第２陥没部１３１ｂを満たす第２選択素子層１６２ａを同時に形成する。第１及び第２選択素子層１６１ａ、１６２ａは、ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ、ｐ−Ｓｉ／ｎ−Ｓｉ、ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ、ｐ−ＣｕＯｘ／ｎ−ＴｉＯｘで形成される。
【０１１９】
一例として、第１及び第２陥没部１３１ａ、１３１ｂが満たされるように選択素子物質層（例：ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ）を充分な厚さに形成した後、平坦化して単一膜構造の第１選択素子層１６１ａと第２選択素子層１６２ａとを形成する。他の例として、第１及び第２陥没部１３１ａ、１３１ｂ内に第１選択素子物質層で構成された第１及び第２選択素子層１６１ａ、１６２ａを形成した後リセスし、リセスされた部分に第２選択素子物質層を形成して二重膜構造の第１選択素子層１６１ａと第２選択素子層１６２ａを形成できる。第１及び第２選択素子物質層の中のいずれか１つはｐ−Ｓｉ、ｐ−ＮｉＯｘ、又はｐ−ＣｕＯｘであり、他の１つはｎ−Ｓｉ又はｎ−ＴｉＯｘである。
【０１２０】
このように、第１及び第２選択素子層１６１ａ、１６２ａは、シリコンダイオード（例：ｐ−Ｓｉ／ｎ−Ｓｉ）、酸化物ダイオード（例：ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ、ｐ−ＣｕＯｘ／ｎ−ＴｉＯｘ）、或いは酸化物（例：ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ）を含む。
【０１２１】
第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態であり、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａはＦと実質的に同一か又はＦより小さいか、或いは大きいピッチＳａで交互に配列される。
【０１２２】
図３１を参照すると、図２８で説明したものと同一類似な工程で、キャッピング絶縁層１１７と第２層間絶縁層１１４との上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の複数個のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチング工程でライン形態の第１及び第２選択素子層１６１ａ、１６２ａをパターニングして、図８に示したようにアイランド形態の第１及び第２選択素子１６１、１６２に形成できる。これによって、ライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２とを有する図８の半導体メモリ素子１２が形成される。エッチング選択比に従って、第２層間絶縁層１１４とキャッピング絶縁層１１７とは、第３導線５００によって覆われない部分が選択的に除去されるか、或いは除去されない。
【０１２３】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を更にパターニングすることによって、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１１の半導体メモリ素子１３を形成できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。
【０１２４】
＜選択素子形成の変形形態１＞
【０１２５】
図３２〜図３５は、本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【０１２６】
図３２を参照すると、図２４〜図２８を参照して説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、隣接する第１及び第２導線１００、２００の一部を露出させる複数個のトレンチ１１１を形成し、トレンチ１１１内に第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。絶縁体（例：ＳｉＯｘ）の蒸着とパターニングとによって、キャッピング絶縁層１１７と、第１及び第２下部電極１５１、１５２を露出させる複数個の第２トレンチ１２１を含む第３層間絶縁層１１８とを形成する。第２トレンチ１２１の各々はＦと実質的に同一か或いはＦより大きい幅Ｔａ’を有し、第１導線１００の伸張方向に沿って連続する。第２トレンチ１２１はトレンチ１１１と上下に整列される。
【０１２７】
図３３を参照すると、選択素子物質層１６０を形成する。選択素子物質層１６０は、第３層間絶縁層１１８の上面プロフィールに沿って曲げられた形態を有する。選択素子物質層１６０は、ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を蒸着して形成される。選択素子物質層１６０は、蒸着の時、その厚さを任意に調節することができる。
【０１２８】
図３４を参照すると、第１下部電極１５１に接続される第１選択素子層１６１ａと、第２下部電極１５２に接続される第２選択素子層１６２ａを形成する。選択素子物質層（図３３の１６０参照）を異方性エッチングすると、第２トレンチ１２１の垂直側壁に限定された第１選択素子層１６１ａと第２選択素子層１６２ａとが同時に形成される。第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態であり、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａは、Ｆと実質的に同一であるか又はＦより小さいか、或いは大きい大きさのピッチＳａで交互に配列される。第１及び第２選択素子層１６１ａ、１６２ａの各々の幅は選択素子物質層（図３３の１６０参照）の厚さに比例する。
【０１２９】
図３５を参照すると、第２トレンチ１２１を絶縁体（例：ＳｉＯｘ）で埋め込み、平坦化して、第２層間絶縁層１１４と平坦化された第２キャッピング絶縁層１１９とを形成する。第２キャッピング絶縁層１１９及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。上部電極４００とデータ格納層３００はプレート形態に蒸着された後、ライン形態にパターニングされた複数個の第３導線５００をマスクとして利用するエッチングによって各々複数個のラインに形成される。
【０１３０】
ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２選択素子層１６１ａ、１６２ａを選択的に除去して図８に示したようにアイランド形態の第１及び第２選択素子１６１、１６２を形成できる。エッチング選択比に従って、第３層間絶縁層１１８と第２キャッピング絶縁層１１９は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによってライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２とを有する図８の半導体メモリ素子１２が形成される。
【０１３１】
他の例として、ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによって、第１及び第２下部電極１５１、１５２は、アイランド形態にパターニングされて図１１の半導体メモリ素子１３が形成される。本実施形態によると、第１及び第２選択素子１６１、１６２はＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等のような酸化物を含む。
【０１３２】
＜選択素子形成の変形形態２＞
【０１３３】
図３６〜図３８は、本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【０１３４】
図３６を参照すると、図３３で説明したものと同一又は類似な工程で選択素子物質層１６０を形成し、その一部を除去する。例えば、選択素子物質層１６０の中の水平部分をエッチング工程で選択的に除去する。これにより、第２トレンチ１２１の垂直側壁に限定されて、第２トレンチ１２１より低い高さを有する第１サブ選択素子層１６０ａと第２サブ選択素子層１６０ｂとが同時に形成される。第１サブ選択素子層１６０ａは第１下部電極１５１に沿って伸張されたライン形態を、第２サブ選択素子層１６０ｂは第２下部電極１５２に沿って伸張されたライン形態を有する。
【０１３５】
図３７を参照すると、第２選択素子物質層１７０を形成する。第２選択素子物質層１７０は、第３層間絶縁層１１８の上面プロフィールに沿って曲げられた形態を有する。第２選択素子物質層１７０は、選択素子物質層（図３６の１６０参照）（以下、第１選択素子物質層）とは異なる物質である。例えば、第１選択素子物質層１６０はｐ−Ｓｉ、第２選択素子物質層１７０はｎ−Ｓｉであるか、或いはその逆である。他の例として、第１選択素子物質層１６０はｐ−ＮｉＯｘ又はｐ−ＣｕＯｘ、第２選択素子物質層１７０はｎ−ＴｉＯｘであるか、或いはその逆であり得る。
【０１３６】
図３８を参照すると、第２選択素子物質層（図３７の１７０参照）を異方性エッチングして、第２トレンチ１２１の垂直側壁に限定されたライン形態の第３サブ選択素子層１７０ａ及び第４サブ選択素子層１７０ｂを同時に形成する。第３サブ選択素子層１７０ａは第１サブ選択素子層１６０ａに接合されて第１選択素子層１６１ａを形成し、第４サブ選択素子層１７０ｂは第２サブ選択素子層１６０ｂに接合されて第２選択素子層１６２ａを形成する。図３２で説明したものと同一類似な工程で、アイランド形態の第１及び第２選択素子１６１、１６２を含む図８の半導体メモリ素子１２又は図１１の半導体メモリ素子１３が形成される。本実施形態によると、第１及び第２選択素子１６１、１６２は、ｐ−Ｓｉとｎ−Ｓｉとが接合されたシリコンダイオード、或いはｐ−ＮｉＯｘとｎ−ＴｉＯｘとが接合されるか又はｐ−ＣｕＯｘとｎ−ＴｉＯｘとが接合された酸化物ダイオードを含む。
【０１３７】
＜製造方法の例３＞
【０１３８】
図３９〜図４２は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１３９】
図３９を参照すると、基板９０の上に第１導線１００と第２導線２００とを形成する。基板９０と第１導線１００との間には絶縁層９２が、絶縁層９２と第２導線２００との間には第１層間絶縁層１１２が、第１層間絶縁層１１２の上には第２層間絶縁層１１４が形成される。第２導線２００の各々の両側壁を覆う側壁スペーサー２０２を形成する。
【０１４０】
第１導線１００は２Ｆと実質的に同一なピッチＰ１ｂで水平的に配列され、第２導線２００は第１導線１００より高い位置で２Ｆと実質的に同一なピッチＰ２ｂで水平的に配列される。第１導線１００はＦより大きい幅Ｗ１ｂを、第２導線２００はＦより大きい幅Ｗ２ｂを有する。Ｗ１ｂとＷ２ｂは実質的に同一である。本実施形態によると、第１及び第２導線１００、２００は、上下に一部重畳し、幅Ｗ１ｂ、Ｗ２ｂがＦである場合に比べて相対的に小さい抵抗特性を有する。
【０１４１】
図４０を参照すると、第１及び第２層間絶縁層１１２、１１４を選択的に除去して、隣接する第１及び第２導線１００、２００の一部を同時に露出させる略Ｆと実質的に同一か或いはＦより大きい大きさの幅Ｔｂを有する複数個のトレンチ１１１を形成する。トレンチ１１１のプロフィールに沿って連続的な形態を有して、トレンチ１１１を通じて露出した第１及び第２導線１００、２００に一部接続される伝導性物質層１５０を形成する。
【０１４２】
図４１を参照すると、伝導性物質層１５０を異方性エッチングして、第１導線１００及び第２導線２００にそれぞれ接続されるライン形態の第１下部電極１５１及び第２下部電極１５２を同時に形成する。第１及び第２下部電極１５１、１５２は、Ｆと実質的に同一か又はＦより大きいか、或いは小さいピッチＬｂで交互に配列される。そしてトレンチ１１１を満たすキャッピング絶縁層１１７を形成する。
【０１４３】
図４２を参照すると、第２層間絶縁層１１４及びキャッピング絶縁層１１７の上にライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。これにより、３つの導線１００、２００、５００の間に２つ層のメモリセル２ａ、２ｂが形成され、図１２の半導体メモリ素子２０が製造される。第３導線５００は、図１２に示したように各々Ｆより大きい幅Ｗ３ｂを有し、略２ＦのピッチＰ３ｂで配列される。他の例として、第３導線５００は各々実質的にＦと同一な幅Ｗ３ｂを有することができる。図３９〜図４２の工程で形成されたダブルクロスポイントアレイ構造を上下に積層すると、図２２の積層形半導体メモリ素子４１が形成される。
【０１４４】
他の例として、第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。これにより、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１４の半導体メモリ素子２１が形成される。
【０１４５】
＜製造方法の例４＞
【０１４６】
図４３〜図４５は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１４７】
図４３を参照すると、図３９〜図４１で説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成した後、パターニングして隣接する第１及び第２導線１００、２００の一部を同時に露出させるトレンチ１１１を形成し、トレンチ１１１内に、第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。
【０１４８】
第１及び第２下部電極１５１、１５２をリセスして、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２が露出した第２陥没部１３１ｂを形成する。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１４９】
図４４を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと第２陥没部１３１ｂを満たす第２選択素子層１６２ａを同時に形成する。第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａはＦと実質的に同一か或いはＦより小さいか、或いは大きいピッチＳｂで交互に配列される。
【０１５０】
第１及び第２選択素子層１６１ａ、１６２ａは、図３０で説明したものと同一類似にＺｎＯｘ、ＭｇＯｘ又はＡｌＯｘを含む酸化物、ｐ−Ｓｉ／ｎ−Ｓｉを含むシリコンダイオード、ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ又はｐ−ＣｕＯｘ／ｎ−ＴｉＯｘを含む酸化物ダイオードの中の少なくともいずれか１つを含む。
【０１５１】
図４５を参照すると、図４２で説明したものと同一類似な工程で、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチング工程で、ライン形態の第１及び第２選択素子層１６１ａ、１６２ａをパターニングして、図１５に示したようにアイランド形態の第１及び第２選択素子１６１、１６２を形成できる。これによって、ライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２を有する図１５の半導体メモリ素子２２が形成される。
【０１５２】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を更にパターニングすることによって、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１７の半導体メモリ素子２３を形成できる。
【０１５３】
他の例として、第１及び第２選択素子１６１、１６２は、図３２〜図３５の工程で或いは図３６〜図３８の工程で形成できる。
【０１５４】
＜製造方法の例５＞
【０１５５】
図４６〜図４８は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１５６】
図４６を参照すると、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、基板９０の上に第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成する。第１及び第２層間絶縁層１１２、１１４をパターニングして隣接する第１及び第２導線１００、２００の一部を露出させるトレンチ１１１を形成する。トレンチ１１１内に第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を同時に形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。第１及び第２導線１００、２００は、図２４に示したように各々Ｆと実質的に同一な幅を有するように形成するか、或いは図３９に示したように各々Ｆより大きい幅を有するように形成する。
【０１５７】
第１及び第２下部電極１５１、１５２をリセスする。リセスによって、第１層間絶縁層１１４とキャッピング絶縁層１１７との間に、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２とが露出した第２陥没部１３１ｂが形成される。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１５８】
図４７を参照すると、第１陥没部１３１ａを満たす第１データ層３０１と、第２陥没部１３１ｂを満たす第２データ層３０２を同時に形成する。第１データ層３０１は第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２データ層３０２は第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。
【０１５９】
図４８を参照すると、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の上部電極４００及び第３導線５００を形成する。これにより、図１８に示したように、ライン形態の第１及び第２データ層３０１、３０２を含む半導体メモリ素子３０が形成される。図４６〜図４８の工程で形成されたダブルクロスポイントアレイ構造を上下積層すると、図２３の積層形半導体メモリ素子４２が形成される。
【０１６０】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２データ層３０１、３０２を更にパターニングすることができる。これによって、アイランド形態の第１及び第２データ層３０１、３０２を含む図１９の半導体メモリ素子３１が形成される。
【０１６１】
＜製造方法の例６＞
【０１６２】
図４９〜図５１は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１６３】
図４９を参照すると、図４６で説明したものと同一又は類似な工程を利用して、第１下部電極１５１及び第２下部電極１５２をリセスして第１陥没部１３１ａと第２陥没部１３１ｂを形成する。
【０１６４】
図５０を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと第１データ層３０１を形成し、これと同時に第２陥没部１３１ｂを満たす第２選択素子層１６２ａと第２データ層３０２を形成する。第１選択素子層１６１ａと第１データ層３０１は第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２選択素子層１６２ａと第２データ層３０２は第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。
【０１６５】
図５１を参照すると、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の上部電極４００及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１データ層３０１と第１選択素子層１６１ａをパターニングし、これと同時にライン形態の第２データ層３０２と第２選択素子層１６２ａをパターニングすることができる。これによって、アイランド形態の第１データ層３０１と第１選択素子１６１が第１下部電極１５１の上に配置され、アイランド形態の第２データ層３０２と第２選択素子１６２が第２下部電極１５２の上に配置された図２０の半導体メモリ素子３２が形成される。
【０１６６】
＜応用例＞
【０１６７】
図５２は、本発明の一実施形態による半導体メモリ素子を具備するメモリカードを示したブロック図であり、図５３は、本発明の一実施形態による半導体メモリ素子を応用した情報処理システムを示したブロック図である。
【０１６８】
図５２を参照すると、メモリカード１２００は、ホスト１２３０とメモリ１２１０との間の様々なデータ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は、ＣＰＵ（中央処理装置）１２２２の動作メモリとして使用される。ホストインターフェイス１２２３は、メモリカード１２００に接続されるホスト１２３０のデータ交換プロトコルを具備する。ＥＣＣ（エラー修正コード）１２２４は、メモリ１２１０から読出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェイス１２２５は、メモリ１２１０とインターフェイシングする。ＣＰＵ１２２２は、メモリコントローラ１２２０のデータを交換するための様々な制御動作を遂行する。メモリ１２１０は、本発明の実施形態による上記半導体メモリ素子１０〜１３、２０〜２３、３０〜３２、４０〜４２の中の少なくともいずれか１つを含む。
【０１６９】
図５３を参照すると、情報処理システム１３００は、本発明の実施形態による上記半導体メモリ素子１０〜１３、２０〜２３、３０〜３２、４０〜４２の中の少なくともいずれか１つを具備するメモリシステム１３１０を含む。情報処理システム１３００は、モバイル機器やコンピューター等を含む。一例として、情報処理システム１３００は、システムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、ＣＰＵ（中央処理装置）１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０は、メモリ１３１１とメモリコントローラ１３１２とを含み、図５２のメモリカード１２００と実質的に同様に構成される。このようなメモリシステム１３１０には、ＣＰＵ１３３０によって処理されたデータ又は外部で入力されたデータが格納される。情報処理システム１３００は、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供される。
【０１７０】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１７１】
１、２、３ メモリセル構造
１ａ、２ａ、３ａ 第１メモリセル
１ｂ、２ｂ、３ｂ 第２メモリセル
１０、１１、１２、１３、２０、２１、２２、２３、３０、３１、３２、４０、４１、４２ 半導体メモリ素子
９０ 基板
９２ 絶縁層
９４ マスク
９５ 単位メモリセルが占める面積
１００ 第１導線
１０１ 第１駆動回路
１１１、１２１ トレンチ
１１２ 第１層間絶縁層
１１４ 第２層間絶縁層
１１７ キャッピング絶縁層
１１８ 第３層間絶縁層
１１９ 第２キャッピング絶縁層
１３１ａ 第１陥没部
１３１ｂ 第２陥没部
１５０ 伝導性物質層
１５１ 第１下部電極
１５２ 第２下部電極
１５３ ダミー電極
１６０ （第１）選択素子物質層
１６０ａ 第１サブ選択素子層
１６０ｂ 第２サブ選択素子層
１６１ 第１選択素子
１６２ 第２選択素子
１６１ａ 第１選択素子層
１６２ａ 第２選択素子層
１７０ 第２選択素子物質層
１７０ａ 第３サブ選択素子層
１７０ｂ 第４サブ選択素子層
２００ 第２導線
２０１ 第２駆動回路
２０２ 側壁スペーサー
３００ データ格納層
３０１ 第１データ格納層
３０２ 第２データ格納層
４００ 上部電極
５００ 第３導線
１２００ メモリカード
１２１０、１３１１ メモリ
１２２０ メモリコントローラ
１２２１ ＳＲＡＭ
１２２２、１３３０ ＣＰＵ（中央処理装置）
１２２３ ホストインターフェイス
１２２４ ＥＣＣ（エラー修正コード）
１２２５ メモリインターフェイス
１２３０ ホスト
１３００ 情報処理システム
１３１０ メモリシステム
１３１２ メモリ制御器
１３２０ モデム
１３４０ ＲＡＭ
１３５０ ユーザーインターフェイス
１３６０ システムバス
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の大容量高集積化の趨勢に合わせて、Ｊｏｈｎｓｏｎ等によって発明された特許文献１のような３次元クロスポイントアレイ構造が提案されている。特許文献１において、２層以上のクロスポイントアレイを具現しようとする場合、各メモリ層はメモリ層間の導線（ｂｉｔ ｌｉｎｅ）を共有する。２つのメモリ層を構成する場合、３つの直交する導線が必要とされるので、工程が簡単になり得る。しかし、メモリ層毎にメモリセルや選択素子を形成する工程を反複しなければならず、３つ或いはそれ以上のメモリ層が積層される場合、メモリ層間に干渉がひどくなって動作マージンが減少する問題点が発生し得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６、１８５、１２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、単純な方式で半導体メモリ素子を製造する方法とその方法によって製造される半導体メモリ素子を提供することにある。
また、本発明の目的は、増加した集積度を有する半導体メモリ素子とその製造方法を提供することにある。
また、本発明の目的は、改善された電気的特性を有する半導体メモリ素子とその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、異なるレベルに配置される２つのメモリ層が実質的に同一の工程によって製造される。これはメモリ素子の製造工程を単純化させ得、メモリ素子の集積度を向上させ得る。一実施形態において、２つの平行な導線が異なるレベルで配列されて１つの導線と交差することによって２つのメモリセルが配置される２つの交差点が定義される。本実施形態によれば、２倍に増加したメモリセルの密度を具現することができる。
【０００６】
上記目的を達成するためになされた本発明の一態様による半導体メモリ素子は、第１方向に沿って延長された第１導線と、前記第１方向に沿って延長されて前記第１導線と平行し、前記第１導線に比べて上に配置された第２導線と、第２方向に沿って延長されて前記第１及び第２導線と交差して前記第１及び第２導線と交差点を形成し、前記第２導線に比べて上に配置された第３導線と、前記第１導線と前記第３導線との交差点及び前記第２導線と前記第３導線との交差点の各々に提供された第１及び第２メモリセルと、を備える。
【０００７】
上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、半導体基板の上に第１方向に延長された複数個の第１導線と、前記第１導線の垂直上に配置され、前記第１導線と所定の角度で延長された複数個の第２導線と、前記第２導線の垂直上に配置され、前記第１及び第２導線と各々交差して複数個の第１及び第２交差点を形成する複数個の第３導線と、前記第１及び第２交差点に配置された複数個のメモリセルと、を備える。
【０００８】
上記目的を達成するためになされた本発明の一態様による半導体メモリ素子の製造方法は、基板の上に第１垂直レベルで第１方向に延長され、該第１方向と直交する第２方向に離隔された複数個の第１導線を形成するステップと、前記基板の上に第２垂直レベルで前記第１方向に延長されて前記第２方向に離隔され、前記第１導線の各々と共に前記第２方向に交差するように配置される複数個の第２導線を形成するステップと、前記第１及び第２導線の各々に沿って延長される複数個の第１及び第２下部電極を形成するステップと、前記第２垂直レベルに比べて高い第３垂直レベルで前記第２方向に沿って延長されて前記第１及び第２導線と交差することによって前記第１及び第２導線との交差点でメモリセルを形成する複数個のデータ格納層及び上部電極を形成するステップと、前記上部電極に沿って延長されて前記上部電極が前記データ格納層との間に配置される複数個の第３導線を形成するするステップと、を有する。
【０００９】
また、上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、第１方向に延長されて少なくとも２つの互いに異なる垂直高さに配置される第１導線と、前記第１導線と交差する第２方向に延長され、前記第１導線が配置される高さに比べて大きい垂直高さに配置される第２導線と、前記第１導線に沿って配置され、前記第２導線に対向する下部電極と、前記第２導線に沿って配置され、前記第１導線に対向する上部電極と、前記第１導線と前記第２導線との間のメモリセルを形成する交差点で前記上部電極と前記下部電極との間に配置されるデータ格納層と、を備える。
【００１０】
上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子の製造方法は、基板の上に所定の距離に離隔された第１導線を形成するステップと、前記第１導線の上に第１層間絶縁層を形成するステップと、前記第１層間絶縁層の上に前記第１導線から垂直シフトされた第２導線を形成するステップと、前記第２導線の側壁を覆う側壁スペーサーを形成するステップと、前記第２導線及び前記側壁スペーサーの上に第２層間絶縁層を形成するステップと、隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、前記第２層間絶縁層の上に、且つ前記トレンチ内に伝導層を蒸着するステップと、前記伝導層をエッチングして前記第１及び第２導線の上部領域の各々に沿って延長される第１及び第２下部電極を形成するステップと、前記トレンチ内に前記第２層間絶縁層と同一の高さを有する絶縁層を形成するステップと、前記絶縁層及び前記第２層間絶縁層の上にデータ格納層、上部電極層、及び第３伝導層を順次形成するステップと、前記データ格納層、前記上部電極層、及び前記第３伝導層をパターニングして前記第１及び第２導線と交差する第３導線を形成するステップと、を有する。
【００１１】
また、上記目的を達成するためになされた本発明の他の態様による半導体メモリ素子は、第１方向に延長された第１導線と、前記第１方向に延長され、前記第１導線から垂直シフトされて前記第１導線の一部とオーバーラップする第２導線と、前記第１導線の中心に沿って延長された第１下部電極と、前記第２導線の中心に沿って延長され、前記第１下部電極との距離が前記第１及び第２導線の幅と実質的に同一な第２下部電極と、第２方向に延長されて前記第１及び第２下部電極と交差する第３導線と、前記第３導線と前記第１下部電極との間及び前記第３導線と前記第２下部電極との間に各々配置される第１及び第２メモリセルと、を備える。
【発明の効果】
【００１２】
本発明によると、２回のメタル工程と１回のコンタクト工程で２層のメモリセルを形成できるので、工程数を節減できる。更に、デザインルールの変形がないセルピッチダブルリング（ｃｅｌｌ ｐｉｔｃｈ ｄｏｕｂｌｉｎｇ）効果、即ち２つのメタル層を上下に交差するように形成することによって、ピッチを半分に減少させることができる。このように、製造原価（ｃｏｓｔ）を最小化するためにＥＵＶのような微細な工程を採択しなくとも低廉なパターニング工程を利用して２層のメモリセルを形成できる。これによって、メモリ容量を増加させ得るので、価格競争力を持つ効果がある。更に、各層のメモリ特性が同様に形成されるので、信頼性が確保され、優れた電気的特性を具現できる効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態によるメモリセル構造を示した斜視図である。
【図２】図１の変形形態を示した斜視図である。
【図３】図１の変形形態を示した斜視図である。
【図４】本発明の一実施形態による半導体メモリ素子を示した斜視図である。
【図５】図４の平面図である。
【図６】図４の等価回路図である。
【図７】図４の変形形態を示した斜視図である。
【図８】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図９】図８の平面図である。
【図１０】図８の等価回路図である。
【図１１】図８の変形形態を示した斜視図である。
【図１２】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１３】図１２の平面図である。
【図１４】図１２の変形形態を示した斜視図である。
【図１５】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１６】図１５の平面図である。
【図１７】図１５の変形形態を示した斜視図である。
【図１８】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図１９】図１８の変形形態を示した斜視図である。
【図２０】図１８の変形形態を示した斜視図である。
【図２１】本発明の他の実施形態による半導体メモリ素子を示した斜視図である。
【図２２】図２１の変形形態を示した斜視図である。
【図２３】図２１の変形形態を示した斜視図である。
【図２４】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２５】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２６】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２７】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２８】本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図２９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図３２】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３３】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３４】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３５】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【図３６】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３７】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３８】本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【図３９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４２】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４３】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４４】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４５】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４６】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４７】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４８】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図４９】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５０】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５１】本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図５２】本発明の一実施形態による半導体メモリ素子を具備するメモリカードを示したブロック図である。
【図５３】本発明の一実施形態による半導体メモリ素子を応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体メモリ素子及びその製造方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１５】
本発明と従来技術を比較した長所は、図面を参照した詳細な説明と特許請求の範囲を通じて明確になる。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は図面と関連して次の詳細な説明を参照することによって最もよく理解できる。図面において、同一な参照符号は多様な図面を通じて同一な構成要素を示す。
【００１６】
＜３次元ダブルクロスポイントアレイの例１＞
【００１７】
図１は、本発明の一実施形態によるメモリセル構造を示した斜視図である。
【００１８】
図１を参照すると、本実施形態のメモリセル構造１は、第１〜第３導線１００、２００、５００の３つの導線によって第１及び第２メモリセル１ａ、１ｂの２つのメモリセルが形成された３次元ダブルクロスポイントアレイ（３Ｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ａｒｒａｙ）構造である。
【００１９】
第１導線１００と第３導線５００との交差点（ｃｒｏｓｓ ｐｏｉｎｔ）で第１メモリセル１ａが定義される。第１メモリセル１ａは、直列連結された第１下部電極１５１、データ格納層３００、及び上部電極４００を含む。第１導線１００、第３導線５００、及び第１メモリセル１ａは３次元構造を成す。
【００２０】
第１下部電極１５１はデータ格納層３００に電圧や電流を印加する。データ格納層３００は、電圧や電流印加条件によって抵抗値が変化し、その抵抗値が情報として不揮発性に記憶される。例えば、データ格納層３００は、電流や電圧印加に応じて、抵抗が高いか或いは低い状態であり、このような２つの状態は第１メモリセル１ａに１ビットのデータを格納するようにする。他の例として、データ格納層３００は３つ以上の安定な抵抗状態を有し得、このような抵抗状態によって第１メモリセル１ａはマルチビットのデータを格納できる。
【００２１】
データ格納層３００と上部電極４００とはオーミック接触特性を有する。第１下部電極１５１とデータ格納層３００との接合は非線形特性を有する。第１メモリセル１ａを通じて流れる電流は、第１メモリセル１ａに印加された電圧の増減によって、減少するか或いは増加する。例えば、データ格納層３００は、後述するように遷移金属酸化物やペロブスカイト構造を有する酸化物等を含み、遷移金属酸化物やペロブスカイト酸化物等は半導体特性を有する。従って、第１下部電極１５１とデータ格納層３００は、金属−半導体接合のような接合を成して整流特性（例：ショットキー接触）を有する。第１下部電極１５１とデータ格納層３００とは垂直に積層される。これによって第１メモリセル１ａに流れる電流の流れは垂直方向である。第１下部電極１５１とデータ格納層３００との接合特性に依存して電流の流れ方向は上方に（即ち、第１導線１００から第３導線５００の方に）或いは下方に（即ち、第３導線５００から第１導線１００の方に）支配的である。
【００２２】
第１選択素子１６１は、非対称電流−電圧特性、又は整流特性を有するので、第１メモリセル１ａを貫通する電流の流れをいずれか一方向に容易に制御できる。第１下部電極１５１とデータ格納層３００との接合が整流特性を有しない場合にも、電流は第１選択素子１６１によって上方に或いは下方に優勢的に流れる。
【００２３】
他の例として、第１選択素子１６１は印加電圧の大きさに応じて抵抗値が変化する非線形抵抗体を含み得る。例えば、抵抗体の抵抗値が印加電圧に反比例する場合、相対的に大きい電圧が印加される選択セルでは、抵抗値が相対的に小さいので、電流の流れが許容され、相対的に小さい電圧が印加される非選択セルでは、抵抗値が相対的に大きいので、電流の流れが許容されない。
【００２４】
第２導線２００は、第１導線１００の上に、そして第１導線１００と完全に上下で重畳せずに、Ｘ方向にシフトした位置に提供される。第２導線２００と第３導線５００との交差点に第２メモリセル１ｂが定義される。第２メモリセル１ｂは、直列連結された第２下部電極１５２、データ格納層３００、及び上部電極４００を含む。第２メモリセル１ｂは第２下部電極１５２とデータ格納層３００との間に第２選択素子１６２を更に含む。第２導線２００、第３導線５００、及び第２メモリセル１ｂは３次元構造を成す。
【００２５】
上述した第１メモリセル１ａの構成に関する説明は第２メモリセル１ｂと同一又は類似に適用される。従って、第２下部電極１５２とデータ格納層３００との接合の整流特性及び／又は第２選択素子１６２の整流或いは抵抗特性に応じて、第２メモリセル１ｂを貫通する電流の流れは一方性であるか、或いはいずれかの一方向に支配的である。
【００２６】
第１及び第２導線１００、２００の各々は入力ライン或いはワードラインであり、第３導線５００は出力ライン或いはビットラインである。他の例として、第１及び第２導線１００、２００の各々は出力ライン或いはビットラインであり、第３導線５００は入力ライン或いはワードラインであり得る。第１メモリセル１ａは、第１下部電極１５１、第１選択素子１６１、データ格納層３００、及び上部電極４００の順に或いはその逆順に垂直に積層される。第２メモリセル１ｂは、第２下部電極１５２、第２選択素子１６２、データ格納層３００、及び上部電極４００の順に或いはその逆順に垂直に積層される。
【００２７】
第１及び第２メモリセル１ａ、１ｂは、駆動回路（図５の１０１、２０１参照）に連結され、駆動回路１０１、２０１は、第１及び２メモリセル１ａ、１ｂの各々に固有な電圧又は電流を印加する。これによって、第１及び第２メモリセル１ａ、１ｂの中のいずれか１つは、他の１つの状態に関係なく、例えば読出しや書込み動作のために独立的にアクセスされる。
【００２８】
第１導線１００はいずれか一方向（例えば、Ｙ方向）に比較的長く延長されたライン形態の伝導体を含む。第２導線２００は第１導線１００と平行に比較的長く延長されたライン形態の伝導体を含む。第３導線５００は第１導線１００の延長方向と交差する方向（例えば、Ｘ方向）に比較的長く延長されたライン形態の伝導体を含む。第３導線５００は、互いに平行な第１及び第２導線１００、２００と略９０°の角度で交差し、これによって第１及び第２メモリセル１ａ、１ｂがＸ方向に離隔配置される交差点が定義される。
【００２９】
第１〜第３導線１００、２００、５００はＺ方向に沿って垂直に離隔配置される。一例として、第２導線２００は第１導線１００に比べてＺ方向に離隔されてより高い位置に配置され、第３導線５００は第２導線２００に比べてＺ方向に離隔されてより高い位置に配置される。第１導線１００の幅Ｗ１ａは具現可能である最小フィーチャの大きさ（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ：以下Ｆと称する）と実質的に同一であり得、第２導線２００の幅Ｗ２ａ及び第３導線５００の幅Ｗ３ａもやはり実質的にＦと同一であり得る。「最小フィーチャの大きさＦ」というのはフォトリソグラフィー工程を使用して形成され得る各々の単位フィーチャディメンション（ｉｎｄｅｐｅｎｄｅｎｔ ｕｎｉｔ ｆｅａｔｕｒｅ ｄｉｍｅｎｓｉｏｎ）の最も小さい大きさを称する。
【００３０】
第１導線１００と第２導線２００とはＸ方向には離隔されないことがある。本実施形態によると、第１及び第２導線１００、２００は上下に離隔されるように、そして上下で重畳しないように水平に配置されるので、水平方向（Ｘ方向）の離隔距離はない。従って、第１及び第２導線１００、２００は、許容され得る最大限度に稠密に集積されるので、集積度の向上を具現することができる。他の例として、第１導線１００と第２導線２００とはＸ方向に離隔され得る。
【００３１】
第１下部電極１５１は、第１導線１００の上面の中のいずれか１軸の上で第１導線１００の伸張方向（Ｙ方向）に沿って比較的長く延長されたライン形態、又は第１導線１００と第３導線５００との交差点に限定されたアイランド形態の伝導体を含む。同様に、第２下部電極１５２は、第２導線２００の上面の中のいずれか１軸の上で第２導線２００の伸張方向（Ｙ方向）に沿って比較的長く延長されたライン形態、又は第２導線２００と第３導線５００との交差点に限定されたアイランド形態の伝導体を含む。第１及び第２下部電極１５１、１５２の各々はＦより小さい幅を有することができる。第２下部電極１５２は第１下部電極１５１に比べてその垂直の長さが小さい。第１下部電極１５１と第２下部電極１５２とのピッチＬａは、Ｆと実質的に同一であるか又はＦより小さいか、或いは大きい。
【００３２】
第１選択素子１６１は、第１導線１００の上面の中のいずれか１軸の上で第１導線１００と第３導線５００との交差点に限定されたアイランド形態を有する。第１選択素子１６１は整流特性を有するシリコンダイオード或いは酸化物ダイオードを含む。例えば、第１選択素子１６１は、ｐ−Ｓｉとｎ−Ｓｉとが接合されたシリコンダイオードで構成されるか、或いはｐ−ＮｉＯｘとｎ−ＴｉＯｘとが接合されるか、或いはｐ−ＣｕＯｘとｎ−ＴｉＯｘとが接合された酸化物ダイオードである。他の例として、第１選択素子１６１は、特定電圧以下では抵抗が高いので、電流が概ね流れないが、その特定電圧以上であれば、抵抗が低くなって電流が流れるようにする酸化物、例えばＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を含み得る。
【００３３】
第２選択素子１６２は、第２導線２００の上面の中のいずれか１軸の上で第２導線２００と第３導線５００との交差点に限定されたアイランド形態を有する。第２選択素子１６２は第１選択素子１６１と同一な物質を含む。第１及び第２選択素子１６１、１６２の各々はＦより小さい幅を有することができる。第２選択素子１６２の垂直の長さは第１選択素子１６１と同一又は類似であり得、第１選択素子１６１とのピッチＳａはＦと実質的に同一であるか又はＦより小さいか、或いは大きい。
【００３４】
データ格納層３００は、第３導線５００に沿ってＸ方向に比較的長く延長され、Ｆと同一又は類似な幅を有するライン形態である。データ格納層３００は、第１及び第２下部電極１５１、１５２又は第１及び第２選択素子１６１、１６２に共通に接する。データ格納層３００は、印加電圧や電流に依存して抵抗が可逆的に変わる２つ以上の安定な抵抗状態を有し、外部電源が供給されない限りその状態が維持されることによって、実質的にデータが格納される物質を含む。
【００３５】
一例として、データ格納層３００は、高電圧が供給されると電流が流れる通路が生成されて抵抗が低くなる物質を含む。データ格納層３００は、例えば金属酸化物（例：ＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＮｉＯｘ、ＺｒＯｘ、ＷＯｘ）、金属窒化物（例：ＢＮｘ、ＡｌＮｘ）、ペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化物（例：ＰｒＣａＭｎＯ、ｄｏｐｅｄ−ＳｒＴｉＯ）、又は拡散がよく行われる金属イオン（例：Ｃｕ、Ａｇ）を含む固体電解質（例：ＧｅＴｅ、ＧｅＳ）を含む。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＲｅＲＡＭセルと称される。データ格納層３００は金属で構成された第１及び第２下部電極１５１、１５２と接合して整流特性を有する。データ格納層３００の初期状態が高抵抗状態（ＯＦＦ状態）であると仮定した場合、初期状態でセット電圧（Ｓｅｔ ｖｏｌｔａｇｅ）が印加されると、データ格納層３００は低抵抗状態（Ｏｎ状態）にスイッチングされる（ＳＥＴ）。オン状態ではリセット電圧（Ｒｅｓｅｔ Ｖｏｌｔａｇｅ）が供給されなければ、低抵抗状態を維持する。オン状態でリセット電圧が供給されると、データ格納層３００は低抵抗状態から高抵抗状態にスイッチングされる（ＲＥＳＥＴ）。リセット又はセット電圧より低い電圧（Ｒｅａｄｉｎｇ Ｖｏｌｔａｇｅ）を掛けてデータ格納層３００に格納されたメモリ状態を読み出すことができる。
【００３６】
他の例として、データ格納層３００は、印加される電流又は電流によって加熱される温度と時間とに応じて、電流によって比抵抗が高い非晶質層相から比抵抗が低い結晶質相に、或いはその逆に相変化が可能である物質を含み得る。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＰＲＡＭセルと称される。相変化が可能である物質は印加電流や電圧によって発生するジュール熱（Ｊｏｕｌｅ Ｈｅａｔｉｎｇ）によって結晶状態（低抵抗）及び非晶質状態（高抵抗）の間の可逆的相変化が発生するカルコゲン化合物を含み得る。一例として、データ格納層３００にリセット電流（Ｒｅｓｅｔ ｃｕｒｒｅｎｔ）が短時間印加されて溶融点より高い温度に加熱された後に急冷されると、データ格納層３００は非晶質の高抵抗状態（ＲＥＳＥＴ状態）を有する。高抵抗状態でデータ格納層３００にセット電流（Ｓｅｔ ｃｕｒｒｅｎｔ）が長時間印加されて溶融点より低いが、結晶化温度より高い温度に維持された後に冷却されると、データ格納層３００は結晶質の低抵抗状態（ＳＥＴ状態）にスイッチングされる。データ格納層３００を通じて流れる電流を感知して第１メモリセル１ａ及び／又は第２メモリセル１ｂに格納された情報を読み出すことができる。
【００３７】
他の例として、データ格納層３００は２つの強磁性体層の磁化が平行（ｐａｒａｌｌｅｌ）又は反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に応じて電気的抵抗が変われる物質を含み得る。データ格納層３００は、強磁性体層の磁化が平行になると低抵抗状態を有し、反平行になると高抵抗状態を有する。データ格納層３００は、一例として強磁性体の間に非磁性伝導体が挿入されたＧＭＲ構造、或いは強磁性体の間に絶縁性非磁性体が挿入されたＭＴＪ構造を有する磁性物質を含む。例えば、強磁性体はＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ等を、非磁性伝導体はＣｒ、Ｃｕ等を、絶縁性非磁性体はＭｇＯｘ、ＡｌＯｘ等を含む。このようなデータ格納層３００を有する第１及び第２メモリセル１ａ、１ｂはＭＲＡＭセルと称される。
【００３８】
上部電極４００は、第３導線５００に沿ってＸ方向に比較的長く延長されたＦと同一又は類似な幅を有するライン形態である。上部電極４００はデータ格納層３００の物質と反応しない金属を含む。上部電極４００は、貴金属（例：Ｐｔ、Ｒｕ、Ｉｒ）、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ａｌ等を含む。
【００３９】
＜３次元ダブルクロスポイントアレイの例２＞
【００４０】
図２は、図１の変形形態を示した斜視図である。以下、図１と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００４１】
図２を参照すると、本変形形態のメモリセル構造２は、第１導線１００と第２導線２００とが上下の一部で重畳する第１メモリセル２ａと第２メモリセル２ｂとを含む３次元ダブルクロスメモリアレイ構造である。例えば、図１の第１導線１００の幅Ｗ１ａ及び第２導線２００の幅Ｗ２ａを左右両側に大きく拡張すると、図２に示したように第１導線１００の幅Ｗ１ｂと第２導線２００の幅Ｗ２ｂの各々はＦより大きくなってＺ方向に互いに対向する第１導線１００の右側の一部と第２導線２００の左側の一部とが上下で重畳する。
【００４２】
本実施形態によると、第１及び第２導線１００、２００の各々の断面積が拡大されるので、第１及び第２導線１００、２００の各々の抵抗が相対的に減少する。第３導線５００の幅Ｗ３ｂをＦより大きく拡張して第３導線５００の抵抗を減少できる。他の例として、第３導線５００の幅Ｗ３ｂは実質的にＦと同一であり得る。第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＬｂで交互に配列される。第１及び第２選択素子１６１、１６２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＳｂで交互に配列される。本実施形態においてＬａ＝Ｌｂ＝Ｓａ＝Ｓｂであり得る。
【００４３】
＜３次元ダブルクロスポイントアレイの例３＞
【００４４】
図３は、図１の変形形態を示した斜視図である。以下、図１と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００４５】
図３を参照すると、本変形形態のメモリセル構造３は、第１導線１００と第２導線２００が第３導線５００と交差して生成された交差点に第１メモリセル３ａと第２メモリセル３ｂが定義される３次元ダブルクロスメモリアレイ構造である。
【００４６】
データ格納層３０１、３０２は、第３導線５００に沿ってＸ方向に配列された不連続的な形態である。例えば、データ格納層３０１、３０２は、第１導線１００と第３導線５００との交差点に限定された第１データ格納層３０１と、第２導線２００と第３導線５００との交差点に限定された第２データ格納層３０２とに区分される。第１データ格納層３０１は、第１導線１００に沿ってＹ方向に延長されたライン形態、或いは第１選択素子１６１と同一又は類似のアイランド形態を有する。第２データ格納層３０２は、第２導線２００に沿ってＹ方向に延長されたライン形態、或いは第２選択素子１６２と同一又は類似のアイランド形態を有する。
【００４７】
第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃは、Ｆと実質的に同一であるか、或いはＦより大きい。一例として、第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃはＦと実質的に同一であり、図１と同一又は類似に水平的に離隔無しに、或いは離隔されて、垂直的に離隔されて配列される。他の例として、第１導線１００の幅Ｗ１ｃと第２導線２００の幅Ｗ２ｃは、図２と同一又は類似にＦより大きく、上下で一部が重畳する。第３導線５００の幅Ｗ３ｃは、Ｆと実質的に同一であるか、或いはＦより大きい。
【００４８】
＜３次元半導体メモリ素子の例１＞
【００４９】
図４は、本発明の一実施形態による半導体メモリ素子を示した斜視図であり、図５は、図４の平面図であり、図６は、図４の等価回路図であり、図７は、図４の変形形態を示した斜視図である。
【００５０】
図４を参照すると、半導体メモリ素子１０は、図１に示したメモリセル構造１の３次元ダブルクロスポイントアレイを含む。例えば、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義される。第１導線１００は第１共面をなす第１層を構成し、第２導線２００は第１層より高い第２共面をなす第２層を構成し、そして第３導線５００は第２層より高い第３共面をなす第３層を構成する。
【００５１】
第１導線１００と第３導線５００との交差点には第１メモリセル１ａが、第２導線２００と第３導線５００との交差点には第２メモリセル１ｂが提供される。図４には示していないが、第１導線１００は半導体基板（図２４の９０参照）の上に配置され、第１導線１００と半導体基板９０との間に絶縁層（図２４の９２参照）が提供される。
【００５２】
第１導線１００はＦと同一な幅Ｗ１ａを有する。第１導線１００は、２ＦのピッチＰ１ａでＸ方向に配列され、隣接する第１導線１００間の距離はＦと同一である。第２導線２００は、各々Ｆと同一な幅Ｗ２ａを有し、２ＦのピッチＰ２ａでＸ方向に配列される。隣接する第２導線２００間の距離はＦと同一である。第２導線２００は、第１導線１００に比べて更に高い位置に、そして第１導線１００間に配置される。従って、第１及び第２導線１００、２００はＸ方向に離隔距離無しで交互に配置される。第３導線５００は各々Ｆと同一な幅Ｗ３ａを有する。第３導線５００は２ＦのピッチＰ３ａにＹ方向に配列され、隣接する第３導線５００間の距離はＦと同一である。複数個のデータ格納層３００及び上部電極４００の形態及び配列は第３導線５００と同様である。
【００５３】
図５に示したように、第１導線１００は、第１駆動回路１０１と電気的に連結され、第２導線２００は第２駆動回路２０１と電気的に連結される。第１駆動回路１０１と第２駆動回路２０１とは互いに異なる位置、例えばメモリセル構造１を介して互いに反対側に配置される。第１駆動回路１０１と第２駆動回路２０１は半導体基板に配置される。
【００５４】
第２導線２００が第１導線１００と同一の高さに配置される場合、第１導線１００と第２導線２００とは略Ｆの距離で水平に離隔され、結果、単位メモリセルが占める面積は４Ｆ２である。本実施形態によると、第１導線１００と第２導線２００との間に離隔距離が無いので、単位メモリセル（ｕｎｉｔ ｍｅｍｏｒｙ ｃｅｌｌ）が占める面積９５は、図５に示したように２Ｆ２である。このように、本実施形態によると、２つ層の導線１００、２００が上下交差するように配置されることによって、これらの導線１００、２００が占める面積が既存対比１／２に減ってメモリセル密度が２倍に向上する。
【００５５】
図４を再び参照すると、複数個の第１下部電極１５１は、第１導線１００に沿ってＹ方向に伸張されたライン形態である。同様に、複数個の第２下部電極１５２は第２導線２００に沿ってＹ方向に伸張されたライン形態である。隣接する第１及び第２下部電極１５１、１５２は、後述する図２５〜図２８に示すように、Ｆの大きさの幅Ｔａを有するトレンチ１１１を形成し、そのトレンチ１１１内に伝導体を蒸着し、パターニングして同時に形成される。従って、第１及び第２下部電極１５１、１５２はＦより小さいピッチＬａで交互に配列される。他の例として、Ｆより大きい幅Ｔａのトレンチ１１１を形成する場合、第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか、或いはＦより大きいピッチＬａで交互に配列される。第２導線２００の各々の両側壁の上に側壁スペーサー２０２が更に提供される。第１下部電極１５１と側壁スペーサー２０２との間にＹ方向に伸張されたライン形態の複数個のダミー電極１５３が更に提供される。ダミー電極１５３は第１導線１００に接続され、第２導線２００の方に垂直に拡張される。ダミー電極１５３によって第１及び第２導線１００、２００は短絡されない。ダミー電極１５３は隣接する第１及び第２下部電極１５１、１５２を同時に形成する時に形成される。これに対しては図２４〜図２８を参照して後述する製造方法を参照することで明確に理解できる。
【００５６】
他の例として、図７に示すように、第１下部電極１５１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり得る。同様に、第２下部電極１５２は、第２導線２００と第３導線５００との交差点に限定されたアイランド形態であり得る。ダミー電極１５３に対してもこれと同様に交差点に限定されたアイランド形態であり得る。図４の半導体メモリ素子１０に対する説明は、図７の半導体メモリ素子１１に同一類似に適用される。
【００５７】
図４を再び参照すると、データ格納層３００を構成する物質に応じて半導体メモリ素子１０の種類が決定される。一例として、半導体メモリ素子１０は、データ格納層３００が相変化物質（例：Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ）で構成される場合、相変化メモリ素子（ＰＲＡＭ ｄｅｖｉｃｅ）に区分され、遷移金属酸化物（例：ＴｉＯｘ、ＨｆＯｘ）で構成される場合、抵抗メモリ素子（ＲｅＲＡＭ ｄｅｖｉｃｅ）に区分される。
【００５８】
図６を図４と共に参照すると、第１導線１００は１層のワードラインＷ１０、Ｗ１１、Ｗ１２に、第２導線２００は２層のワードラインＷ２０、Ｗ２１、Ｗ２２に、第３導線５００は３層のビットラインＢＬ０、ＢＬ１に相当する。
【００５９】
ビットラインＢＬ０には抵抗状態が遷移するのに充分な電流が流れるようにする電圧Ｖｗが、他のビットラインＢＬ１にはＶｗ／２がそれぞれ印加され、ワードラインＷ２２には０ボルトが印加され、他のワードラインＷ１０−Ｗ２１にはＶｗ／２がそれぞれ印加される場合を仮定する。ワードラインＷ２２とビットラインＢＬ０との交差点に形成されたメモリセルＭの両端の電位差がＶｗであるから、メモリセルＭは、高抵抗或いは低抵抗状態に遷移されるので、データの書込みが行われる。これに反して、メモリセルＭ以外の他のメモリセルは、電位差がＶｗ／２又は０であるから、抵抗状態の遷移が発生しないので、データの書込みが行われない。
【００６０】
半導体メモリ素子１０は選択素子を含まないことがあり得る。しかし、第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合が整流特性を有するので、特定メモリセルが選択されて判読され得る。例えば、メモリセルＭを貫通して流れる第１電流ＩａをセンシングしてメモリセルＭに格納されたデータを読み出す動作の場合、ワードラインＷ２２とビットラインＢＬ１との交差点に形成されたメモリセルと、ワードラインＷ１２とビットラインＢＬ０、ＢＬ１との交差点に形成されたメモリセルを貫通して流れる第２電流Ｉｂによって干渉現状が発生し得る。しかし、本実施形態によると、第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合の整流特性によって第２電流Ｉｂの流れが阻止されて読出し動作のエラーが発生しない。
【００６１】
＜３次元半導体メモリ素子の例２＞
【００６２】
図８は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図９は、図８の平面図であり、図１０は、図８の等価回路図であり、図１１は、図８の変形形態を示した斜視図である。
【００６３】
図８を参照すると、半導体メモリ素子１２は、図４の半導体メモリ素子１０と同一類似に構成される。例えば、半導体メモリ素子１２は、図１に示したメモリセル構造１の３次元ダブルクロスポイントアレイを含む。例えば、上下交差するように、そして水平的には離隔距離無しで稠密に配列された第１及び第２導線１００、２００と第３導線５００とが交差して複数個の交差点を定義し、その交差点に複数個の第１及び第２メモリセル１ａ、１ｂが配置される。図９に示したように、第１導線１００は第１駆動回路１０１に、第２導線２００は第２駆動回路２０１に電気的に連結される。
【００６４】
図４の半導体メモリ素子１０と異なり、図８の半導体メモリ素子１２は、第１下部電極１５１とデータ格納層３００との間に複数個の第１選択素子１６１を、そして第２下部電極１５２とデータ格納層３００との間に複数個の第２選択素子１６２を更に含む。第１選択素子１６１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態である。同様に、第２選択素子１６２は、第２導線２００と第３導線５００との交差点に限定されたアイランド形態である。
【００６５】
隣接する第１及び第２選択素子１６１、１６２は、例えば後述する図２９〜図３１に示すように、同時に形成される。従って、第１及び第２選択素子１６１、１６２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＳａで交互に配列される。第１選択素子１６１は、第１下部電極１５１とデータ格納層３００との間に一方向性電流の流れが具現されない場合、追加的に更に提供される。第２選択素子１６２もやはりこれと同様である。
【００６６】
第１下部電極１５１はライン形態である。従って、１つの第１導線１００と１つの第３導線５００との交差点の数に該当する複数個の第１選択素子１６１が１つの第１下部電極１５１の上に配置される。同一類似に、１つのライン形態の第２下部電極１５２の上に第２導線２００と第３導線５００との交差点の数に該当する複数個の第２選択素子１６２が配置される。
【００６７】
他の例として、図１１に示したように、第１下部電極１５１は第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり得、第２下部電極１５２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態であり得る。ダミー電極１５３についてもこれと同様に交差点に限定されたアイランド形態であり得る。図８の半導体メモリ素子１２に対する説明は、図１１の半導体メモリ素子１３に同一類似に適用される。
【００６８】
図１０及び図８を参照すると、第１導線１００は、ワードラインＷ１０、Ｗ１１、Ｗ１２に、第２導線２００はＷ２０、Ｗ２１、Ｗ２２に、第３導線５００はＢＬ０、ＢＬ１に相当する。そして、Ｓ１は第１選択素子１６１に、Ｓ２は第２選択素子１６２に相当する。半導体メモリ素子１２の書込みや読出し動作は、図６の説明が同一類似に適用される。第１及び第２下部電極１５１、１５２とデータ格納層３００との間の接合が整流特性を有しない場合、Ｓ１、Ｓ２によってメモリセルを貫通する電流はその流れが一方向性や電圧の大きさに応じて非線形的であり、これによってデータの書込み及び読出し動作の時に、特性メモリセルが選択される。
【００６９】
＜３次元半導体メモリ素子の例３＞
【００７０】
図１２は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１３は、図１２の平面図であり、図１４は、図１２の変形形態を示した斜視図である。図４〜図７と異なる点について詳細に説明し、同一な点については簡単に説明するか、或いは省略する。
【００７１】
図１２を参照すると、半導体メモリ素子２０は、図２に示したメモリセル構造２の３次元ダブルクロスポイントアレイを含む。図４と同一類似に、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義され、その複数個の交差点に複数個の第１及び第２メモリセル２ａ、２ｂが提供される。図１３に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子２０の等価回路図は、図６と同一である。
【００７２】
第１導線１００は、各々Ｆより大きい幅Ｗ１ｂを有し、２ＦのピッチＰ１ｂでＸ方向に配列される。第２導線２００は各々Ｆより大きい幅Ｗ２ｂを有し、２ＦのピッチＰ２ｂでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置で第１導線１００と一部が重畳する。従って、第１及び第２導線１００、２００は、Ｚ方向に一部が重畳しながら、Ｘ方向に交互に配置される。本実施形態によると、第１及び第２導線１００、２００は抵抗減少効果を得ながらも最大に稠密に配置される。
【００７３】
第３導線５００の幅Ｗ３ｂを最小フィーチャの大きさＦより大きく拡張して第３導線５００の抵抗減少化を具現することができる。他の例として、第３導線５００の幅Ｗ３ｂは最小フィーチャの大きさＦを有することができる。第１及び第２下部電極１５１、１５２はＦと実質的に同一であるか又はＦより小さいか、或いは大きいピッチＬｂで交互に配列される。第１下部電極１５１と第２下部電極１５２はＹ方向に伸張されたライン形態を有する。
【００７４】
他の例の半導体メモリ素子２１を図１４に示す。図１４に示したように、第１下部電極１５１は第１導線１００と第３導線５００との交差点に限定されたアイランド形態であり、第２下部電極１５２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態である。これ以外の構成は、図１２の半導体メモリ素子２０と同一類似である。
【００７５】
＜３次元半導体メモリ素子の例４＞
【００７６】
図１５は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１６は、図１５の平面図であり、図１７は、図１５の変形形態を示した斜視図である。
【００７７】
図１５を参照すると、半導体メモリ素子２２は、図１２の半導体メモリ素子２０と同一類似に構成される。例えば、半導体メモリ素子２２は、図２に示したメモリセル構造２の３次元ダブルクロスポイントアレイを含む。例えば、上下交差しながら重畳する第１及び第２導線１００と第３導線５００とが交差して第１及び第２メモリセル２ａ、２ｂが配置される交差点を定義する。図１６に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子２２の等価回路図は、図１０と同一である。
【００７８】
図１２の半導体メモリ素子２０と異なり、図１５の半導体メモリ素子２２は、第１下部電極１５１とデータ格納層３００との間にアイランド形態の複数個の第１選択素子１６１を、そして第２下部電極１５２とデータ格納層３００との間にアイランド形態の複数個の第２選択素子１６２を更に含む。第１及び第２下部電極１５１、１５２は、ライン形態であるか、又は図１７に示したようにアイランド形態である。図１７の半導体メモリ素子２３は、下部電極１５１、１５２がアイランド形態であること以外には、図１５の半導体メモリ素子２２と実質的に同様に構成される。
【００７９】
＜３次元半導体メモリ素子の例５＞
【００８０】
図１８は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図１９及び図２０は、図１８の変形形態を示した斜視図である。
【００８１】
図１８を参照すると、半導体メモリ素子３０は、図３に示したメモリセル構造３の３次元ダブルクロスポイントアレイを含む。図４と同一又は類似に、Ｙ方向に伸張され、互いに異なる高さに提供された複数個の第１及び第２導線１００、２００がＸ方向に伸張された複数個の第３導線５００と交差して複数個の交差点が定義され、その複数個の交差点に複数個の第１及び第２メモリセル３ａ、３ｂが提供される。図５に示したように、第１導線１００は第１駆動回路１０１に電気的に連結され、第２導線２００は第２駆動回路２０１に電気的に連結される。半導体メモリ素子３０の等価回路図は、図６と同一である。
【００８２】
第１データ層３０１はライン形態の第１下部電極１５１の上にＹ方向に延長されたライン形態に配置される。第２データ層３０２はライン形態の第２下部電極１５２の上にＹ方向に延長されたライン形態に配置されて第１データ層３０１と平行に伸張される。第３導線５００は、第１及び第２データ層３０１、３０２を横切ってＸ方向に伸張される。上部電極４００は、第１及び第２データ層３０１、３０２と第３導線５００との間でＸ方向に伸張される。
【００８３】
第１導線１００は、図４と同一又は類似に、各々Ｆと実質的に同一な幅Ｗ１ｃを有し、略２Ｆと実質的に同一なピッチＰ１ｃでＸ方向に配列される。第２導線２００は、各々Ｆと実質的に同一な幅Ｗ２ｃを有し、略２ＦのピッチＰ２ｃでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置に、そして第１導線１００と水平的に離隔無しに、或いは離隔されて交互に配列される。
【００８４】
他の例として、第１導線１００は、図１２と同一又は類似に、各々Ｆより大きい幅Ｗ１ｃを有し、略２Ｆと実質的に同一なピッチＰ１ｃでＸ方向に配列される。第２導線２００は、各々Ｆより大きい幅Ｗ２ｃを有し、略２Ｆと実質的に同一なピッチＰ２ｃでＸ方向に配列される。第２導線２００は、第１導線１００に比べてより高い位置に、そして第１導線１００と上下で一部が重畳する。
【００８５】
第３導線５００は、各々Ｆと実質的に同一であるか、或いはＦより大きい幅Ｗ３ｃを有し、略２Ｆと実質的に同一なピッチＰ３ｃでＹ方向に配列される。他の例として、ピッチＰ１ｃ、Ｐ２ｃ、Ｐ３ｃの中の少なくともいずれか１つは２Ｆより大きい。
【００８６】
他の例の半導体メモリ素子３１を図１９に示す。図１９に示したように、第１データ層３０１は、第１導線１００と第３導線５００との交差点に限定されたアイランド形態を、第２データ層３０２は第２導線２００と第３導線５００との交差点に限定されたアイランド形態を有する。
【００８７】
その他の例の半導体メモリ素子３２は、図２０に示したように、アイランド形態の第１データ層３０１とライン形態の第１下部電極１５１との間にアイランド形態の第１選択素子１６１を、アイランド形態の第２データ層３０１とライン形態の第２下部電極１５２との間にアイランド形態の第２選択素子１６２を更に含む。
【００８８】
半導体メモリ素子３０、３１、３２の中の少なくともいずれか１つは、図７と同一又は類似にアイランド形態の第１及び第２下部電極１５１、１５２を含む。
【００８９】
＜３次元ダブルクロスポイントアレイの積層例＞
【００９０】
図２１は、本発明の他の実施形態による半導体メモリ素子を示した斜視図であり、図２２及び図２３は、図２１の変形形態を示した斜視図である。
【００９１】
図２１を参照すると、半導体メモリ素子４０は、上下に積層された少なくとも２つの図４の半導体メモリ素子１０を含む。図４の半導体メモリ素子１０の代わりに、或いはこれらと共に図７の半導体メモリ素子１１、図８の半導体メモリ素子１２、及び／又は図１１の半導体メモリ素子１３が上下に積層され得る。本実施形態によると、第１及び第２メモリセル１ａ、１ｂが上下に積層されてメモリ容量が拡張される。
【００９２】
図２２を参照すると、半導体メモリ素子４１は、上下に積層された少なくとも２つの図１２の半導体メモリ素子２０を含み、これによって第１及び第２メモリセル２ａ、２ｂが上下に積層されて拡張されたメモリ容量を有する。図１４の半導体メモリ素子２１、図１５の半導体メモリ素子２２、及び／又は図１７の半導体メモリ素子２３が、図１２の半導体メモリ素子２０の代わりに、或いはこれらと共に上下に積層され得る。
【００９３】
図２３を参照すると、半導体メモリ素子４２は、上下に積層された少なくとも２つの図１８の半導体メモリ素子３０を含み、これによって第１及び第２メモリセル３ａ、３ｂが上下に積層されて拡張されたメモリ容量を有する。図１９の半導体メモリ素子３１及び／又は図２０の半導体メモリ素子３２が、図１８の半導体メモリ素子３０の代わりに、或いはこれらと共に上下に積層され得る。
【００９４】
＜製造方法の例１＞
【００９５】
図２４〜図２８は、本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。
【００９６】
図２４を参照すると、上下交差するように配置され、互いに平行に伸張された複数個の第１導線１００と第２導線２００を基板９０の上に形成する。例えば、第１及び第２導線１００、２００は、垂直的に離隔され、水平的に交互に配列される形態に形成される。第２導線２００は第１導線１００に比べて高い位置に形成される。基板９０と第１導線１００との間には、第１導線１００を基板９０から電気的に絶縁させる絶縁層９２が更に提供される。
【００９７】
絶縁層９２の上に第１導線１００を形成し、第１導線１００を覆う第１層間絶縁層１１２を形成する。第１層間絶縁層１１２の上に第２導線２００を形成し、第２導線２００を覆う第２層間絶縁層１１４を形成する。第２導線２００の各々の両側壁を覆う側壁スペーサー２０２を更に形成する。第１及び第２層間絶縁層１１２、１１４は、互いに同一な垂直の長さを有するか、或いは互いに異なる垂直の長さを有する。
【００９８】
基板９０はシリコンウエハーのような半導体基板を含む。絶縁層９２と第１及び第２層間絶縁層１１２、１１４の中の少なくともいずれか１つは、酸化物（例：ＳｉＯｘ）、窒化物（例：ＳｉＮｘ、ＳｉＯＮｘ）、又はこれらの組合せを蒸着して形成される。側壁スペーサー２０２は、第２層間絶縁層１１４とエッチング選択比がある絶縁性物質を蒸着し、パターニングして形成される。例えば、第２層間絶縁層１１４は酸化膜（例：ＳｉＯｘ）で、側壁スペーサー２０２は窒化膜（例：ＳｉＮｘ）で形成される。
【００９９】
第１及び第２導線１００、２００は、伝導性物質、例えばＴｉ、Ｗ、Ｓｉ、Ｃｕ、Ｔａ、Ｍｏ、Ｒｕ、Ａｌ、Ａｕ、Ｐｔ、Ａｇ、又は少なくともこれらの中のいずれか１つを蒸着し、パターニングして形成される。第１導線１００は、パターニング工程で許容可能である最小フィーチャの大きさＦと実質的に同一な幅Ｗ１ａを各々有し、２Ｆと実質的に同一なピッチＰ１ａで配列される。第２導線２００は、Ｆと実質的に同一な幅Ｗ２ａを各々有し、２Ｆと実質的に同一なピッチＰ２ａで配列される。即ち、Ｗ１ａ＝Ｗ２ａ＝Ｆ、Ｐ１ａ＝Ｐ２ａ＝２Ｆである。
【０１００】
図２５を参照すると、隣接する第１導線１００及び第２導線２００の一部を同時に露出させるトレンチ１１１を形成する。一例として、第２層間絶縁層１１４の上にフォトレジストの塗布及びパターニングによってマスク９４を形成し、そのマスク９４を利用するエッチング工程で、第１及び第２層間絶縁層１１２、１１４を選択的に除去して、隣接する一対の第１導線１００及び第２導線２００の一部を同時に露出させる複数個のトレンチ１１１を形成する。
【０１０１】
トレンチ１１１の各々は、Ｆと実質的に同一であるか、或いはＦより大きい大きさの幅Ｔａを有し、第１導線１００或いは第２導線２００の伸張方向に沿って連続する。トレンチ１１１の各々は隣接する第１及び第２導線１００、２００の一部と重畳する位置に形成される。一例として、トレンチ１１１は、第１導線１００との重畳面積が第２導線２００との重畳面積と実質的に同一であるように形成されるので、第１導線１００とは第１導線１００のピッチＰ１ａの１／４又は幅Ｗ１ａの１／２程、第２導線２００とは第２導線２００のピッチＰ２ａの１／４又は幅Ｗ２ａの１／２程重畳する。
【０１０２】
図２６を参照すると、トレンチ１１１のプロフィールに沿って連続的な形態を有する伝導性物質層１５０を形成する。伝導性物質層１５０はトレンチ１１１によって露出した第１及び第２導線１００、２００の一部と直接接触する。伝導性物質層１５０は後続するデータ格納層（図２８の３００参照）物質と反応しない金属を含む。伝導性物質層１５０は、例えば貴金属（例：Ｐｔ、Ｉｒ、Ｒｕ）、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ａｌ、Ｗ、又はこれらの組合せを蒸着して形成する。
【０１０３】
図２７を参照すると、第１導線１００に接続される第１下部電極１５１と第２導線２００に接続される第２下部電極１５２を形成する。伝導性物質層１５０を異方性エッチングすると、トレンチ１１１の垂直側壁に限定された垂直な第１下部電極１５１と第２下部電極１５２とが形成される。本実施形態によると、第１及び第２下部電極１５１、１５２を別個の工程で各々形成するのではなく、単一工程で同時に形成する。第１下部電極１５１は第１導線１００に沿って伸張されたＦより薄い幅を有するライン形態、第２下部電極１５２は第２導線２００に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２下部電極１５１、１５２の各々の幅は伝導性物質層（図２６の１５０参照）の厚さに比例する。第１及び第２下部電極１５１、１５２は、Ｆと実質的に同一であるか、或いはＦより大きい大きさの幅Ｔａを有するトレンチ１１１内に限定されるので、第１及び第２下部電極１５１、１５２は、Ｆに比べて小さいか又はＦと実質的に同一であるか、或いは大きい大きさのピッチＬａで水平方向に交互に配列される。トレンチ１１１の中の少なくともいずれか１つには異方性エッチングによって除去されないで形成されるダミー電極１５３がある。ダミー電極１５３は、第１導線１００に直接接続され、垂直方向に第２導線２００の方に拡張される。本実施形態によると、側壁スペーサー２０２は、ダミー電極１５３が第２導線２００に接続されることを防止でき、これによって第１導線１００と第２導線２００との短絡問題は全く発生しない。
【０１０４】
図２８を参照すると、トレンチ１１１を絶縁体（例：ＳｉＯｘ）で埋め込み、平坦化して、第２層間絶縁層１１４と平坦化されたキャッピング絶縁層１１７を形成する。キャッピング絶縁層１１７と第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。
【０１０５】
第３導線５００は、伝導性物質、例えばＴｉ、Ｗ、Ｓｉ、Ｃｕ、Ｔａ、Ｍｏ、Ｒｕ、Ａｌ、Ａｕ、Ｐｔ、Ａｇ、又は少なくともこれらの中のいずれか１つをプレート形態に蒸着した後、パターニングして図４に示したように複数個のラインに形成される。第３導線５００は、図４に示したように第１導線１００及び／又は第２導線２００の伸張方向と略直交する方向に伸張され、第１導線１００及び／又は第２導線２００の伸張方向と略同一な方向に配列される。第３導線５００の各々の幅Ｗ３ａはＦと実質的に同一であり、ピッチＰ３ａは２Ｆと実質的に同一である。
【０１０６】
ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングによってプレート形態の上部電極４００とデータ格納層３００をパターニングして各々複数個のラインとして形成する。上部電極４００とデータ格納層３００は第３導線５００の形態及び配列、例えば幅がＦであり、ピッチが２Ｆであるライン形態にパターニングされる。
【０１０７】
データ格納層３００は、抵抗メモリＲｅＲＡＭ、或いは相変化メモリＰＲＡＭ物質で形成される。ＲｅＲＡＭ物質の一例として、金属酸化物や金属窒化物、例えばＮｉＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＣｏＯｘ、ＦｅＯｘ、ＣｕＯｘ、ＡｌＯｘ、ＮｂＯｘ、ＭｇＯｘ、ＶＯｘ、ＣｒＯｘ、ＺｎＯｘ、ＢＮｘ、ＡｌＮｘ、ＴａＯｘ、ＷＯｘ、ＮｉＯｘ、或いはこれらの組合せを含む。ＲｅＲＡＭ物質の他の例としてペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化物（例えばＰｒＣａＭｎＯ、ｄｏｐｅｄ−ＳｒＴｉＯ）を含み得る。ＲｅＲＡＭ物質のその他の例として比較的拡散がよく行われる金属イオン（例：Ｃｕ、Ａｇ）を含む固体電解質（例えばＧｅＴｅ、ＧｅＳ）を含み得る。
【０１０８】
ＰＲＡＭ物質の一例として、相変化可能であるＴｅ、Ｓｅ、Ｇｅ、Ｇａ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びこれらの混合物で構成された群から選択された少なくともいずれか１つを含む。例えば、ＰＲＡＭ物質は、Ｇｅ−Ｔｅ、Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｂｉ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、周期率表の５Ａ族元素−Ｓｂ−Ｔｅ、周期率表の６Ａ族元素−Ｓｂ−Ｔｅ、周期率表の５Ａ族元素−Ｓｂ−Ｓｅ、周期率表の６Ａ族元素−Ｓｂ−Ｓｅ等のカルコゲン化合物又は前記カルコゲン化合物に不純物（例：Ｎ、Ｏ、Ｓｉ或いはこれらの組合等）がドーピングされた物質を含む。
【０１０９】
他の例として、データ格納層３００は磁気メモリＭＲＡＭ物質で形成される。ＭＲＡＭ物質の一例として、強磁性体の間に非磁性導電体が介在された磁性物質、或いは強磁性体の間に非磁性絶縁体が介在された磁性物質を含む。例えば、強磁性体はＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ等を、非磁性伝導体はＣｒ、Ｃｕ等を、絶縁性非磁性体はＭｇＯｘ、ＡｌＯｘ等を含む。
【０１１０】
上部電極４００はデータ格納層３００物質と反応しない金属で形成される。上部電極４００は、例えば貴金属（例：Ｐｔ、Ｉｒ、Ｒｕ）、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴｉＷ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ａｌ、Ｗ、又はこれらの組合せで形成される。
【０１１１】
上記一連の過程を通じてライン形態の第１及び第２下部電極１５１、１５２を有するダブルクロスポイントアレイ構造を有する図４の半導体メモリ素子１０が形成される。図２４〜図２８の工程で形成されたダブルクロスポイントアレイ構造を上下積層すると、図２１の積層形半導体メモリ素子４０が形成される。
【０１１２】
本実施形態によると、互いに異なる層に在る導線１００、２００に接続される下部電極１５１、１５２が同時に形成されるので、２つのメモリセル１ａ、１ｂを単一工程で同時に形成できる。
【０１１３】
他の例として、第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによって、第１及び第２下部電極１５１、１５２は、アイランド形態にパターニングされて、図７の半導体メモリ素子１１が形成される。
【０１１４】
＜製造方法の例２＞
【０１１５】
図２９〜図３１は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１１６】
図２９を参照すると、図２４〜図２７で説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成する。基板９０の上に第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成した後、パターニングして隣接する第１及び第２導線１００、２００の一部を露出させるトレンチ１１１を形成する。トレンチ１１１内に、第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。
【０１１７】
第１及び第２下部電極１５１、１５２をリセスする。リセスによって、第１層間絶縁層１１４とキャッピング絶縁層１１７との間に、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２が露出した第２陥没部１３１ｂが形成される。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１１８】
図３０を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと、第２陥没部１３１ｂを満たす第２選択素子層１６２ａを同時に形成する。第１及び第２選択素子層１６１ａ、１６２ａは、ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ、ｐ−Ｓｉ／ｎ−Ｓｉ、ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ、ｐ−ＣｕＯｘ／ｎ−ＴｉＯｘで形成される。
【０１１９】
一例として、第１及び第２陥没部１３１ａ、１３１ｂが満たされるように選択素子物質層（例：ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ）を充分な厚さに形成した後、平坦化して単一膜構造の第１選択素子層１６１ａと第２選択素子層１６２ａとを形成する。他の例として、第１及び第２陥没部１３１ａ、１３１ｂ内に第１選択素子物質層で構成された第１及び第２選択素子層１６１ａ、１６２ａを形成した後リセスし、リセスされた部分に第２選択素子物質層を形成して二重膜構造の第１選択素子層１６１ａと第２選択素子層１６２ａを形成できる。第１及び第２選択素子物質層の中のいずれか１つはｐ−Ｓｉ、ｐ−ＮｉＯｘ、又はｐ−ＣｕＯｘであり、他の１つはｎ−Ｓｉ又はｎ−ＴｉＯｘである。
【０１２０】
このように、第１及び第２選択素子層１６１ａ、１６２ａは、シリコンダイオード（例：ｐ−Ｓｉ／ｎ−Ｓｉ）、酸化物ダイオード（例：ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ、ｐ−ＣｕＯｘ／ｎ−ＴｉＯｘ）、或いは酸化物（例：ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ）を含む。
【０１２１】
第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態であり、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａはＦと実質的に同一か又はＦより小さいか、或いは大きいピッチＳａで交互に配列される。
【０１２２】
図３１を参照すると、図２８で説明したものと同一類似な工程で、キャッピング絶縁層１１７と第２層間絶縁層１１４との上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の複数個のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチング工程でライン形態の第１及び第２選択素子層１６１ａ、１６２ａをパターニングして、図８に示したようにアイランド形態の第１及び第２選択素子１６１、１６２に形成できる。これによって、ライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２とを有する図８の半導体メモリ素子１２が形成される。エッチング選択比に従って、第２層間絶縁層１１４とキャッピング絶縁層１１７とは、第３導線５００によって覆われない部分が選択的に除去されるか、或いは除去されない。
【０１２３】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を更にパターニングすることによって、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１１の半導体メモリ素子１３を形成できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。
【０１２４】
＜選択素子形成の変形形態１＞
【０１２５】
図３２〜図３５は、本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する変形形態を示した断面図である。
【０１２６】
図３２を参照すると、図２４〜図２８を参照して説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、隣接する第１及び第２導線１００、２００の一部を露出させる複数個のトレンチ１１１を形成し、トレンチ１１１内に第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。絶縁体（例：ＳｉＯｘ）の蒸着とパターニングとによって、キャッピング絶縁層１１７と、第１及び第２下部電極１５１、１５２を露出させる複数個の第２トレンチ１２１を含む第３層間絶縁層１１８とを形成する。第２トレンチ１２１の各々はＦと実質的に同一か或いはＦより大きい幅Ｔａ’を有し、第１導線１００の伸張方向に沿って連続する。第２トレンチ１２１はトレンチ１１１と上下に整列される。
【０１２７】
図３３を参照すると、選択素子物質層１６０を形成する。選択素子物質層１６０は、第３層間絶縁層１１８の上面プロフィールに沿って曲げられた形態を有する。選択素子物質層１６０は、ＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を蒸着して形成される。選択素子物質層１６０は、蒸着の時、その厚さを任意に調節することができる。
【０１２８】
図３４を参照すると、第１下部電極１５１に接続される第１選択素子層１６１ａと、第２下部電極１５２に接続される第２選択素子層１６２ａを形成する。選択素子物質層（図３３の１６０参照）を異方性エッチングすると、第２トレンチ１２１の垂直側壁に限定された第１選択素子層１６１ａと第２選択素子層１６２ａとが同時に形成される。第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態であり、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａは、Ｆと実質的に同一であるか又はＦより小さいか、或いは大きい大きさのピッチＳａで交互に配列される。第１及び第２選択素子層１６１ａ、１６２ａの各々の幅は選択素子物質層（図３３の１６０参照）の厚さに比例する。
【０１２９】
図３５を参照すると、第２トレンチ１２１を絶縁体（例：ＳｉＯｘ）で埋め込み、平坦化して、第２層間絶縁層１１４と平坦化された第２キャッピング絶縁層１１９とを形成する。第２キャッピング絶縁層１１９及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。上部電極４００とデータ格納層３００はプレート形態に蒸着された後、ライン形態にパターニングされた複数個の第３導線５００をマスクとして利用するエッチングによって各々複数個のラインに形成される。
【０１３０】
ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２選択素子層１６１ａ、１６２ａを選択的に除去して図８に示したようにアイランド形態の第１及び第２選択素子１６１、１６２を形成できる。エッチング選択比に従って、第３層間絶縁層１１８と第２キャッピング絶縁層１１９は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによってライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２とを有する図８の半導体メモリ素子１２が形成される。
【０１３１】
他の例として、ライン形態にパターニングされた第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。エッチング選択比に従って、第１層間絶縁層１１２、第２層間絶縁層１１４、キャッピング絶縁層１１７は、第３導線５００によって覆われていない部分が選択的に除去されるか、或いは除去されない。上記エッチングによって、第１及び第２下部電極１５１、１５２は、アイランド形態にパターニングされて図１１の半導体メモリ素子１３が形成される。本実施形態によると、第１及び第２選択素子１６１、１６２はＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等のような酸化物を含む。
【０１３２】
＜選択素子形成の変形形態２＞
【０１３３】
図３６〜図３８は、本発明の一実施形態による半導体メモリ素子の製造方法における選択素子を形成する他の変形形態を示した断面図である。
【０１３４】
図３６を参照すると、図３３で説明したものと同一又は類似な工程で選択素子物質層１６０を形成し、その一部を除去する。例えば、選択素子物質層１６０の中の水平部分をエッチング工程で選択的に除去する。これにより、第２トレンチ１２１の垂直側壁に限定されて、第２トレンチ１２１より低い高さを有する第１サブ選択素子層１６０ａと第２サブ選択素子層１６０ｂとが同時に形成される。第１サブ選択素子層１６０ａは第１下部電極１５１に沿って伸張されたライン形態を、第２サブ選択素子層１６０ｂは第２下部電極１５２に沿って伸張されたライン形態を有する。
【０１３５】
図３７を参照すると、第２選択素子物質層１７０を形成する。第２選択素子物質層１７０は、第３層間絶縁層１１８の上面プロフィールに沿って曲げられた形態を有する。第２選択素子物質層１７０は、選択素子物質層（図３６の１６０参照）（以下、第１選択素子物質層）とは異なる物質である。例えば、第１選択素子物質層１６０はｐ−Ｓｉ、第２選択素子物質層１７０はｎ−Ｓｉであるか、或いはその逆である。他の例として、第１選択素子物質層１６０はｐ−ＮｉＯｘ又はｐ−ＣｕＯｘ、第２選択素子物質層１７０はｎ−ＴｉＯｘであるか、或いはその逆であり得る。
【０１３６】
図３８を参照すると、第２選択素子物質層（図３７の１７０参照）を異方性エッチングして、第２トレンチ１２１の垂直側壁に限定されたライン形態の第３サブ選択素子層１７０ａ及び第４サブ選択素子層１７０ｂを同時に形成する。第３サブ選択素子層１７０ａは第１サブ選択素子層１６０ａに接合されて第１選択素子層１６１ａを形成し、第４サブ選択素子層１７０ｂは第２サブ選択素子層１６０ｂに接合されて第２選択素子層１６２ａを形成する。図３２で説明したものと同一類似な工程で、アイランド形態の第１及び第２選択素子１６１、１６２を含む図８の半導体メモリ素子１２又は図１１の半導体メモリ素子１３が形成される。本実施形態によると、第１及び第２選択素子１６１、１６２は、ｐ−Ｓｉとｎ−Ｓｉとが接合されたシリコンダイオード、或いはｐ−ＮｉＯｘとｎ−ＴｉＯｘとが接合されるか又はｐ−ＣｕＯｘとｎ−ＴｉＯｘとが接合された酸化物ダイオードを含む。
【０１３７】
＜製造方法の例３＞
【０１３８】
図３９〜図４２は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１３９】
図３９を参照すると、基板９０の上に第１導線１００と第２導線２００とを形成する。基板９０と第１導線１００との間には絶縁層９２が、絶縁層９２と第２導線２００との間には第１層間絶縁層１１２が、第１層間絶縁層１１２の上には第２層間絶縁層１１４が形成される。第２導線２００の各々の両側壁を覆う側壁スペーサー２０２を形成する。
【０１４０】
第１導線１００は２Ｆと実質的に同一なピッチＰ１ｂで水平的に配列され、第２導線２００は第１導線１００より高い位置で２Ｆと実質的に同一なピッチＰ２ｂで水平的に配列される。第１導線１００はＦより大きい幅Ｗ１ｂを、第２導線２００はＦより大きい幅Ｗ２ｂを有する。Ｗ１ｂとＷ２ｂは実質的に同一である。本実施形態によると、第１及び第２導線１００、２００は、上下に一部重畳し、幅Ｗ１ｂ、Ｗ２ｂがＦである場合に比べて相対的に小さい抵抗特性を有する。
【０１４１】
図４０を参照すると、第１及び第２層間絶縁層１１２、１１４を選択的に除去して、隣接する第１及び第２導線１００、２００の一部を同時に露出させる略Ｆと実質的に同一か或いはＦより大きい大きさの幅Ｔｂを有する複数個のトレンチ１１１を形成する。トレンチ１１１のプロフィールに沿って連続的な形態を有して、トレンチ１１１を通じて露出した第１及び第２導線１００、２００に一部接続される伝導性物質層１５０を形成する。
【０１４２】
図４１を参照すると、伝導性物質層１５０を異方性エッチングして、第１導線１００及び第２導線２００にそれぞれ接続されるライン形態の第１下部電極１５１及び第２下部電極１５２を同時に形成する。第１及び第２下部電極１５１、１５２は、Ｆと実質的に同一か又はＦより大きいか、或いは小さいピッチＬｂで交互に配列される。そしてトレンチ１１１を満たすキャッピング絶縁層１１７を形成する。
【０１４３】
図４２を参照すると、第２層間絶縁層１１４及びキャッピング絶縁層１１７の上にライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。これにより、３つの導線１００、２００、５００の間に２つ層のメモリセル２ａ、２ｂが形成され、図１２の半導体メモリ素子２０が製造される。第３導線５００は、図１２に示したように各々Ｆより大きい幅Ｗ３ｂを有し、略２ＦのピッチＰ３ｂで配列される。他の例として、第３導線５００は各々実質的にＦと同一な幅Ｗ３ｂを有することができる。図３９〜図４２の工程で形成されたダブルクロスポイントアレイ構造を上下に積層すると、図２２の積層形半導体メモリ素子４１が形成される。
【０１４４】
他の例として、第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を選択的に除去できる。これにより、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１４の半導体メモリ素子２１が形成される。
【０１４５】
＜製造方法の例４＞
【０１４６】
図４３〜図４５は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１４７】
図４３を参照すると、図３９〜図４１で説明したものと同一又は類似な工程で、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成した後、パターニングして隣接する第１及び第２導線１００、２００の一部を同時に露出させるトレンチ１１１を形成し、トレンチ１１１内に、第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。
【０１４８】
第１及び第２下部電極１５１、１５２をリセスして、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２が露出した第２陥没部１３１ｂを形成する。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１４９】
図４４を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと第２陥没部１３１ｂを満たす第２選択素子層１６２ａを同時に形成する。第１選択素子層１６１ａは第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２選択素子層１６２ａは第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。第１及び第２選択素子層１６１ａ、１６２ａはＦと実質的に同一か或いはＦより小さいか、或いは大きいピッチＳｂで交互に配列される。
【０１５０】
第１及び第２選択素子層１６１ａ、１６２ａは、図３０で説明したものと同一類似にＺｎＯｘ、ＭｇＯｘ又はＡｌＯｘを含む酸化物、ｐ−Ｓｉ／ｎ−Ｓｉを含むシリコンダイオード、ｐ−ＮｉＯｘ／ｎ−ＴｉＯｘ又はｐ−ＣｕＯｘ／ｎ−ＴｉＯｘを含む酸化物ダイオードの中の少なくともいずれか１つを含む。
【０１５１】
図４５を参照すると、図４２で説明したものと同一類似な工程で、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態のデータ格納層３００、上部電極４００、及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチング工程で、ライン形態の第１及び第２選択素子層１６１ａ、１６２ａをパターニングして、図１５に示したようにアイランド形態の第１及び第２選択素子１６１、１６２を形成できる。これによって、ライン形態の第１及び第２下部電極１５１、１５２とアイランド形態の第１及び第２選択素子１６１、１６２を有する図１５の半導体メモリ素子２２が形成される。
【０１５２】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２下部電極１５１、１５２を更にパターニングすることによって、アイランド形態の第１及び第２下部電極１５１、１５２を有する図１７の半導体メモリ素子２３を形成できる。
【０１５３】
他の例として、第１及び第２選択素子１６１、１６２は、図３２〜図３５の工程で或いは図３６〜図３８の工程で形成できる。
【０１５４】
＜製造方法の例５＞
【０１５５】
図４６〜図４８は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１５６】
図４６を参照すると、基板９０の上に上下交差するように配列された第１及び第２導線１００、２００を形成し、基板９０の上に第１及び第２導線１００、２００を覆う第１及び第２層間絶縁層１１２、１１４を形成する。第１及び第２層間絶縁層１１２、１１４をパターニングして隣接する第１及び第２導線１００、２００の一部を露出させるトレンチ１１１を形成する。トレンチ１１１内に第１及び第２導線１００、２００に接続される第１及び第２下部電極１５１、１５２を同時に形成し、トレンチ１１１を埋め込むキャッピング絶縁層１１７を形成する。第１及び第２導線１００、２００は、図２４に示したように各々Ｆと実質的に同一な幅を有するように形成するか、或いは図３９に示したように各々Ｆより大きい幅を有するように形成する。
【０１５７】
第１及び第２下部電極１５１、１５２をリセスする。リセスによって、第１層間絶縁層１１４とキャッピング絶縁層１１７との間に、第１下部電極１５１が露出した第１陥没部１３１ａと第２下部電極１５２とが露出した第２陥没部１３１ｂが形成される。第１陥没部１３１ａは第１導線１００に沿って、第２陥没部１３１ｂは第２導線２００に沿って伸張される。
【０１５８】
図４７を参照すると、第１陥没部１３１ａを満たす第１データ層３０１と、第２陥没部１３１ｂを満たす第２データ層３０２を同時に形成する。第１データ層３０１は第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２データ層３０２は第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。
【０１５９】
図４８を参照すると、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の上部電極４００及び第３導線５００を形成する。これにより、図１８に示したように、ライン形態の第１及び第２データ層３０１、３０２を含む半導体メモリ素子３０が形成される。図４６〜図４８の工程で形成されたダブルクロスポイントアレイ構造を上下積層すると、図２３の積層形半導体メモリ素子４２が形成される。
【０１６０】
他の例として、ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１及び第２データ層３０１、３０２を更にパターニングすることができる。これによって、アイランド形態の第１及び第２データ層３０１、３０２を含む図１９の半導体メモリ素子３１が形成される。
【０１６１】
＜製造方法の例６＞
【０１６２】
図４９〜図５１は、本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１６３】
図４９を参照すると、図４６で説明したものと同一又は類似な工程を利用して、第１下部電極１５１及び第２下部電極１５２をリセスして第１陥没部１３１ａと第２陥没部１３１ｂを形成する。
【０１６４】
図５０を参照すると、第１陥没部１３１ａを満たす第１選択素子層１６１ａと第１データ層３０１を形成し、これと同時に第２陥没部１３１ｂを満たす第２選択素子層１６２ａと第２データ層３０２を形成する。第１選択素子層１６１ａと第１データ層３０１は第１下部電極１５１に沿って伸張されたＦより薄い幅を有するライン形態、第２選択素子層１６２ａと第２データ層３０２は第２下部電極１５２に沿って伸張されたＦより薄い幅を有するライン形態である。
【０１６５】
図５１を参照すると、キャッピング絶縁層１１７及び第２層間絶縁層１１４の上に第１導線１００の伸張方向と略９０°を成すように伸張されるライン形態の上部電極４００及び第３導線５００を形成する。ライン形態の第３導線５００をマスクとして利用するエッチングにより、ライン形態の第１データ層３０１と第１選択素子層１６１ａをパターニングし、これと同時にライン形態の第２データ層３０２と第２選択素子層１６２ａをパターニングすることができる。これによって、アイランド形態の第１データ層３０１と第１選択素子１６１が第１下部電極１５１の上に配置され、アイランド形態の第２データ層３０２と第２選択素子１６２が第２下部電極１５２の上に配置された図２０の半導体メモリ素子３２が形成される。
【０１６６】
＜応用例＞
【０１６７】
図５２は、本発明の一実施形態による半導体メモリ素子を具備するメモリカードを示したブロック図であり、図５３は、本発明の一実施形態による半導体メモリ素子を応用した情報処理システムを示したブロック図である。
【０１６８】
図５２を参照すると、メモリカード１２００は、ホスト１２３０とメモリ１２１０との間の様々なデータ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は、ＣＰＵ（中央処理装置）１２２２の動作メモリとして使用される。ホストインターフェイス１２２３は、メモリカード１２００に接続されるホスト１２３０のデータ交換プロトコルを具備する。ＥＣＣ（エラー修正コード）１２２４は、メモリ１２１０から読出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェイス１２２５は、メモリ１２１０とインターフェイシングする。ＣＰＵ１２２２は、メモリコントローラ１２２０のデータを交換するための様々な制御動作を遂行する。メモリ１２１０は、本発明の実施形態による上記半導体メモリ素子１０〜１３、２０〜２３、３０〜３２、４０〜４２の中の少なくともいずれか１つを含む。
【０１６９】
図５３を参照すると、情報処理システム１３００は、本発明の実施形態による上記半導体メモリ素子１０〜１３、２０〜２３、３０〜３２、４０〜４２の中の少なくともいずれか１つを具備するメモリシステム１３１０を含む。情報処理システム１３００は、モバイル機器やコンピューター等を含む。一例として、情報処理システム１３００は、システムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、ＣＰＵ（中央処理装置）１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０は、メモリ１３１１とメモリコントローラ１３１２とを含み、図５２のメモリカード１２００と実質的に同様に構成される。このようなメモリシステム１３１０には、ＣＰＵ１３３０によって処理されたデータ又は外部で入力されたデータが格納される。情報処理システム１３００は、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供される。
【０１７０】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１７１】
１、２、３ メモリセル構造
１ａ、２ａ、３ａ 第１メモリセル
１ｂ、２ｂ、３ｂ 第２メモリセル
１０、１１、１２、１３、２０、２１、２２、２３、３０、３１、３２、４０、４１、４２ 半導体メモリ素子
９０ 基板
９２ 絶縁層
９４ マスク
９５ 単位メモリセルが占める面積
１００ 第１導線
１０１ 第１駆動回路
１１１、１２１ トレンチ
１１２ 第１層間絶縁層
１１４ 第２層間絶縁層
１１７ キャッピング絶縁層
１１８ 第３層間絶縁層
１１９ 第２キャッピング絶縁層
１３１ａ 第１陥没部
１３１ｂ 第２陥没部
１５０ 伝導性物質層
１５１ 第１下部電極
１５２ 第２下部電極
１５３ ダミー電極
１６０ （第１）選択素子物質層
１６０ａ 第１サブ選択素子層
１６０ｂ 第２サブ選択素子層
１６１ 第１選択素子
１６２ 第２選択素子
１６１ａ 第１選択素子層
１６２ａ 第２選択素子層
１７０ 第２選択素子物質層
１７０ａ 第３サブ選択素子層
１７０ｂ 第４サブ選択素子層
２００ 第２導線
２０１ 第２駆動回路
２０２ 側壁スペーサー
３００ データ格納層
３０１ 第１データ格納層
３０２ 第２データ格納層
４００ 上部電極
５００ 第３導線
１２００ メモリカード
１２１０、１３１１ メモリ
１２２０ メモリコントローラ
１２２１ ＳＲＡＭ
１２２２、１３３０ ＣＰＵ（中央処理装置）
１２２３ ホストインターフェイス
１２２４ ＥＣＣ（エラー修正コード）
１２２５ メモリインターフェイス
１２３０ ホスト
１３００ 情報処理システム
１３１０ メモリシステム
１３１２ メモリ制御器
１３２０ モデム
１３４０ ＲＡＭ
１３５０ ユーザーインターフェイス
１３６０ システムバス
【特許請求の範囲】
【請求項１】
第１方向に沿って延長された第１導線と、
前記第１方向に沿って延長されて前記第１導線と平行し、前記第１導線に比べて上に配置された第２導線と、
第２方向に沿って延長されて前記第１及び第２導線と交差して前記第１及び第２導線と交差点を形成し、前記第２導線に比べて上に配置された第３導線と、
前記第１導線と前記第３導線との交差点及び前記第２導線と前記第３導線との交差点の各々に提供された第１及び第２メモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記第１及び第２導線は、前記第２方向に所定の距離だけ互いにシフトされることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１メモリセルは、対応する前記第１及び第３導線の交差点内に限定されたアイランド形態を有するように形成され、
前記第２メモリセルは、対応する前記第２及び第３導線の交差点内に限定されたアイランド形態を有するように形成されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１導線と前記第３導線とを連結する第１高さを有する第１電極と、
前記第２導線と前記第３導線とを連結し、前記第１高さより小さい第２高さを有する第２電極と、を更に含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記第１方向に前記第１及び第２導線に沿って各々提供された第１及び第２下部電極と、
前記第３導線の横方向に沿って前記第２方向に延長された上部電極と、
前記上部電極に沿って前記第２方向に延長され、前記上部電極と前記第１下部電極との間及び前記上部電極と前記第２下部電極との間に配置されて前記交差点で前記第１及び第２メモリセルを各々形成するデータ格納層と、を更に含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記データ格納層は、ＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＮｉＯｘ、ＺｒＯｘ、ＷＯｘのいずれかを含む金属酸化物、ＢＮｘ、ＡｌＮｘのいずれかを含む金属窒化物、ＰｒＣａＭｎＯ、ドーピングされたＳｒＴｉＯのいずれかを含むペロブスカイト構造を有する酸化物、及びＣｕ、Ａｇのいずれかを含む高い拡散係数を有する金属イオンが含有された、ＧｅＴｅ、ＧｅＳのいずれかを含む固体電解質の中の少なくともいずれか１つを含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記データ格納層は、温度と加熱時間に従って高抵抗状態である非晶質から低抵抗状態である結晶質に、及びその反対にスイッチング可能である相変化物質で形成されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
前記データ格納層は、少なくとも２つの強磁性体層を含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項９】
前記半導体メモリ素子の上に垂直に積層された少なくとも１つの付加的な同一の半導体メモリ素子を更に含み、
前記第１及び第２メモリセルは、前記積層された半導体メモリ素子内で上下或いは３次元的に配列されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１０】
前記第１下部電極は、前記第１及び第３導線の交差点内に限定されたアイランド形態を有し、
前記第２下部電極は、前記第２及び第３導線の交差点内に限定されたアイランド形態を有することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１１】
前記第１下部電極と前記データ格納層との間に配置されて前記第１メモリセルを貫通して流れる電流を制御する第１選択素子と、
前記第２下部電極と前記データ格納層との間に配置されて前記第２メモリセルを貫通して流れる電流を制御する第２選択素子と、を更に含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１２】
前記第１選択素子の各々は、前記第１及び第３導線の交差点内に限定されたアイランド形態であり、
前記第２選択素子の各々は、前記第２及び第３導線の交差点内に限定されたアイランド形態であることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記第１選択素子は対応する前記第１下部電極の上に配置され、前記第１下部電極及び前記第１選択素子は前記第１及び第３導線の交差点内に限定されたアイランド形態を有し、
前記第２選択素子は対応する前記第２下部電極の上に配置され、前記第２下部電極及び前記第２選択素子は前記第２及び第３導線の交差点内に限定されたアイランド形態を有することを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１４】
前記第１選択素子間のピッチ及び前記第２選択素子間のピッチは、各々前記第１及び第２導線の幅に比べて小さいことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１５】
前記第１及び第２選択素子は、ダイオード整流特性を提供するように形成されることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１６】
前記第１導線の間のピッチは、前記第１導線の各々の幅の２倍と同一であり、
前記第２導線の間のピッチは、前記第２導線の各々の幅の２倍と同一であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１７】
前記第３導線の間のピッチは、前記第３導線の各々の幅の２倍と同一であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１８】
前記第１下部電極と前記データ格納層との間の接触、及び前記第２下部電極と前記データ格納層との間の接触は、非線形的な電流の流れ特性を有することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１９】
前記第１及び第２下部電極は、前記データ格納層とショットキー特性の接触を形成することを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項２０】
前記データ格納層の抵抗値は、前記データ格納層に印加される電圧又は電流に従って少なくとも２つの値の間で変化することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２１】
前記少なくとも２つの抵抗値は、前記第１メモリセル内に格納されるデータの１ビットを構成することを特徴とする請求項２０に記載の半導体メモリ素子。
【請求項２２】
前記データ格納層は、前記第１メモリセル内にマルチビットデータが格納されるように許容する少なくとも３つの安定な抵抗値を有することを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項２３】
前記データ格納層は少なくとも２つの安定な抵抗値を有する物質を含み、前記少なくとも２つの安定な抵抗値は、前記データ格納層に印加される電圧又は電流に従って可逆的に変化して維持されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２４】
前記第２導線の両側面に配置されて前記第２導線の側壁に絶縁性を提供する側壁スペーサーを更に含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２５】
前記第１導線の各々から前記第１導線の各々に隣接する前記第２導線の各々に向かって延長されて対応する前記第２導線の側壁スペーサーの中のいずれか１つと接触するダミー電極を更に含むことを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項２６】
前記第１、第２、及び第３導線は、実質的に同一な幅を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２７】
前記第１導線と前記第２導線とは互いに離隔され、前記第２方向に沿って前記第１導線と前記第２導線との間に空間がないことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２８】
半導体基板の上に第１方向に延長された複数個の第１導線と、
前記第１導線の垂直上に配置され、前記第１導線と所定の角度で延長された複数個の第２導線と、
前記第２導線の垂直上に配置され、前記第１及び第２導線と各々交差して複数個の第１及び第２交差点を形成する複数個の第３導線と、
前記第１及び第２交差点に配置された複数個のメモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項２９】
前記複数個の第１導線の上に各々配置された複数個の第１下部電極、及び前記複数個の第２導線の上に各々形成された複数個の第２下部電極と、
前記第１及び第２下部電極の各々の上に形成された複数個のデータ格納層と、
前記複数個のデータ格納層の各々の上に形成された複数個の上部電極と、を更に含むことを特徴とする請求項２８に記載の半導体メモリ素子。
【請求項３０】
前記第１導線と前記第２導線とは互いに水平にシフトされ、前記第１導線と前記第２導線との間の前記所定の角度は０°であることを特徴とする請求項２９に記載の半導体メモリ素子。
【請求項３１】
基板の上に第１垂直レベルで第１方向に延長され、該第１方向と直交する第２方向に離隔された複数個の第１導線を形成するステップと、
前記基板の上に第２垂直レベルで前記第１方向に延長されて前記第２方向に離隔され、前記第１導線の各々と共に前記第２方向に交差するように配置される複数個の第２導線を形成するステップと、
前記第１及び第２導線の各々に沿って延長される複数個の第１及び第２下部電極を形成するステップと、
前記第２垂直レベルに比べて高い第３垂直レベルで前記第２方向に沿って延長されて前記第１及び第２導線と交差することによって前記第１及び第２導線との交差点でメモリセルを形成する複数個のデータ格納層及び上部電極を形成するステップと、
前記上部電極に沿って延長されて前記上部電極が前記データ格納層との間に配置される複数個の第３導線を形成するステップと、を有することを特徴とする半導体メモリ素子の製造方法。
【請求項３２】
前記複数個の第１導線を覆う第１絶縁層を形成するステップと、
前記第１絶縁層の上に前記複数個の第２導線を形成するステップと、
前記複数個の第２導線を覆う第２絶縁層を形成するステップと、
互いに隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、
前記トレンチ内に、前記第１及び第２導線の上にコンフォーマルに形成される伝導性物質層を形成するステップと、
前記伝導性物質層を異方性エッチングして前記複数個の第１及び第２下部電極を形成するステップと、を更に含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記第１及び第２下部電極は、第３導線をエッチングマスクとして利用するエッチング工程でパターニングされることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記複数個の第１及び第２下部電極は、前記複数個の第１導線と前記複数個の第２導線から前記第１方向に延長される垂直ラインであることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記トレンチを満たす第３絶縁層を形成するステップと、
前記複数個の第１及び第２下部電極の上部領域内にリセスを形成するステップと、
前記リセスを満たし、前記データ格納層と連結される第１及び第２選択素子層を形成するするステップと、を更に含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３６】
前記第１及び第２選択素子層は、ｐ−ｎ接合を有する物質で形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記トレンチを満たす第３絶縁層を形成するステップと、
前記複数個の第１及び第２下部電極の上部領域内にリセスを形成するステップと、
前記第１及び第２下部電極の前記リセス内に第１及び第２選択素子層を各々形成するするステップと、を更に含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３８】
前記第１及び第２選択素子層を形成するステップは、
前記第３絶縁層及び前記リセスの上に選択素子物質層を蒸着するステップと、
前記選択素子物質層を異方性エッチングして前記トレンチの側壁の上に第１及び第２サブ選択素子層を形成するステップと、
前記トレンチと前記第１及び第２サブ選択素子層の上に第２選択素子物質層を形成するステップと、
前記第２選択素子物質層を異方性エッチングして前記第１及び第２サブ選択素子層の上に第３及び第４サブ選択素子層を形成するするステップと、を含むことを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
【請求項３９】
前記第２選択素子物質層は、前記選択素子物質層と異なる物質で形成されることを特徴とする請求項３８に記載の半導体メモリ素子の製造方法。
【請求項４０】
第１方向に延長されて少なくとも２つの互いに異なる垂直高さに配置される第１導線と、
前記第１導線と交差する第２方向に延長され、前記第１導線が配置される高さに比べて大きい垂直高さに配置される第２導線と、
前記第１導線に沿って配置され、前記第２導線に対向する下部電極と、
前記第２導線に沿って配置され、前記第１導線に対向する上部電極と、
前記第１導線と前記第２導線との間のメモリセルを形成する交差点で前記上部電極と前記下部電極との間に配置されるデータ格納層と、を備えることを特徴とする半導体メモリ素子。
【請求項４１】
各メモリセルは、前記交差点で前記下部電極と前記データ格納層との間に形成される整流特性によって選択的にアクセスされることを特徴とする請求項４０に記載の半導体メモリ素子。
【請求項４２】
基板の上に所定の距離に離隔された第１導線を形成するステップと、
前記第１導線の上に第１層間絶縁層を形成するステップと、
前記第１層間絶縁層の上に前記第１導線から垂直シフトされた第２導線を形成するステップと、
前記第２導線の側壁を覆う側壁スペーサーを形成するステップと、
前記第２導線及び前記側壁スペーサーの上に第２層間絶縁層を形成するステップと、
隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、
前記第２層間絶縁層の上に、且つ前記トレンチ内に伝導層を蒸着するステップと、
前記伝導層をエッチングして前記第１及び第２導線の上部領域の各々に沿って延長される第１及び第２下部電極を形成するステップと、
前記トレンチ内に前記第２層間絶縁層と同一の高さを有する絶縁層を形成するステップと、
前記絶縁層及び前記第２層間絶縁層の上にデータ格納層、上部電極層、及び第３伝導層を順次形成するステップと、
前記データ格納層、前記上部電極層、及び前記第３伝導層をパターニングして前記第１及び第２導線と交差する第３導線を形成するステップと、を有することを特徴とする半導体メモリ素子の製造方法。
【請求項４３】
前記伝導層をエッチングするステップは、
前記第１導線に沿って延長されて、前記側壁スペーサーと接触することによる前記第１導線と前記第２導線との間のショートを防止する第３ダミー電極を形成するステップを含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４４】
前記第３導線をマスクとして利用するエッチング工程により、前記第１及び第２下部電極をパターニングして前記第１及び第２導線を前記第１導線と前記第３導線との間及び前記第２導線と前記第３導線との間に配置されるアイランド形態に形成するステップを更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４５】
前記トレンチ内に前記絶縁層を形成した後に、
前記第１及び第２下部電極を選択的にエッチングして前記第１及び第２下部電極の各々の上に第１及び第２リセスを形成するステップと、
前記第１及び第２リセスを各々満たす第１及び第２選択素子層を形成するステップと、を更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４６】
前記データ格納層及び前記上部電極層を前記第３導線層と共にパターニングした後に、
前記第３導線をマスクとして利用するエッチング工程により、前記第１及び第２選択素子層をパターニングして前記第１及び第２選択素子層を前記第１導線と前記第３導線との間及び前記第２導線と前記第３導線との間に配置されるアイランド形態に形成するステップを更に含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項４７】
前記第１及び第２下部電極を前記第１及び第２選択素子層と共にパターニングするステップを更に含むことを特徴とする請求項４６に記載の半導体メモリ素子の製造方法。
【請求項４８】
前記第１及び第２選択素子層は、同一の単一工程によって同時に形成されることを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項４９】
前記第１及び第２選択素子層を形成するステップは、
前記第１及び第２リセス内に第１選択素子物質層を形成するステップと、
前記第１選択素子物質層を所定の深さにリセスするステップと、
前記リセス内に第２選択素子物質層を形成して前記第１及び第２選択素子層を二重膜構造に形成するステップと、を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項５０】
前記第１及び第２選択素子物質層の中のいずれか１つはｐ−Ｓｉ、ｐ−ＮｉＯｘ、及びｐ−ＣｕＯｘの中の少なくともいずれか１つにより形成し、他の１つはｎ−Ｓｉ及びｎ−ＴｉＯｘの中の少なくともいずれか１つにより形成することを特徴とする請求項４７に記載の半導体メモリ素子の製造方法。
【請求項５１】
前記第１及び第２選択素子物質層は、シリコンダイオード、酸化物ダイオード、及び酸化物の中の少なくともいずれか１つを含むことを特徴とする請求項４９に記載の半導体メモリ素子の製造方法。
【請求項５２】
前記第３伝導層をパターニングして第３導線を形成するステップは、
前記第１及び第２下部電極をパターニングして前記第１及び第２下部電極をアイランド形態の下部電極に形成するステップを含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５３】
前記トレンチ内に絶縁層を形成した後に、
第３層間絶縁層をパターニングして前記第１及び第２下部電極を露出させる複数個の第２トレンチを定義するステップと、
前記第２トレンチ及び前記パターニングされた第３層間絶縁層の上に選択素子物質層を蒸着するステップと、
前記選択素子物質層をエッチングして前記第１及び第２下部電極の各々に沿って第１及び第２選択素子層を形成するステップと、を更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５４】
前記トレンチを形成するステップは、
前記第２層間絶縁層の上にフォトレジスト層をコーティング及びパターニングしてマスクを形成するステップと、
前記マスクを利用して前記第１及び第２層間絶縁層を選択的にエッチングして互いに隣接する前記第１及び第２導線の一部分を露出させる前記トレンチを形成するステップと、を含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５５】
前記トレンチは、同一の幅を有するように形成されることを特徴とする請求項５４に記載の半導体メモリ素子の製造方法。
【請求項５６】
前記第１及び第２導線は、同一の幅を有し、各々の幅と実質的に同一なピッチを有するように形成されることを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５７】
前記トレンチは、前記第１及び第２導線のピッチの１／４でオーバーラップすることを特徴とする請求項５６に記載の半導体メモリ素子の製造方法。
【請求項５８】
前記伝導層は、前記データ格納層に比べて低い反応性を有する物質で形成されることを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５９】
第１方向に延長された第１導線と、
前記第１方向に延長され、前記第１導線から垂直シフトされて前記第１導線の一部とオーバーラップする第２導線と、
前記第１導線の中心に沿って延長された第１下部電極と、
前記第２導線の中心に沿って延長され、前記第１下部電極との距離が前記第１及び第２導線の幅と実質的に同一な第２下部電極と、
第２方向に延長されて前記第１及び第２下部電極と交差する第３導線と、
前記第３導線と前記第１下部電極との間及び前記第３導線と前記第２下部電極との間に各々配置される第１及び第２メモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項６０】
前記第２導線の両側に沿って形成される側壁と、
前記第１導線の各々の上面に対応して前記第１導線とオーバーラップする前記第２導線の側壁との間に延長されるダミー電極と、を更に含むことを特徴とする請求項５９に記載の半導体メモリ素子。
【請求項１】
第１方向に沿って延長された第１導線と、
前記第１方向に沿って延長されて前記第１導線と平行し、前記第１導線に比べて上に配置された第２導線と、
第２方向に沿って延長されて前記第１及び第２導線と交差して前記第１及び第２導線と交差点を形成し、前記第２導線に比べて上に配置された第３導線と、
前記第１導線と前記第３導線との交差点及び前記第２導線と前記第３導線との交差点の各々に提供された第１及び第２メモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記第１及び第２導線は、前記第２方向に所定の距離だけ互いにシフトされることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１メモリセルは、対応する前記第１及び第３導線の交差点内に限定されたアイランド形態を有するように形成され、
前記第２メモリセルは、対応する前記第２及び第３導線の交差点内に限定されたアイランド形態を有するように形成されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１導線と前記第３導線とを連結する第１高さを有する第１電極と、
前記第２導線と前記第３導線とを連結し、前記第１高さより小さい第２高さを有する第２電極と、を更に含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記第１方向に前記第１及び第２導線に沿って各々提供された第１及び第２下部電極と、
前記第３導線の横方向に沿って前記第２方向に延長された上部電極と、
前記上部電極に沿って前記第２方向に延長され、前記上部電極と前記第１下部電極との間及び前記上部電極と前記第２下部電極との間に配置されて前記交差点で前記第１及び第２メモリセルを各々形成するデータ格納層と、を更に含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記データ格納層は、ＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＮｉＯｘ、ＺｒＯｘ、ＷＯｘのいずれかを含む金属酸化物、ＢＮｘ、ＡｌＮｘのいずれかを含む金属窒化物、ＰｒＣａＭｎＯ、ドーピングされたＳｒＴｉＯのいずれかを含むペロブスカイト構造を有する酸化物、及びＣｕ、Ａｇのいずれかを含む高い拡散係数を有する金属イオンが含有された、ＧｅＴｅ、ＧｅＳのいずれかを含む固体電解質の中の少なくともいずれか１つを含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記データ格納層は、温度と加熱時間に従って高抵抗状態である非晶質から低抵抗状態である結晶質に、及びその反対にスイッチング可能である相変化物質で形成されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
前記データ格納層は、少なくとも２つの強磁性体層を含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項９】
前記半導体メモリ素子の上に垂直に積層された少なくとも１つの付加的な同一の半導体メモリ素子を更に含み、
前記第１及び第２メモリセルは、前記積層された半導体メモリ素子内で上下或いは３次元的に配列されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１０】
前記第１下部電極は、前記第１及び第３導線の交差点内に限定されたアイランド形態を有し、
前記第２下部電極は、前記第２及び第３導線の交差点内に限定されたアイランド形態を有することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１１】
前記第１下部電極と前記データ格納層との間に配置されて前記第１メモリセルを貫通して流れる電流を制御する第１選択素子と、
前記第２下部電極と前記データ格納層との間に配置されて前記第２メモリセルを貫通して流れる電流を制御する第２選択素子と、を更に含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１２】
前記第１選択素子の各々は、前記第１及び第３導線の交差点内に限定されたアイランド形態であり、
前記第２選択素子の各々は、前記第２及び第３導線の交差点内に限定されたアイランド形態であることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記第１選択素子は対応する前記第１下部電極の上に配置され、前記第１下部電極及び前記第１選択素子は前記第１及び第３導線の交差点内に限定されたアイランド形態を有し、
前記第２選択素子は対応する前記第２下部電極の上に配置され、前記第２下部電極及び前記第２選択素子は前記第２及び第３導線の交差点内に限定されたアイランド形態を有することを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１４】
前記第１選択素子間のピッチ及び前記第２選択素子間のピッチは、各々前記第１及び第２導線の幅に比べて小さいことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１５】
前記第１及び第２選択素子は、ダイオード整流特性を提供するように形成されることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１６】
前記第１導線の間のピッチは、前記第１導線の各々の幅の２倍と同一であり、
前記第２導線の間のピッチは、前記第２導線の各々の幅の２倍と同一であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１７】
前記第３導線の間のピッチは、前記第３導線の各々の幅の２倍と同一であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１８】
前記第１下部電極と前記データ格納層との間の接触、及び前記第２下部電極と前記データ格納層との間の接触は、非線形的な電流の流れ特性を有することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１９】
前記第１及び第２下部電極は、前記データ格納層とショットキー特性の接触を形成することを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項２０】
前記データ格納層の抵抗値は、前記データ格納層に印加される電圧又は電流に従って少なくとも２つの値の間で変化することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２１】
前記少なくとも２つの抵抗値は、前記第１メモリセル内に格納されるデータの１ビットを構成することを特徴とする請求項２０に記載の半導体メモリ素子。
【請求項２２】
前記データ格納層は、前記第１メモリセル内にマルチビットデータが格納されるように許容する少なくとも３つの安定な抵抗値を有することを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項２３】
前記データ格納層は少なくとも２つの安定な抵抗値を有する物質を含み、前記少なくとも２つの安定な抵抗値は、前記データ格納層に印加される電圧又は電流に従って可逆的に変化して維持されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２４】
前記第２導線の両側面に配置されて前記第２導線の側壁に絶縁性を提供する側壁スペーサーを更に含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項２５】
前記第１導線の各々から前記第１導線の各々に隣接する前記第２導線の各々に向かって延長されて対応する前記第２導線の側壁スペーサーの中のいずれか１つと接触するダミー電極を更に含むことを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項２６】
前記第１、第２、及び第３導線は、実質的に同一な幅を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２７】
前記第１導線と前記第２導線とは互いに離隔され、前記第２方向に沿って前記第１導線と前記第２導線との間に空間がないことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２８】
半導体基板の上に第１方向に延長された複数個の第１導線と、
前記第１導線の垂直上に配置され、前記第１導線と所定の角度で延長された複数個の第２導線と、
前記第２導線の垂直上に配置され、前記第１及び第２導線と各々交差して複数個の第１及び第２交差点を形成する複数個の第３導線と、
前記第１及び第２交差点に配置された複数個のメモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項２９】
前記複数個の第１導線の上に各々配置された複数個の第１下部電極、及び前記複数個の第２導線の上に各々形成された複数個の第２下部電極と、
前記第１及び第２下部電極の各々の上に形成された複数個のデータ格納層と、
前記複数個のデータ格納層の各々の上に形成された複数個の上部電極と、を更に含むことを特徴とする請求項２８に記載の半導体メモリ素子。
【請求項３０】
前記第１導線と前記第２導線とは互いに水平にシフトされ、前記第１導線と前記第２導線との間の前記所定の角度は０°であることを特徴とする請求項２９に記載の半導体メモリ素子。
【請求項３１】
基板の上に第１垂直レベルで第１方向に延長され、該第１方向と直交する第２方向に離隔された複数個の第１導線を形成するステップと、
前記基板の上に第２垂直レベルで前記第１方向に延長されて前記第２方向に離隔され、前記第１導線の各々と共に前記第２方向に交差するように配置される複数個の第２導線を形成するステップと、
前記第１及び第２導線の各々に沿って延長される複数個の第１及び第２下部電極を形成するステップと、
前記第２垂直レベルに比べて高い第３垂直レベルで前記第２方向に沿って延長されて前記第１及び第２導線と交差することによって前記第１及び第２導線との交差点でメモリセルを形成する複数個のデータ格納層及び上部電極を形成するステップと、
前記上部電極に沿って延長されて前記上部電極が前記データ格納層との間に配置される複数個の第３導線を形成するステップと、を有することを特徴とする半導体メモリ素子の製造方法。
【請求項３２】
前記複数個の第１導線を覆う第１絶縁層を形成するステップと、
前記第１絶縁層の上に前記複数個の第２導線を形成するステップと、
前記複数個の第２導線を覆う第２絶縁層を形成するステップと、
互いに隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、
前記トレンチ内に、前記第１及び第２導線の上にコンフォーマルに形成される伝導性物質層を形成するステップと、
前記伝導性物質層を異方性エッチングして前記複数個の第１及び第２下部電極を形成するステップと、を更に含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記第１及び第２下部電極は、第３導線をエッチングマスクとして利用するエッチング工程でパターニングされることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記複数個の第１及び第２下部電極は、前記複数個の第１導線と前記複数個の第２導線から前記第１方向に延長される垂直ラインであることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記トレンチを満たす第３絶縁層を形成するステップと、
前記複数個の第１及び第２下部電極の上部領域内にリセスを形成するステップと、
前記リセスを満たし、前記データ格納層と連結される第１及び第２選択素子層を形成するするステップと、を更に含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３６】
前記第１及び第２選択素子層は、ｐ−ｎ接合を有する物質で形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記トレンチを満たす第３絶縁層を形成するステップと、
前記複数個の第１及び第２下部電極の上部領域内にリセスを形成するステップと、
前記第１及び第２下部電極の前記リセス内に第１及び第２選択素子層を各々形成するするステップと、を更に含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３８】
前記第１及び第２選択素子層を形成するステップは、
前記第３絶縁層及び前記リセスの上に選択素子物質層を蒸着するステップと、
前記選択素子物質層を異方性エッチングして前記トレンチの側壁の上に第１及び第２サブ選択素子層を形成するステップと、
前記トレンチと前記第１及び第２サブ選択素子層の上に第２選択素子物質層を形成するステップと、
前記第２選択素子物質層を異方性エッチングして前記第１及び第２サブ選択素子層の上に第３及び第４サブ選択素子層を形成するするステップと、を含むことを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
【請求項３９】
前記第２選択素子物質層は、前記選択素子物質層と異なる物質で形成されることを特徴とする請求項３８に記載の半導体メモリ素子の製造方法。
【請求項４０】
第１方向に延長されて少なくとも２つの互いに異なる垂直高さに配置される第１導線と、
前記第１導線と交差する第２方向に延長され、前記第１導線が配置される高さに比べて大きい垂直高さに配置される第２導線と、
前記第１導線に沿って配置され、前記第２導線に対向する下部電極と、
前記第２導線に沿って配置され、前記第１導線に対向する上部電極と、
前記第１導線と前記第２導線との間のメモリセルを形成する交差点で前記上部電極と前記下部電極との間に配置されるデータ格納層と、を備えることを特徴とする半導体メモリ素子。
【請求項４１】
各メモリセルは、前記交差点で前記下部電極と前記データ格納層との間に形成される整流特性によって選択的にアクセスされることを特徴とする請求項４０に記載の半導体メモリ素子。
【請求項４２】
基板の上に所定の距離に離隔された第１導線を形成するステップと、
前記第１導線の上に第１層間絶縁層を形成するステップと、
前記第１層間絶縁層の上に前記第１導線から垂直シフトされた第２導線を形成するステップと、
前記第２導線の側壁を覆う側壁スペーサーを形成するステップと、
前記第２導線及び前記側壁スペーサーの上に第２層間絶縁層を形成するステップと、
隣接する前記第１及び第２導線の一部分を露出させるトレンチを形成するステップと、
前記第２層間絶縁層の上に、且つ前記トレンチ内に伝導層を蒸着するステップと、
前記伝導層をエッチングして前記第１及び第２導線の上部領域の各々に沿って延長される第１及び第２下部電極を形成するステップと、
前記トレンチ内に前記第２層間絶縁層と同一の高さを有する絶縁層を形成するステップと、
前記絶縁層及び前記第２層間絶縁層の上にデータ格納層、上部電極層、及び第３伝導層を順次形成するステップと、
前記データ格納層、前記上部電極層、及び前記第３伝導層をパターニングして前記第１及び第２導線と交差する第３導線を形成するステップと、を有することを特徴とする半導体メモリ素子の製造方法。
【請求項４３】
前記伝導層をエッチングするステップは、
前記第１導線に沿って延長されて、前記側壁スペーサーと接触することによる前記第１導線と前記第２導線との間のショートを防止する第３ダミー電極を形成するステップを含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４４】
前記第３導線をマスクとして利用するエッチング工程により、前記第１及び第２下部電極をパターニングして前記第１及び第２導線を前記第１導線と前記第３導線との間及び前記第２導線と前記第３導線との間に配置されるアイランド形態に形成するステップを更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４５】
前記トレンチ内に前記絶縁層を形成した後に、
前記第１及び第２下部電極を選択的にエッチングして前記第１及び第２下部電極の各々の上に第１及び第２リセスを形成するステップと、
前記第１及び第２リセスを各々満たす第１及び第２選択素子層を形成するステップと、を更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項４６】
前記データ格納層及び前記上部電極層を前記第３導線層と共にパターニングした後に、
前記第３導線をマスクとして利用するエッチング工程により、前記第１及び第２選択素子層をパターニングして前記第１及び第２選択素子層を前記第１導線と前記第３導線との間及び前記第２導線と前記第３導線との間に配置されるアイランド形態に形成するステップを更に含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項４７】
前記第１及び第２下部電極を前記第１及び第２選択素子層と共にパターニングするステップを更に含むことを特徴とする請求項４６に記載の半導体メモリ素子の製造方法。
【請求項４８】
前記第１及び第２選択素子層は、同一の単一工程によって同時に形成されることを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項４９】
前記第１及び第２選択素子層を形成するステップは、
前記第１及び第２リセス内に第１選択素子物質層を形成するステップと、
前記第１選択素子物質層を所定の深さにリセスするステップと、
前記リセス内に第２選択素子物質層を形成して前記第１及び第２選択素子層を二重膜構造に形成するステップと、を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
【請求項５０】
前記第１及び第２選択素子物質層の中のいずれか１つはｐ−Ｓｉ、ｐ−ＮｉＯｘ、及びｐ−ＣｕＯｘの中の少なくともいずれか１つにより形成し、他の１つはｎ−Ｓｉ及びｎ−ＴｉＯｘの中の少なくともいずれか１つにより形成することを特徴とする請求項４７に記載の半導体メモリ素子の製造方法。
【請求項５１】
前記第１及び第２選択素子物質層は、シリコンダイオード、酸化物ダイオード、及び酸化物の中の少なくともいずれか１つを含むことを特徴とする請求項４９に記載の半導体メモリ素子の製造方法。
【請求項５２】
前記第３伝導層をパターニングして第３導線を形成するステップは、
前記第１及び第２下部電極をパターニングして前記第１及び第２下部電極をアイランド形態の下部電極に形成するステップを含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５３】
前記トレンチ内に絶縁層を形成した後に、
第３層間絶縁層をパターニングして前記第１及び第２下部電極を露出させる複数個の第２トレンチを定義するステップと、
前記第２トレンチ及び前記パターニングされた第３層間絶縁層の上に選択素子物質層を蒸着するステップと、
前記選択素子物質層をエッチングして前記第１及び第２下部電極の各々に沿って第１及び第２選択素子層を形成するステップと、を更に含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５４】
前記トレンチを形成するステップは、
前記第２層間絶縁層の上にフォトレジスト層をコーティング及びパターニングしてマスクを形成するステップと、
前記マスクを利用して前記第１及び第２層間絶縁層を選択的にエッチングして互いに隣接する前記第１及び第２導線の一部分を露出させる前記トレンチを形成するステップと、を含むことを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５５】
前記トレンチは、同一の幅を有するように形成されることを特徴とする請求項５４に記載の半導体メモリ素子の製造方法。
【請求項５６】
前記第１及び第２導線は、同一の幅を有し、各々の幅と実質的に同一なピッチを有するように形成されることを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５７】
前記トレンチは、前記第１及び第２導線のピッチの１／４でオーバーラップすることを特徴とする請求項５６に記載の半導体メモリ素子の製造方法。
【請求項５８】
前記伝導層は、前記データ格納層に比べて低い反応性を有する物質で形成されることを特徴とする請求項４２に記載の半導体メモリ素子の製造方法。
【請求項５９】
第１方向に延長された第１導線と、
前記第１方向に延長され、前記第１導線から垂直シフトされて前記第１導線の一部とオーバーラップする第２導線と、
前記第１導線の中心に沿って延長された第１下部電極と、
前記第２導線の中心に沿って延長され、前記第１下部電極との距離が前記第１及び第２導線の幅と実質的に同一な第２下部電極と、
第２方向に延長されて前記第１及び第２下部電極と交差する第３導線と、
前記第３導線と前記第１下部電極との間及び前記第３導線と前記第２下部電極との間に各々配置される第１及び第２メモリセルと、を備えることを特徴とする半導体メモリ素子。
【請求項６０】
前記第２導線の両側に沿って形成される側壁と、
前記第１導線の各々の上面に対応して前記第１導線とオーバーラップする前記第２導線の側壁との間に延長されるダミー電極と、を更に含むことを特徴とする請求項５９に記載の半導体メモリ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【公開番号】特開２０１３−４９７６（Ｐ２０１３−４９７６Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１２−１３３８８６（Ｐ２０１２−１３３８８６）
【出願日】平成２４年６月１３日（２０１２．６．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２４年６月１３日（２０１２．６．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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