半導体記憶装置
【課題】 チップ面積を増加することなく、フューズセルを実現する。
【解決手段】 実施形態による半導体記憶装置は、第１セルアレイ１０−１内に配置された第１参照セルＲＣと、第１セルアレイ１０−１内に配置され、第１参照セルＲＣが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルＦＣと、を具備する。
【解決手段】 実施形態による半導体記憶装置は、第１セルアレイ１０−１内に配置された第１参照セルＲＣと、第１セルアレイ１０−１内に配置され、第１参照セルＲＣが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルＦＣと、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フューズセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとして、ＭＲＡＭ（magnetic random access memory）、ＲｅＲＡＭ（resistance random access memory）、ＰＲＡＭ（phase-change random access memory）などの抵抗変化型メモリがある。
【０００３】
これらのメモリにおいて、周辺回路制御の動作条件を記憶するフューズを不揮発性セルで実現する技術がある。これを、フューズセルと呼称する。具体的には、セルアレイの一部の行又は列の全てのセルをフューズセルとして割り当てる。
【０００４】
しかし、セルアレイ内にフューズセル専用の行又は列を追加すると、チップ面積が増加してしまうという問題がある。
【特許文献１】特開２０１０−４９７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ面積を増加することなく、フューズセルを実現することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態による半導体記憶装置は、第１セルアレイ内に配置された第１参照セルと、前記第１セルアレイ内に配置され、前記第１参照セルが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルと、を具備する
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る抵抗変化型メモリの概略的な回路構成のブロック図。
【図２】第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作に関する概略図。
【図３】第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作に関するブロック図。
【図４】第１の実施形態に係るメモリセルＭＣの構成を示す回路図。
【図５】第１の実施形態に係るＭＴＪ素子２１の構成を示す概略図。
【図６】第１の実施形態に係るＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図。
【図７】第１の実施形態に係る参照セルＲＣの構成を示す回路図。
【図８】第１の実施形態に係るカラムデコーダ１３−１の構成を示すブロック図。
【図９】第１の実施形態に係るカラムデコーダ１３−１に含まれるマルチプレクサＭＵＸの構成を示す回路図。
【図１０】第１の実施形態に係るフューズラッチ回路１５−１の構成を示す回路図。
【図１１】第１の実施形態に係るフューズラッチ回路１５−１の動作を示すタイミングチャート。
【図１２】第２の実施形態に係る抵抗変化型メモリの概略的な回路構成のブロック図。
【図１３】第２の実施形態に係るロウデコーダ１２−１の構成を示すブロック図。
【図１４】第３の実施形態に係るＲｅＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。
【図１５】第３の実施形態に係るＰＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］第１の実施形態
［１−１］抵抗変化型メモリの回路構成
図１を用いて、第１の実施形態に係る抵抗変化型メモリの概略的な回路構成について説明する。本図では、主に読み出し系回路が示される。また、本実施形態の抵抗変化型メモリは複数のセルアレイを備えるが、ここでは、セルアレイが２つ配置された簡略図を用いる。
【００１０】
抵抗変化型メモリは、セルアレイ１０−１及び１０−２、ロウデコーダ１２−１及び１２−２、カラムデコーダ１３−１及び１３−２、センスアンプＳＡ、周辺記憶回路１６を備えている。
【００１１】
セルアレイ１０−１及び１０−２は、メモリセルアレイ１１−１及び１１−２をそれぞれ有している。このメモリセルアレイ１１−１及び１１−２は、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣから構成されている。
【００１２】
セルアレイ１０−１及び１０−２は、さらに、参照セルＲＣ及びフューズセルＦＣをそれぞれ有している。この参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１及び１１−２のカラム方向に隣接して配置されている。そして、フューズセルＦＣを参照セルＲＣと異なるロウに設けるのではなく、参照セルＲＣ及びフューズセルＦＣが同一のロウに配置される。本例では、各セルアレイ１０−１及び１０−２内における参照セルＲＣ及びフューズセルＦＣの総数は、ロウ方向のメモリセルＭＣの数と同じく、ｎ個である。
【００１３】
メモリセルアレイ１１−１には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ１_１〜ＢＬ１_ｎ（ＢＬ１）が配設されている。また、メモリセルアレイ１１−１には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍ（ＷＬ１）が配設されている。ビット線ＢＬ１とワード線ＷＬ１との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ１及びワード線ＷＬ１に接続される。
【００１４】
セルアレイ１０−１内の参照セルＲＣ及びフューズセルＦＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ１に接続され、ロウ方向に並んで配置される。また、参照セルＲＣ及びフューズセルＦＣは、ビット線ＢＬ１_１〜ＢＬ１_ｎにそれぞれ接続されている。
【００１５】
同様に、メモリセルアレイ１１−２には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ２_１〜ＢＬ２_ｎ（ＢＬ２）が配設されている。また、メモリセルアレイ１１−２には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍ（ＷＬ２）が配設されている。ビット線ＢＬ２とワード線ＷＬ２との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ２及びワード線ＷＬ２に接続される。
【００１６】
セルアレイ１０−２内の参照セルＲＣ及びフューズセルＦＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ２に接続され、ロウ方向に並んで配置される。また、参照セルＲＣ及びフューズセルＦＣは、ビット線ＢＬ２_１〜ＢＬ２_ｎにそれぞれ接続されている。
【００１７】
尚、本図では、参照セルＲＣとフューズセルＦＣが上下に分かれて配置されているが、これに限定されず、例えば、参照セルＲＣとフューズセルＦＣとが１つずつ交互に配置されてもよい。また、参照セルＲＣ及びフューズセルＦＣの総数は、カラム数ｎと同じである必要はなく、カラム数ｎより少なくても構わない。また、各セルアレイ１０−１及び１０−２内において、１本の参照ワード線ＲＷＬ１又はＲＷＬ２に接続されたセルのうち、参照セルＲＣ及びフューズセルＦＣの互いの数は同じであっても異なってもよく、例えば、参照セルＲＣは少なくとも１つ設定し、それ以外のセルはフューズセルＦＣに設定してもよい。また、参照セルＲＣの設定においては、セルアレイ１０−１及び１０−２の中から特定のセルを参照セルとして、抵抗変化型メモリの製造時に予め設定しておいてもよいし、製造後のテスト工程において設定してもよい。
【００１８】
ワード線ＷＬ１及び参照ワード線ＲＷＬ１には、ロウデコーダ１２−１が接続されている。ワード線ＷＬ２及び参照ワード線ＲＷＬ２には、ロウデコーダ１２−２が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１及び参照ワード線ＲＷＬ１のうち１本を選択する。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２及び参照ワード線ＲＷＬ２のうち１本を選択する。
【００１９】
具体的には、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣがロウデコーダ１２−１に接続されるメモリセルアレイ１１−１に含まれる場合は、ワード線ＷＬ１＿１〜ＷＬ１＿ｍのうち１本を選択する。また、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣがロウデコーダ１２−１に接続されるメモリセルアレイ１１−１に含まれない場合は、参照ワード線ＲＷＬ１を選択する。同様に、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣがロウデコーダ１２−２に接続されるメモリセルアレイ１１−２に含まれる場合は、ワード線ＷＬ２＿１〜ＷＬ２＿ｍのうち１本を選択する。また、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣがロウデコーダ１２−２に接続されるメモリセルアレイ１１−２に含まれない場合は、参照ワード線ＲＷＬ２を選択する。
【００２０】
ｎ本のビット線ＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１は、ｎ本のビット線ＢＬ１に対応した数のカラム選択トランジスタを備えている。このカラム選択トランジスタは、例えばＮチャネルＭＯＳトランジスタから構成される。カラム選択回路１４−１に含まれるｎ個のカラム選択トランジスタのゲートは、カラム選択線ＣＳＬ１_１〜ＣＳＬ１_ｎを介してカラムデコーダ１３−１にそれぞれ接続されている。
【００２１】
同様に、ｎ本のビット線ＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２は、ｎ本のビット線ＢＬ２に対応した数のカラム選択トランジスタを備えている。カラム選択回路１４−２に含まれるｎ個のカラム選択トランジスタのゲートは、カラム選択線ＣＳＬ２_１〜ＣＳＬ２_ｎを介してカラムデコーダ１３−２にそれぞれ接続されている。
【００２２】
読み出しデータ線ＲＢ１及びＲＢ２には、メモリセルアレイ１１−１及び１１−２に共有されるセンスアンプＳＡが接続されている。センスアンプＳＡは、読み出しデータ線ＲＢ１及びＲＢ２の一方にアクセスされたメモリセルＭＣから読み出された電圧又は電流と、読み出しデータ線ＲＢ１及びＲＢ２の他方に参照セルＲＣから読み出された電圧又は電流とを用いて、上記アクセスされたメモリセルＭＣのデータを検知増幅する。
【００２３】
カラムデコーダ１３−１は、アドレスに基づいて、ビット線ＢＬ１のうち１本を選択する。このビット線ＢＬ１の選択制御は、カラム選択線ＣＳＬ１のいずれかを選択（活性化）することで行われる。同様に、カラムデコーダ１３−２は、アドレスに基づいて、ビット線ＢＬ２のうち１本を選択する。このビット線ＢＬ２の選択制御は、カラム選択線ＣＳＬ２のいずれかを選択（活性化）することで行われる。カラムデコーダ１３の具体的な動作については後述する。
【００２４】
周辺記憶回路１６は、フューズラッチ回路１５−１及び１５−２を有している。フューズラッチ回路１５−１及び１５−２には、最も高精度な読み出しができるような参照セルＲＣを選択できるように、最適な参照セル選択に関する情報が保持されている。このフューズラッチ回路１５−１及び１５−２に保持された情報を用いて、最適な参照セルＲＣの選択が行われる。
【００２５】
周辺記憶回路１６には、フューズセルＦＣのデータが記憶される。このフューズセルＦＣのデータは、抵抗変化型メモリを備えたチップの電源を起動した直後に、センスアンプＳＡを介して読み出され、周辺記憶回路１６に記憶される。さらに、フューズラッチ回路１５−１及び１５−２を含む周辺記憶回路１６の情報を用いて最適な参照セルＲＣが選択される。また、フューズラッチ回路１５−１及び１５−２を含まない周辺記憶回路１６の領域の情報を用いて、周辺制御回路の動作条件が設定されてもよい。
【００２６】
このような本実施形態では、メモリセルＭＣのアドレスに依存せずに参照セルＲＣの選択の自由度があり、最も高精度な読み出しができるような参照セルＲＣを選択することができる（最適参照セル選択方式）。このため、この方式では、使用していない参照セルＲＣが存在することになるので、本実施形態では、この使用しない参照セルＲＣの領域をフューズセルＦＣに割り当てる。従って、本実施形態では、同一のロウに参照セルＲＣとフューズセルＦＣが並んで配置される。
【００２７】
［１−２］メモリセルＭＣの読み出し動作
図１を用いて、上記のように構成された抵抗変化型メモリにおけるメモリセルＭＣの読み出し動作について説明する。ここでは、例えば、図１の左のメモリセルアレイ１１−１内のワード線ＷＬ１_３とビット線ＢＬ１_２との交点に配置された丸で示されたメモリセルＭＣ１_２３が選択されたとする。
【００２８】
この場合、ロウデコーダ１２−１によって、ワード線ＷＬ１_３が選択（活性化）され、メモリセルＭＣ１_２３とビット線ＢＬ１_２とが接続される。さらに、カラムデコーダ１３−１によってカラム選択線ＣＳＬ１_２が活性化され、メモリセルＭＣ１_２３は読み出しデータ線ＲＢ１を介してセンスアンプＳＡへ接続される。
【００２９】
一方、右のブロックからは、参照セルＲＣが選択される。すなわち、ロウデコーダ１２−２によって、参照ワード線ＲＷＬ２がワード線ＷＬ１_３の活性化に併せて活性化される。
【００３０】
ここで、カラムデコーダ１３−２は、アクセスされるメモリセルＭＣ１_２３のアドレスに依存せずに、カラム選択線ＣＳＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧又は電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧又は電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。
【００３１】
このように、左側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ２_１を利用して読み出されるように設定する。これにより、アクセスされるメモリセルＭＣのアドレスに依存して参照セルＲＣを選択しないため、参照ワード線ＲＷＬ２に接続された全てのセルを参照セルＲＣとして使用しなくてもよい。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ワード線ＲＷＬ２に接続されたセルをフューズセルＦＣとして使用できる。
【００３２】
同様に、右側のブロック内のメモリセルＭＣが選択された場合には、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣのアドレスに依存せずに、例えばカラム選択線ＣＳＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ１_１を利用して読み出される。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ワード線ＲＷＬ１に接続されたセルをフューズセルＦＣとして使用できる。
【００３３】
このような制御を行うことにより、左右何れのメモリセルアレイ１１−１及び１１−２が選択された場合でも、矛盾なくメモリセルＭＣの読み出し動作を行うことが可能となる。この場合、読み出しに必要な参照セルＲＣの総数は２個となり、従来に比べて、参照セルＲＣの総数を大幅に低減できる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくできるため、読み出しマージンの確保が容易となる。
【００３４】
尚、本実施形態では、参照セルＲＣを選択可能にする制御動作も可能である。つまり、アクセスされるビットのアドレスに無関係に、常時選択される参照セルＲＣを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、カラム選択線ＣＳＬ２_１の代わりにカラム選択線ＣＳＬ２_２を常時活性化することで、ビット線ＢＬ２_２に接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避することが可能となる。尚、本方式のように、所謂予備の参照セルＲＣの選択を可能としても、チップ内に搭載されている参照セルＲＣの総数は、従来と比べて少なく設定することが可能であり、本実施形態を実施することによるチップサイズ増大は無く、参照セルＲＣと同一のロウにフューズセルＦＣを設定することも可能である。
【００３５】
［１−３］フューズセルＦＣの読み出し動作
本実施形態のフューズセルＦＣの読み出し動作では、２つのセルアレイ１０−１及び１０−２内のフューズセルＦＣは、相補データをそれぞれ記憶している。そして、セルアレイ１０−１及び１０−２の一方のフューズセルＦＣを読み出す場合、センスアンプＳＡの入力には、セルアレイ１０−１及び１０−２の一方のフューズセルＦＣと、セルアレイ１０−１及び１０−２の他方のフューズセルＦＣとが接続され、それらの抵抗値の差によってフューズセルＦＣのデータが決定される。
【００３６】
具体的に、図２及び図３を用いて、第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作について説明する。
【００３７】
図２に示すように、セルアレイ１０−ａ内のフューズセルＦＣ−Ａのデータを読み出す場合、隣接するセルアレイ１０−ｂ内のフューズセルＦＣｒ−Ａを参照セルとして用いる。従って、センスアンプＳＡ−Ａの相補入力には、隣接するセルアレイ１０−ａ及び１０−ｂのフューズセルＦＣ−Ａ及びＦＣｒ−Ａがそれぞれ接続され、電流シンクＣＳ−Ａを用いて、フューズセルＦＣ−Ａ及びＦＣｒ−Ａに読み出し電流及び参照電流がそれぞれ流される。そして、センスアンプＳＡ−Ａは、読み出し電流と参照電流の大きさを比較して、それによってフューズセルＦＣ−Ａのデータを決定する。
【００３８】
同様に、セルアレイ１０−ａのフューズセルＦＣ−Ｂのデータを読み出す場合、隣接するセルアレイ１０−ｂのフューズセルＦＣｒ−Ｂを参照セルとして用いる。従って、センスアンプＳＡ−Ｂの相補入力には、隣接するセルアレイ１０−ａ及び１０−ｂのフューズセルＦＣ−Ｂ及びＦＣｒ−Ｂがそれぞれ接続され、電流シンクＣＳ−Ｂを用いて、フューズセルＦＣ−Ｂ及びＦＣｒ−Ｂに読み出し電流及び参照電流がそれぞれ流される。そして、センスアンプＳＡ−Ｂは、読み出し電流と参照電流の大きさを比較して、それによってフューズセルＦＣ−Ｂのデータを決定する。
【００３９】
尚、フューズセルの読み出しにおいて、参照セルとして用いるフューズセルは、隣接するセルアレイ内に存在するフューズセルを用いることに限定されず、異なるセルアレイ内のフューズセルであれば、どの位置のセルアレイ内のフューズセルでも用いることは可能である。
【００４０】
このようなフューズセルＦＣの読み出し動作は、抵抗変化型メモリを備えたチップの電源起動時に行われる。
【００４１】
図３に示すように、抵抗変化型メモリを備えたチップの電源起動時に、セルアレイ１０から周辺記憶回路１６の例えばＳＲＡＭフューズに、フューズセルＦＣのデータが転送される。周辺記憶回路１６のデータによって、周辺制御回路１７の動作が調整される。さらに、周辺記憶回路１６のデータによって、最適な参照セルＲＣが選択される。
【００４２】
上述したフューズセルＦＣの読み出し動作によれば、２セル／ビット方式により、フューズセルＦＣ専用の参照セルを新たに設ける必要がない。これにより、本実施形態によれば、１Ｇｂチップにおいて、１２８Ｋｂ程度のフューズセルＦＣの容量を確保可能である。
【００４３】
［１−４］メモリセルＭＣ
本実施形態では、抵抗変化型メモリ（半導体記憶装置）として、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）を一例に挙げて説明する。
【００４４】
図４は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、抵抗変化素子（ＭＴＪ素子）２１、及び選択トランジスタ２２を備えている。選択トランジスタ２２は、例えばＮチャネルＭＯＳトランジスタから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２２のドレインに接続されている。選択トランジスタ２２のゲートは、ワード線ＷＬに接続されている。選択トランジスタ２２のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。
【００４５】
図５は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、下部電極３１、固定層３２、中間層３３、記録層（自由層）３４、上部電極３５が順に積層されて構成されている。尚、ＭＴＪ素子２１を構成する層は、積層順序が逆転していても構わない。
【００４６】
固定層３２は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層３２に隣接して反強磁性層（図示せず）を設けることで、固定層３２の磁化方向を固定することができる。自由層３４は、強磁性材料からなり、その磁化方向が可変である。中間層３３は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。
【００４７】
固定層３２及び自由層３４の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００４８】
尚、固定層３２及び自由層３４の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層３２及び自由層３４の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。
【００４９】
また、ＭＴＪ素子２１は、図示するシングルジャンクション構造に限定されず、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２１は、第１の固定層、第１の中間層、自由層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層３４の磁化反転を制御しやすいという利点がある。
【００５０】
図６（ａ）及び（ｂ）は、ＭＴＪ素子２１の低抵抗状態及び高抵抗状態をそれぞれ示す図である。以下に、スピン注入書き込み方式によるＭＴＪ素子２１の低抵抗状態及び高抵抗状態を説明する。尚、この説明において、電流とは、電子の流れをいうものとする。
【００５１】
まず、固定層３２と自由層３４との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層３２から自由層３４へ向かう電流を供給する。固定層３２を通過した電子のうちマジョリティーな電子は、固定層３２の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子２１の抵抗値は最も小さくなり、この場合を“０”データと規定する。
【００５２】
次に、固定層３２と自由層３４との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、自由層３４から固定層３２へ向かう電流を供給する。固定層３２によって反射された電子のうちマジョリティーな電子は、固定層３２の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子２１の抵抗値は最も大きくなり、この場合を“１”データと規定する。
【００５３】
［１−５］参照セルＲＣ
図７は、参照セルＲＣの構成を示す回路図である。参照セルＲＣは、固定抵抗素子２３、及び選択トランジスタ２４を備えている。選択トランジスタ２４は、例えばＮチャネルＭＯＳトランジスタから構成される。固定抵抗素子２３の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２４のドレインに接続されている。選択トランジスタ２４のゲートは、参照ワード線ＲＷＬに接続されている。選択トランジスタ２４のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。
【００５４】
固定抵抗素子２３は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。固定抵抗素子２３は、ＭＴＪ素子２１と同様のプロセスで形成され、基本的にはＭＴＪ素子２１と同様の積層構造を有している。そして、固定抵抗素子２３の抵抗を所定の参照値に固定する方法としては、例えば、２個の強磁性層の磁化方向を固定した状態で、これら強磁性層の面積を変えることで実現可能である。
【００５５】
［１−６］フューズセルＦＣ
フューズセルＦＣは、上述したメモリセルＭＣ（参照セルＲＣ？）と同様、ＭＴＪ素子２１及び選択トランジスタ２２を備えている。フューズセルＦＣはメモリセルＭＣと同様の構成のため、詳細な説明は省略する。
【００５６】
［１−７］カラムデコーダ
図８及び図９を用いて、カラムデコーダ１３の構成について説明する。図８は、カラムデコーダ１３−１の構成を示すブロック図である。図９は、図８のカラムデコーダ１３−１に含まれるマルチプレクサＭＵＸの一例の構成を示す回路図である。
【００５７】
図８に示すように、カラムデコーダ１３−１は、デコード部１３Ａ、マルチプレクサＭＵＸを備えている。
【００５８】
マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣと、からなる。フューズラッチ回路１５−１には、特定の参照セルＲＣを選択するためのアドレスＦＬＴＣがプログラムされている。
【００５９】
これら２種類のアドレスＡＩＮ及びＦＬＴＣの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。図１のメモリセルアレイ１１−１に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。
【００６０】
具体的には、ブロック活性化信号ＢＡＣＴ_１が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＡＩＮを選択し、このアドレスＡＩＮをアドレスＡＤとして出力し、アドレスＡＩＮの反転信号をアドレスｂＡＤとして出力する。アドレスｂＡＤ／ＡＤは、デコード部１３Ａに供給される。一方、ブロック活性化信号ＢＡＣＴ_２が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＦＬＴＣを選択し、このアドレスＦＬＴＣをアドレスＡＤとして出力し、アドレスＦＬＴＣの反転信号をアドレスｂＡＤとして出力する。
【００６１】
デコード部１３Ａは、アドレスｂＡＤ／ＡＤに基づいて、カラム選択信号ＣＳＬ１_１〜ＣＳＬ１_ｎのうち１本を活性化する。
【００６２】
尚、メモリセルアレイ１１−２に対応して設けられたカラムデコーダ１３−２の構成も、前述したカラムデコーダ１３−１と同様である。
【００６３】
このようなカラムデコーダ１３の動作により、アクセスされるメモリセルＭＣを含まないブロックでは、常に特定の参照セルＲＣが選択される。
【００６４】
図９に示すように、マルチプレクサＭＵＸは、ＡＮＤゲート４１及び４２、ＮＯＲゲート４３、インバータ４４を備えている。
【００６５】
アドレスＡＩＮｉ及びブロック活性化信号ＢＡＣＴ_１は、ＡＮＤゲート４１の第１及び第２の入力端子にそれぞれ入力される。ここで、“ｉ”は、カラム選択信号ＣＳＬ１の数に対応するｎビットのうちの任意の１ビットを表している。ＡＮＤゲート４１の出力は、ＮＯＲゲート４３の第１の入力端子に入力される。
【００６６】
アドレスＦＬＴＣｉ及びブロック活性化信号ＢＡＣＴ_２は、ＡＮＤゲート４２の第１及び第２の入力端子にそれぞれ入力される。ＡＮＤゲート４２の出力は、ＮＯＲゲート４３の第２の入力端子に入力される。
【００６７】
ＮＯＲゲート４３は、アドレスｂＡＤｉを出力する。また、ＮＯＲゲート４３の出力は、インバータ４４の入力端子に入力される。インバータ４４は、アドレスＡＤｉを出力する。
【００６８】
尚、カラムデコーダ１３−２に含まれるマルチプレクサＭＵＸについては、図９のブロック活性化信号ＢＡＣＴ_１とＢＡＣＴ_２とを入れ替えることで実現可能である。
【００６９】
［１−８］フューズラッチ回路
図１０を用いて、フューズラッチ回路の構成の一例について説明する。図１０は、フューズラッチ回路１５−１の構成を示す回路図である。フューズラッチ回路１５−２の構成も、図１０のフューズラッチ回路１５−１と同じである。
【００７０】
図１０に示すように、フューズラッチ回路１５−１は、ＰチャネルＭＯＳトランジスタ５１、ＮチャネルＭＯＳトランジスタ５２、フューズ素子５３、ラッチ回路５４、インバータ５５を備えている。
【００７１】
フューズラッチ回路１５−１には、外部からパワーオン信号ＰＷＲＯＮが供給される。パワーオン信号ＰＷＲＯＮは、パワーオン時にハイレベル、パワーオフ時にローレベルに設定される。
【００７２】
ＰチャネルＭＯＳトランジスタ５１のソースには、電源電圧Ｖｄｄが印加されている。ＰチャネルＭＯＳトランジスタ５１のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＰチャネルＭＯＳトランジスタ５１のドレインは、ＮチャネルＭＯＳトランジスタ５２のドレインに接続されている。
【００７３】
ＮチャネルＭＯＳトランジスタ５２のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＮチャネルＭＯＳトランジスタ５２のソースは、フューズ素子５３の一端に接続されている。フューズ素子５３の他端は、接地されている。フューズ素子５３は、レーザーによって切断されたか否かによって、“０”及び“１”データのいずれかを記憶する。
【００７４】
ＰチャネルＭＯＳトランジスタ５１のドレインは、ラッチ回路５４の入力端子に接続されている。ラッチ回路５４は、２個のインバータから構成されており、一方のインバータの出力が他方の入力に接続され、一方のインバータの出力が他方の入力に接続されている。
【００７５】
ラッチ回路５４の出力端子は、インバータ５５の入力端子に接続されている。インバータ５５は、アドレスＦＬＴＣｉを出力する。
【００７６】
［１−９］フューズラッチ回路の動作
図１１を用いて、フューズラッチ回路１５−１の動作について説明する。
【００７７】
電源（Ｖｄｄ）投入が行われ、チップ内の電圧が論理回路の動作可能な電圧まで上昇すると、フューズラッチ回路１５−１の出力であるアドレスＦＬＴＣは一度全てハイレベルとなる。電源投入後、チップ内の初期化が完了したことを示す内部信号であるパワーオン信号ＰＷＲＯＮの立ち上がりに同期して、フューズ素子５３が未切断なアドレスビットに対してはＦＬＴＣがローレベルに遷移する。一方、フューズ素子５３が切断されていれば、ＦＬＴＣはハイレベルを保持する。
【００７８】
最下位アドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（１００・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_１に割り付けることでカラム選択線ＣＳＬ１_１の常時選択が行える。また、最下位の次のアドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（０１０・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_２に割り付けることでカラム選択線ＣＳＬ１_２の常時選択が行える。このような回路とカラム選択線の割り付けを導入する事で、フューズ素子のプログラムにより任意の参照セル選択が可能となる。
【００７９】
［１−１０］効果
第１の実施形態では、例えば、図１のセンスアンプＳＡに対して左側のセルアレイ１０−１内に配置されたメモリセルＭＣが選択された場合、参照セルＲＣとしては、選択されたメモリセルＭＣのアドレスに依存せず、センスアンプＳＡの右側のセルアレイ１０−２内に配置された特定の参照セルＲＣが常時選択される。そして、特定の参照セルＲＣと同一のロウに配置された参照セルＲＣとして使用しないセルを、フューズセルＦＣとして設定している。
【００８０】
従って、本実施形態では、１つのセルアレイ１０−１又は１０−２内において、参照セルＲＣが配置されたロウと同じロウにフューズセルＦＣが配置されている。このため、１つのセルアレイ内において、参照セルが配置されたロウとは別のロウにフューズセルの領域を新たに設ける場合と比べて、本実施形態では、チップ面積を増加することなく、フューズセルＦＣを実現することができる。
【００８１】
また、本実施形態によれば、１つのメモリセルアレイ１０−１又は１０−２内に配置されたメモリセルＭＣは、アクセスされるメモリセルＭＣのアドレスに依存せずに、特定の参照セルＲＣを利用して読み出されることになる。このため、参照セルＲＣの総数を削減することが可能となる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくできるため、読み出しマージンの確保が容易となる。このように、本実施形態では、複数の参照セルＲＣの中から特定の参照セルＲＣを使用することで、高精度な読み出し動作を実現する。
【００８２】
また、本実施形態では、アクセスされるメモリセルＭＣのアドレスに依存せずに、常時選択される参照セルＲＣを変更することも可能である。これにより、１つの参照セルＲＣが不良していた場合、他の参照セルＲＣが常時選択されるように変更することで、チップ不良の発生を回避する事が可能となる。この結果、歩留まり低下を起こす事なく、大容量な抵抗変化型メモリを低コストで実現できる。
【００８３】
［２］第２の実施形態
第１の実施形態では、参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１のカラム方向に隣接して配置され、ロウ方向に一列に並べられた。これに対し、第２の実施形態では、参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１のロウ方向に隣接して配置し、カラム方向に一列に並べる。
【００８４】
尚、第２の実施形態では、第１の実施形態と同様の点については説明を省略又は簡略し、第１の実施形態と異なる点について詳説する。
【００８５】
［２−１］抵抗変化型メモリの回路構成
図１２を用いて、第２の実施形態に係る抵抗変化型メモリの概略的な回路構成について説明する。
【００８６】
セルアレイ１０−１において、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１に対応して設けられている。参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１のロウ方向に隣接して配置されている。参照セルＲＣ及びフューズセルＦＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ１に接続され、カラム方向に並んで配置されている。また、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍにそれぞれ接続されている。このように、セルアレイ１０−１内の参照セルＲＣ及びフューズセルＦＣは、同一のカラムに配置されている。
【００８７】
同様に、セルアレイ１０−２において、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−２に対応して設けられている。参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−２のロウ方向に隣接して配置されている。参照セルＲＣ及びフューズセルＦＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ２に接続され、カラム方向に並んで配置されている。また、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍにそれぞれ接続されている。このように、セルアレイ１０−２内の参照セルＲＣ及びフューズセルＦＣは、同一のカラムに配置されている。
【００８８】
参照ビット線ＲＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１に含まれ、かつ、参照ビット線ＲＢＬ１に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ１を介してカラムデコーダ１３−１に接続されている。参照ビット線ＲＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２に含まれ、かつ、参照ビット線ＲＢＬ２に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ２を介してカラムデコーダ１３−２に接続されている。
【００８９】
カラムデコーダ１３−１は、アドレスに基づいて、カラム選択線ＣＳＬ１及び参照カラム選択線ＲＣＳＬ１のうち１本を選択する。カラムデコーダ１３−２は、アドレスに基づいて、カラム選択線ＣＳＬ２及び参照カラム選択線ＲＣＳＬ２のうち１本を選択する。
【００９０】
具体的には、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣがカラムデコーダ１３−１に接続されるメモリセルアレイ１１−１に含まれる場合は、カラム選択線ＣＳＬ１のうち１本を選択する。また、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣがカラムデコーダ１３−１に接続されるメモリセルアレイ１１−１に含まれない場合は、参照カラム選択線ＲＣＳＬ１を選択する。同様に、カラムデコーダ１３−２は、アクセスされるメモリセＭＣがカラムデコーダ１３−２に接続されるメモリセルアレイ１１−２に含まれる場合は、カラム選択線ＣＳＬ２のうち１本を選択する。また、カラムデコーダ１３−２は、アクセスされるメモリセルＭＣがカラムデコーダ１３−２に接続されるメモリセルアレイ１１−２に含まれない場合は、参照カラム選択線ＲＣＳＬ２を選択する。
【００９１】
ロウデコーダ１２−１には、ｍ本のワード線ＷＬ１が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１のうち１本を選択する。ロウデコーダ１２−２には、ｍ本のワード線ＷＬ２が接続されている。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２のうち１本を選択する。ロウデコーダ１２の具体的な動作については後述する。
【００９２】
［２−２］メモリセルＭＣの読み出し動作
図１２を用いて、上記のように構成された抵抗変化型メモリにおけるメモリセルＭＣの読み出し動作について説明する。ここでは、例えば、図１２の左のメモリセルアレイ１１−１内のワード線ＷＬ１_３とビット線ＢＬ１_２との交点に配置された丸で示されたメモリセルＭＣ１_２３が選択されたとする。
【００９３】
この場合、ロウデコーダ１２−１によって、ワード線ＷＬ１_３が選択（活性化）され、メモリセルＭＣ１_２３とビット線ＢＬ１_２とが接続される。さらに、カラムデコーダ１３−１によってカラム選択線ＣＳＬ１_２が活性化され、メモリセルＭＣ１_２３は読み出しデータ線ＲＢ１を介してセンスアンプＳＡへ接続される。
【００９４】
一方、右のブロックからは、参照セルＲＣが選択される。すなわち、カラムデコーダ１３−２によって、参照カラム選択線ＲＣＳＬ２がカラム選択線ＣＳＬ１_２の活性化に併せて活性化され、参照ビット線ＲＢＬ２が読み出しデータ線ＲＢ２に接続される。
【００９５】
ここで、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣ１_２３のアドレスに依存せずに、ワード線ＷＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧又は電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧又は電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。
【００９６】
このように、左側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ２_１を利用して読み出されるように設定する。これにより、アクセスされるメモリセルＭＣのアドレスに依存して参照セルＲＣを選択しないため、参照ビット線ＲＢＬ２に接続された全てのセルを参照セルＲＣとして使用しなくてもよい。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ビット線ＲＢＬ２に接続されたセルをフューズセルＦＣとして使用できる。
【００９７】
同様に、右側のブロック内のメモリセルＭＣが選択された場合には、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣのアドレスに依存せずに、例えばワード線ＷＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ１_１を利用して読み出される。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ビット線ＲＢＬ１に接続されたセルをフューズセルＦＣとして使用できる。
【００９８】
このような制御をすることにより、左右何れのメモリセルアレイ１１−１及び１１−２が選択された場合でも、矛盾なくメモリセルＭＣの読み出し動作を行うことが可能となる。この場合、読み出しに必要な参照セルＲＣの総数は２個となり、従来に比べて、参照セルＲＣの総数を大幅に低減できる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくてすむため、読み出しマージンの確保が容易となる。
【００９９】
尚、本実施形態では、参照セルＲＣを選択可能にする制御動作も可能である。つまり、アクセスされるビットのアドレスに無関係に、常時選択される参照セルＲＣを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、ワード線ＷＬ２_１の代わりにワード線ＷＬ２_２を常時活性化することで、ワード線ＷＬ２_２と参照ビットＲＢＬ２とに接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避する事が可能となる。
【０１００】
［２−３］ロウデコーダ
図１３を用いて、ロウデコーダ１２−１の構成について説明する。
【０１０１】
図１３に示すように、ロウデコーダ１２−１は、デコード部１２Ａ、マルチプレクサＭＵＸを備えている。
【０１０２】
マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣとからなる。フューズラッチ回路１５−１には、特定の参照セルＲＣを選択するためのアドレスＦＬＴＣがプログラムされている。フューズラッチ回路１５−１の構成は、第１の実施形態で示した図１０と同じである。
【０１０３】
これら２種類のアドレスＡＩＮ及びＦＬＴＣの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。図１２のメモリセルアレイ１１−１に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。マルチプレクサＭＵＸの構成は、第１の実施形態で示した図９と同じである。
【０１０４】
デコード部１２Ａは、マルチプレクサＭＵＸからアドレスｂＡＤ／ＡＤを受ける。デコード部１２Ａは、アドレスｂＡＤ／ＡＤに基づいて、ワード線ＷＬ１_１〜ＷＬ１_ｍのうち１本を活性化する。
【０１０５】
尚、メモリセルアレイ１１−２に対応して設けられたロウデコーダ１２−２の構成も、前述したロウデコーダ１２−１と同様である。
【０１０６】
このようなロウデコーダ１２の動作により、アクセスされるメモリセルＭＣを含まないブロックでは、常に特定の参照セルＲＣが選択される。さらに、フューズラッチ回路１５にプログラムするアドレスを変更することで、読み出しに使用される参照セルＲＣを変更することが可能である。
【０１０７】
［２−４］効果
第２の実施形態では、メモリセルＭＣの読み出し動作に必要な参照セルＲＣとして、参照ビット線ＲＢＬに接続され、かつ、カラム方向に配置された複数の参照セルＲＣを用いるようにしている。そして、特定の参照セルＲＣと同一のカラムに配置された参照セルＲＣとして使用しないセルを、フューズセルＦＣとして設定している。従って、本実施形態では、１つのセルアレイ１０−１又は１０−２内において、参照セルＲＣが配置されたカラムと同じカラムにフューズセルＦＣが配置されている。
【０１０８】
これにより、本実施形態でも、上記第１の実施形態と同様に、チップ面積を増加することなく、フューズセルＦＣを実現することができ、さらに、参照セルＲＣの総数を減少できることで、読み出しマージンの確保が容易となる。
【０１０９】
［３］第３の実施形態
上記各実施形態の抵抗変化型メモリとしてはＭＲＡＭを用いたが、ＭＲＡＭ以外の様々なメモリを使用することが可能である。そこで、第３の実施形態では、抵抗変化型メモリの他の例として、ＲｅＲＡＭ（resistance random access memory）とＰＲＡＭ（phase-change random access memory）について説明する。
【０１１０】
［３−１］ＲｅＲＡＭ
図１４を用いて、ＲｅＲＡＭに用いられる抵抗変化素子２１について説明する。
【０１１１】
図１４に示すように、抵抗変化素子２１は、下部電極３１、上部電極３５、及びこれらに挟まれた記録層６１を備えている。
【０１１２】
記録層６１は、プロブスカイト型金属酸化物、又は二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０１１３】
抵抗変化素子２１は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、又はそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子２１は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。尚、バイポーラ型であるかユニポーラ型であるかは、選択する記録層６１の材料によって異なってくる。
【０１１４】
例えばバイポーラ型の抵抗変化素子２１の場合、抵抗変化素子２１を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極３１に対して上部電極３５に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極３１に対して上部電極３５に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１が１ビットデータを記憶することができる。
【０１１５】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子２１に印加する。そして、この時に抵抗変化素子２１に流れる電流を検出することでデータを読み出すことができる。
【０１１６】
尚、図１４に示すＲｅＲＡＭの抵抗変化素子２１は、上記各実施形態のＭＲＡＭの場合におけるメモリセルＭＣ及びフューズセルＦＣのＭＴＪ素子２１、参照セルＲＣの固定抵抗素子２３の代わりに適用可能である。この場合、参照セルＲＣに用いられる抵抗変化素子２１は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。
【０１１７】
［３−２］ＰＲＡＭ
図１５を用いて、ＰＲＡＭに用いられる抵抗変化素子２１について説明する。
【０１１８】
図１５に示すように、抵抗変化素子２１は、下部電極３１、ヒーター層６２、記録層６３、上部電極３５が順に積層されて構成されている。
【０１１９】
記録層６３は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層６３の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１２０】
ヒーター層６２は、記録層６３の底面に接している。ヒーター層６２の記録層６３に接する面積は、記録層６３の底面の面積より小さいことが望ましい。これは、ヒーター層６２と記録層６３との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層６２は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層６２は、後述する下部電極と同じ材料であってもよい。
【０１２１】
下部電極３１の面積は、ヒーター層６２の面積より大きい。上部電極３５は、例えば、記録層６３の平面形状と同じである。下部電極３１及び上部電極３５の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１２２】
記録層６３は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極３１と上部電極３５との間に電圧又は電流を印加し、上部電極３５から記録層６３及びヒーター層６２を介して下部電極３１に電流を流す。記録層６３を融点付近まで加熱すると、記録層６３は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【０１２３】
一方、下部電極３１と上部電極３５との間に電圧又は電流を印加し、記録層６３を結晶化に適した温度付近まで加熱すると、記録層６３は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層６３を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層６３に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きくするとよい。このように、下部電極３１と上部電極３５との間に電圧又は電流を印加して記録層６３を加熱することで、記録層６３の抵抗値を変化させることができる。
【０１２４】
記録層６３が結晶相であるか、非晶質相であるかは、下部電極３１と上部電極３５との間に記録層６３が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極３１と上部電極３５との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１から１ビットデータを読み出すことができる。
【０１２５】
尚、図１５に示すＰＲＡＭの抵抗変化素子２１は、上記各実施形態のＭＲＡＭの場合におけるメモリセルＭＣ及びフューズセルＦＣのＭＴＪ素子２１、参照セルＲＣの固定抵抗素子２３の代わりに適用可能である。この場合、参照セルＲＣに用いられる抵抗変化素子２１は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
ＭＣ…メモリセル、ＲＣ…参照セル、ＦＣ…フューズセル、ＢＬ…ビット線、ＷＬ…ワード線、ＲＷＬ１，ＲＷＬ２…参照ワード線、ＲＢＬ…参照ビット線、ＲＢ…読み出しデータ線、ＣＳＬ…カラム選択線、ＲＣＳＬ…参照カラム選択線、ＳＡ…センスアンプ、ＭＵＸ…マルチプレクサ、１０…セルアレイ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム選択回路、１５…フューズラッチ回路、１６…周辺記憶回路、１７…周辺制御回路、２１…抵抗変化素子。
【技術分野】
【０００１】
本発明の実施形態は、フューズセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとして、ＭＲＡＭ（magnetic random access memory）、ＲｅＲＡＭ（resistance random access memory）、ＰＲＡＭ（phase-change random access memory）などの抵抗変化型メモリがある。
【０００３】
これらのメモリにおいて、周辺回路制御の動作条件を記憶するフューズを不揮発性セルで実現する技術がある。これを、フューズセルと呼称する。具体的には、セルアレイの一部の行又は列の全てのセルをフューズセルとして割り当てる。
【０００４】
しかし、セルアレイ内にフューズセル専用の行又は列を追加すると、チップ面積が増加してしまうという問題がある。
【特許文献１】特開２０１０−４９７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ面積を増加することなく、フューズセルを実現することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態による半導体記憶装置は、第１セルアレイ内に配置された第１参照セルと、前記第１セルアレイ内に配置され、前記第１参照セルが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルと、を具備する
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る抵抗変化型メモリの概略的な回路構成のブロック図。
【図２】第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作に関する概略図。
【図３】第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作に関するブロック図。
【図４】第１の実施形態に係るメモリセルＭＣの構成を示す回路図。
【図５】第１の実施形態に係るＭＴＪ素子２１の構成を示す概略図。
【図６】第１の実施形態に係るＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図。
【図７】第１の実施形態に係る参照セルＲＣの構成を示す回路図。
【図８】第１の実施形態に係るカラムデコーダ１３−１の構成を示すブロック図。
【図９】第１の実施形態に係るカラムデコーダ１３−１に含まれるマルチプレクサＭＵＸの構成を示す回路図。
【図１０】第１の実施形態に係るフューズラッチ回路１５−１の構成を示す回路図。
【図１１】第１の実施形態に係るフューズラッチ回路１５−１の動作を示すタイミングチャート。
【図１２】第２の実施形態に係る抵抗変化型メモリの概略的な回路構成のブロック図。
【図１３】第２の実施形態に係るロウデコーダ１２−１の構成を示すブロック図。
【図１４】第３の実施形態に係るＲｅＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。
【図１５】第３の実施形態に係るＰＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］第１の実施形態
［１−１］抵抗変化型メモリの回路構成
図１を用いて、第１の実施形態に係る抵抗変化型メモリの概略的な回路構成について説明する。本図では、主に読み出し系回路が示される。また、本実施形態の抵抗変化型メモリは複数のセルアレイを備えるが、ここでは、セルアレイが２つ配置された簡略図を用いる。
【００１０】
抵抗変化型メモリは、セルアレイ１０−１及び１０−２、ロウデコーダ１２−１及び１２−２、カラムデコーダ１３−１及び１３−２、センスアンプＳＡ、周辺記憶回路１６を備えている。
【００１１】
セルアレイ１０−１及び１０−２は、メモリセルアレイ１１−１及び１１−２をそれぞれ有している。このメモリセルアレイ１１−１及び１１−２は、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣから構成されている。
【００１２】
セルアレイ１０−１及び１０−２は、さらに、参照セルＲＣ及びフューズセルＦＣをそれぞれ有している。この参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１及び１１−２のカラム方向に隣接して配置されている。そして、フューズセルＦＣを参照セルＲＣと異なるロウに設けるのではなく、参照セルＲＣ及びフューズセルＦＣが同一のロウに配置される。本例では、各セルアレイ１０−１及び１０−２内における参照セルＲＣ及びフューズセルＦＣの総数は、ロウ方向のメモリセルＭＣの数と同じく、ｎ個である。
【００１３】
メモリセルアレイ１１−１には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ１_１〜ＢＬ１_ｎ（ＢＬ１）が配設されている。また、メモリセルアレイ１１−１には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍ（ＷＬ１）が配設されている。ビット線ＢＬ１とワード線ＷＬ１との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ１及びワード線ＷＬ１に接続される。
【００１４】
セルアレイ１０−１内の参照セルＲＣ及びフューズセルＦＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ１に接続され、ロウ方向に並んで配置される。また、参照セルＲＣ及びフューズセルＦＣは、ビット線ＢＬ１_１〜ＢＬ１_ｎにそれぞれ接続されている。
【００１５】
同様に、メモリセルアレイ１１−２には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ２_１〜ＢＬ２_ｎ（ＢＬ２）が配設されている。また、メモリセルアレイ１１−２には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍ（ＷＬ２）が配設されている。ビット線ＢＬ２とワード線ＷＬ２との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ２及びワード線ＷＬ２に接続される。
【００１６】
セルアレイ１０−２内の参照セルＲＣ及びフューズセルＦＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ２に接続され、ロウ方向に並んで配置される。また、参照セルＲＣ及びフューズセルＦＣは、ビット線ＢＬ２_１〜ＢＬ２_ｎにそれぞれ接続されている。
【００１７】
尚、本図では、参照セルＲＣとフューズセルＦＣが上下に分かれて配置されているが、これに限定されず、例えば、参照セルＲＣとフューズセルＦＣとが１つずつ交互に配置されてもよい。また、参照セルＲＣ及びフューズセルＦＣの総数は、カラム数ｎと同じである必要はなく、カラム数ｎより少なくても構わない。また、各セルアレイ１０−１及び１０−２内において、１本の参照ワード線ＲＷＬ１又はＲＷＬ２に接続されたセルのうち、参照セルＲＣ及びフューズセルＦＣの互いの数は同じであっても異なってもよく、例えば、参照セルＲＣは少なくとも１つ設定し、それ以外のセルはフューズセルＦＣに設定してもよい。また、参照セルＲＣの設定においては、セルアレイ１０−１及び１０−２の中から特定のセルを参照セルとして、抵抗変化型メモリの製造時に予め設定しておいてもよいし、製造後のテスト工程において設定してもよい。
【００１８】
ワード線ＷＬ１及び参照ワード線ＲＷＬ１には、ロウデコーダ１２−１が接続されている。ワード線ＷＬ２及び参照ワード線ＲＷＬ２には、ロウデコーダ１２−２が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１及び参照ワード線ＲＷＬ１のうち１本を選択する。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２及び参照ワード線ＲＷＬ２のうち１本を選択する。
【００１９】
具体的には、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣがロウデコーダ１２−１に接続されるメモリセルアレイ１１−１に含まれる場合は、ワード線ＷＬ１＿１〜ＷＬ１＿ｍのうち１本を選択する。また、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣがロウデコーダ１２−１に接続されるメモリセルアレイ１１−１に含まれない場合は、参照ワード線ＲＷＬ１を選択する。同様に、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣがロウデコーダ１２−２に接続されるメモリセルアレイ１１−２に含まれる場合は、ワード線ＷＬ２＿１〜ＷＬ２＿ｍのうち１本を選択する。また、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣがロウデコーダ１２−２に接続されるメモリセルアレイ１１−２に含まれない場合は、参照ワード線ＲＷＬ２を選択する。
【００２０】
ｎ本のビット線ＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１は、ｎ本のビット線ＢＬ１に対応した数のカラム選択トランジスタを備えている。このカラム選択トランジスタは、例えばＮチャネルＭＯＳトランジスタから構成される。カラム選択回路１４−１に含まれるｎ個のカラム選択トランジスタのゲートは、カラム選択線ＣＳＬ１_１〜ＣＳＬ１_ｎを介してカラムデコーダ１３−１にそれぞれ接続されている。
【００２１】
同様に、ｎ本のビット線ＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２は、ｎ本のビット線ＢＬ２に対応した数のカラム選択トランジスタを備えている。カラム選択回路１４−２に含まれるｎ個のカラム選択トランジスタのゲートは、カラム選択線ＣＳＬ２_１〜ＣＳＬ２_ｎを介してカラムデコーダ１３−２にそれぞれ接続されている。
【００２２】
読み出しデータ線ＲＢ１及びＲＢ２には、メモリセルアレイ１１−１及び１１−２に共有されるセンスアンプＳＡが接続されている。センスアンプＳＡは、読み出しデータ線ＲＢ１及びＲＢ２の一方にアクセスされたメモリセルＭＣから読み出された電圧又は電流と、読み出しデータ線ＲＢ１及びＲＢ２の他方に参照セルＲＣから読み出された電圧又は電流とを用いて、上記アクセスされたメモリセルＭＣのデータを検知増幅する。
【００２３】
カラムデコーダ１３−１は、アドレスに基づいて、ビット線ＢＬ１のうち１本を選択する。このビット線ＢＬ１の選択制御は、カラム選択線ＣＳＬ１のいずれかを選択（活性化）することで行われる。同様に、カラムデコーダ１３−２は、アドレスに基づいて、ビット線ＢＬ２のうち１本を選択する。このビット線ＢＬ２の選択制御は、カラム選択線ＣＳＬ２のいずれかを選択（活性化）することで行われる。カラムデコーダ１３の具体的な動作については後述する。
【００２４】
周辺記憶回路１６は、フューズラッチ回路１５−１及び１５−２を有している。フューズラッチ回路１５−１及び１５−２には、最も高精度な読み出しができるような参照セルＲＣを選択できるように、最適な参照セル選択に関する情報が保持されている。このフューズラッチ回路１５−１及び１５−２に保持された情報を用いて、最適な参照セルＲＣの選択が行われる。
【００２５】
周辺記憶回路１６には、フューズセルＦＣのデータが記憶される。このフューズセルＦＣのデータは、抵抗変化型メモリを備えたチップの電源を起動した直後に、センスアンプＳＡを介して読み出され、周辺記憶回路１６に記憶される。さらに、フューズラッチ回路１５−１及び１５−２を含む周辺記憶回路１６の情報を用いて最適な参照セルＲＣが選択される。また、フューズラッチ回路１５−１及び１５−２を含まない周辺記憶回路１６の領域の情報を用いて、周辺制御回路の動作条件が設定されてもよい。
【００２６】
このような本実施形態では、メモリセルＭＣのアドレスに依存せずに参照セルＲＣの選択の自由度があり、最も高精度な読み出しができるような参照セルＲＣを選択することができる（最適参照セル選択方式）。このため、この方式では、使用していない参照セルＲＣが存在することになるので、本実施形態では、この使用しない参照セルＲＣの領域をフューズセルＦＣに割り当てる。従って、本実施形態では、同一のロウに参照セルＲＣとフューズセルＦＣが並んで配置される。
【００２７】
［１−２］メモリセルＭＣの読み出し動作
図１を用いて、上記のように構成された抵抗変化型メモリにおけるメモリセルＭＣの読み出し動作について説明する。ここでは、例えば、図１の左のメモリセルアレイ１１−１内のワード線ＷＬ１_３とビット線ＢＬ１_２との交点に配置された丸で示されたメモリセルＭＣ１_２３が選択されたとする。
【００２８】
この場合、ロウデコーダ１２−１によって、ワード線ＷＬ１_３が選択（活性化）され、メモリセルＭＣ１_２３とビット線ＢＬ１_２とが接続される。さらに、カラムデコーダ１３−１によってカラム選択線ＣＳＬ１_２が活性化され、メモリセルＭＣ１_２３は読み出しデータ線ＲＢ１を介してセンスアンプＳＡへ接続される。
【００２９】
一方、右のブロックからは、参照セルＲＣが選択される。すなわち、ロウデコーダ１２−２によって、参照ワード線ＲＷＬ２がワード線ＷＬ１_３の活性化に併せて活性化される。
【００３０】
ここで、カラムデコーダ１３−２は、アクセスされるメモリセルＭＣ１_２３のアドレスに依存せずに、カラム選択線ＣＳＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧又は電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧又は電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。
【００３１】
このように、左側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ２_１を利用して読み出されるように設定する。これにより、アクセスされるメモリセルＭＣのアドレスに依存して参照セルＲＣを選択しないため、参照ワード線ＲＷＬ２に接続された全てのセルを参照セルＲＣとして使用しなくてもよい。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ワード線ＲＷＬ２に接続されたセルをフューズセルＦＣとして使用できる。
【００３２】
同様に、右側のブロック内のメモリセルＭＣが選択された場合には、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣのアドレスに依存せずに、例えばカラム選択線ＣＳＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ１_１を利用して読み出される。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ワード線ＲＷＬ１に接続されたセルをフューズセルＦＣとして使用できる。
【００３３】
このような制御を行うことにより、左右何れのメモリセルアレイ１１−１及び１１−２が選択された場合でも、矛盾なくメモリセルＭＣの読み出し動作を行うことが可能となる。この場合、読み出しに必要な参照セルＲＣの総数は２個となり、従来に比べて、参照セルＲＣの総数を大幅に低減できる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくできるため、読み出しマージンの確保が容易となる。
【００３４】
尚、本実施形態では、参照セルＲＣを選択可能にする制御動作も可能である。つまり、アクセスされるビットのアドレスに無関係に、常時選択される参照セルＲＣを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、カラム選択線ＣＳＬ２_１の代わりにカラム選択線ＣＳＬ２_２を常時活性化することで、ビット線ＢＬ２_２に接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避することが可能となる。尚、本方式のように、所謂予備の参照セルＲＣの選択を可能としても、チップ内に搭載されている参照セルＲＣの総数は、従来と比べて少なく設定することが可能であり、本実施形態を実施することによるチップサイズ増大は無く、参照セルＲＣと同一のロウにフューズセルＦＣを設定することも可能である。
【００３５】
［１−３］フューズセルＦＣの読み出し動作
本実施形態のフューズセルＦＣの読み出し動作では、２つのセルアレイ１０−１及び１０−２内のフューズセルＦＣは、相補データをそれぞれ記憶している。そして、セルアレイ１０−１及び１０−２の一方のフューズセルＦＣを読み出す場合、センスアンプＳＡの入力には、セルアレイ１０−１及び１０−２の一方のフューズセルＦＣと、セルアレイ１０−１及び１０−２の他方のフューズセルＦＣとが接続され、それらの抵抗値の差によってフューズセルＦＣのデータが決定される。
【００３６】
具体的に、図２及び図３を用いて、第１の実施形態に係る抵抗変化型メモリにおけるフューズセルＦＣの読み出し動作について説明する。
【００３７】
図２に示すように、セルアレイ１０−ａ内のフューズセルＦＣ−Ａのデータを読み出す場合、隣接するセルアレイ１０−ｂ内のフューズセルＦＣｒ−Ａを参照セルとして用いる。従って、センスアンプＳＡ−Ａの相補入力には、隣接するセルアレイ１０−ａ及び１０−ｂのフューズセルＦＣ−Ａ及びＦＣｒ−Ａがそれぞれ接続され、電流シンクＣＳ−Ａを用いて、フューズセルＦＣ−Ａ及びＦＣｒ−Ａに読み出し電流及び参照電流がそれぞれ流される。そして、センスアンプＳＡ−Ａは、読み出し電流と参照電流の大きさを比較して、それによってフューズセルＦＣ−Ａのデータを決定する。
【００３８】
同様に、セルアレイ１０−ａのフューズセルＦＣ−Ｂのデータを読み出す場合、隣接するセルアレイ１０−ｂのフューズセルＦＣｒ−Ｂを参照セルとして用いる。従って、センスアンプＳＡ−Ｂの相補入力には、隣接するセルアレイ１０−ａ及び１０−ｂのフューズセルＦＣ−Ｂ及びＦＣｒ−Ｂがそれぞれ接続され、電流シンクＣＳ−Ｂを用いて、フューズセルＦＣ−Ｂ及びＦＣｒ−Ｂに読み出し電流及び参照電流がそれぞれ流される。そして、センスアンプＳＡ−Ｂは、読み出し電流と参照電流の大きさを比較して、それによってフューズセルＦＣ−Ｂのデータを決定する。
【００３９】
尚、フューズセルの読み出しにおいて、参照セルとして用いるフューズセルは、隣接するセルアレイ内に存在するフューズセルを用いることに限定されず、異なるセルアレイ内のフューズセルであれば、どの位置のセルアレイ内のフューズセルでも用いることは可能である。
【００４０】
このようなフューズセルＦＣの読み出し動作は、抵抗変化型メモリを備えたチップの電源起動時に行われる。
【００４１】
図３に示すように、抵抗変化型メモリを備えたチップの電源起動時に、セルアレイ１０から周辺記憶回路１６の例えばＳＲＡＭフューズに、フューズセルＦＣのデータが転送される。周辺記憶回路１６のデータによって、周辺制御回路１７の動作が調整される。さらに、周辺記憶回路１６のデータによって、最適な参照セルＲＣが選択される。
【００４２】
上述したフューズセルＦＣの読み出し動作によれば、２セル／ビット方式により、フューズセルＦＣ専用の参照セルを新たに設ける必要がない。これにより、本実施形態によれば、１Ｇｂチップにおいて、１２８Ｋｂ程度のフューズセルＦＣの容量を確保可能である。
【００４３】
［１−４］メモリセルＭＣ
本実施形態では、抵抗変化型メモリ（半導体記憶装置）として、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）を一例に挙げて説明する。
【００４４】
図４は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、抵抗変化素子（ＭＴＪ素子）２１、及び選択トランジスタ２２を備えている。選択トランジスタ２２は、例えばＮチャネルＭＯＳトランジスタから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２２のドレインに接続されている。選択トランジスタ２２のゲートは、ワード線ＷＬに接続されている。選択トランジスタ２２のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。
【００４５】
図５は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、下部電極３１、固定層３２、中間層３３、記録層（自由層）３４、上部電極３５が順に積層されて構成されている。尚、ＭＴＪ素子２１を構成する層は、積層順序が逆転していても構わない。
【００４６】
固定層３２は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層３２に隣接して反強磁性層（図示せず）を設けることで、固定層３２の磁化方向を固定することができる。自由層３４は、強磁性材料からなり、その磁化方向が可変である。中間層３３は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。
【００４７】
固定層３２及び自由層３４の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００４８】
尚、固定層３２及び自由層３４の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層３２及び自由層３４の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。
【００４９】
また、ＭＴＪ素子２１は、図示するシングルジャンクション構造に限定されず、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２１は、第１の固定層、第１の中間層、自由層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層３４の磁化反転を制御しやすいという利点がある。
【００５０】
図６（ａ）及び（ｂ）は、ＭＴＪ素子２１の低抵抗状態及び高抵抗状態をそれぞれ示す図である。以下に、スピン注入書き込み方式によるＭＴＪ素子２１の低抵抗状態及び高抵抗状態を説明する。尚、この説明において、電流とは、電子の流れをいうものとする。
【００５１】
まず、固定層３２と自由層３４との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層３２から自由層３４へ向かう電流を供給する。固定層３２を通過した電子のうちマジョリティーな電子は、固定層３２の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子２１の抵抗値は最も小さくなり、この場合を“０”データと規定する。
【００５２】
次に、固定層３２と自由層３４との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、自由層３４から固定層３２へ向かう電流を供給する。固定層３２によって反射された電子のうちマジョリティーな電子は、固定層３２の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子２１の抵抗値は最も大きくなり、この場合を“１”データと規定する。
【００５３】
［１−５］参照セルＲＣ
図７は、参照セルＲＣの構成を示す回路図である。参照セルＲＣは、固定抵抗素子２３、及び選択トランジスタ２４を備えている。選択トランジスタ２４は、例えばＮチャネルＭＯＳトランジスタから構成される。固定抵抗素子２３の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２４のドレインに接続されている。選択トランジスタ２４のゲートは、参照ワード線ＲＷＬに接続されている。選択トランジスタ２４のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。
【００５４】
固定抵抗素子２３は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。固定抵抗素子２３は、ＭＴＪ素子２１と同様のプロセスで形成され、基本的にはＭＴＪ素子２１と同様の積層構造を有している。そして、固定抵抗素子２３の抵抗を所定の参照値に固定する方法としては、例えば、２個の強磁性層の磁化方向を固定した状態で、これら強磁性層の面積を変えることで実現可能である。
【００５５】
［１−６］フューズセルＦＣ
フューズセルＦＣは、上述したメモリセルＭＣ（参照セルＲＣ？）と同様、ＭＴＪ素子２１及び選択トランジスタ２２を備えている。フューズセルＦＣはメモリセルＭＣと同様の構成のため、詳細な説明は省略する。
【００５６】
［１−７］カラムデコーダ
図８及び図９を用いて、カラムデコーダ１３の構成について説明する。図８は、カラムデコーダ１３−１の構成を示すブロック図である。図９は、図８のカラムデコーダ１３−１に含まれるマルチプレクサＭＵＸの一例の構成を示す回路図である。
【００５７】
図８に示すように、カラムデコーダ１３−１は、デコード部１３Ａ、マルチプレクサＭＵＸを備えている。
【００５８】
マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣと、からなる。フューズラッチ回路１５−１には、特定の参照セルＲＣを選択するためのアドレスＦＬＴＣがプログラムされている。
【００５９】
これら２種類のアドレスＡＩＮ及びＦＬＴＣの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。図１のメモリセルアレイ１１−１に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。
【００６０】
具体的には、ブロック活性化信号ＢＡＣＴ_１が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＡＩＮを選択し、このアドレスＡＩＮをアドレスＡＤとして出力し、アドレスＡＩＮの反転信号をアドレスｂＡＤとして出力する。アドレスｂＡＤ／ＡＤは、デコード部１３Ａに供給される。一方、ブロック活性化信号ＢＡＣＴ_２が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＦＬＴＣを選択し、このアドレスＦＬＴＣをアドレスＡＤとして出力し、アドレスＦＬＴＣの反転信号をアドレスｂＡＤとして出力する。
【００６１】
デコード部１３Ａは、アドレスｂＡＤ／ＡＤに基づいて、カラム選択信号ＣＳＬ１_１〜ＣＳＬ１_ｎのうち１本を活性化する。
【００６２】
尚、メモリセルアレイ１１−２に対応して設けられたカラムデコーダ１３−２の構成も、前述したカラムデコーダ１３−１と同様である。
【００６３】
このようなカラムデコーダ１３の動作により、アクセスされるメモリセルＭＣを含まないブロックでは、常に特定の参照セルＲＣが選択される。
【００６４】
図９に示すように、マルチプレクサＭＵＸは、ＡＮＤゲート４１及び４２、ＮＯＲゲート４３、インバータ４４を備えている。
【００６５】
アドレスＡＩＮｉ及びブロック活性化信号ＢＡＣＴ_１は、ＡＮＤゲート４１の第１及び第２の入力端子にそれぞれ入力される。ここで、“ｉ”は、カラム選択信号ＣＳＬ１の数に対応するｎビットのうちの任意の１ビットを表している。ＡＮＤゲート４１の出力は、ＮＯＲゲート４３の第１の入力端子に入力される。
【００６６】
アドレスＦＬＴＣｉ及びブロック活性化信号ＢＡＣＴ_２は、ＡＮＤゲート４２の第１及び第２の入力端子にそれぞれ入力される。ＡＮＤゲート４２の出力は、ＮＯＲゲート４３の第２の入力端子に入力される。
【００６７】
ＮＯＲゲート４３は、アドレスｂＡＤｉを出力する。また、ＮＯＲゲート４３の出力は、インバータ４４の入力端子に入力される。インバータ４４は、アドレスＡＤｉを出力する。
【００６８】
尚、カラムデコーダ１３−２に含まれるマルチプレクサＭＵＸについては、図９のブロック活性化信号ＢＡＣＴ_１とＢＡＣＴ_２とを入れ替えることで実現可能である。
【００６９】
［１−８］フューズラッチ回路
図１０を用いて、フューズラッチ回路の構成の一例について説明する。図１０は、フューズラッチ回路１５−１の構成を示す回路図である。フューズラッチ回路１５−２の構成も、図１０のフューズラッチ回路１５−１と同じである。
【００７０】
図１０に示すように、フューズラッチ回路１５−１は、ＰチャネルＭＯＳトランジスタ５１、ＮチャネルＭＯＳトランジスタ５２、フューズ素子５３、ラッチ回路５４、インバータ５５を備えている。
【００７１】
フューズラッチ回路１５−１には、外部からパワーオン信号ＰＷＲＯＮが供給される。パワーオン信号ＰＷＲＯＮは、パワーオン時にハイレベル、パワーオフ時にローレベルに設定される。
【００７２】
ＰチャネルＭＯＳトランジスタ５１のソースには、電源電圧Ｖｄｄが印加されている。ＰチャネルＭＯＳトランジスタ５１のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＰチャネルＭＯＳトランジスタ５１のドレインは、ＮチャネルＭＯＳトランジスタ５２のドレインに接続されている。
【００７３】
ＮチャネルＭＯＳトランジスタ５２のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＮチャネルＭＯＳトランジスタ５２のソースは、フューズ素子５３の一端に接続されている。フューズ素子５３の他端は、接地されている。フューズ素子５３は、レーザーによって切断されたか否かによって、“０”及び“１”データのいずれかを記憶する。
【００７４】
ＰチャネルＭＯＳトランジスタ５１のドレインは、ラッチ回路５４の入力端子に接続されている。ラッチ回路５４は、２個のインバータから構成されており、一方のインバータの出力が他方の入力に接続され、一方のインバータの出力が他方の入力に接続されている。
【００７５】
ラッチ回路５４の出力端子は、インバータ５５の入力端子に接続されている。インバータ５５は、アドレスＦＬＴＣｉを出力する。
【００７６】
［１−９］フューズラッチ回路の動作
図１１を用いて、フューズラッチ回路１５−１の動作について説明する。
【００７７】
電源（Ｖｄｄ）投入が行われ、チップ内の電圧が論理回路の動作可能な電圧まで上昇すると、フューズラッチ回路１５−１の出力であるアドレスＦＬＴＣは一度全てハイレベルとなる。電源投入後、チップ内の初期化が完了したことを示す内部信号であるパワーオン信号ＰＷＲＯＮの立ち上がりに同期して、フューズ素子５３が未切断なアドレスビットに対してはＦＬＴＣがローレベルに遷移する。一方、フューズ素子５３が切断されていれば、ＦＬＴＣはハイレベルを保持する。
【００７８】
最下位アドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（１００・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_１に割り付けることでカラム選択線ＣＳＬ１_１の常時選択が行える。また、最下位の次のアドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（０１０・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_２に割り付けることでカラム選択線ＣＳＬ１_２の常時選択が行える。このような回路とカラム選択線の割り付けを導入する事で、フューズ素子のプログラムにより任意の参照セル選択が可能となる。
【００７９】
［１−１０］効果
第１の実施形態では、例えば、図１のセンスアンプＳＡに対して左側のセルアレイ１０−１内に配置されたメモリセルＭＣが選択された場合、参照セルＲＣとしては、選択されたメモリセルＭＣのアドレスに依存せず、センスアンプＳＡの右側のセルアレイ１０−２内に配置された特定の参照セルＲＣが常時選択される。そして、特定の参照セルＲＣと同一のロウに配置された参照セルＲＣとして使用しないセルを、フューズセルＦＣとして設定している。
【００８０】
従って、本実施形態では、１つのセルアレイ１０−１又は１０−２内において、参照セルＲＣが配置されたロウと同じロウにフューズセルＦＣが配置されている。このため、１つのセルアレイ内において、参照セルが配置されたロウとは別のロウにフューズセルの領域を新たに設ける場合と比べて、本実施形態では、チップ面積を増加することなく、フューズセルＦＣを実現することができる。
【００８１】
また、本実施形態によれば、１つのメモリセルアレイ１０−１又は１０−２内に配置されたメモリセルＭＣは、アクセスされるメモリセルＭＣのアドレスに依存せずに、特定の参照セルＲＣを利用して読み出されることになる。このため、参照セルＲＣの総数を削減することが可能となる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくできるため、読み出しマージンの確保が容易となる。このように、本実施形態では、複数の参照セルＲＣの中から特定の参照セルＲＣを使用することで、高精度な読み出し動作を実現する。
【００８２】
また、本実施形態では、アクセスされるメモリセルＭＣのアドレスに依存せずに、常時選択される参照セルＲＣを変更することも可能である。これにより、１つの参照セルＲＣが不良していた場合、他の参照セルＲＣが常時選択されるように変更することで、チップ不良の発生を回避する事が可能となる。この結果、歩留まり低下を起こす事なく、大容量な抵抗変化型メモリを低コストで実現できる。
【００８３】
［２］第２の実施形態
第１の実施形態では、参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１のカラム方向に隣接して配置され、ロウ方向に一列に並べられた。これに対し、第２の実施形態では、参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１のロウ方向に隣接して配置し、カラム方向に一列に並べる。
【００８４】
尚、第２の実施形態では、第１の実施形態と同様の点については説明を省略又は簡略し、第１の実施形態と異なる点について詳説する。
【００８５】
［２−１］抵抗変化型メモリの回路構成
図１２を用いて、第２の実施形態に係る抵抗変化型メモリの概略的な回路構成について説明する。
【００８６】
セルアレイ１０−１において、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１に対応して設けられている。参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−１のロウ方向に隣接して配置されている。参照セルＲＣ及びフューズセルＦＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ１に接続され、カラム方向に並んで配置されている。また、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍにそれぞれ接続されている。このように、セルアレイ１０−１内の参照セルＲＣ及びフューズセルＦＣは、同一のカラムに配置されている。
【００８７】
同様に、セルアレイ１０−２において、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−２に対応して設けられている。参照セルＲＣ及びフューズセルＦＣは、メモリセルアレイ１１−２のロウ方向に隣接して配置されている。参照セルＲＣ及びフューズセルＦＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ２に接続され、カラム方向に並んで配置されている。また、総数ｍ個の参照セルＲＣ及びフューズセルＦＣは、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍにそれぞれ接続されている。このように、セルアレイ１０−２内の参照セルＲＣ及びフューズセルＦＣは、同一のカラムに配置されている。
【００８８】
参照ビット線ＲＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１に含まれ、かつ、参照ビット線ＲＢＬ１に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ１を介してカラムデコーダ１３−１に接続されている。参照ビット線ＲＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２に含まれ、かつ、参照ビット線ＲＢＬ２に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ２を介してカラムデコーダ１３−２に接続されている。
【００８９】
カラムデコーダ１３−１は、アドレスに基づいて、カラム選択線ＣＳＬ１及び参照カラム選択線ＲＣＳＬ１のうち１本を選択する。カラムデコーダ１３−２は、アドレスに基づいて、カラム選択線ＣＳＬ２及び参照カラム選択線ＲＣＳＬ２のうち１本を選択する。
【００９０】
具体的には、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣがカラムデコーダ１３−１に接続されるメモリセルアレイ１１−１に含まれる場合は、カラム選択線ＣＳＬ１のうち１本を選択する。また、カラムデコーダ１３−１は、アクセスされるメモリセルＭＣがカラムデコーダ１３−１に接続されるメモリセルアレイ１１−１に含まれない場合は、参照カラム選択線ＲＣＳＬ１を選択する。同様に、カラムデコーダ１３−２は、アクセスされるメモリセＭＣがカラムデコーダ１３−２に接続されるメモリセルアレイ１１−２に含まれる場合は、カラム選択線ＣＳＬ２のうち１本を選択する。また、カラムデコーダ１３−２は、アクセスされるメモリセルＭＣがカラムデコーダ１３−２に接続されるメモリセルアレイ１１−２に含まれない場合は、参照カラム選択線ＲＣＳＬ２を選択する。
【００９１】
ロウデコーダ１２−１には、ｍ本のワード線ＷＬ１が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１のうち１本を選択する。ロウデコーダ１２−２には、ｍ本のワード線ＷＬ２が接続されている。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２のうち１本を選択する。ロウデコーダ１２の具体的な動作については後述する。
【００９２】
［２−２］メモリセルＭＣの読み出し動作
図１２を用いて、上記のように構成された抵抗変化型メモリにおけるメモリセルＭＣの読み出し動作について説明する。ここでは、例えば、図１２の左のメモリセルアレイ１１−１内のワード線ＷＬ１_３とビット線ＢＬ１_２との交点に配置された丸で示されたメモリセルＭＣ１_２３が選択されたとする。
【００９３】
この場合、ロウデコーダ１２−１によって、ワード線ＷＬ１_３が選択（活性化）され、メモリセルＭＣ１_２３とビット線ＢＬ１_２とが接続される。さらに、カラムデコーダ１３−１によってカラム選択線ＣＳＬ１_２が活性化され、メモリセルＭＣ１_２３は読み出しデータ線ＲＢ１を介してセンスアンプＳＡへ接続される。
【００９４】
一方、右のブロックからは、参照セルＲＣが選択される。すなわち、カラムデコーダ１３−２によって、参照カラム選択線ＲＣＳＬ２がカラム選択線ＣＳＬ１_２の活性化に併せて活性化され、参照ビット線ＲＢＬ２が読み出しデータ線ＲＢ２に接続される。
【００９５】
ここで、ロウデコーダ１２−２は、アクセスされるメモリセルＭＣ１_２３のアドレスに依存せずに、ワード線ＷＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧又は電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧又は電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。
【００９６】
このように、左側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ２_１を利用して読み出されるように設定する。これにより、アクセスされるメモリセルＭＣのアドレスに依存して参照セルＲＣを選択しないため、参照ビット線ＲＢＬ２に接続された全てのセルを参照セルＲＣとして使用しなくてもよい。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ビット線ＲＢＬ２に接続されたセルをフューズセルＦＣとして使用できる。
【００９７】
同様に、右側のブロック内のメモリセルＭＣが選択された場合には、ロウデコーダ１２−１は、アクセスされるメモリセルＭＣのアドレスに依存せずに、例えばワード線ＷＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルＭＣは全て参照セルＲＣ１_１を利用して読み出される。このため、参照セルＲＣの数を低減することが可能となり、参照セルＲＣとして使用しない参照ビット線ＲＢＬ１に接続されたセルをフューズセルＦＣとして使用できる。
【００９８】
このような制御をすることにより、左右何れのメモリセルアレイ１１−１及び１１−２が選択された場合でも、矛盾なくメモリセルＭＣの読み出し動作を行うことが可能となる。この場合、読み出しに必要な参照セルＲＣの総数は２個となり、従来に比べて、参照セルＲＣの総数を大幅に低減できる。これにより、参照セルＲＣの抵抗バラツキの裕度（margin）の確保が小さくてすむため、読み出しマージンの確保が容易となる。
【００９９】
尚、本実施形態では、参照セルＲＣを選択可能にする制御動作も可能である。つまり、アクセスされるビットのアドレスに無関係に、常時選択される参照セルＲＣを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、ワード線ＷＬ２_１の代わりにワード線ＷＬ２_２を常時活性化することで、ワード線ＷＬ２_２と参照ビットＲＢＬ２とに接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避する事が可能となる。
【０１００】
［２−３］ロウデコーダ
図１３を用いて、ロウデコーダ１２−１の構成について説明する。
【０１０１】
図１３に示すように、ロウデコーダ１２−１は、デコード部１２Ａ、マルチプレクサＭＵＸを備えている。
【０１０２】
マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣとからなる。フューズラッチ回路１５−１には、特定の参照セルＲＣを選択するためのアドレスＦＬＴＣがプログラムされている。フューズラッチ回路１５−１の構成は、第１の実施形態で示した図１０と同じである。
【０１０３】
これら２種類のアドレスＡＩＮ及びＦＬＴＣの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。図１２のメモリセルアレイ１１−１に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセルＭＣがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。マルチプレクサＭＵＸの構成は、第１の実施形態で示した図９と同じである。
【０１０４】
デコード部１２Ａは、マルチプレクサＭＵＸからアドレスｂＡＤ／ＡＤを受ける。デコード部１２Ａは、アドレスｂＡＤ／ＡＤに基づいて、ワード線ＷＬ１_１〜ＷＬ１_ｍのうち１本を活性化する。
【０１０５】
尚、メモリセルアレイ１１−２に対応して設けられたロウデコーダ１２−２の構成も、前述したロウデコーダ１２−１と同様である。
【０１０６】
このようなロウデコーダ１２の動作により、アクセスされるメモリセルＭＣを含まないブロックでは、常に特定の参照セルＲＣが選択される。さらに、フューズラッチ回路１５にプログラムするアドレスを変更することで、読み出しに使用される参照セルＲＣを変更することが可能である。
【０１０７】
［２−４］効果
第２の実施形態では、メモリセルＭＣの読み出し動作に必要な参照セルＲＣとして、参照ビット線ＲＢＬに接続され、かつ、カラム方向に配置された複数の参照セルＲＣを用いるようにしている。そして、特定の参照セルＲＣと同一のカラムに配置された参照セルＲＣとして使用しないセルを、フューズセルＦＣとして設定している。従って、本実施形態では、１つのセルアレイ１０−１又は１０−２内において、参照セルＲＣが配置されたカラムと同じカラムにフューズセルＦＣが配置されている。
【０１０８】
これにより、本実施形態でも、上記第１の実施形態と同様に、チップ面積を増加することなく、フューズセルＦＣを実現することができ、さらに、参照セルＲＣの総数を減少できることで、読み出しマージンの確保が容易となる。
【０１０９】
［３］第３の実施形態
上記各実施形態の抵抗変化型メモリとしてはＭＲＡＭを用いたが、ＭＲＡＭ以外の様々なメモリを使用することが可能である。そこで、第３の実施形態では、抵抗変化型メモリの他の例として、ＲｅＲＡＭ（resistance random access memory）とＰＲＡＭ（phase-change random access memory）について説明する。
【０１１０】
［３−１］ＲｅＲＡＭ
図１４を用いて、ＲｅＲＡＭに用いられる抵抗変化素子２１について説明する。
【０１１１】
図１４に示すように、抵抗変化素子２１は、下部電極３１、上部電極３５、及びこれらに挟まれた記録層６１を備えている。
【０１１２】
記録層６１は、プロブスカイト型金属酸化物、又は二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０１１３】
抵抗変化素子２１は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、又はそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子２１は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。尚、バイポーラ型であるかユニポーラ型であるかは、選択する記録層６１の材料によって異なってくる。
【０１１４】
例えばバイポーラ型の抵抗変化素子２１の場合、抵抗変化素子２１を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極３１に対して上部電極３５に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極３１に対して上部電極３５に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１が１ビットデータを記憶することができる。
【０１１５】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子２１に印加する。そして、この時に抵抗変化素子２１に流れる電流を検出することでデータを読み出すことができる。
【０１１６】
尚、図１４に示すＲｅＲＡＭの抵抗変化素子２１は、上記各実施形態のＭＲＡＭの場合におけるメモリセルＭＣ及びフューズセルＦＣのＭＴＪ素子２１、参照セルＲＣの固定抵抗素子２３の代わりに適用可能である。この場合、参照セルＲＣに用いられる抵抗変化素子２１は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。
【０１１７】
［３−２］ＰＲＡＭ
図１５を用いて、ＰＲＡＭに用いられる抵抗変化素子２１について説明する。
【０１１８】
図１５に示すように、抵抗変化素子２１は、下部電極３１、ヒーター層６２、記録層６３、上部電極３５が順に積層されて構成されている。
【０１１９】
記録層６３は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層６３の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１２０】
ヒーター層６２は、記録層６３の底面に接している。ヒーター層６２の記録層６３に接する面積は、記録層６３の底面の面積より小さいことが望ましい。これは、ヒーター層６２と記録層６３との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層６２は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層６２は、後述する下部電極と同じ材料であってもよい。
【０１２１】
下部電極３１の面積は、ヒーター層６２の面積より大きい。上部電極３５は、例えば、記録層６３の平面形状と同じである。下部電極３１及び上部電極３５の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１２２】
記録層６３は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極３１と上部電極３５との間に電圧又は電流を印加し、上部電極３５から記録層６３及びヒーター層６２を介して下部電極３１に電流を流す。記録層６３を融点付近まで加熱すると、記録層６３は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【０１２３】
一方、下部電極３１と上部電極３５との間に電圧又は電流を印加し、記録層６３を結晶化に適した温度付近まで加熱すると、記録層６３は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層６３を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層６３に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きくするとよい。このように、下部電極３１と上部電極３５との間に電圧又は電流を印加して記録層６３を加熱することで、記録層６３の抵抗値を変化させることができる。
【０１２４】
記録層６３が結晶相であるか、非晶質相であるかは、下部電極３１と上部電極３５との間に記録層６３が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極３１と上部電極３５との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１から１ビットデータを読み出すことができる。
【０１２５】
尚、図１５に示すＰＲＡＭの抵抗変化素子２１は、上記各実施形態のＭＲＡＭの場合におけるメモリセルＭＣ及びフューズセルＦＣのＭＴＪ素子２１、参照セルＲＣの固定抵抗素子２３の代わりに適用可能である。この場合、参照セルＲＣに用いられる抵抗変化素子２１は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
ＭＣ…メモリセル、ＲＣ…参照セル、ＦＣ…フューズセル、ＢＬ…ビット線、ＷＬ…ワード線、ＲＷＬ１，ＲＷＬ２…参照ワード線、ＲＢＬ…参照ビット線、ＲＢ…読み出しデータ線、ＣＳＬ…カラム選択線、ＲＣＳＬ…参照カラム選択線、ＳＡ…センスアンプ、ＭＵＸ…マルチプレクサ、１０…セルアレイ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム選択回路、１５…フューズラッチ回路、１６…周辺記憶回路、１７…周辺制御回路、２１…抵抗変化素子。
【特許請求の範囲】
【請求項１】
第１セルアレイ内に配置された第１参照セルと、
前記第１セルアレイ内に配置され、前記第１参照セルが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１セルアレイと異なる第２セルアレイ内に配置されたメモリセルと、
前記メモリセルのデータを読み出す場合に前記メモリセルと前記第１参照セルとが接続される入力を有するセンスアンプと、
をさらに具備する請求項１に記載の半導体記憶装置。
【請求項３】
前記第２セルアレイ内に配置され、前記第１フューズセルに対して相補となるデータを記憶する第２フューズセルをさらに具備し、
前記第１及び第２フューズセルのデータを読み出す場合、前記センスアンプの入力に前記第１フューズセルと前記第２フューズセルとが接続されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルのデータを読み出す場合、前記メモリセルのアドレスに依存せず、前記第１参照セルがアクセスされることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１フューズセルのデータは、前記半導体記憶装置の電源が起動する直後に読み出され、かつ、周辺記憶回路に転送され、
前記周辺記憶回路に転送されたデータによって、周辺制御回路の動作条件が調整されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１】
第１セルアレイ内に配置された第１参照セルと、
前記第１セルアレイ内に配置され、前記第１参照セルが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１セルアレイと異なる第２セルアレイ内に配置されたメモリセルと、
前記メモリセルのデータを読み出す場合に前記メモリセルと前記第１参照セルとが接続される入力を有するセンスアンプと、
をさらに具備する請求項１に記載の半導体記憶装置。
【請求項３】
前記第２セルアレイ内に配置され、前記第１フューズセルに対して相補となるデータを記憶する第２フューズセルをさらに具備し、
前記第１及び第２フューズセルのデータを読み出す場合、前記センスアンプの入力に前記第１フューズセルと前記第２フューズセルとが接続されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルのデータを読み出す場合、前記メモリセルのアドレスに依存せず、前記第１参照セルがアクセスされることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１フューズセルのデータは、前記半導体記憶装置の電源が起動する直後に読み出され、かつ、周辺記憶回路に転送され、
前記周辺記憶回路に転送されたデータによって、周辺制御回路の動作条件が調整されることを特徴とする請求項１に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−６９１８１（Ｐ２０１２−６９１８１Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１１３７８（Ｐ２０１０−２１１３７８）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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