半導体装置及び磁気ランダムアクセスメモリ
【課題】高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型の磁気ランダムアクセスメモリを提供する。
【解決手段】メモリセル１０が、磁気記録層２と、固定層１１、１２と、磁気記録層２に対向するように設けられたリファレンス層４１、４２、４３と、トンネルバリア膜３１、３２、３３とを備えている。固定層１１は上方向に固定された磁化を有し、固定層１２は、下方向に固定された磁化を有している。リファレンス層４１、４２、４３は、上方向に固定された磁化を有している。リファレンス層４１、４２、４３及びトンネルバリア膜３１、３２、３３は、固定層１１、１２の間の位置に設けられている。
【解決手段】メモリセル１０が、磁気記録層２と、固定層１１、１２と、磁気記録層２に対向するように設けられたリファレンス層４１、４２、４３と、トンネルバリア膜３１、３２、３３とを備えている。固定層１１は上方向に固定された磁化を有し、固定層１２は、下方向に固定された磁化を有している。リファレンス層４１、４２、４３は、上方向に固定された磁化を有している。リファレンス層４１、４２、４３及びトンネルバリア膜３１、３２、３３は、固定層１１、１２の間の位置に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access
Memory）に関し、特に、磁壁移動方式のＭＲＡＭのメモリセルに関する。
【背景技術】
【０００２】
近年、半導体装置の一種である不揮発性メモリのひとつとして、磁気抵抗効果素子をメモリセルとして用いるＭＲＡＭが提案されている。特に、巨大な磁気抵抗効果が得られるという利点から、ＭＲＡＭのメモリセルとしては、磁気トンネル接合（Magnetic Tunnel Junction：以下、「ＭＴＪ」と記す）を有する磁気抵抗効果素子が使用されることが多い。磁気トンネル接合は、２つの強磁性膜の間に非磁性絶縁膜（以下、「トンネルバリア膜」と記す）が挟まれた積層構造を有している。データは、２つの強磁性膜の磁化の相対方向として記憶される。例えば、磁化が平行の状態がデータ“０”に、反平行の状態がデータ“１”に対応づけられる。この積層構造の膜面に垂直な方向に電流を流した際の電気抵抗は、該２つの強磁性膜の磁化の相対角度により変化する。互いの磁化が平行の時に磁気トンネル接合の電気抵抗は極小となり、反平行の時に電気抵抗は極大となる。この電気抵抗の変化を利用してデータ読み出しが行われる。ＭＲＡＭは、特に混載メモリの分野で注目されており、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic
random access memory）との置換えのため高速ランダムアクセスが要求されている。ＭＴＪを用いた磁気記憶装置については、例えば、特開２００８−９０９５７号公報にも開示がある。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭは、電流を強磁性膜の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。このような磁壁移動型ＭＲＡＭは、例えば、2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2に開示されている。
【０００４】
図１Ａは、この文献に開示されている磁壁移動型ＭＲＡＭのメモリセルの構成図である。図１Ａのメモリセルは、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２に接合するように積層された磁気記録層２と、リファレンス層４と、磁気記録層２とリファレンス層４とに挟まれたトンネルバリア膜３とを備えている。固定層１１、１２、リファレンス層４は、いずれも、磁化が固定された強磁性膜で構成される。磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。リファレンス層４とトンネルバリア膜３と磁化反転領域２ｃとで、ＭＴＪが形成されている。
【０００５】
固定層１１にはＮＭＯＳトランジスタ５１のドレインが接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続される。固定層１２にはＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続される。ＮＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。図１Ａの構成では、リファレンス層４は、接地線ＧＮＤに接続される。図１Ａの矢印１０１、矢印１０２、矢印１１０、矢印１２０は各層の磁化の向きを示している。
【０００６】
データ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンにした状態で書き込みビット線ＢＬ１、ＢＬ２の間で書き込み電流を流し、磁気記録層２の磁化反転領域２ｃの磁化の向き１１０を変えることで行われる。一方、データ読み出しは、読み出し電流を書き込みビット線ＢＬ１（又はＢＬ２）から磁気抵抗効果素子１のＭＴＪを介して接地に流し、該読み出し電流とリファレンス電流とをセンスアンプ（図示されない）で比較することで行われる。接地線ＧＮＤはメモリアレイで共通である。
【０００７】
図１Ｂは、ＭＲＡＭメモリセルの構成の変形例を図示している。図１ＢのＭＲＡＭメモリセルでは、リファレンス層４が、接地線ＧＮＤではなく、カラム毎に分離された読み出しビット線ＲＢＬに接続されている。ＭＲＡＭセルの読み出し高速化を計るためには、データ読み出しに使用される配線の配線容量を削減する必要があり、図１Ｂに図示されているようなカラム毎に分離された読み出しビット線ＲＢＬを用いる構成は、高速化に適している。
【０００８】
図２Ａは、図１Ａの磁壁移動型ＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図２Ａには、４つのメモリセルが図示されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。固定層１１、１２は、それぞれ、ＮＭＯＳトランジスタ５１、５２のドレインに、ビアコンタクト６を介して接続される。更に、ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト７を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４は、ビアコンタクト８を介して接地線ＧＮＤと接続される。接地線ＧＮＤは、ワード線ＷＬと平行に（即ち、書き込みビット線ＢＬ１、ＢＬ２とは垂直に）設けられている。図２Ａのレイアウトでは、メモリセルの面積は４Ｆ×３Ｆ＝１２Ｆ２となる。
【０００９】
一方、図２Ｂは、図１Ｂの磁壁移動型ＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図２Ｂにも、４つのメモリセルが図示されている。図２Ｂのレイアウトでは、接地線ＧＮＤの代わりに、書き込みビット線ＢＬ１、ＢＬ２と平行に延伸する読み出しビット線ＲＢＬが設けられている。リファレンス層４は、ビアコンタクト８を介して読み出しビット線ＲＢＬと接続される。図２Ｂのレイアウトでは、メモリセルの面積は６Ｆ×３Ｆ＝１８Ｆ２となる。
【００１０】
メモリセルのカラム毎に読み出しビット線ＲＢＬを設ける図１Ｂ、図２Ｂの構成は、配線容量を低減し、読み出し動作を高速化するためには適しているが、配線の数が増加するため、メモリセルの面積が大きくなるという問題がある。高速な読み出し動作に適しながらメモリセルの面積を低減することが求められる。
【００１１】
なお、メモリセルの面積を小さくするための技術は、例えば、特表２００４−５１７５０４号公報にも開示されているが、この技術は、磁壁移動型ＭＲＡＭに適用できるものではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−９０９５７号公報
【特許文献２】特表２００４−５１７５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型ＭＲＡＭを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、半導体装置が、メモリセルを具備している。当該メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第１及び第２固定層と、磁気記録層に対向するように設けられた複数のリファレンス層と、複数のリファレンス層と磁気記録層との間にそれぞれに挿入された非磁性の複数のトンネルバリア膜とを備えている。第１固定層は、第１方向に固定された磁化を有し、第２固定層は、第１方向と逆の第２方向に固定された磁化を有している。複数のリファレンス層は、第１方向又は第２方向に固定された磁化を有している。リファレンス層及びトンネルバリア膜は、第１固定層と第２固定層の間の位置に設けられている。
【発明の効果】
【００１５】
本発明によれば、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型ＭＲＡＭを提供することができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】公知の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図１Ｂ】公知の磁気ランダムアクセスメモリのメモリセルの他の構成を示す図である。
【図２Ａ】図１Ａのメモリセルのレイアウトを示す図である。
【図２Ｂ】図１Ｂのメモリセルのレイアウトを示す図である。
【図３】本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図４】図３のメモリセルのレイアウトを示す図である。
【図５Ａ】第１の実施形態においてメモリセルがデータ“００”を記憶する場合の状態を示す図である。
【図５Ｂ】第１の実施形態においてメモリセルがデータ“０１”を記憶する場合の状態を示す図である。
【図５Ｃ】第１の実施形態においてメモリセルがデータ“１０”を記憶する場合の状態を示す図である。
【図５Ｄ】第１の実施形態においてメモリセルがデータ“１１”を記憶する場合の状態を示す図である。
【図６Ａ】第１の実施形態においてメモリセルを初期化する動作を示す図である。
【図６Ｂ】第１の実施形態においてメモリセルにデータを書き込む動作を示す図である。
【図７】第１の実施形態におけるデータの読み出し動作を示す図である。
【図８】第１の実施形態の磁気ランダムアクセスメモリの構成を示すブロック図である。
【図９】書き込み電流供給回路の構成の例を示す回路図である。
【図１０Ａ】第１の実施形態における、データ“００”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｂ】第１の実施形態における、データ“０１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｃ】第１の実施形態における、データ“１０”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｄ】第１の実施形態における、データ“１１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１１】第２の実施形態の磁気ランダムアクセスメモリの構成を示すブロック図である。
【図１２Ａ】第２の実施形態における、データ“００”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｂ】第２の実施形態における、データ“０１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｃ】第２の実施形態における、データ“１０”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｄ】第２の実施形態における、データ“１１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１３】本発明の第３の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【図１４】本発明の第４の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【図１５】本発明の第５の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【発明を実施するための形態】
【００１７】
第１の実施形態：
図３は、本発明の第１の実施形態の磁気記ランダムアクセスメモリのメモリセル１０の構成を示す図である。メモリセル１０は、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２の上面に接合するように積層された磁気記録層２と、リファレンス層４１、４２、４３と、磁気記録層２とリファレンス層４１、４２、４３との間にそれぞれに挟まれたトンネルバリア膜３１、３２、３３とを備えている。
【００１８】
固定層１１、１２は、いずれも、磁化が固定された強磁性膜で構成される。固定層１１、１２の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層１１の磁化は上向きに、固定層１２の磁化は下向きに固定される。
【００１９】
磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。磁化固定領域２ａの磁化は固定層１１と同じく上向きに固定され、磁化固定領域２ｂの磁化は固定層１２と同じく下向きに固定される。固定層１１と磁化固定領域２ａの磁化の向きは矢印１０１で、固定層１２と磁化固定領域２ｂの磁化の向きは矢印１０２で表わされている。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が上下方向で反転可能である。以下では、領域２ｃを磁化反転領域２ｃということがある。
【００２０】
リファレンス層４１、４２、４３は、磁化が固定された強磁性膜で構成される。本実施形態では、リファレンス層４１、４２、４３の磁化は上向きに固定される。ただし、リファレンス層４１、４２、４３の磁化は下向きに固定されてもよい。リファレンス層４１、４２、４３とトンネルバリア膜３１、３２、３３と磁化反転領域２ｃとで、３つのＭＴＪが形成されている。トンネルバリア膜３１、３２、３３は、非磁性の絶縁膜で形成される。リファレンス層４１には、読み出しビット線ＲＢＬ１が接続される。同様に、リファレンス層４２には、読み出しビット線ＲＢＬ２が接続され、リファレンス層４３には、読み出しビット線ＲＢＬ３が接続される。
【００２１】
本実施形態では、固定層１１、１２、磁気記録層２、及び、リファレンス層４１、４２、４３が、いずれも、上下方向の向きの磁化を有している、即ち、垂直磁気異方性を有している。しかしながら、固定層１１、１２、磁気記録層２、及び、リファレンス層４１、４２、４３が、面内磁気異方性を有し、面内方向の磁化を有する構成も可能である。この場合でも、固定層１１、１２の磁化は、逆方向に固定される。
【００２２】
ＮＭＯＳトランジスタ５１、５２は、読み出し動作時及び書き込み動作時における磁気抵抗効果素子１の選択に使用される。ＮＭＯＳトランジスタ５１のドレインには固定層１１が接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続され、ＮＭＯＳトランジスタ５１のゲートにはワード線ＷＬが接続される。同様に、ＮＭＯＳトランジスタ５２のドレインには固定層１２が接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続され、ＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。
【００２３】
図４は、図３のメモリセル１０のレイアウトを示す平面図である。図４には、２つのメモリセル１０のレイアウトが図示されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。固定層１１、１２は、それぞれ、ＮＭＯＳトランジスタ５１、５２のドレインに、ビアコンタクト６を介して接続される。更に、ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト７を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４１、４２、４３は、それぞれ、ビアコンタクト８を介して読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と接続される。
【００２４】
図３、図４に図示されている構造では、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が個別に設けられて高速な読み出し動作に適している一方で、１ビットを記憶するために要する面積を小さくすることができる。即ち、図３、図４に図示されている構造は、一つのメモリセル１０に２ビットのデータを記憶することができる（詳細は後述する）。その一方で、図４に図示されているレイアウトでは、各メモリセル１０の面積は、１０Ｆ×３Ｆ＝３０Ｆ２である。これは、１ビット当たりの面積が１５Ｆ２であることを意味している。一方、図２Ｂの構造では、高速な読み出し動作に適しているものの、１ビットを記憶するために要する面積は、６Ｆ×３Ｆ＝１８Ｆ２である。このように、本実施形態の磁気ランダムアクセスメモリは、高速な読み出し動作に適しながらメモリセルの面積を低減することができる。
【００２５】
以下では、第１の実施形態の磁気ランダムアクセスメモリの動作、特に、メモリセル１０に２ビットのデータを書き込むことができ、且つ、データを読み出すことができることを詳細に説明する。図３を再度に参照して、図３の矢印１０１、１０２、１１０、１２１〜１２３は、それぞれの位置における磁化の向きを示している。メモリセル１０は、ＮＭＯＳトランジスタ５１、５２を介して磁気記録層２に電流を流し、磁気記録層２の磁化の向き１１０を変化させることでデータの書き込みを行うように構成されている。一方、データの読み出しは、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３から各ＭＴＪに電流を流し、各ＭＴＪの抵抗値の変化を検知することで行われる。
【００２６】
メモリセル１０は、２ビットのデータを記憶するように構成されている。言い換えれば、メモリセル１０は、４つの状態をとり得る。図５Ａ〜図５Ｄは、それぞれ、データ“００”、“０１”、“１０”、“１１”を記憶したときのメモリセル１０の状態を示している。これらの図から理解されるように、メモリセル１０は、磁壁の位置によってデータを記憶する。
【００２７】
図５Ａに図示されているように、メモリセル１０がデータ“００”を記憶する場合、磁壁９は、リファレンス層４３と磁化固定領域２ｂとの間の位置にある。この場合、矢印１２１〜１２３から理解されるように、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１〜１１３）が上向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪ、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは、全て、低抵抗状態となる。
【００２８】
また、図５Ｂに図示されているように、メモリセル１０がデータ“０１”を記憶する場合、磁壁９は、リファレンス層４２とリファレンス層４３の間の位置にある。このとき、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１、１１２）が上向きの状態になり、磁壁９と磁化固定領域２ｂの間の部分は磁化（矢印１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪと、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪとが低抵抗状態となる一方で、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは高抵抗状態となる。
【００２９】
更に、図５Ｃに図示されているように、メモリセル１０がデータ“１０”を記憶する場合、磁壁９は、リファレンス層４１とリファレンス層４２の間の位置にある。この場合、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１）が上向きの状態になり、磁壁９と磁化固定領域２ｂの間の部分の磁化（矢印１１２、１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪが低抵抗状態になる一方で、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪと、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪとは高抵抗状態となる。
【００３０】
最後に、図５Ｄに図示されているように、メモリセル１０がデータ“１１”を記憶する場合、磁壁９は、磁化固定領域２ａとリファレンス層４１の間の位置にある。この場合、磁化反転領域２ｃの磁壁９と磁化固定領域２ｂの間の部分の磁化（矢印１１１〜１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪ、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは、いずれも高抵抗状態となる。
【００３１】
図６Ａ、図６Ｂは、本実施形態のメモリセル１０への書き込み動作を示す図である。上述のように、メモリセル１０は、磁壁９の位置としてデータを記録するから、データ書き込みにおいては磁壁９の位置の制御が問題になる。本実施形態では、データ書き込みが２段階で行われる。
【００３２】
まず、図６Ａに図示されているように、磁壁９が、リファレンス層４３と磁化固定領域２ｂとの間の位置に移動されて初期化される。この状態は、メモリセル１０がデータ“００”を記憶する状態に対応している。具体的には、ＮＭＯＳトランジスタ５１、５２がオン状態にされ、書き込み電流ＩＷ０が固定層１２から固定層１１に向けて流される。図６Ａから理解されるように、書き込み前のメモリセル１０がデータ“００”、“０１”、“１０”、“１１”の何れを書き込む状態であっても、書き込み電流ＩＷ０の大きさと書き込み電流ＩＷ０が流される時間Ｔ０とを適切に制御することで、磁壁９をリファレンス層４３と磁化固定領域２ｂとの間の位置に初期化することができる。
【００３３】
続いて、図６Ｂに図示されているように、書き込み電流を固定層１１から固定層１２に向けて流して磁壁９を所望の位置に移動させることで、所望のデータが書き込まれる。ここで、初期化の直後にはデータ“００”を記憶する状態になっているので、データ“００”を書き込む場合には、書き込み電流を流す必要はない。
【００３４】
詳細には、データ“０１”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ１が流され、磁壁９がリファレンス層４２とリファレンス層４３の間の位置に移動される。ここで、磁壁９の移動距離は、書き込み電流ＩＷ１の大きさと書き込み電流ＩＷ１を流す時間Ｔ１とに依存していることに留意されたい。書き込み電流ＩＷ１の大きさと書き込み電流ＩＷ１を流す時間Ｔ１とを適切に制御することで、磁壁９をリファレンス層４２とリファレンス層４３の間の位置に移動することができる。
【００３５】
また、データ“１０”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ２が流され、磁壁９がリファレンス層４１とリファレンス層４２の間の位置に移動される。この場合でも、書き込み電流ＩＷ２の大きさと書き込み電流ＩＷ２を流す時間Ｔ２とを適切に制御することで、磁壁９をリファレンス層４１とリファレンス層４２の間の位置に移動することができる。
【００３６】
更に、データ“１１”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ３が流され、磁壁９が磁化固定領域２ａとリファレンス層４１の間の位置に移動される。この場合でも、書き込み電流ＩＷ３の大きさと書き込み電流ＩＷ３を流す時間Ｔ３とを適切に制御することで、磁壁９を磁化固定領域２ａとリファレンス層４１の間の位置に移動することができる。
【００３７】
磁壁９の移動距離は、概略的には、書き込み電流の大きさと、該書き込み電流を流す時間とに比例するから、下記式が成立する：
ＩＷ０・Ｔ０＞ＩＷ３・Ｔ３＞ＩＷ２・Ｔ２＞ＩＷ１・Ｔ１
ここで、書き込み電流ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３を流す時間Ｔ０、Ｔ１、Ｔ２、Ｔ３が同一である場合には、下記式が成立することになる。
ＩＷ０＞ＩＷ３＞ＩＷ２＞ＩＷ１
【００３８】
磁壁９の位置の制御は、書き込み電流の大きさを可変に制御することで行ってもよく、書き込み電流を流す時間を可変に制御することで行ってもよく、また、書き込み電流の大きさと時間の両方を可変に制御することで行ってもよい。
【００３９】
一方、図７は、本実施形態のメモリセル１０の読み出し動作を示す図である。メモリセル１０の各状態での磁化の向きは図５Ａ〜図５Ｄで説明したとおりである。読み出し動作では、磁化反転領域２ｃの上に形成された３つのＭＴＪに読み出し電流が流され、その読み出し電流が検出される。例えば、ＮＭＯＳトランジスタ５１をオン状態に設定し、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１の間に電圧を印加することで、３つのＭＴＪのそれぞれに読み出し電流を流すことができる。このとき、ＮＭＯＳトランジスタ５１、５２が個別に制御可能である場合には、ＮＭＯＳトランジスタ５２をオフ状態に設定してもよい。一方、ＮＭＯＳトランジスタ５１、５２が同時にオンオフする構成が採用される場合には、ＮＭＯＳトランジスタ５１、５２をオン状態に設定し、書き込みビット線ＢＬ１、ＢＬ２を同一の電位に設定（最も簡便には、接地ＧＮＤに接続）すればよい。以下では、ＭＴＪが低抵抗状態の場合に流れる読み出し電流をＩＲ０、高抵抗状態の読み出し電流をＩＲ１として、メモリセル１０の各状態における読み出し動作の説明を行う。
【００４０】
メモリセル１０がデータ“００”を記憶している場合、３つのＭＴＪのすべてが低抵抗状態となっている。したがって、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１との間に電圧を印加した場合、リファレンス層４１〜４３には、それぞれ、低抵抗状態の読み出し電流ＩＲ０が流れる。即ち、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流は、いずれも、読み出し電流ＩＲ０になる。読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流をセンスアンプで検出し、エンコード回路で２ビット分のデータにエンコードすることで、データ“００”を得ることができる。
【００４１】
一方、メモリセル１０がデータ“０１”を記憶している場合、リファレンス層４１、トンネルバリア膜３１及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４２、トンネルバリア膜３２及び磁化反転領域２ｃで構成されるＭＴＪは低抵抗状態になり、リファレンス層４３、トンネルバリア膜３３及び磁化反転領域２ｃで構成されるＭＴＪは高抵抗状態となっている。したがって、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１との間に電圧を印加した場合、リファレンス層４１、４２には、それぞれ、低抵抗状態の読み出し電流ＩＲ０が流れ、リファレンス層４３には高抵抗状態の読み出し電流ＩＲ１が流れる。即ち、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる読み出し電流は、それぞれ、ＩＲ０、ＩＲ０、ＩＲ１になる。読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流をセンスアンプで検出し、エンコード回路で２ビット分のデータにエンコードすることで、データ“０１”を得ることができる。
【００４２】
メモリセル１０がデータ“１０”を記憶している場合、データ“１１”を記憶している場合でも、同様にして、メモリセル１０に記憶されているデータを読み出すことができる。
【００４３】
図８は、第１の実施形態のメモリセル１０を用いた場合のＭＲＡＭ２００の構成の一例を示すブロック図である。第１の実施形態のＭＲＡＭ２００は、上述の構成の複数のメモリセル１０がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が設けられている。
【００４４】
ＭＲＡＭ２００は、更に、Ｘセレクタ２０１と、入力デコード回路２０２と、書き込み用Ｙセレクタ２０３と、書き込み電流供給回路２０４と、読み出し用Ｙセレクタ２０５と、読み出し電流負荷回路２０６と、リファレンス電流回路２０７と、センスアンプ２０８と、出力エンコード回路２０９とを備えている。Ｘセレクタ２０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル１０）に接続されたワード線ＷＬを選択ワード線として選択する。図８では、選択メモリセルが符号１０ｓで、選択ワード線が符号ＷＬｓで示されている。
【００４５】
書き込み用Ｙセレクタ２０３は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル１０ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路２０４は、書き込み動作時に、選択メモリセル１０ｓの初期化に用いられる書き込み電流ＩＷ０、及び、書き込むべきデータに対応する書き込み電流（ＩＷ１、ＩＷ２、ＩＷ３）を選択書き込みビット線ＢＬ１ｓ、ＢＬ２ｓに供給する。入力デコード回路２０２は、その入力ＤＩＮ１、ＤＩＮ２に入力されるデータをデコードし、書き込み電流供給回路２０４が生成すべき書き込み電流（ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３）を設定する入力デコード信号２４３を生成する。
【００４６】
図９は、書き込み電流供給回路２０４の構成の具体例の１つである。書き込み電流供給回路２０４は、並列接続されたＰＭＯＳトランジスタ２２１、２２２、２２３と、ＮＭＯＳトランジスタ２３１、２３２、２３３と、ＰＭＯＳ制御回路２１１、ＮＭＯＳ制御回路２１２とを備えている。入力デコード回路２０２から書き込み電流供給回路２０４に供給された入力デコード信号２４３は、ＰＭＯＳ制御回路２１１とＮＭＯＳ制御回路２１２に供給される。ＰＭＯＳ制御回路２１１は、ＰＭＯＳトランジスタ２２１、２２２、２２３を制御するＰＭＯＳ制御信号２５１、２５２、２５３を入力デコード信号２４３に応じて出力する。同様に、ＮＭＯＳ制御回路２１２は、ＮＭＯＳトランジスタ２３１、２３２、２３３を制御するＮＭＯＳ制御信号２６１、２６２、２６３を入力デコード信号２４３に応じて出力する。ＰＭＯＳトランジスタ２２１、２２２、２２３は、そのソースが電源ＶＤＤに共通に接続され、そのドレインが共通に書き込み電流出力線２４１に接続されている。書き込み電流出力線２４１は、書き込み用Ｙセレクタ２０３に接続される。一方、ＮＭＯＳトランジスタ２３１、２３２、２３３は、そのソースが接地ＧＮＤに共通に接続され、そのドレインが共通に書き込み電流引き込み線２４２に接続されている。書き込み電流引き込み線２４２は、書き込み用Ｙセレクタ２０３に接続されている。
【００４７】
図９の書き込み電流供給回路２０４は、以下の動作により、選択メモリセル１０ｓに所望の大きさの書き込み電流を供給する。書き込み用Ｙセレクタ２０３は、選択メモリセル１０ｓに流すべき書き込み電流の向きに応じて、選択書き込みビット線ＢＬ１ｓ、ＢＬ２ｓの一方を書き込み電流出力線２４１に、他方を書き込み電流引き込み線２４２に接続する。加えて、ＰＭＯＳ制御信号２５１、２５２、２５３、ＮＭＯＳ制御信号２６１、２６２、２６３に応じて、ＰＭＯＳトランジスタ２２１、２２２、２２３、ＮＭＯＳトランジスタ２３１、２３２、２３３のうち、流すべき書き込み電流の大きさに応じた数のトランジスタがオンされる。これにより、書き込み電流は、上述の書き込み電流ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３のいずれかに制御される。書き込み電流は、電源ＶＤＤから書き込み電流出力線２４１及びそれに接続された選択書き込みビット線（ＢＬ１ｓ又はＢＬ２ｓ）を介して選択メモリセル１０ｓに供給され、更に、選択メモリセル１０ｓを通過した後、書き込み電流引き込み線２４２を介して接地ＧＮＤに流れる。
【００４８】
図８に戻り、読み出し用Ｙセレクタ２０５は、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３に接続されている。読み出し用Ｙセレクタ２０５は、選択メモリセル１０ｓに接続される読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓとして選択する。読み出し電流負荷回路２０６は、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを流れる読み出し電流を受け取り、それぞれの読み出し電流を積分して読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３に変換する。一方、リファレンス電流回路２０７は、読み出しリファレンス電流ＩＲＥＦを生成し、その読み出しリファレンス電流ＩＲＥＦを積分して読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３を生成する。ここで、読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３は、同一の読み出しリファレンス電流ＩＲＥＦから生成される。読み出しリファレンス電流ＩＲＥＦは、定電流回路又はメモリセルと同一の構成のリファレンスセルを用いて生成される。センスアンプ２０８は、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３を、それぞれ読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較し、その比較結果に対応する判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３を生成する。ここで、判別データＶＳＡ１は、読み出し電圧ＶＢ１と読み出し参照電圧ＶＲ１との比較結果に対応しており、判別データＶＳＡ２は、読み出し電圧ＶＢ２と読み出し参照電圧ＶＲ２との比較結果を示しており、判別データＶＳＡ３は、読み出し電圧ＶＢ３と読み出し参照電圧ＶＲ３との比較結果を示している。判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ２は、出力エンコード回路２０９へ出力される。出力エンコード回路２０９は、センスアンプ２０８で検出した判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ２を２ビットデータにエンコードし、出力ＤＯＵＴ１、出力ＤＯＵＴ２に出力する。
【００４９】
図１０Ａ〜図１０Ｄは、図８の構成のＭＲＡＭの読み出し動作を説明するタイミングチャートである。図１０Ａは、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１０Ｂは、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１０Ｃは、選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合、図１０Ｄは、選択メモリセル１０ｓに記憶されているデータがデータ“１１”である場合の動作を示している。
【００５０】
読み出し動作時は、選択ワード線ＷＬｓを高電位に設定すると共に、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを所定の読み出し電位ＶＲＥＡＤに設定することで行われる。これにより、選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流に対応する読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３が、センスアンプ２０８の入力に生成される。センスアンプ２０８は、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３を、リファレンス電流回路２０７によって生成された読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較する。
【００５１】
選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１０Ａに図示されているように、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３が、それぞれ、読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３よりも低くなる。これにより、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３は、いずれもデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３から選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１、ＤＯＵ２をいずれも、データ“０”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“００”であると判別したことになる。
【００５２】
また、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１０Ｂに図示されているように、読み出し電圧ＶＢ１、ＶＢ２が、それぞれ、読み出し参照電圧ＶＲ１、ＶＲ２よりも低くなり、読み出し電圧ＶＢ３が、読み出し参照電圧ＶＲ３よりも高くなる。これにより、判別データＶＳＡ１、ＶＳＡ２は、いずれもデータ“０”になり、判別データＶＳＡ３はデータ“１”になる。出力エンコード回路２０９は、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３から選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１をデータ“０”に、ＤＯＵＴ２をデータ“１”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“０１”であると判別したことになる。
【００５３】
選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合（図１０Ｃ）、及び、データ“１１”である場合（図１０Ｄ）も同様に、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３と読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３の比較結果に対応する判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３が生成され、その判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３をエンコードすることで、それぞれデータ“１０”、“１１”がデータ出力ＤＯＵＴ１、ＤＯＵＴ２から出力される。
【００５４】
以上に説明されているように、第１の実施形態のＭＲＡＭ２００のメモリセル１０は、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が個別に設けられることで高速な読み出し動作に適している一方で、１ビットを記憶するために要する面積を小さくすることができる。これは、ＭＲＡＭ２００のコストを低減するために有効である。
【００５５】
第２の実施形態：
図１１は、本発明の第２の実施形態のＭＲＡＭ２００Ａの構成を示すブロック図である。上述された図８の構成では、読み出しビット線ＲＢＬ１、ＢＲＬ２、ＲＢＬ３を流れる読み出し電流から読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３をそれぞれに生成し、生成した読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３をそれぞれ読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較してデータ判別が行われているが、図７から理解されるように、選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流は書き込みビット線ＢＬ１を流れるから、書き込みビット線ＢＬ１を流れる電流を検出して選択メモリセル１０ｓに記憶されているデータを判別してもよい。図１１は、書き込みビット線ＢＬ１を流れる電流を検出して選択メモリセル１０ｓに記憶されているデータを判別する構成を示している。
【００５６】
第２の実施形態のＭＲＡＭ２００Ａでは、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が終端回路２１０に接続され、書き込みビット線ＢＬ１が読み出し用Ｙセレクタ２０５に接続される。終端回路２１０のうち、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓに接続されている終端回路２１０ｓは、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを所定の読み出し電位ＶＲＥＡＤに設定する。読み出し電流負荷回路２０６は、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓから書き込みビット線ＢＬ１に流れ込んだ電流を受け取り、その電流を積分して読み出し電圧ＶＢに変換する。
【００５７】
一方、リファレンス電流回路２０７は、読み出しリファレンス電流を生成し、その読み出しリファレンス電流を積分して読み出し参照電圧ＶＲを生成する。ここで、リファレンス電流回路２０７は、生成する読み出しリファレンス電流の電流レベルを制御可能に構成されている。リファレンス電流回路２０７は、電流レベルをＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３のうちから選択し、選択した電流レベルの読み出しリファレンス電流を生成する。ここで、ＩＲＥＦ１＜ＩＲＥＦ２＜ＩＲＥＦ３である。リファレンス電流回路２０７が生成する読み出し参照電圧ＶＲは、生成された読み出しリファレンス電流の電流レベルに応じて可変である。
【００５８】
センスアンプ２０８は、読み出し電圧ＶＢと読み出し参照電圧ＶＲとを比較し、その比較結果に対応する判別データＶＳＡを生成する。後述のように、読み出し参照電圧ＶＲが読み出し動作の間に変化されるから、判別データＶＳＡは、時間的に変化し得ることに留意されたい。出力エンコード回路２０９は、読み出し動作の各時点における判別データＶＳＡの値から選択メモリセル１０ｓに記憶されているデータを判別し、判別したデータを出力ＤＯＵＴ１、ＤＯＵＴ２から出力する。
【００５９】
図１２Ａ〜図１２Ｄは、図１１の構成のＭＲＡＭの読み出し動作を説明するタイミングチャートである。図１２Ａは、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１２Ｂは、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１２Ｃは、選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合、図１２Ｄは、選択メモリセル１０ｓに記憶されているデータがデータ“１１”である場合の動作を示している。
【００６０】
図１２Ａ〜図１２Ｄに図示されているように、読み出し動作においては、リファレンス電流回路２０７は、第１期間において読み出しリファレンス電流をＩＲＥＦ１に設定し、第１期間に続く第２期間において読み出しリファレンス電流をＩＲＥＦ２に設定し、第２期間に続く第３期間において読み出しリファレンス電流をＩＲＥＦ３に設定する。読み出し参照電圧ＶＲも読み出しリファレンス電流の変化に応じて変化する。センスアンプ２０８は、第１乃至第３期間のそれぞれにおいて読み出し電圧ＶＢと読み出し参照電圧ＶＲとを比較する。出力エンコード回路２０９は、第１乃至第３期間における判別データＶＳＡの値をエンコードし、エンコードによって得られた値を出力ＤＯＵＴ１、ＤＯＵＴ２から出力する。
【００６１】
例えば、図１２Ａに図示されているように、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、第１乃至第３期間における読み出し電圧ＶＢが、いずれも、読み出し参照電圧ＶＲよりも低くなる。これにより、第１乃至第３期間のいずれにおいても、判別データＶＳＡの値がデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡから選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１、ＤＯＵ２をいずれも、データ“０”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“００”であると判別したことになる。
【００６２】
また、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１２Ｂに図示されているように、第１期間においては読み出し電圧ＶＢが読み出し参照電圧ＶＲよりも高くなり、第２期間、第３期間においては読み出し電圧ＶＢが読み出し参照電圧ＶＲよりも低くなる。これにより、第１期間において判別データＶＳＡの値がデータ“１”になり、第２期間、第３期間においては判別データＶＳＡの値がデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡから選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１をデータ“０”に、出力ＤＯＵ２をデータ“１”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“０１”であると判別したことになる。
【００６３】
選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合（図１２Ｃ）、及び、データ“１１”である場合（図１２Ｄ）も同様に、第１乃至第３期間における読み出し電圧ＶＢと読み出し参照電圧ＶＲの比較結果に対応する判別データＶＳＡをエンコードすることで、それぞれデータ“１０”、“１１”がデータ出力ＤＯＵＴ１、ＤＯＵＴ２から出力される。
【００６４】
なお、上述の読み出し動作では選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流が選択書き込みビット線ＢＬ１ｓに流されるが、読み出し電流は、選択書き込みビット線ＢＬ１ｓではなく選択書き込みビット線ＢＬ２ｓに流してもよい。この場合、書き込みビット線ＢＬ１の代わりに書き込みビット線ＢＬ２が読み出し用Ｙセレクタ２０５に接続される。
【００６５】
第３の実施形態：
図１３は、本発明の第３の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。第２の実施形態では、磁気記録層２にくびれ部１３１〜１３４が設けられている。くびれ部１３１は固定層１１とリファレンス層４１の間に位置し、くびれ部１３２はリファレンス層４１、４２の間に位置している。更に、くびれ部１３３はリファレンス層４２、４３の間に位置し、くびれ部１３４はリファレンス層４３と固定層１２の間に位置している。
【００６６】
くびれ部１３１、１３２、１３３、１３４は磁壁９に対しピンポテンシャルの役割を果たす。このため、磁壁９の位置制御が容易となり、データ書き込みの信頼性が向上する。
【００６７】
第４の実施形態：
図１４は、本発明の第４の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。図１４に図示されている第４の実施形態のレイアウトでは、図４に図示されているレイアウトと比較すると、拡散層５３、５４の幅Ｗ（即ち、チャネル幅又はゲート幅）が増大されている。より具体的には、本実施形態では、拡散層５３が、書き込みビット線ＢＬ１と拡散層５３を接続するビアコンタクト７から少なくとも読み出しビット線ＲＢＬ１の下方の領域まで到達するように設けられ、拡散層５４は、書き込みビット線ＢＬ２と拡散層５４を接続するビアコンタクト７から読み出しビット線ＲＢＬ３の下方の領域まで到達するように設けられる。ここで、図１４のレイアウトでは、拡散層５３は読み出しビット線ＲＢＬ１、ＲＢＬ２の間の領域まで到達するように設けられており、拡散層５４は、読み出しビット線ＲＢＬ２、ＲＢＬ３の間の領域まで到達するように設けられている。
【００６８】
ＮＭＯＳトランジスタ５１、５２のチャネル幅（ゲート幅）を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層５３、５４の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、ＮＭＯＳトランジスタ５１、５２のチャネル幅を最大にすることができる。
【００６９】
第５の実施形態：
図１５は、本発明の第５の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。第１乃至第４の実施形態では、磁気記録層２に３つのＭＴＪ（即ち３個のリファレンス層４１〜４３と３個のトンネルバリア膜３１〜３３）が設けられているが、第５の実施形態では、ｎ個のＭＴＪ（即ち、ｎ個のリファレンス層４１〜４ｎとｎ個のトンネルバリア膜（図示されない）が設けられる。ここで、ｎは、２以上の整数である。リファレンス層４１〜４ｎは、それぞれ、読み出しビット線ＲＢＬ１〜ＲＢＬｎに接続される。
【００７０】
図１５のＭＲＡＭのメモリセルでは、磁気記録層２において磁壁が取り得る位置が、固定層１１とリファレンス層４１の間の位置、隣接する２つのリファレンス層の間の位置、又は、固定層１２とリファレンス層４ｎの間の位置のｎ＋１個ある。例えば、リファレンス層４１〜４ｎの数が７個であれば、磁壁の取り得る位置が８箇所ある。この場合、メモリセルは、３ビットを記憶するメモリセルとして機能することになる。
【００７１】
データ書き込みは、第１の実施形態と同様に、書き込み電流を流すことによって磁壁をこれらの（ｎ＋１）個の位置のいずれかに移動させることで行われる。詳細には、第１の実施形態と同様に、書き込み電流を固定層１２から固定層１１に流すことで磁壁が固定層１２とリファレンス層４ｎの間の位置に移動され、これにより、メモリセルが初期化される。続いて、固定層１２とリファレンス層４ｎの間の位置以外の位置に磁壁を移動させる場合には、書き込み電流を固定層１１から固定層１２に流すことで磁壁が所望の位置に移動される。
【００７２】
データ読み出しは、磁気記録層２に設けられたｎ個のＭＴＪに読み出し電流を流すことで行われる。読み出し電流に基づくデータ判別は、第１の実施形態のように、読み出しビット線ＲＢＬ１〜ＲＢＬｎを流れる読み出し電流を、読み出しリファレンス電流とそれぞれに比較することで行ってもよい。その代わりに、第２の実施形態のように、読み出しビット線ＲＢＬ１〜ＲＢＬｎから書き込みビット線ＢＬ１（又はＢＬ２）に流れ込む電流と、読み出しリファレンス電流とを比較することでデータ判別を行ってもよい。
【００７３】
本実施形態では磁気記録層２にｎ個のＭＴＪが設けられているが、１ビット当たりのメモリセルの面積は磁気記録層２に３つのＭＴＪが設けられる場合に最小にできるので、磁気記録層２に３つのＭＴＪが設けられる構成が最適であることに留意されたい。
【００７４】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第３、第４の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００７５】
１０、１００：メモリセル
１０ｓ：選択メモリセル
１：磁気抵抗効果素子
２：磁気記録層
２ａ、２ｂ：磁化固定領域
２ｃ：磁化反転領域
３、３１、３２、３３：トンネルバリア膜
４、４１、４２、４３、４ｎ：リファレンス層
１１、１２：固定層
５１、５２：ＮＭＯＳトランジスタ
５３、５４：拡散層
６、７、８：ビアコンタクト
９：磁壁
１０１、１０２、１１０、１１１、１１２、１１３、１２０、１２１、１２２、１２３：矢印
１３１、１３２、１３３、１３４：くびれ部
ＷＬ：ワード線
ＷＬｓ：選択ワード線
ＢＬ１、ＢＬ２：書き込みビット線
ＢＬ１ｓ、ＢＬ２ｓ：選択書き込みビット線
ＲＢＬ、ＲＢＬ１、ＲＢＬ２、ＲＢＬ３：読み出しビット線
ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓ：選択読み出しビット線
２００：磁気ランダムアクセスメモリ
２０１：Ｘセレクタ
２０２：入力デコード回路
２０３：書き込み用Ｙセレクタ
２０４：書き込み電流供給回路
２０５：読み出し用Ｙセレクタ
２０６：読み出し電流負荷回路
２０７：リファレンス電流回路
２０８：センスアンプ
２０９：出力エンコード回路
２１０：終端回路
２１１：ＰＭＯＳ制御回路
２１２：ＮＭＯＳ制御回路
２２１、２２２、２２３：ＰＭＯＳトランジスタ
２３１、２３２、２３３：ＮＭＯＳトランジスタ
２４１：書き込み電流出力線
２４２：書き込み電流引き込み線
２４３：入力デコード信号
２５１、２５２、２５３：ＰＭＯＳ制御信号
２６１、２６２、２６３：ＮＭＯＳ制御信号
【技術分野】
【０００１】
本発明は、半導体装置及び磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access
Memory）に関し、特に、磁壁移動方式のＭＲＡＭのメモリセルに関する。
【背景技術】
【０００２】
近年、半導体装置の一種である不揮発性メモリのひとつとして、磁気抵抗効果素子をメモリセルとして用いるＭＲＡＭが提案されている。特に、巨大な磁気抵抗効果が得られるという利点から、ＭＲＡＭのメモリセルとしては、磁気トンネル接合（Magnetic Tunnel Junction：以下、「ＭＴＪ」と記す）を有する磁気抵抗効果素子が使用されることが多い。磁気トンネル接合は、２つの強磁性膜の間に非磁性絶縁膜（以下、「トンネルバリア膜」と記す）が挟まれた積層構造を有している。データは、２つの強磁性膜の磁化の相対方向として記憶される。例えば、磁化が平行の状態がデータ“０”に、反平行の状態がデータ“１”に対応づけられる。この積層構造の膜面に垂直な方向に電流を流した際の電気抵抗は、該２つの強磁性膜の磁化の相対角度により変化する。互いの磁化が平行の時に磁気トンネル接合の電気抵抗は極小となり、反平行の時に電気抵抗は極大となる。この電気抵抗の変化を利用してデータ読み出しが行われる。ＭＲＡＭは、特に混載メモリの分野で注目されており、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic
random access memory）との置換えのため高速ランダムアクセスが要求されている。ＭＴＪを用いた磁気記憶装置については、例えば、特開２００８−９０９５７号公報にも開示がある。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭは、電流を強磁性膜の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。このような磁壁移動型ＭＲＡＭは、例えば、2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2に開示されている。
【０００４】
図１Ａは、この文献に開示されている磁壁移動型ＭＲＡＭのメモリセルの構成図である。図１Ａのメモリセルは、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２に接合するように積層された磁気記録層２と、リファレンス層４と、磁気記録層２とリファレンス層４とに挟まれたトンネルバリア膜３とを備えている。固定層１１、１２、リファレンス層４は、いずれも、磁化が固定された強磁性膜で構成される。磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。リファレンス層４とトンネルバリア膜３と磁化反転領域２ｃとで、ＭＴＪが形成されている。
【０００５】
固定層１１にはＮＭＯＳトランジスタ５１のドレインが接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続される。固定層１２にはＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続される。ＮＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。図１Ａの構成では、リファレンス層４は、接地線ＧＮＤに接続される。図１Ａの矢印１０１、矢印１０２、矢印１１０、矢印１２０は各層の磁化の向きを示している。
【０００６】
データ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンにした状態で書き込みビット線ＢＬ１、ＢＬ２の間で書き込み電流を流し、磁気記録層２の磁化反転領域２ｃの磁化の向き１１０を変えることで行われる。一方、データ読み出しは、読み出し電流を書き込みビット線ＢＬ１（又はＢＬ２）から磁気抵抗効果素子１のＭＴＪを介して接地に流し、該読み出し電流とリファレンス電流とをセンスアンプ（図示されない）で比較することで行われる。接地線ＧＮＤはメモリアレイで共通である。
【０００７】
図１Ｂは、ＭＲＡＭメモリセルの構成の変形例を図示している。図１ＢのＭＲＡＭメモリセルでは、リファレンス層４が、接地線ＧＮＤではなく、カラム毎に分離された読み出しビット線ＲＢＬに接続されている。ＭＲＡＭセルの読み出し高速化を計るためには、データ読み出しに使用される配線の配線容量を削減する必要があり、図１Ｂに図示されているようなカラム毎に分離された読み出しビット線ＲＢＬを用いる構成は、高速化に適している。
【０００８】
図２Ａは、図１Ａの磁壁移動型ＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図２Ａには、４つのメモリセルが図示されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。固定層１１、１２は、それぞれ、ＮＭＯＳトランジスタ５１、５２のドレインに、ビアコンタクト６を介して接続される。更に、ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト７を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４は、ビアコンタクト８を介して接地線ＧＮＤと接続される。接地線ＧＮＤは、ワード線ＷＬと平行に（即ち、書き込みビット線ＢＬ１、ＢＬ２とは垂直に）設けられている。図２Ａのレイアウトでは、メモリセルの面積は４Ｆ×３Ｆ＝１２Ｆ２となる。
【０００９】
一方、図２Ｂは、図１Ｂの磁壁移動型ＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図２Ｂにも、４つのメモリセルが図示されている。図２Ｂのレイアウトでは、接地線ＧＮＤの代わりに、書き込みビット線ＢＬ１、ＢＬ２と平行に延伸する読み出しビット線ＲＢＬが設けられている。リファレンス層４は、ビアコンタクト８を介して読み出しビット線ＲＢＬと接続される。図２Ｂのレイアウトでは、メモリセルの面積は６Ｆ×３Ｆ＝１８Ｆ２となる。
【００１０】
メモリセルのカラム毎に読み出しビット線ＲＢＬを設ける図１Ｂ、図２Ｂの構成は、配線容量を低減し、読み出し動作を高速化するためには適しているが、配線の数が増加するため、メモリセルの面積が大きくなるという問題がある。高速な読み出し動作に適しながらメモリセルの面積を低減することが求められる。
【００１１】
なお、メモリセルの面積を小さくするための技術は、例えば、特表２００４−５１７５０４号公報にも開示されているが、この技術は、磁壁移動型ＭＲＡＭに適用できるものではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−９０９５７号公報
【特許文献２】特表２００４−５１７５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型ＭＲＡＭを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、半導体装置が、メモリセルを具備している。当該メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第１及び第２固定層と、磁気記録層に対向するように設けられた複数のリファレンス層と、複数のリファレンス層と磁気記録層との間にそれぞれに挿入された非磁性の複数のトンネルバリア膜とを備えている。第１固定層は、第１方向に固定された磁化を有し、第２固定層は、第１方向と逆の第２方向に固定された磁化を有している。複数のリファレンス層は、第１方向又は第２方向に固定された磁化を有している。リファレンス層及びトンネルバリア膜は、第１固定層と第２固定層の間の位置に設けられている。
【発明の効果】
【００１５】
本発明によれば、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型ＭＲＡＭを提供することができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】公知の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図１Ｂ】公知の磁気ランダムアクセスメモリのメモリセルの他の構成を示す図である。
【図２Ａ】図１Ａのメモリセルのレイアウトを示す図である。
【図２Ｂ】図１Ｂのメモリセルのレイアウトを示す図である。
【図３】本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図４】図３のメモリセルのレイアウトを示す図である。
【図５Ａ】第１の実施形態においてメモリセルがデータ“００”を記憶する場合の状態を示す図である。
【図５Ｂ】第１の実施形態においてメモリセルがデータ“０１”を記憶する場合の状態を示す図である。
【図５Ｃ】第１の実施形態においてメモリセルがデータ“１０”を記憶する場合の状態を示す図である。
【図５Ｄ】第１の実施形態においてメモリセルがデータ“１１”を記憶する場合の状態を示す図である。
【図６Ａ】第１の実施形態においてメモリセルを初期化する動作を示す図である。
【図６Ｂ】第１の実施形態においてメモリセルにデータを書き込む動作を示す図である。
【図７】第１の実施形態におけるデータの読み出し動作を示す図である。
【図８】第１の実施形態の磁気ランダムアクセスメモリの構成を示すブロック図である。
【図９】書き込み電流供給回路の構成の例を示す回路図である。
【図１０Ａ】第１の実施形態における、データ“００”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｂ】第１の実施形態における、データ“０１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｃ】第１の実施形態における、データ“１０”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１０Ｄ】第１の実施形態における、データ“１１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１１】第２の実施形態の磁気ランダムアクセスメモリの構成を示すブロック図である。
【図１２Ａ】第２の実施形態における、データ“００”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｂ】第２の実施形態における、データ“０１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｃ】第２の実施形態における、データ“１０”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１２Ｄ】第２の実施形態における、データ“１１”を記憶している選択メモリセルからの読み出し動作を示すタイミングチャートである。
【図１３】本発明の第３の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【図１４】本発明の第４の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【図１５】本発明の第５の実施形態の磁気ランダムアクセスメモリのメモリセルのレイアウトを示す図である。
【発明を実施するための形態】
【００１７】
第１の実施形態：
図３は、本発明の第１の実施形態の磁気記ランダムアクセスメモリのメモリセル１０の構成を示す図である。メモリセル１０は、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２の上面に接合するように積層された磁気記録層２と、リファレンス層４１、４２、４３と、磁気記録層２とリファレンス層４１、４２、４３との間にそれぞれに挟まれたトンネルバリア膜３１、３２、３３とを備えている。
【００１８】
固定層１１、１２は、いずれも、磁化が固定された強磁性膜で構成される。固定層１１、１２の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層１１の磁化は上向きに、固定層１２の磁化は下向きに固定される。
【００１９】
磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。磁化固定領域２ａの磁化は固定層１１と同じく上向きに固定され、磁化固定領域２ｂの磁化は固定層１２と同じく下向きに固定される。固定層１１と磁化固定領域２ａの磁化の向きは矢印１０１で、固定層１２と磁化固定領域２ｂの磁化の向きは矢印１０２で表わされている。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が上下方向で反転可能である。以下では、領域２ｃを磁化反転領域２ｃということがある。
【００２０】
リファレンス層４１、４２、４３は、磁化が固定された強磁性膜で構成される。本実施形態では、リファレンス層４１、４２、４３の磁化は上向きに固定される。ただし、リファレンス層４１、４２、４３の磁化は下向きに固定されてもよい。リファレンス層４１、４２、４３とトンネルバリア膜３１、３２、３３と磁化反転領域２ｃとで、３つのＭＴＪが形成されている。トンネルバリア膜３１、３２、３３は、非磁性の絶縁膜で形成される。リファレンス層４１には、読み出しビット線ＲＢＬ１が接続される。同様に、リファレンス層４２には、読み出しビット線ＲＢＬ２が接続され、リファレンス層４３には、読み出しビット線ＲＢＬ３が接続される。
【００２１】
本実施形態では、固定層１１、１２、磁気記録層２、及び、リファレンス層４１、４２、４３が、いずれも、上下方向の向きの磁化を有している、即ち、垂直磁気異方性を有している。しかしながら、固定層１１、１２、磁気記録層２、及び、リファレンス層４１、４２、４３が、面内磁気異方性を有し、面内方向の磁化を有する構成も可能である。この場合でも、固定層１１、１２の磁化は、逆方向に固定される。
【００２２】
ＮＭＯＳトランジスタ５１、５２は、読み出し動作時及び書き込み動作時における磁気抵抗効果素子１の選択に使用される。ＮＭＯＳトランジスタ５１のドレインには固定層１１が接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続され、ＮＭＯＳトランジスタ５１のゲートにはワード線ＷＬが接続される。同様に、ＮＭＯＳトランジスタ５２のドレインには固定層１２が接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続され、ＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。
【００２３】
図４は、図３のメモリセル１０のレイアウトを示す平面図である。図４には、２つのメモリセル１０のレイアウトが図示されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。固定層１１、１２は、それぞれ、ＮＭＯＳトランジスタ５１、５２のドレインに、ビアコンタクト６を介して接続される。更に、ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト７を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。リファレンス層４１、４２、４３は、それぞれ、ビアコンタクト８を介して読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と接続される。
【００２４】
図３、図４に図示されている構造では、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が個別に設けられて高速な読み出し動作に適している一方で、１ビットを記憶するために要する面積を小さくすることができる。即ち、図３、図４に図示されている構造は、一つのメモリセル１０に２ビットのデータを記憶することができる（詳細は後述する）。その一方で、図４に図示されているレイアウトでは、各メモリセル１０の面積は、１０Ｆ×３Ｆ＝３０Ｆ２である。これは、１ビット当たりの面積が１５Ｆ２であることを意味している。一方、図２Ｂの構造では、高速な読み出し動作に適しているものの、１ビットを記憶するために要する面積は、６Ｆ×３Ｆ＝１８Ｆ２である。このように、本実施形態の磁気ランダムアクセスメモリは、高速な読み出し動作に適しながらメモリセルの面積を低減することができる。
【００２５】
以下では、第１の実施形態の磁気ランダムアクセスメモリの動作、特に、メモリセル１０に２ビットのデータを書き込むことができ、且つ、データを読み出すことができることを詳細に説明する。図３を再度に参照して、図３の矢印１０１、１０２、１１０、１２１〜１２３は、それぞれの位置における磁化の向きを示している。メモリセル１０は、ＮＭＯＳトランジスタ５１、５２を介して磁気記録層２に電流を流し、磁気記録層２の磁化の向き１１０を変化させることでデータの書き込みを行うように構成されている。一方、データの読み出しは、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３から各ＭＴＪに電流を流し、各ＭＴＪの抵抗値の変化を検知することで行われる。
【００２６】
メモリセル１０は、２ビットのデータを記憶するように構成されている。言い換えれば、メモリセル１０は、４つの状態をとり得る。図５Ａ〜図５Ｄは、それぞれ、データ“００”、“０１”、“１０”、“１１”を記憶したときのメモリセル１０の状態を示している。これらの図から理解されるように、メモリセル１０は、磁壁の位置によってデータを記憶する。
【００２７】
図５Ａに図示されているように、メモリセル１０がデータ“００”を記憶する場合、磁壁９は、リファレンス層４３と磁化固定領域２ｂとの間の位置にある。この場合、矢印１２１〜１２３から理解されるように、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１〜１１３）が上向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪ、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは、全て、低抵抗状態となる。
【００２８】
また、図５Ｂに図示されているように、メモリセル１０がデータ“０１”を記憶する場合、磁壁９は、リファレンス層４２とリファレンス層４３の間の位置にある。このとき、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１、１１２）が上向きの状態になり、磁壁９と磁化固定領域２ｂの間の部分は磁化（矢印１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪと、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪとが低抵抗状態となる一方で、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは高抵抗状態となる。
【００２９】
更に、図５Ｃに図示されているように、メモリセル１０がデータ“１０”を記憶する場合、磁壁９は、リファレンス層４１とリファレンス層４２の間の位置にある。この場合、磁化反転領域２ｃの磁壁９と磁化固定領域２ａの間の部分の磁化（矢印１１１）が上向きの状態になり、磁壁９と磁化固定領域２ｂの間の部分の磁化（矢印１１２、１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪが低抵抗状態になる一方で、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪと、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪとは高抵抗状態となる。
【００３０】
最後に、図５Ｄに図示されているように、メモリセル１０がデータ“１１”を記憶する場合、磁壁９は、磁化固定領域２ａとリファレンス層４１の間の位置にある。この場合、磁化反転領域２ｃの磁壁９と磁化固定領域２ｂの間の部分の磁化（矢印１１１〜１１３）が下向きの状態になる。したがって、リファレンス層４１、トンネルバリア膜３１、及び磁化反転領域２ｃで構成されるＭＴＪ、リファレンス層４２、トンネルバリア膜３２、及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４３、トンネルバリア膜３３、及び磁化反転領域２ｃで構成されるＭＴＪは、いずれも高抵抗状態となる。
【００３１】
図６Ａ、図６Ｂは、本実施形態のメモリセル１０への書き込み動作を示す図である。上述のように、メモリセル１０は、磁壁９の位置としてデータを記録するから、データ書き込みにおいては磁壁９の位置の制御が問題になる。本実施形態では、データ書き込みが２段階で行われる。
【００３２】
まず、図６Ａに図示されているように、磁壁９が、リファレンス層４３と磁化固定領域２ｂとの間の位置に移動されて初期化される。この状態は、メモリセル１０がデータ“００”を記憶する状態に対応している。具体的には、ＮＭＯＳトランジスタ５１、５２がオン状態にされ、書き込み電流ＩＷ０が固定層１２から固定層１１に向けて流される。図６Ａから理解されるように、書き込み前のメモリセル１０がデータ“００”、“０１”、“１０”、“１１”の何れを書き込む状態であっても、書き込み電流ＩＷ０の大きさと書き込み電流ＩＷ０が流される時間Ｔ０とを適切に制御することで、磁壁９をリファレンス層４３と磁化固定領域２ｂとの間の位置に初期化することができる。
【００３３】
続いて、図６Ｂに図示されているように、書き込み電流を固定層１１から固定層１２に向けて流して磁壁９を所望の位置に移動させることで、所望のデータが書き込まれる。ここで、初期化の直後にはデータ“００”を記憶する状態になっているので、データ“００”を書き込む場合には、書き込み電流を流す必要はない。
【００３４】
詳細には、データ“０１”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ１が流され、磁壁９がリファレンス層４２とリファレンス層４３の間の位置に移動される。ここで、磁壁９の移動距離は、書き込み電流ＩＷ１の大きさと書き込み電流ＩＷ１を流す時間Ｔ１とに依存していることに留意されたい。書き込み電流ＩＷ１の大きさと書き込み電流ＩＷ１を流す時間Ｔ１とを適切に制御することで、磁壁９をリファレンス層４２とリファレンス層４３の間の位置に移動することができる。
【００３５】
また、データ“１０”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ２が流され、磁壁９がリファレンス層４１とリファレンス層４２の間の位置に移動される。この場合でも、書き込み電流ＩＷ２の大きさと書き込み電流ＩＷ２を流す時間Ｔ２とを適切に制御することで、磁壁９をリファレンス層４１とリファレンス層４２の間の位置に移動することができる。
【００３６】
更に、データ“１１”を書き込む場合、固定層１１から固定層１２に書き込み電流ＩＷ３が流され、磁壁９が磁化固定領域２ａとリファレンス層４１の間の位置に移動される。この場合でも、書き込み電流ＩＷ３の大きさと書き込み電流ＩＷ３を流す時間Ｔ３とを適切に制御することで、磁壁９を磁化固定領域２ａとリファレンス層４１の間の位置に移動することができる。
【００３７】
磁壁９の移動距離は、概略的には、書き込み電流の大きさと、該書き込み電流を流す時間とに比例するから、下記式が成立する：
ＩＷ０・Ｔ０＞ＩＷ３・Ｔ３＞ＩＷ２・Ｔ２＞ＩＷ１・Ｔ１
ここで、書き込み電流ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３を流す時間Ｔ０、Ｔ１、Ｔ２、Ｔ３が同一である場合には、下記式が成立することになる。
ＩＷ０＞ＩＷ３＞ＩＷ２＞ＩＷ１
【００３８】
磁壁９の位置の制御は、書き込み電流の大きさを可変に制御することで行ってもよく、書き込み電流を流す時間を可変に制御することで行ってもよく、また、書き込み電流の大きさと時間の両方を可変に制御することで行ってもよい。
【００３９】
一方、図７は、本実施形態のメモリセル１０の読み出し動作を示す図である。メモリセル１０の各状態での磁化の向きは図５Ａ〜図５Ｄで説明したとおりである。読み出し動作では、磁化反転領域２ｃの上に形成された３つのＭＴＪに読み出し電流が流され、その読み出し電流が検出される。例えば、ＮＭＯＳトランジスタ５１をオン状態に設定し、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１の間に電圧を印加することで、３つのＭＴＪのそれぞれに読み出し電流を流すことができる。このとき、ＮＭＯＳトランジスタ５１、５２が個別に制御可能である場合には、ＮＭＯＳトランジスタ５２をオフ状態に設定してもよい。一方、ＮＭＯＳトランジスタ５１、５２が同時にオンオフする構成が採用される場合には、ＮＭＯＳトランジスタ５１、５２をオン状態に設定し、書き込みビット線ＢＬ１、ＢＬ２を同一の電位に設定（最も簡便には、接地ＧＮＤに接続）すればよい。以下では、ＭＴＪが低抵抗状態の場合に流れる読み出し電流をＩＲ０、高抵抗状態の読み出し電流をＩＲ１として、メモリセル１０の各状態における読み出し動作の説明を行う。
【００４０】
メモリセル１０がデータ“００”を記憶している場合、３つのＭＴＪのすべてが低抵抗状態となっている。したがって、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１との間に電圧を印加した場合、リファレンス層４１〜４３には、それぞれ、低抵抗状態の読み出し電流ＩＲ０が流れる。即ち、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流は、いずれも、読み出し電流ＩＲ０になる。読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流をセンスアンプで検出し、エンコード回路で２ビット分のデータにエンコードすることで、データ“００”を得ることができる。
【００４１】
一方、メモリセル１０がデータ“０１”を記憶している場合、リファレンス層４１、トンネルバリア膜３１及び磁化反転領域２ｃで構成されるＭＴＪ、及び、リファレンス層４２、トンネルバリア膜３２及び磁化反転領域２ｃで構成されるＭＴＪは低抵抗状態になり、リファレンス層４３、トンネルバリア膜３３及び磁化反転領域２ｃで構成されるＭＴＪは高抵抗状態となっている。したがって、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３と書き込みビット線ＢＬ１との間に電圧を印加した場合、リファレンス層４１、４２には、それぞれ、低抵抗状態の読み出し電流ＩＲ０が流れ、リファレンス層４３には高抵抗状態の読み出し電流ＩＲ１が流れる。即ち、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる読み出し電流は、それぞれ、ＩＲ０、ＩＲ０、ＩＲ１になる。読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を流れる電流をセンスアンプで検出し、エンコード回路で２ビット分のデータにエンコードすることで、データ“０１”を得ることができる。
【００４２】
メモリセル１０がデータ“１０”を記憶している場合、データ“１１”を記憶している場合でも、同様にして、メモリセル１０に記憶されているデータを読み出すことができる。
【００４３】
図８は、第１の実施形態のメモリセル１０を用いた場合のＭＲＡＭ２００の構成の一例を示すブロック図である。第１の実施形態のＭＲＡＭ２００は、上述の構成の複数のメモリセル１０がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線ＷＬと、書き込みビット線ＢＬ１、ＢＬ２と、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が設けられている。
【００４４】
ＭＲＡＭ２００は、更に、Ｘセレクタ２０１と、入力デコード回路２０２と、書き込み用Ｙセレクタ２０３と、書き込み電流供給回路２０４と、読み出し用Ｙセレクタ２０５と、読み出し電流負荷回路２０６と、リファレンス電流回路２０７と、センスアンプ２０８と、出力エンコード回路２０９とを備えている。Ｘセレクタ２０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル１０）に接続されたワード線ＷＬを選択ワード線として選択する。図８では、選択メモリセルが符号１０ｓで、選択ワード線が符号ＷＬｓで示されている。
【００４５】
書き込み用Ｙセレクタ２０３は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル１０ｓに接続される書き込みビット線ＢＬ１、ＢＬ２を選択書き込みビット線ＢＬ１ｓおよびＢＬ２ｓとして選択する。書き込み電流供給回路２０４は、書き込み動作時に、選択メモリセル１０ｓの初期化に用いられる書き込み電流ＩＷ０、及び、書き込むべきデータに対応する書き込み電流（ＩＷ１、ＩＷ２、ＩＷ３）を選択書き込みビット線ＢＬ１ｓ、ＢＬ２ｓに供給する。入力デコード回路２０２は、その入力ＤＩＮ１、ＤＩＮ２に入力されるデータをデコードし、書き込み電流供給回路２０４が生成すべき書き込み電流（ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３）を設定する入力デコード信号２４３を生成する。
【００４６】
図９は、書き込み電流供給回路２０４の構成の具体例の１つである。書き込み電流供給回路２０４は、並列接続されたＰＭＯＳトランジスタ２２１、２２２、２２３と、ＮＭＯＳトランジスタ２３１、２３２、２３３と、ＰＭＯＳ制御回路２１１、ＮＭＯＳ制御回路２１２とを備えている。入力デコード回路２０２から書き込み電流供給回路２０４に供給された入力デコード信号２４３は、ＰＭＯＳ制御回路２１１とＮＭＯＳ制御回路２１２に供給される。ＰＭＯＳ制御回路２１１は、ＰＭＯＳトランジスタ２２１、２２２、２２３を制御するＰＭＯＳ制御信号２５１、２５２、２５３を入力デコード信号２４３に応じて出力する。同様に、ＮＭＯＳ制御回路２１２は、ＮＭＯＳトランジスタ２３１、２３２、２３３を制御するＮＭＯＳ制御信号２６１、２６２、２６３を入力デコード信号２４３に応じて出力する。ＰＭＯＳトランジスタ２２１、２２２、２２３は、そのソースが電源ＶＤＤに共通に接続され、そのドレインが共通に書き込み電流出力線２４１に接続されている。書き込み電流出力線２４１は、書き込み用Ｙセレクタ２０３に接続される。一方、ＮＭＯＳトランジスタ２３１、２３２、２３３は、そのソースが接地ＧＮＤに共通に接続され、そのドレインが共通に書き込み電流引き込み線２４２に接続されている。書き込み電流引き込み線２４２は、書き込み用Ｙセレクタ２０３に接続されている。
【００４７】
図９の書き込み電流供給回路２０４は、以下の動作により、選択メモリセル１０ｓに所望の大きさの書き込み電流を供給する。書き込み用Ｙセレクタ２０３は、選択メモリセル１０ｓに流すべき書き込み電流の向きに応じて、選択書き込みビット線ＢＬ１ｓ、ＢＬ２ｓの一方を書き込み電流出力線２４１に、他方を書き込み電流引き込み線２４２に接続する。加えて、ＰＭＯＳ制御信号２５１、２５２、２５３、ＮＭＯＳ制御信号２６１、２６２、２６３に応じて、ＰＭＯＳトランジスタ２２１、２２２、２２３、ＮＭＯＳトランジスタ２３１、２３２、２３３のうち、流すべき書き込み電流の大きさに応じた数のトランジスタがオンされる。これにより、書き込み電流は、上述の書き込み電流ＩＷ０、ＩＷ１、ＩＷ２、ＩＷ３のいずれかに制御される。書き込み電流は、電源ＶＤＤから書き込み電流出力線２４１及びそれに接続された選択書き込みビット線（ＢＬ１ｓ又はＢＬ２ｓ）を介して選択メモリセル１０ｓに供給され、更に、選択メモリセル１０ｓを通過した後、書き込み電流引き込み線２４２を介して接地ＧＮＤに流れる。
【００４８】
図８に戻り、読み出し用Ｙセレクタ２０５は、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３に接続されている。読み出し用Ｙセレクタ２０５は、選択メモリセル１０ｓに接続される読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３を選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓとして選択する。読み出し電流負荷回路２０６は、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを流れる読み出し電流を受け取り、それぞれの読み出し電流を積分して読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３に変換する。一方、リファレンス電流回路２０７は、読み出しリファレンス電流ＩＲＥＦを生成し、その読み出しリファレンス電流ＩＲＥＦを積分して読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３を生成する。ここで、読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３は、同一の読み出しリファレンス電流ＩＲＥＦから生成される。読み出しリファレンス電流ＩＲＥＦは、定電流回路又はメモリセルと同一の構成のリファレンスセルを用いて生成される。センスアンプ２０８は、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３を、それぞれ読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較し、その比較結果に対応する判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３を生成する。ここで、判別データＶＳＡ１は、読み出し電圧ＶＢ１と読み出し参照電圧ＶＲ１との比較結果に対応しており、判別データＶＳＡ２は、読み出し電圧ＶＢ２と読み出し参照電圧ＶＲ２との比較結果を示しており、判別データＶＳＡ３は、読み出し電圧ＶＢ３と読み出し参照電圧ＶＲ３との比較結果を示している。判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ２は、出力エンコード回路２０９へ出力される。出力エンコード回路２０９は、センスアンプ２０８で検出した判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ２を２ビットデータにエンコードし、出力ＤＯＵＴ１、出力ＤＯＵＴ２に出力する。
【００４９】
図１０Ａ〜図１０Ｄは、図８の構成のＭＲＡＭの読み出し動作を説明するタイミングチャートである。図１０Ａは、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１０Ｂは、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１０Ｃは、選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合、図１０Ｄは、選択メモリセル１０ｓに記憶されているデータがデータ“１１”である場合の動作を示している。
【００５０】
読み出し動作時は、選択ワード線ＷＬｓを高電位に設定すると共に、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを所定の読み出し電位ＶＲＥＡＤに設定することで行われる。これにより、選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流に対応する読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３が、センスアンプ２０８の入力に生成される。センスアンプ２０８は、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３を、リファレンス電流回路２０７によって生成された読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較する。
【００５１】
選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１０Ａに図示されているように、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３が、それぞれ、読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３よりも低くなる。これにより、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３は、いずれもデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３から選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１、ＤＯＵ２をいずれも、データ“０”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“００”であると判別したことになる。
【００５２】
また、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１０Ｂに図示されているように、読み出し電圧ＶＢ１、ＶＢ２が、それぞれ、読み出し参照電圧ＶＲ１、ＶＲ２よりも低くなり、読み出し電圧ＶＢ３が、読み出し参照電圧ＶＲ３よりも高くなる。これにより、判別データＶＳＡ１、ＶＳＡ２は、いずれもデータ“０”になり、判別データＶＳＡ３はデータ“１”になる。出力エンコード回路２０９は、判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３から選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１をデータ“０”に、ＤＯＵＴ２をデータ“１”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“０１”であると判別したことになる。
【００５３】
選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合（図１０Ｃ）、及び、データ“１１”である場合（図１０Ｄ）も同様に、読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３と読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３の比較結果に対応する判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３が生成され、その判別データＶＳＡ１、ＶＳＡ２、ＶＳＡ３をエンコードすることで、それぞれデータ“１０”、“１１”がデータ出力ＤＯＵＴ１、ＤＯＵＴ２から出力される。
【００５４】
以上に説明されているように、第１の実施形態のＭＲＡＭ２００のメモリセル１０は、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が個別に設けられることで高速な読み出し動作に適している一方で、１ビットを記憶するために要する面積を小さくすることができる。これは、ＭＲＡＭ２００のコストを低減するために有効である。
【００５５】
第２の実施形態：
図１１は、本発明の第２の実施形態のＭＲＡＭ２００Ａの構成を示すブロック図である。上述された図８の構成では、読み出しビット線ＲＢＬ１、ＢＲＬ２、ＲＢＬ３を流れる読み出し電流から読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３をそれぞれに生成し、生成した読み出し電圧ＶＢ１、ＶＢ２、ＶＢ３をそれぞれ読み出し参照電圧ＶＲ１、ＶＲ２、ＶＲ３と比較してデータ判別が行われているが、図７から理解されるように、選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流は書き込みビット線ＢＬ１を流れるから、書き込みビット線ＢＬ１を流れる電流を検出して選択メモリセル１０ｓに記憶されているデータを判別してもよい。図１１は、書き込みビット線ＢＬ１を流れる電流を検出して選択メモリセル１０ｓに記憶されているデータを判別する構成を示している。
【００５６】
第２の実施形態のＭＲＡＭ２００Ａでは、読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３が終端回路２１０に接続され、書き込みビット線ＢＬ１が読み出し用Ｙセレクタ２０５に接続される。終端回路２１０のうち、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓに接続されている終端回路２１０ｓは、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓを所定の読み出し電位ＶＲＥＡＤに設定する。読み出し電流負荷回路２０６は、選択読み出しビット線ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓから書き込みビット線ＢＬ１に流れ込んだ電流を受け取り、その電流を積分して読み出し電圧ＶＢに変換する。
【００５７】
一方、リファレンス電流回路２０７は、読み出しリファレンス電流を生成し、その読み出しリファレンス電流を積分して読み出し参照電圧ＶＲを生成する。ここで、リファレンス電流回路２０７は、生成する読み出しリファレンス電流の電流レベルを制御可能に構成されている。リファレンス電流回路２０７は、電流レベルをＩＲＥＦ１、ＩＲＥＦ２、ＩＲＥＦ３のうちから選択し、選択した電流レベルの読み出しリファレンス電流を生成する。ここで、ＩＲＥＦ１＜ＩＲＥＦ２＜ＩＲＥＦ３である。リファレンス電流回路２０７が生成する読み出し参照電圧ＶＲは、生成された読み出しリファレンス電流の電流レベルに応じて可変である。
【００５８】
センスアンプ２０８は、読み出し電圧ＶＢと読み出し参照電圧ＶＲとを比較し、その比較結果に対応する判別データＶＳＡを生成する。後述のように、読み出し参照電圧ＶＲが読み出し動作の間に変化されるから、判別データＶＳＡは、時間的に変化し得ることに留意されたい。出力エンコード回路２０９は、読み出し動作の各時点における判別データＶＳＡの値から選択メモリセル１０ｓに記憶されているデータを判別し、判別したデータを出力ＤＯＵＴ１、ＤＯＵＴ２から出力する。
【００５９】
図１２Ａ〜図１２Ｄは、図１１の構成のＭＲＡＭの読み出し動作を説明するタイミングチャートである。図１２Ａは、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、図１２Ｂは、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１２Ｃは、選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合、図１２Ｄは、選択メモリセル１０ｓに記憶されているデータがデータ“１１”である場合の動作を示している。
【００６０】
図１２Ａ〜図１２Ｄに図示されているように、読み出し動作においては、リファレンス電流回路２０７は、第１期間において読み出しリファレンス電流をＩＲＥＦ１に設定し、第１期間に続く第２期間において読み出しリファレンス電流をＩＲＥＦ２に設定し、第２期間に続く第３期間において読み出しリファレンス電流をＩＲＥＦ３に設定する。読み出し参照電圧ＶＲも読み出しリファレンス電流の変化に応じて変化する。センスアンプ２０８は、第１乃至第３期間のそれぞれにおいて読み出し電圧ＶＢと読み出し参照電圧ＶＲとを比較する。出力エンコード回路２０９は、第１乃至第３期間における判別データＶＳＡの値をエンコードし、エンコードによって得られた値を出力ＤＯＵＴ１、ＤＯＵＴ２から出力する。
【００６１】
例えば、図１２Ａに図示されているように、選択メモリセル１０ｓに記憶されているデータがデータ“００”である場合、第１乃至第３期間における読み出し電圧ＶＢが、いずれも、読み出し参照電圧ＶＲよりも低くなる。これにより、第１乃至第３期間のいずれにおいても、判別データＶＳＡの値がデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡから選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１、ＤＯＵ２をいずれも、データ“０”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“００”であると判別したことになる。
【００６２】
また、選択メモリセル１０ｓに記憶されているデータがデータ“０１”である場合、図１２Ｂに図示されているように、第１期間においては読み出し電圧ＶＢが読み出し参照電圧ＶＲよりも高くなり、第２期間、第３期間においては読み出し電圧ＶＢが読み出し参照電圧ＶＲよりも低くなる。これにより、第１期間において判別データＶＳＡの値がデータ“１”になり、第２期間、第３期間においては判別データＶＳＡの値がデータ“０”になる。出力エンコード回路２０９は、判別データＶＳＡから選択メモリセル１０ｓの３つのＭＴＪの状態を判別し、出力ＤＯＵＴ１をデータ“０”に、出力ＤＯＵ２をデータ“１”に設定する。即ち、出力エンコード回路２０９は、選択メモリセル１０ｓに記憶されているデータがデータ“０１”であると判別したことになる。
【００６３】
選択メモリセル１０ｓに記憶されているデータがデータ“１０”である場合（図１２Ｃ）、及び、データ“１１”である場合（図１２Ｄ）も同様に、第１乃至第３期間における読み出し電圧ＶＢと読み出し参照電圧ＶＲの比較結果に対応する判別データＶＳＡをエンコードすることで、それぞれデータ“１０”、“１１”がデータ出力ＤＯＵＴ１、ＤＯＵＴ２から出力される。
【００６４】
なお、上述の読み出し動作では選択メモリセル１０ｓの３つのＭＴＪを流れる読み出し電流が選択書き込みビット線ＢＬ１ｓに流されるが、読み出し電流は、選択書き込みビット線ＢＬ１ｓではなく選択書き込みビット線ＢＬ２ｓに流してもよい。この場合、書き込みビット線ＢＬ１の代わりに書き込みビット線ＢＬ２が読み出し用Ｙセレクタ２０５に接続される。
【００６５】
第３の実施形態：
図１３は、本発明の第３の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。第２の実施形態では、磁気記録層２にくびれ部１３１〜１３４が設けられている。くびれ部１３１は固定層１１とリファレンス層４１の間に位置し、くびれ部１３２はリファレンス層４１、４２の間に位置している。更に、くびれ部１３３はリファレンス層４２、４３の間に位置し、くびれ部１３４はリファレンス層４３と固定層１２の間に位置している。
【００６６】
くびれ部１３１、１３２、１３３、１３４は磁壁９に対しピンポテンシャルの役割を果たす。このため、磁壁９の位置制御が容易となり、データ書き込みの信頼性が向上する。
【００６７】
第４の実施形態：
図１４は、本発明の第４の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。図１４に図示されている第４の実施形態のレイアウトでは、図４に図示されているレイアウトと比較すると、拡散層５３、５４の幅Ｗ（即ち、チャネル幅又はゲート幅）が増大されている。より具体的には、本実施形態では、拡散層５３が、書き込みビット線ＢＬ１と拡散層５３を接続するビアコンタクト７から少なくとも読み出しビット線ＲＢＬ１の下方の領域まで到達するように設けられ、拡散層５４は、書き込みビット線ＢＬ２と拡散層５４を接続するビアコンタクト７から読み出しビット線ＲＢＬ３の下方の領域まで到達するように設けられる。ここで、図１４のレイアウトでは、拡散層５３は読み出しビット線ＲＢＬ１、ＲＢＬ２の間の領域まで到達するように設けられており、拡散層５４は、読み出しビット線ＲＢＬ２、ＲＢＬ３の間の領域まで到達するように設けられている。
【００６８】
ＮＭＯＳトランジスタ５１、５２のチャネル幅（ゲート幅）を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層５３、５４の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、ＮＭＯＳトランジスタ５１、５２のチャネル幅を最大にすることができる。
【００６９】
第５の実施形態：
図１５は、本発明の第５の実施形態のＭＲＡＭのメモリセルのレイアウトを示すレイアウト図である。第１乃至第４の実施形態では、磁気記録層２に３つのＭＴＪ（即ち３個のリファレンス層４１〜４３と３個のトンネルバリア膜３１〜３３）が設けられているが、第５の実施形態では、ｎ個のＭＴＪ（即ち、ｎ個のリファレンス層４１〜４ｎとｎ個のトンネルバリア膜（図示されない）が設けられる。ここで、ｎは、２以上の整数である。リファレンス層４１〜４ｎは、それぞれ、読み出しビット線ＲＢＬ１〜ＲＢＬｎに接続される。
【００７０】
図１５のＭＲＡＭのメモリセルでは、磁気記録層２において磁壁が取り得る位置が、固定層１１とリファレンス層４１の間の位置、隣接する２つのリファレンス層の間の位置、又は、固定層１２とリファレンス層４ｎの間の位置のｎ＋１個ある。例えば、リファレンス層４１〜４ｎの数が７個であれば、磁壁の取り得る位置が８箇所ある。この場合、メモリセルは、３ビットを記憶するメモリセルとして機能することになる。
【００７１】
データ書き込みは、第１の実施形態と同様に、書き込み電流を流すことによって磁壁をこれらの（ｎ＋１）個の位置のいずれかに移動させることで行われる。詳細には、第１の実施形態と同様に、書き込み電流を固定層１２から固定層１１に流すことで磁壁が固定層１２とリファレンス層４ｎの間の位置に移動され、これにより、メモリセルが初期化される。続いて、固定層１２とリファレンス層４ｎの間の位置以外の位置に磁壁を移動させる場合には、書き込み電流を固定層１１から固定層１２に流すことで磁壁が所望の位置に移動される。
【００７２】
データ読み出しは、磁気記録層２に設けられたｎ個のＭＴＪに読み出し電流を流すことで行われる。読み出し電流に基づくデータ判別は、第１の実施形態のように、読み出しビット線ＲＢＬ１〜ＲＢＬｎを流れる読み出し電流を、読み出しリファレンス電流とそれぞれに比較することで行ってもよい。その代わりに、第２の実施形態のように、読み出しビット線ＲＢＬ１〜ＲＢＬｎから書き込みビット線ＢＬ１（又はＢＬ２）に流れ込む電流と、読み出しリファレンス電流とを比較することでデータ判別を行ってもよい。
【００７３】
本実施形態では磁気記録層２にｎ個のＭＴＪが設けられているが、１ビット当たりのメモリセルの面積は磁気記録層２に３つのＭＴＪが設けられる場合に最小にできるので、磁気記録層２に３つのＭＴＪが設けられる構成が最適であることに留意されたい。
【００７４】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第３、第４の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００７５】
１０、１００：メモリセル
１０ｓ：選択メモリセル
１：磁気抵抗効果素子
２：磁気記録層
２ａ、２ｂ：磁化固定領域
２ｃ：磁化反転領域
３、３１、３２、３３：トンネルバリア膜
４、４１、４２、４３、４ｎ：リファレンス層
１１、１２：固定層
５１、５２：ＮＭＯＳトランジスタ
５３、５４：拡散層
６、７、８：ビアコンタクト
９：磁壁
１０１、１０２、１１０、１１１、１１２、１１３、１２０、１２１、１２２、１２３：矢印
１３１、１３２、１３３、１３４：くびれ部
ＷＬ：ワード線
ＷＬｓ：選択ワード線
ＢＬ１、ＢＬ２：書き込みビット線
ＢＬ１ｓ、ＢＬ２ｓ：選択書き込みビット線
ＲＢＬ、ＲＢＬ１、ＲＢＬ２、ＲＢＬ３：読み出しビット線
ＲＢＬ１ｓ、ＲＢＬ２ｓ、ＲＢＬ３ｓ：選択読み出しビット線
２００：磁気ランダムアクセスメモリ
２０１：Ｘセレクタ
２０２：入力デコード回路
２０３：書き込み用Ｙセレクタ
２０４：書き込み電流供給回路
２０５：読み出し用Ｙセレクタ
２０６：読み出し電流負荷回路
２０７：リファレンス電流回路
２０８：センスアンプ
２０９：出力エンコード回路
２１０：終端回路
２１１：ＰＭＯＳ制御回路
２１２：ＮＭＯＳ制御回路
２２１、２２２、２２３：ＰＭＯＳトランジスタ
２３１、２３２、２３３：ＮＭＯＳトランジスタ
２４１：書き込み電流出力線
２４２：書き込み電流引き込み線
２４３：入力デコード信号
２５１、２５２、２５３：ＰＭＯＳ制御信号
２６１、２６２、２６３：ＮＭＯＳ制御信号
【特許請求の範囲】
【請求項１】
メモリセルを具備し、
前記メモリセルが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１及び第２固定層と、
前記磁気記録層に対向するように設けられた複数のリファレンス層と、
前記複数のリファレンス層と前記磁気記録層との間にそれぞれに挿入された複数のトンネルバリア膜
とを備え、
前記第１固定層は、第１方向に固定された磁化を有し、
前記第２固定層は、前記第１方向と逆の第２方向に固定された磁化を有し、
前記複数のリファレンス層は、前記第１方向又は前記第２方向に固定された磁化を有しており、
前記複数のリファレンス層及び前記複数のトンネルバリア膜が、前記第１固定層と前記第２固定層の間の位置に設けられている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
前記第１固定層と前記第２固定層の間に書き込み電流を流す書き込み回路を備え、
前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の位置、又は、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の位置のうちの所望の位置に前記書き込み電流によって移動させることで行われる
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記書き込み回路によって生成される前記書き込み電流の大きさと前記書き込み電流が流される時間との少なくとも一方が可変である
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
更に、
前記第２固定層から前記第１固定層に第１書き込み電流を流すとともに、前記第１固定層から前記第２固定層に第２書き込み電流を流すように構成された書き込み回路を備え、
前記メモリセルは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の第１位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の第２位置、又は、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の第３位置のいずれかに位置させることでデータを記憶し、
前記第３位置に対応するデータの書き込みは、前記第１書き込み電流によって前記磁壁を前記第３位置に移動させることで行われ、
前記第１位置及び前記第２位置に対応するデータの書き込みは、それぞれ、前記第１書き込み電流によって前記磁壁を前記第３位置に移動させた後、前記第２書き込み電流によって前記磁壁を前記第１位置及び前記第２位置に移動させることで行われる
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
更に、
前記複数のリファレンス層と前記複数のトンネルバリア膜と前記磁気記録層で形成される複数のＭＴＪに読み出し電流を流す読み出し回路を備え、
前記読み出し回路は、前記読み出し電流から前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記読み出し回路は、前記複数のＭＴＪを流れる前記読み出し電流のそれぞれと読み出しリファレンス電流とを比較することにより、前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記複数のリファレンス層及び前記複数のトンネルバリア膜の数が３である
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
更に、
第１及び第２書き込みビット線と、
前記複数のリファレンス層にそれぞれに接続され、前記第１及び第２書き込みビット線の間に前記第１及び第２書き込みビット線と平行に設けられた複数の読み出しビット線
とを備え、
前記メモリセルが、更に、
前記第１固定層に接続されたドレインと前記第１書き込みビット線に接続されたソースとを備える第１ＭＯＳトランジスタと、
前記第２固定層に接続されたドレインと前記第２書き込みビット線に接続されたソースとを備える第２ＭＯＳトランジスタ
とを備え、
前記第１ＭＯＳトランジスタが、第１拡散層と前記第１拡散層を横断するように設けられたワード線とで構成され、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層に接続された第１読み出しビット線を含み、
前記第１拡散層が、前記第１ＭＯＳトランジスタのソースと前記第１書き込みビット線とを接続するビアから、少なくとも前記第１読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第２ＭＯＳトランジスタが、第２拡散層と前記ワード線とで構成され、
前記ワード線が前記第２拡散層を横断するように設けられ、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層に接続された第２読み出しビット線を含み、
前記第２拡散層が、前記第２ＭＯＳトランジスタのソースと前記第２書き込みビット線とを接続するビアから、少なくとも前記第２読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記磁気記録層には、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の位置、及び、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の位置にくびれ部が設けられる
半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。
【請求項１】
メモリセルを具備し、
前記メモリセルが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１及び第２固定層と、
前記磁気記録層に対向するように設けられた複数のリファレンス層と、
前記複数のリファレンス層と前記磁気記録層との間にそれぞれに挿入された複数のトンネルバリア膜
とを備え、
前記第１固定層は、第１方向に固定された磁化を有し、
前記第２固定層は、前記第１方向と逆の第２方向に固定された磁化を有し、
前記複数のリファレンス層は、前記第１方向又は前記第２方向に固定された磁化を有しており、
前記複数のリファレンス層及び前記複数のトンネルバリア膜が、前記第１固定層と前記第２固定層の間の位置に設けられている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
前記第１固定層と前記第２固定層の間に書き込み電流を流す書き込み回路を備え、
前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の位置、又は、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の位置のうちの所望の位置に前記書き込み電流によって移動させることで行われる
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記書き込み回路によって生成される前記書き込み電流の大きさと前記書き込み電流が流される時間との少なくとも一方が可変である
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
更に、
前記第２固定層から前記第１固定層に第１書き込み電流を流すとともに、前記第１固定層から前記第２固定層に第２書き込み電流を流すように構成された書き込み回路を備え、
前記メモリセルは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の第１位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の第２位置、又は、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の第３位置のいずれかに位置させることでデータを記憶し、
前記第３位置に対応するデータの書き込みは、前記第１書き込み電流によって前記磁壁を前記第３位置に移動させることで行われ、
前記第１位置及び前記第２位置に対応するデータの書き込みは、それぞれ、前記第１書き込み電流によって前記磁壁を前記第３位置に移動させた後、前記第２書き込み電流によって前記磁壁を前記第１位置及び前記第２位置に移動させることで行われる
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
更に、
前記複数のリファレンス層と前記複数のトンネルバリア膜と前記磁気記録層で形成される複数のＭＴＪに読み出し電流を流す読み出し回路を備え、
前記読み出し回路は、前記読み出し電流から前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記読み出し回路は、前記複数のＭＴＪを流れる前記読み出し電流のそれぞれと読み出しリファレンス電流とを比較することにより、前記メモリセルに記憶されているデータを判別する
半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記複数のリファレンス層及び前記複数のトンネルバリア膜の数が３である
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
更に、
第１及び第２書き込みビット線と、
前記複数のリファレンス層にそれぞれに接続され、前記第１及び第２書き込みビット線の間に前記第１及び第２書き込みビット線と平行に設けられた複数の読み出しビット線
とを備え、
前記メモリセルが、更に、
前記第１固定層に接続されたドレインと前記第１書き込みビット線に接続されたソースとを備える第１ＭＯＳトランジスタと、
前記第２固定層に接続されたドレインと前記第２書き込みビット線に接続されたソースとを備える第２ＭＯＳトランジスタ
とを備え、
前記第１ＭＯＳトランジスタが、第１拡散層と前記第１拡散層を横断するように設けられたワード線とで構成され、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層に接続された第１読み出しビット線を含み、
前記第１拡散層が、前記第１ＭＯＳトランジスタのソースと前記第１書き込みビット線とを接続するビアから、少なくとも前記第１読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第２ＭＯＳトランジスタが、第２拡散層と前記ワード線とで構成され、
前記ワード線が前記第２拡散層を横断するように設けられ、
前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層に接続された第２読み出しビット線を含み、
前記第２拡散層が、前記第２ＭＯＳトランジスタのソースと前記第２書き込みビット線とを接続するビアから、少なくとも前記第２読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記磁気記録層には、前記複数のリファレンス層のうち前記第１固定層に最近接する第１最近接リファレンス層と前記第１固定層の間の位置、前記複数のリファレンス層のうちの隣接する２つのリファレンス層の間の位置、及び、前記複数のリファレンス層のうち前記第２固定層に最近接する第２最近接リファレンス層と前記第２固定層の間の位置にくびれ部が設けられる
半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−２６３３７（Ｐ２０１３−２６３３７Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５８１１８（Ｐ２０１１−１５８１１８）
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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