抵抗変化メモリ
【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域２０と、ゲート絶縁膜２２を介して半導体領域２１の側面に対向するゲート電極２１とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子１とを含むメモリセルＭＣと、第１のキャパシタ電極としての半導体領域３０と、半導体領域３０の側面に対向するキャパシタ電極３１と、半導体領域２０とキャパシタ電極３１との間に設けられたキャパシタ絶縁膜３２とを含むキャパシタ３と、を含む。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域２０と、ゲート絶縁膜２２を介して半導体領域２１の側面に対向するゲート電極２１とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子１とを含むメモリセルＭＣと、第１のキャパシタ電極としての半導体領域３０と、半導体領域３０の側面に対向するキャパシタ電極３１と、半導体領域２０とキャパシタ電極３１との間に設けられたキャパシタ絶縁膜３２とを含むキャパシタ３と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、次世代半導体メモリとして、磁気抵抗効果素子をメモリ素子とするＭＲＡＭ（Magnetoresistive RAM）、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)、及び、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
抵抗変化メモリの１つの適用例として、ＤＲＡＭの代替メモリとしての利用が期待されている。
【０００４】
ＤＤＲ（Double Data Rate）のようなＤＲＡＭの動作規格において、ＤＲＡＭチップの動作安定化のために、静電容量の大きいキャパシタが、ＤＲＡＭチップ内に形成される。ＤＲＡＭは、そのメモリセルがキャパシタ（例えば、トレンチキャパシタ）を含むため、動作の安定化のための静電容量の大きいキャパシタを、比較的容易にチップ内に形成できる。
【０００５】
しかし、ＤＲＡＭの動作規格で駆動する抵抗変化メモリにおいて、静電容量の大きいキャパシタは、メモリセルの形成工程とは形成工程を追加して、メモリセルと同じチップ内に形成する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００５／００７００３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、静電容量の大きいキャパシタを有するメモリを提供する。
【課題を解決するための手段】
【０００８】
本実施形態に関わる抵抗変化メモリは、半導体基板内に設けられるアクティブ領域としての第１の半導体領域と、ゲート絶縁膜を介して前記第１の半導体領域の側面に対向するゲート電極とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子と、を含むメモリセルと、半導体基板内に設けられる第２の半導体領域と、前記第２の半導体領域の側面に対向するキャパシタ電極と、前記第２の半導体領域と前記キャパシタ電極との間に設けられたキャパシタ絶縁膜とを含むキャパシタと、を備える。
【図面の簡単な説明】
【０００９】
【図１】抵抗変化メモリのチップの構成例を示すブロック図。
【図２】本実施形態の抵抗変化メモリが含む素子の構造を模式的に示す図。
【図３】本実施形態の抵抗変化メモリが含む素子の構造を模式的に示す図。
【図４】抵抗変化メモリの記憶素子と選択トランジスタの回路構成の一例を示す図。
【図５】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図。
【図６】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図７】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図８】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図。
【図９】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図１０】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図１１】抵抗変化メモリのチップのレイアウトの一例を示す平面図。
【図１２】メモリセルのレイアウトの一例を示す平面図。
【図１３】キャパシタのレイアウトの一例を示す平面図。
【図１４】第１の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図１５】第１の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図１６】抵抗変化型記憶素子の一例を示す図。
【図１７】抵抗変化型記憶素子の一例を示す図。
【図１８】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図１９】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２０】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２１】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２２】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２３】第１の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図２４】第１の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図２５】第１の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図２６】第１の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図２７】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図２８】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図２９】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３０】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３１】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３２】第１の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図３３】第１の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図３４】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図。
【図３５】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図３６】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図３７】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図。
【図３８】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図３９】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図４０】メモリセルのレイアウトの一例を示す平面図。
【図４１】キャパシタのレイアウトの一例を示す平面図。
【図４２】第２の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図４３】第２の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図４４】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４５】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４６】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４７】第２の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図４８】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４９】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図５０】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図５１】第２の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図５２】第２の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図５３】第２の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図５４】第２の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図５５】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５６】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５７】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５８】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５９】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図６０】第２の実施形態の抵抗変化メモリの構成例７を説明するための断面図。
【図６１】抵抗変化型記憶素子の一例を示す図。
【図６２】抵抗変化型記憶素子の一例を示す図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
［実施形態］
以下、図１乃至図６２を用いて、実施形態に係る抵抗変化メモリについて、説明する。
【００１２】
＜全体構成＞
図１を用いて、実施形態に係る抵抗変化メモリについて、説明する。
【００１３】
図１は、抵抗変化メモリのチップの構成例を示している。
【００１４】
抵抗変化メモリ（例えば、チップ）１００は、メモリ領域６を有する。メモリ領域６は、複数のメモリセルＭＣを含んでいる。
【００１５】
メモリ領域６のｘ方向に隣接して、ロウ制御回路９１が配置される。メモリ領域６のｘ方向に交差するｙ方向に隣接して、カラム制御回路９２が配置される。尚、メモリ領域６のｘ方向の両端に、ロウ制御回路９１が１つずつ配置されてもよい。また、メモリ領域６のｙ方向の両端に、カラム制御回路９２が１つずつ配置されてもよい。
【００１６】
ロウ制御回路９１は、例えば、ロウアドレス信号に基づいて、メモリ領域６のロウを選択する。カラム制御回路９２は、例えば、カラムアドレス信号に基づいてメモリ領域６のカラムを選択する。ロウ及びカラム制御回路９１，９２は、メモリ領域６のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００１７】
チップに対する制御信号及びデータは、例えば、チップ外部に設けられたコントローラ（図示せず）から、供給される。制御信号ＣＭＤは、コマンド・インターフェイス回路９３に入力され、データＤＴは、データ入出力バッファ９４に入力される。尚、コントローラはチップ１内に配置されていてもよい。
【００１８】
コマンド・インターフェイス回路９３は、制御信号ＣＭＤに基づいて、外部からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路９３は、そのコマンドデータをデータ入出力バッファ９４からステートマシーン９５に転送する。
【００１９】
ステートマシーン９５は、チップ全体の動作を管理する。ステートマシーン９５は、コマンドデータに基づいて、抵抗変化メモリ１に対するデータの書き込み、消去、読み出しを管理する。
【００２０】
データの書き込み、消去及び読み出しにおいて、アドレス信号ＡＤＲが抵抗変化メモリ１に供給される。アドレス信号ＡＤＲは、アドレスバッファ９６を経由して、ロウ及びカラム制御回路９１，９２に入力される。
【００２１】
電位供給回路９７は、ステートマシーン９５からの命令に基づき、例えば、データの書き込み、消去及び読み出しに用いられる電圧パルス又は電流パルスを、所定のタイミングでロウ及びカラム制御回路９１，９２に出力する。その電圧／電流パルスは、ロウ及びカラム制御回路９１，９２を経由して、メモリセルが接続されたワード線又はビット線に印加される。
【００２２】
ロウ及びカラム制御回路９１，９２、ステートマシーン９５及び電位生成回路９７などの、メモリ領域６の動作を制御する回路（以下、周辺回路とよぶ）は、電界効果トランジスタ、抵抗素子及びキャパシタによって、形成される。
【００２３】
メモリセルＭＣと周辺回路の構成素子は、同じ半導体基板上に形成される。
【００２４】
図２及び図３は、本実施形態の抵抗変化メモリにおける、メモリセル及び周辺回路のキャパシタの構造を説明するための模式図である。
【００２５】
メモリセルＭＣは、少なくとも１つの抵抗変化型記憶素子１と少なくとも１つの選択スイッチ素子２とを、含んでいる。選択スイッチ素子２は、電界効果トランジスタ（FET : Field Effect Transistor）である。以下、選択スイッチ素子２としての電界効果トランジスタのことを、選択トランジスタとよぶ。
【００２６】
１つのメモリセル内において、抵抗変化型記憶素子１の一端は、選択トランジスタの電流経路（ソース／ドレイン）の一端に接続される。
【００２７】
図２及び図３に示されるように、本実施形態の抵抗変化メモリにおいて、選択トランジスタ２は、半導体基板１００内の半導体領域２０の側面とゲート電極２１とが対向する電界効果トランジスタである。
【００２８】
図２は、フィン（Ｆｉｎ）ＦＥＴが選択トランジスタ２として用いられた例を、示している。図２は、Ｆｉｎ ＦＥＴのチャネル幅方向に沿う断面を示している。
【００２９】
選択トランジスタとしてのＦｉｎ ＦＥＴ２は、半導体基板１００から切り出された短冊状の半導体領域（以下、フィン部とよぶ）２０と、フィン部２０をまたぐように形成されるゲート電極２１を有する。フィン部２０の両側面は、ゲート絶縁膜２２を介して、ゲート電極２１に対向する。ゲート電極２１とフィン部２０との交差する位置において、チャネル領域ＣＮＬがフィン部２０内に形成される。
【００３０】
ゲート電極２１は、フィン部２０を覆うとともに、素子分離絶縁膜１００を介して、半導体基板１００上に設けられている。
【００３１】
図３は、選択トランジスタ２として、リセスチャネルアレイトランジスタ（Recess Channel Array Transistor、以下では、ＲＣＡＴとよぶ）が用いられた例を示している。図３は、ＲＣＡＴ２のチャネル長方向に沿う断面を示している。
【００３２】
選択トランジスタとしてのＲＣＡＴ２は、半導体基板１００内に形成された溝（recess）内に、ゲート電極２１が埋め込まれる。ゲート電極２１は、ゲート絶縁膜２２を介して、溝の側面及び底部の半導体領域３０に、対向する。ＲＣＡＴ２のチャネル領域ＣＮＬは、溝の形状に沿って、半導体領域２０の２つの側面及びその側面を溝の底部で接続する領域に形成される。
【００３３】
周辺回路は、電界効果トランジスタ４、抵抗素子（図示せず）及びキャパシタ３を含んでいる。図２及び図３に示されるように、周辺回路内のキャパシタ３は、半導体領域３０、半導体領域３０に対向する電極（以下、キャパシタ電極とよぶ）３１、及び、半導体領域３０とキャパシタ電極３１との間に挟まれた絶縁膜（以下、キャパシタ絶縁膜）３２、を含んでいる。
【００３４】
本実施形態の抵抗変化メモリに用いられるキャパシタ３は、選択トランジスタ２に近似した構造を有する。キャパシタ３は、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである。
【００３５】
本実施形態のキャパシタ３は、半導体基板１００内の半導体領域３０を含む。
【００３６】
図２に示される例のキャパシタにおいて、半導体領域３０は、選択トランジスタ２としてのＦｉｎ ＦＥＴのフィン部２０と同様に、半導体基板１００から突起した短冊状の半導体領域３０から形成される。
【００３７】
キャパシタ電極３１は、選択トランジスタとしてのＦｉｎ ＦＥＴ２のゲート電極２１及びフィン部２０の構造と同様に、キャパシタ絶縁膜３２を経由して、短冊状の半導体領域（フィン部）３０にまたがる。そして、キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、半導体領域（キャパシタ電極）３０の両側面に対向する。
【００３８】
図２に示されるキャパシタ３の静電容量Ｃａｐは、半導体領域３０の側面とその半導体領域３０を覆うキャパシタ電極３１との間に、形成される。
【００３９】
図３に示される例のキャパシタ３において、メモリセルＭＣのＲＣＡＴが形成される半導体領域と同様に、半導体領域３０は、溝を有する半導体領域を用いて形成される。キャパシタ電極３１は、ＲＣＡＴのゲート電極２１と同様に、半導体領域３０内の溝内に埋め込まれる。キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、溝の側面及び底面に沿う半導体領域３０に対向する。
【００４０】
図３のキャパシタ３の静電容量Ｃａｐは、半導体領域３０と溝に埋め込まれたキャパシタ電極３１との間に、形成される。
【００４１】
尚、図２において、半導体基板表面を覆う素子分離絶縁膜１０１を剥離することで、キャパシタ絶縁膜を挟んで、半導体基板１００上面とキャパシタ電極３１との間に、静電容量を形成できる。尚、半導体領域３０内に十分に不純物を添加することによって、半導体領域３０を縮退させ、半導体領域３０をキャパシタ電極として用いてもよい。
【００４２】
以上のように、本実施形態の抵抗変化メモリにおいて、メモリセルＭＣ内の選択トランジスタ２は、基板表面に対して平行方向において、半導体領域２０の側面とゲート電極２１とがゲート絶縁膜２２を挟んで対向している。そして、本実施形態の抵抗変化メモリにおいて、周辺回路のキャパシタ３は、基板表面に対して平行方向において、半導体領域３０の側面とキャパシタ電極３１とがキャパシタ絶縁膜３２を挟んで対向する。
【００４３】
選択トランジスタ２において、半導体領域２０とゲート電極２１とが対向する部分に、チャネル領域ＣＮＬが形成される。
【００４４】
キャパシタ３において、半導体領域３０とキャパシタ電極３１との間に、静電容量Ｃａｐが形成される。
【００４５】
本実施形態の抵抗変化メモリにおいて、キャパシタ３は、突起又は溝に起因した半導体基板（半導体領域）の段差を利用することによって、占有面積を大きくせずに、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【００４６】
したがって、本実施形態によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、提供できる。
【００４７】
＜第１の実施形態＞
図４乃至図３３を用いて、第１の実施形態に係る抵抗変化メモリについて説明する。
【００４８】
第１の実施形態において、メモリセル内の選択トランジスタが、Ｆｉｎ ＦＥＴである場合について、説明する。
【００４９】
（基本例）
図４乃至図１０を用いて、第１の実施形態の抵抗変化メモリに含まれるメモリセルＭＣ及びキャパシタ３の基本構造について、説明する。
【００５０】
図４は、抵抗変化メモリのメモリ領域６の回路構成の一例を示す等価回路図である。
【００５１】
メモリ領域６は、１以上のメモリセルアレイ６１を含む。
メモリ領域６のメモリセルアレイ６１内において、複数のメモリセルＭＣは、ｘ方向及びｙ方向に沿って、アレイ状に配列されている。
【００５２】
メモリ領域６内には、ｙ方向に延在する複数のビット線ＢＬ，ｂＢＬと、ｘ方向に延在する複数のワード線ＷＬと、が設けられている。１つのメモリセルＭＣに対して、１本のワード線ＷＬと２本のビット線ＢＬ，ｂＢＬとが接続される。この２本のビット線ＢＬ，ｂＢＬは、１組のビット線対をなしている。
【００５３】
ｙ方向に沿って配列されている複数のメモリセルＭＣは、１組のビット線対ＢＬ，ｂＢＬに共通に接続されている。また、ｘ方向に沿って配列されている複数のメモリセルＭＣは、１本のワード線ＷＬに共通に接続されている。
【００５４】
本実施形態において、メモリセルＭＣのそれぞれは、１つの抵抗変化型記憶素子１と１つの選択トランジスタ２とによって形成される。
【００５５】
抵抗変化型記憶素子１の一端は、ビット線対をなす一方のビット線ＢＬに接続されている。抵抗変化型記憶素子１の他端は、選択トランジスタ２の電流経路（ソース／ドレイン）の一端に接続されている。選択トランジスタ２の電流経路（ソース／ドレイン）の他端は、ビット線対をなす他方のビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【００５６】
ここで、抵抗変化型記憶素子１は、電流、電圧又は熱などのエネルギーが与えられることによって、その素子の抵抗状態（抵抗値）が可逆的に変化する素子である。変化した抵抗状態は、抵抗状態を変化させるエネルギーが再び印加されるまで、不揮発に維持される。記憶するデータと２以上の値に変化する抵抗値とを対応させることによって、抵抗変化型記憶素子１は、データを記憶する。抵抗変化型記憶素子１として、例えば、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子、ＲｅＲＡＭ（Resistive RAM）に用いられる可変抵抗素子、或いは、ＰＣＲＡＭ（Phase Change RAM）に用いられる相変化素子が、挙げられる。
【００５７】
図５は、本実施形態の抵抗変化メモリが含んでいるメモリセルの構造を示す鳥瞰図である。図６及び図７は、メモリセルの断面構造を示している。図８は、本実施形態の抵抗変化メモリが含んでいるキャパシタの構造を示す鳥瞰図である。図９及び図１０は、キャパシタの断面構造を示している。図５乃至図１０において、明確化のため、各素子を覆う層間絶縁膜の図示は、省略する。
【００５８】
図５乃至図７に示されるように、メモリセルの選択トランジスタ２は、Ｆｉｎ ＦＥＴである。図６は、Ｆｉｎ ＦＥＴのチャネル長方向に沿う断面構造を示している。図７は、Ｆｉｎ ＦＥＴのチャネル幅方向に沿う断面構造を示している。例えば、Ｆｉｎ ＦＥＴのチャネル長方向はｙ方向に対応し、ＦｉｎＦＥＴのチャネル幅方向はｘ方向に対応する。
【００５９】
選択トランジスタとしてのＦｉｎ ＦＥＴ２のフィン部２０は、半導体基板１００から切り出された短冊状の半導体領域である。フィン部２０は、半導体基板１００と連続している。フィン部２０は、半導体基板１００上面から基板垂直方向（ｚ方向）に向かって突起した構造を有する。フィン部２０の下部の側面は、半導体基板１００上の素子分離絶縁膜１０１によって覆われている。
【００６０】
フィン部２０は、ｙ方向（ビット線の延在方向）に延在している。Ｆｉｎ ＦＥＴのゲート電極２１は、ｙ方向に交差するｘ方向に延在している。Ｆｉｎ ＦＥＴ２において、フィン部２０の延在方向がチャネル長方向に対応し、ゲート電極２１の延在方向がチャネル幅方向に対応する。
【００６１】
ゲート電極２１は、フィン部２０に立体交差する。ゲート電極２１は、絶縁膜２２，２８を介して、フィン部２０の上面上及び側面上に設けられている。
【００６２】
フィン部２０とゲート電極２１との交差する部分のフィン部２０内に、Ｆｉｎ ＦＥＴ２のチャネル領域２４が設けられる。
【００６３】
ゲート電極２１は、ゲート絶縁膜２２を介して、チャネル幅方向におけるフィン部２０の両側面を覆っている。つまり、Ｆｉｎ ＦＥＴは、ダブルゲート構造の有している。
【００６４】
ゲート電極２１は、絶縁膜２８を介して、フィン部２０の上部を覆っている。絶縁膜（以下では、マスク層とよぶ）２８は、例えば、フィン部２０を形成するためのマスクとして用いられる。マスク層２８の厚さは、ゲート絶縁膜２２の厚さに比較して、十分厚い。この場合、Ｆｉｎ ＦＥＴ２において、フィン部２０上部とそれに対向するゲート電極２１との間の電界強度の分布は緩和され、Ｆｉｎ ＦＥＴ２の動作が安定する。尚、絶縁膜２８の厚さは、基板表面に対して垂直方向（ｚ方向）の寸法であり、ゲート絶縁膜２２の厚さは、基板表面に対して平行方向（ｘ方向）の寸法である。
【００６５】
Ｆｉｎ ＦＥＴ２のソース／ドレイン領域２３Ａ，２３Ｂは、フィン部２０内のチャネル領域２４をｙ方向に挟むように、フィン部２０内に設けられる。フィン部２０内において、チャネル領域２４は、２つのソース／ドレイン領域２３Ａ，２３Ｂの間に設けられている。
【００６６】
また、フィン部２０の延在方向において、フィン部２０の一端及び他端には、コンタクト領域２９Ａ，２９Ｂがそれぞれ設けられている。コンタクト領域２９Ａ，２９Ｂはフィン部２０の一部分であり、コンタクト領域２９Ａ，２９Ｂは、ソース／ドレイン領域２３Ａ，２３Ｂに連続している。
【００６７】
このように、フィン部２０は、Ｆｉｎ ＦＥＴ２のアクティブ領域（素子形成領域）として用いられる。
【００６８】
フィン部２０の延在方向に交差する方向（ここでは、ｘ方向）におけるフィン部２０の寸法（以下、フィン幅とよぶ）は、“Ｗｆｉｎ”に設定されている。例えば、フィン部２０の延在方向に交差する方向におけるコンタクト領域２９Ａの寸法Ｗ１は、フィン幅Ｗｆｉｎより大きい。これによって、コンタクト領域２９Ａ，２９Ｂとコンタクトプラグ８１，８２とにおいて、それらの接触面積の確保、アライメントのずれに対するマージン、及び、接触抵抗の低減が図られている。但し、コンタクト領域２９Ａ，２９Ｂの寸法Ｗ１は、フィン幅Ｗｆｉｎと同じ大きさであってもよい。
【００６９】
フィン幅Ｗｆｉｎの大きさを調整することによって、完全空乏型（Fully depleted type）または部分空乏型（Partially depleted type）のいずれかの動作モードのＦｉｎ ＦＥＴを提供できる。
【００７０】
各コンタクト領域２９Ａ，２９Ｂの上面に、コンタクトプラグ（第１及び第２のコンタクト部）８２，８１が、それぞれ設けられている。
【００７１】
抵抗変化型記憶素子１は、コンタクトプラグ８２上に、設けられる。抵抗変化型記憶素子１は、ｚ方向において、下部電極層１８と上部電極層１９との間に挟まれている。
【００７２】
コンタクトプラグ８２によって、抵抗変化型記憶素子１の一端は、選択トランジスタとしてのＦｉｎ ＦＥＴの電流経路の一端２３Ａ，２９Ｂに接続される。
【００７３】
抵抗変化型記憶素子１上には、ビアプラグ８３が設けられる。ビアプラグ８３は、ビット線ＢＬに接続される。コンタクトプラグ８１は、ビット線ｂＢＬに接続される。
【００７４】
ビット線ＢＬ，ｂＢＬは、ｙ方向に延在している。２つのビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【００７５】
図５乃至図７に示されるように、１つの抵抗変化型記憶素子１と１つの選択トランジスタ（Ｆｉｎ ＦＥＴ）２を含むメモリセルＭＣが、１組のビット線対ＢＬ，ｂＢＬ間に、接続される。ワード線ＷＬは、ゲート電極２１に接続される。例えば、ゲート電極２１が、ｘ方向に延在することによって、ワード線ＷＬとして機能する。ゲート電極２１の一端には、例えば、コンタクトプラグ（図示せず）が接続される。
【００７６】
Ｆｉｎ ＦＥＴは、トランジスタを微細化しても、ソース／ドレイン間のパンチスルー耐性が大きく、短チャネル効果を抑制できる。それゆえ、Ｆｉｎ ＦＥＴを選択トランジスタ２に用いることによって、選択トランジスタ（メモリセル）の微細化に貢献できる。また、Ｆｉｎ ＦＥＴは、チャネル領域中の不純物濃度を低減できる。そのため、Ｆｉｎ ＦＥＴを選択トランジスタ２に用いることによって、素子毎の不純物濃度のばらつきに起因する選択トランジスタの電気的特性のばらつきが、素子の微細化に伴って発生するのを、抑制できる。
【００７７】
このように、一般的なプレーナー型のＦＥＴが選択トランジスタに用いられた場合に比較して、Ｆｉｎ ＦＥＴを選択トランジスタに用いた抵抗変化メモリは、セル面積を微細化できるとともに、その動作特性を向上できる。
【００７８】
図８乃至図１０は、本実施形形態の抵抗変化メモリが含んでいるキャパシタ３の構造を示している。このキャパシタ３は、図５乃至図７に示されるメモリセルＭＣと同じ半導体基板（チップ）１００内に設けられる。本実施形態におけるキャパシタ３は、選択トランジスタとしてのＦｉｎ ＦＥＴ２と近似した構造を有する。キャパシタ３は、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである。
【００７９】
例えば、キャパシタ３の半導体領域３０は、半導体基板１００から切り出された短冊状の半導体領域（フィン部）３０から形成される。キャパシタ３のキャパシタ電極３１は、Ｆｉｎ ＦＥＴ２の構造と実質的に同様に、キャパシタ電極としてフィン部３０に立体交差する。キャパシタ３のキャパシタ電極３１は、絶縁膜３２，３８を介して、半導体領域３０の上面上及び側面上に設けられている。キャパシタ電極３１は、基板１００表面に対して平行方向に延在する部分（以下、平行部とよぶ）３１ａと基板１００表面に対して垂直方向に延在する部分（以下、垂直部とよぶ）３１ｂとを有する。
【００８０】
キャパシタ絶縁膜３２は、キャパシタ電極（半導体領域）３０の側面上に設けられ、絶縁膜３８は、キャパシタの半導体領域３０の上面上に設けられている。絶縁膜３８は、例えば、キャパシタの半導体領域３０を形成するためのマスク層であり、絶縁膜３８は、Ｆｉｎ ＦＥＴ２のフィン部２０を形成するためのマスク層と同じ材料から形成される。
【００８１】
半導体領域３０のキャパシタ電極３１に対向している部分（キャパシタ部とよぶ）は、半導体領域３０の延在方向において、半導体領域３０内の２つの拡散領域３３Ａ，３３Ｂに挟まれている。拡散領域３３Ａは、例えば、ドナー又はアクセプタとしての不純物を含む。拡散領域３３Ａ，３３Ｂは、例えば、ソース／ドレイン領域２３Ａ，２３Ｂと同時に形成される。例えば、拡散領域３３Ａ，３３ｂは、ｎ型の不純物領域である。
【００８２】
キャパシタ３の静電容量Ｃａｐは、半導体領域３０とキャパシタ電極３１とがキャパシタ絶縁膜３８を挟んで対向する部分（キャパシタ部）に生じる。例えば、キャパシタにおいて、その静電容量の大きさは、絶縁膜３８の厚さや誘電率に依存する。
【００８３】
但し、静電容量の大きさは対向する２つの電極間の間隔に反比例するため、半導体領域３０とキャパシタ電極３１と間の絶縁膜の膜厚が厚くなると、キャパシタの静電容量は小さくなる。例えば、半導体領域３０の上面上の絶縁膜３８が、Ｆｉｎ ＦＥＴ２のフィン部を形成するためのマスク層２８と同様に、フィン部２０を形成するためのマスク層である場合、マスク層としての絶縁膜３８の膜厚は、十分に厚い。この場合、半導体領域３０とキャパシタ電極３１とが絶縁膜（マスク層）３８を挟んで対向する部分の静電容量は、非常に小さくなる。
【００８４】
例えば、メモリセルの形成領域とは異なって、キャパシタの形成領域（以下、キャパシタ領域とよぶ）内において、素子分離絶縁膜が半導体領域３０の近傍の半導体基板３０上面から除去される。これによって、素子分離絶縁膜に覆われていた半導体領域３０の下部の側面及び半導体基板１００上面も、キャパシタ電極として用いることができる。
ここでは、半導体領域３０の側面上及び半導体基板１００の上面上の絶縁膜３２が、キャパシタ絶縁膜３２として機能する。
【００８５】
図８乃至図１０に示されるように、短冊状の半導体領域３０の側面に加えて、半導体基板１００の上面をキャパシタ電極に用いることによって、静電容量を形成するための半導体領域とキャパシタ電極との間の対向面積を大きくできる。それゆえ、キャパシタ領域内に素子分離絶縁膜が設けられていないことによって、キャパシタ３の静電容量を、より大きくできる。
【００８６】
キャパシタ３が含んでいる半導体領域３０は、例えば、Ｆｉｎ ＦＥＴのフィン部２０と同時に形成される。キャパシタ電極（導電体）３１は、ＦｉｎＦＥＴのゲート電極２１と同時に形成される。この場合、キャパシタ電極３１の材料は、例えば、トランジスタ２のゲート電極２１と同じ材料を用いて、形成される。
【００８７】
キャパシタ絶縁膜３２は、例えば、Ｆｉｎ ＦＥＴのゲート絶縁膜２２と同時に形成される。この場合、キャパシタ絶縁膜３２は、ゲート絶縁膜２２と同じ材料を用いて形成され、キャパシタ絶縁膜３２の膜厚は、ゲート絶縁膜２２の膜厚と同じ厚さを有している。
【００８８】
キャパシタ３において、半導体領域３０の不純物濃度は、フィン部２０のチャネル領域２４の不純物濃度より高いことが好ましい。キャパシタの半導体領域３０において、キャパシタ電極３１と対向している部分（キャパシタ部とよぶ）は、例えば、半導体領域３０内に形成された拡散領域３３Ａ，３３Ｂにｙ方向に挟まれている。拡散領域３３Ａ，３３Ｂの不純物濃度は、キャパシタ部の不純物濃度より高い。拡散領域３３Ａ，３３Ｂは、例えば、ＦｉｎＦＥＴのソース／ドレイン領域２３Ａ，２３Ｂと同時に形成される。
【００８９】
キャパシタ３の半導体領域３０の一端には、例えば、コンタクト領域３９が設けられる。このコンタクト領域３９上に、コンタクトプラグ８６が設けられる。キャパシタ電極３１上には、コンタクトプラグ８８が設けられる。
【００９０】
これらのコンタクトプラグ８６，８８は、キャパシタ３の入出力端子として用いられる。コンタクトプラグ８６，８８は、配線８７，８９を介して、他の素子に接続される。これによって、本例のキャパシタ３を含む所定の回路が、形成される。
【００９１】
尚、キャパシタ３の端子としてのコンタクトプラグ８６，８８の形成位置は、図８乃至図１０に示される位置に限定されず、半導体領域３０及びキャパシタ電極３１のそれぞれに所定の電位が供給されるように、コンタクトプラグ８６，８８が半導体領域３０及びキャパシタ電極３１に接続されていればよい。
【００９２】
以上のように、第１の実施形態の抵抗変化メモリは、メモリセルの選択トランジスタ２として、Ｆｉｎ ＦＥＴが用いられている。選択トランジスタ２としてのＦｉｎ ＦＥＴ２において、アクティブ領域としてのフィン部２０とゲート電極２１とが立体交差する。これによって、フィン部２０の側面とゲート電極２１とが対向し、チャネル幅方向におけるフィン部２０の側面に沿って、フィン部２０内にチャネル領域２４が設けられる。
【００９３】
本実施形態の抵抗変化メモリは、ＦｉｎＦＥＴと近似した構造のキャパシタ３を有する。本実施形態の抵抗変化メモリのキャパシタ３は、半導体領域３０、キャパシタ電極３１、及び、半導体領域３０及びキャパシタ電極３１間のキャパシタ絶縁膜３２を有する。
【００９４】
キャパシタの半導体領域３０は、フィン部２０と同様に、半導体基板から切り出された短冊状の半導体領域である。キャパシタ電極３１は、キャパシタ３の半導体領域３０に立体交差する。これによって、キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、半導体領域３０の側面上に設けられる。
【００９５】
キャパシタ電極３１が短冊状の半導体領域３０の側面に対向することによって、キャパシタ電極３１と半導体領域３０の側面との間に、静電容量が形成される。
【００９６】
このように、第１の実施形態において、短冊状の半導体領域（フィン部）の上端からその下端（半導体基板１００の上面）までの段差を利用して、半導体領域３０とキャパシタ電極３１との間に大きい対向面積が形成される。つまり、本実施形態の抵抗変化メモリのキャパシタ３は、半導体領域３０とキャパシタ電極３１とが基板表面に対して垂直な部分を含む。
【００９７】
これによって、半導体領域とキャパシタ電極との間の対向面積が同じ場合、本実施形態の抵抗変化メモリのキャパシタ３は、半導体基板表面に対して平行な半導体領域表面とキャパシタ電極との間で静電容量が形成されるキャパシタに比較して、半導体基板１００におけるキャパシタ（キャパシタ領域）の占有面積を小さくできる。
【００９８】
本実施形態において、キャパシタ３の構成要素としての半導体領域３０は、Ｆｉｎ ＦＥＴ２のフィン部２０と実質的に同じ工程で、同時に形成される。それゆえ、キャパシタ電極が半導体基板から切り出された短冊状の構造を有していても、そのキャパシタの製造工程によって、抵抗変化メモリの全体の製造工程が複雑になったり、製造工程の数が過剰に多くなったりすることは、抑制される。
【００９９】
したがって、第１の実施形態の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０１００】
（構成例１）
図１１乃至図２２を参照して、第１の実施形態の抵抗変化メモリの構成例１について、説明する。
【０１０１】
（ａ）構造
図１１乃至図１７を用いて、本実施形態の構成例１の抵抗変化メモリの構造について、説明する。
ここで、ＭＲＡＭを抵抗変化メモリの一例として、説明する。尚、本例以外の構成例においても、主に、ＭＲＡＭを例示して、本実施形態の抵抗変化メモリに関して、説明する。
【０１０２】
図１１は、ＭＲＡＭのチップレイアウトの一例を示す平面図である。例えば、１つのチップに、複数のメモリセルアレイが設けられている。ｘ方向及びｙ方向に隣接するメモリセルアレイの間に、周辺回路の構成素子が形成される領域（以下、周辺領域とよぶ）７が設けられる。
【０１０３】
メモリセルアレイ６１内に、メモリセルＭＣが形成され、周辺領域７内のキャパシタ領域７１に、キャパシタ３が形成される。このように、キャパシタとメモリセルとが、それぞれ異なる領域に設けられることによって、チップ全体の動作が安定化される。
【０１０４】
また、周辺領域７内には、キャパシタ以外の周辺素子が形成される領域７２も設けられる。以下では、周辺トランジスタが形成される領域（以下、周辺トランジスタ領域とよぶ）７２を例示する。
【０１０５】
図１２は、メモリセルアレイ６１内部のレイアウトの一例を示している。図１３は、キャパシタ領域７１内部のレイアウトの一例を示している。図１４及び図１５は、本構成例のＭＲＡＭにおけるメモリセル及びキャパシタの断面構造を示している。
図１４は、図１２及び図１３のＸＩＶ−ＸＩＶ線に沿う断面構造を示している。図１４において、周辺トランジスタのチャネル長方向の断面構造が示されている。また、図１５は、図１２及び図１３のＸＶ−ＸＶ線に沿う断面構造が示されている。図１４及び図１５において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図１４及び図１５において、図の奥行き又は手前方向の部材は、破線で示している。
【０１０６】
図１２、図１４及び図１５に示されるように、メモリセルアレイ６１内において、複数のフィン部２０は、ｘ方向に沿って配置される。尚、図１２において、図示が省略されているが、複数のフィン部２０が、ｙ方向に沿ってメモリセルアレイ６１内に配置されるのはもちろんである。
【０１０７】
図１２に示されるように、選択トランジスタ（Ｆｉｎ ＦＥＴ）２のフィン部２０はｙ方向に延在し、選択トランジスタ２のゲート電極２１はｘ方向に延在している。
Ｆｉｎ ＦＥＴ２のゲート電極２１は、複数のフィン部２０にまたがって、ｘ方向に延在している。１つのゲート電極２１は、複数のＦｉｎ ＦＥＴ２によって共有される。ゲート電極２１は、ＭＲＡＭのワード線ＷＬとして用いられる。ゲート電極２１は、例えば、シリサイド、ポリシリコン又は金属を用いて、形成される。ゲート電極２１の側面及び上面は、例えば、側壁絶縁膜（図示せず）に覆われている。
【０１０８】
２つのゲート電極２１が１つのフィン部２０に立体交差する。これによって、１つのフィン部２０を用いて、２つのＦｉｎ ＦＥＴ２が形成される。各ゲート電極２１とフィン部２０との交差箇所に、Ｆｉｎ ＦＥＴのチャネル領域２４が設けられる。ゲート電極２１は、ゲート絶縁膜２２を挟んで、ｘ方向におけるフィン部２０の両側面に対向する。フィン部２０（チャネル領域２４）の上部とゲート電極２１との間には、マスク層２８が設けられている。ゲート絶縁膜２２の膜厚は、例えば、１ｎｍ〜５ｎｍ程度である。
【０１０９】
同じフィン部２０に立体交差する２つのゲート電極２１間において、フィン部２０内に、コンタクト領域２９Ｂが設けられている。このコンタクト領域２９Ｂは、２つのＦｉｎ ＦＥＴ２によって、共有される。
【０１１０】
コンタクト領域２９Ｂとチャネル領域２４との間に、ソース／ドレイン領域２３Ｂがそれぞれ設けられている。
コンタクト領域２９Ｂ内に、コンタクトプラグ８１が設けられる。コンタクトプラグ８１は、ビット線ｂＢＬに接続される。
【０１１１】
ｙ方向におけるフィン部２０の一端及び他端に、コンタクト領域２９Ａがそれぞれ設けられる。コンタクト領域２９Ａとチャネル領域２４との間に、ソース／ドレイン領域２３Ａがそれぞれ設けられている。
【０１１２】
コンタクト領域２９Ａ内に、抵抗変化型記憶素子１が配置される。抵抗変化型記憶素子の底面及び上面には、電極層１８，１９がそれぞれ設けられている。
【０１１３】
抵抗変化型記憶素子１は、コンタクトプラグ８２を介して、コンタクト領域２９Ａに接続される。これによって、抵抗変化型記憶素子１の一端が、選択トランジスタ２としてのＦｉｎ ＦＥＴ２の電流経路の一端に接続される。
【０１１４】
抵抗変化型記憶素子１上には、ビアプラグ８３が設けられている。ビアプラグ８３は、ビット線ＢＬに接続される。ビット線ＢＬ，ｂＢＬは、ｙ方向に延在する。
【０１１５】
これによって、ビット線対を形成する２本のビット線ＢＬ，ｂＢＬにメモリセルが接続される。
【０１１６】
フィン部２０内のチャネル領域２４のフィン幅は、例えば、２０ｎｍ〜１００ｎｍ程度である。チャネル領域２４の不純物濃度は、例えば、１０１７／ｃｍ３程度に設定される。ソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂの不純物濃度は、チャネル領域２４の不純物濃度以上でもよい。また、ソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂは、シリサイド層を含んでいてもよい。
【０１１７】
このように、１つのフィン部２０をアクティブ領域として用いて、２つのメモリセルＭＣを形成することによって、メモリセルの微細化（占有面積の縮小）が図られる。
【０１１８】
本実施形態において、ビット線対を形成する２つのビット線ＢＬ，ｂＢＬは、異なる配線レベルに設けられている。但し、２つのビット線ＢＬ，ｂＢＬが同じ配線レベルに設けられてもよい。また、本実施形態において、ビット線対を形成する２つのビット線ＢＬ，ｂＢＬが同じ方向に延在しているが、ビット線対を形成する２本のビット線が互いに異なる方向に延在していてもよい。また、本実施形態において、メモリセルＭＣは、１つの抵抗変化型記憶素子と１つの選択トランジスタとから形成されているが、これに限定されない。１つのメモリセルＭＣが、１つの抵抗変化型記憶素子と２つの選択トランジスタとから形成されてもよい。これらの変形例に応じて、メモリセルアレイ６１内のメモリセル及び配線のレイアウトは適宜変更されてもよい。
【０１１９】
ＭＲＡＭにおいて、抵抗変化型記憶素子１は、磁気抵抗効果素子である。ＭＲＡＭにおいて、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子が使用される。
【０１２０】
図１６及び図１７を用いて、抵抗変化型記憶素子１としての磁気抵抗効果素子（ＭＴＪ素子）の構造について、説明する。以下では、磁気抵抗効果素子のことをＭＴＪ素子とよぶ。
【０１２１】
ＭＴＪ素子１は、参照層（磁化不変層又は固定層ともよばれる）１０Ａ，１０Ｂ、中間層（非磁性層）１１Ａ，１１Ｂ、記憶層（磁化自由層又は自由層ともよばれる）１２Ａ，１２Ｂ、が順に積層された積層構造を有する。尚、参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとは、積層順序が逆であってもよい。
【０１２２】
図１６に示されるＭＴＪ素子１は、参照層１０Ａ及び記憶層１２Ａの容易磁化方向が、膜面に対して平行になっている。図１６に示されるＭＴＪ素子１は、面内磁化型ＭＴＪ素子とよばれる。
図１７に示されるＭＴＪ素子１は、参照層１０Ｂ及び記憶層１２Ｂの容易磁化方向が、膜面（或いは積層面）に対して垂直になっている。図１６に示されるＭＴＪ素子１は、垂直磁化型ＭＴＪ素子とよばれる。
【０１２３】
面内磁化の磁性層は、面内方向の磁気異方性を有し、垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有している。ＭＴＪ素子１に垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【０１２４】
記憶層１２Ａ，１２Ｂは、磁化（或いはスピン）の方向が可変である（反転する）。参照層１０Ａ，１０Ｂは、磁化の方向が固着している（不変である）。“参照層１１Ａ，１１Ｂの磁化方向が固着している（不変である）”とは、記憶層１２Ａ，１２Ｂの磁化方向を反転させるために使用される磁化反転電流（反転しきい値）を、参照層１０Ａ，１０Ｂに流した場合に、参照層１０Ａ，１０Ｂの磁化方向が変化しないことを意味する。したがって、ＭＴＪ素子１において、参照層１０Ａ，１０Ｂとして反転しきい値の大きな磁性層を用い、記憶層１２Ａ，１２Ｂとして参照層１０Ａ，１０Ｂよりも反転しきい値の小さい磁性層を用いることによって、磁化方向が可変の記憶層１２Ａ，１２Ｂと磁化方向が固定の参照層１０Ａ，１０Ｂとを有するＭＴＪ素子１を実現することができる。
【０１２５】
また、参照層１０Ａ，１０Ｂの磁化を固定する方法としては、参照層１０Ａ，１０Ｂに隣接して反強磁性層（図示せず）を設け、参照層１０Ａ，１０Ｂと反強磁性層との交換結合によって、参照層１０Ａ，１０Ｂの磁化方向を固定することができる。但し、垂直磁化型のＭＴＪ素子は、反強磁性層（図示せず）を設けずとも、参照層１０Ａ，１０Ｂの磁化方向を固定できる。ＭＴＪ素子１の平面形状については特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【０１２６】
参照層１０Ａ，１０Ｂ及び記憶層１２Ａ，１２Ｂは、高い保磁力を持つ磁性材料から構成され、例えば、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。
【０１２７】
中間層１２Ａ，１２Ｂは、非磁性体からなり、例えば、絶縁体、半導体、金属などを用いることができる。中間層１３に絶縁体或いは半導体が用いられた場合、トンネルバリア層とよばれる。
【０１２８】
尚、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、反強磁性結合構造を有していてもよいし、強磁性結合構造を有していてもよい。
【０１２９】
ＭＴＪ素子１は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１は、第１の参照層、第１の中間層、記憶層、第２の中間層、第２の参照層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による記憶層１３Ａ，１３Ｂの磁化反転を制御しやすいという利点がある。
【０１３０】
以下、ＭＴＪ素子１の低抵抗状態及び高抵抗状態、スピン注入によるデータの書き込み、及び、データの読み出しについて説明する。
【０１３１】
参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとの磁化方向が平行となる平行状態（低抵抗状態）について説明する。
【０１３２】
参照層１０Ａ，１０Ｂを通過した電子のうちマジョリティーな電子は、参照層１０Ａ，１０Ｂの磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１２Ａ，１２Ｂに移動することにより、スピントルクが記憶層１２Ａ，１２Ｂに印加され、記憶層１２Ａ，１２Ｂの磁化方向は、参照層１０Ａ，１０Ｂの磁化方向と平行に揃えられる。この平行配列のとき、ＭＴＪ素子１の抵抗値は最も小さくなる。この場合が、例えば、“０”データとして扱われる。
【０１３３】
次に、参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとの磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。
【０１３４】
参照層１０Ａ，１０Ｂによって反射された電子のうちマジョリティーな電子は、参照層１０Ａ，１０Ｂの磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１２Ａ，１２Ｂに移動することにより、スピントルクが記憶層１２Ａ，１２Ｂに印加され、記憶層１２Ａ，１２Ｂの磁化方向は、参照層１０Ａ，１０Ｂの磁化方向と反平行に揃えられる。この反平行配列のとき、ＭＴＪ素子１の抵抗値は最も大きくなる。この場合が、例えば、“１”データとして扱われる。
【０１３５】
データの読み出しは、ＭＴＪ素子１に読み出し電流ＩＲＥＡＤを供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）とよぶ。磁気抵抗比はＭＴＪ素子１を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。
【０１３６】
このＭＲ比に起因する読み出し電流（ビット線の電位）の変動量を、検知することで、ＭＴＪ素子１に記憶された情報の読み出しを行なう。
【０１３７】
図１３乃至図１５に示されるように、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３は、ｙ方向に延在している。また、キャパシタ２のキャパシタ電極３１は、ｘ方向に延在している。本構成例では、説明の明確化のため、キャパシタ領域７１内のフィン部３０の延在方向は、メモリセルアレイ内のフィン部２０と同様に、ｘ方向になっている。但し、キャパシタ領域７１のフィン部３０１，３０２，３０３の延在方向は、キャパシタ３のレイアウトに応じて、ｙ方向に延在してもよいのはもちろんである。これと同様に、キャパシタ電極３１の延在方向も、フィン部の延在方向に交差する方向であれば、ｘ方向及びｙ方向のどちらでもよい。
【０１３８】
本構成例において、１つのキャパシタ電極３１は、複数のフィン部３０１，３０２，３０３に立体交差している。
【０１３９】
また、本構成例において、キャパシタ電極３１と半導体基板１００との間から、素子分離絶縁膜が除去されている。そして、キャパシタ電極３１の底面と半導体基板１００の上面とが、半導体基板１００上面を覆うキャパシタ絶縁膜３２１，３２２，３２３，３２４を介して、対向する。これによって、キャパシタ電極３１とフィン部（キャパシタ電極）３０１，３０２，３０３の側面との間に加えて、キャパシタ電極３１と半導体基板１００上面との間において、キャパシタ３の静電容量が形成される。
【０１４０】
キャパシタ絶縁膜３２２は、半導体基板１００の上面を経由して、互いに対向するフィン部３０１，３０２の側面間において、連続している。
【０１４１】
フィン部３０１，３０２，３０３の上部とキャパシタ電極３１との間には、マスク層３８が設けられている。
【０１４２】
キャパシタ３において、フィン部３０１，３０２，３０３はキャパシタ電極として用いられている。そのため、フィン部３０１，３０２，３０３の抵抗値は低いことが好ましい。キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３の不純物濃度は、Ｆｉｎ ＦＥＴ２のフィン部２０のチャネル領域２４の不純物濃度より高いことが好ましい。キャパシタの構成要素としてのフィン部３０１，３０２，３０３の不純物濃度は、例えば、１０１９／ｃｍ３から１０２１／ｃｍ３程度の値に設定される。
【０１４３】
例えば、本実施形態の抵抗変化メモリのキャパシタ３において、キャパシタの構成要素としてのフィン部３０１，３０２，３０３が、アクセプタとなる不純物（例えば、ボロン）を含むｐ型の半導体領域である場合と、キャパシタの構成要素としてのフィン部３０１，３０２，３０３が、ドナーとなる不純物（例えば、ヒ素又はリン）を含むｎ型の半導体領域である場合とがある。
【０１４４】
また、半導体基板１００上面がキャパシタ電極として用いられる場合、半導体基板１００表層にも、不純物が添加されることが好ましい。それゆえ、図１４に示されるように、半導体基板１００の表層に、不純物拡散層３４が設けられる。不純物拡散層３４の不純物濃度は、フィン部３０１，３０２，３０３の不純物濃度と同じ値でもよいし、異なる値でもよい。
【０１４５】
キャパシタ電極３１は、例えば、フィン部３０１，３０２，３０３の延在方向に交差する方向の断面形状において、櫛歯状の断面構造を有する。半導体基板１００上面をキャパシタ電極として利用した場合、フィン部３０１，３０２，３０３及び半導体基板１００（不純物拡散層３４）からなるキャパシタ電極も、櫛歯状の断面構造を有する。
【０１４６】
キャパシタ電極３１は、Ｆｉｎ ＦＥＴのゲート電極２１と実質的に同時に形成され、同じ材料を用いて形成される。キャパシタ電極３１の上面及び側面は、例えば、側壁絶縁膜（図示せず）によって覆われている。
【０１４７】
コンタクトプラグ８６は、例えば、半導体基板１００表層の不純物拡散層３４上に、設けられる。これによって、キャパシタ３の構成要素としての半導体領域３０１，３０２，３０３，３４に、キャパシタ３の入出力端子としてのコンタクトプラグ８６が電気的に接続される。但し、コンタクトプラグ８６は、キャパシタ電極に電位を印加できるように、フィン部３０１，３０２，３０３又は半導体基板１００のいずれかに、電気的に接続されていればよい。コンタクトプラグ８８は、キャパシタ電極３１上に設けられる。これによって、キャパシタ電極３１に、キャパシタの入出力端子としてのコンタクトプラグ８８が電気的に接続される。
【０１４８】
キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３のフィン幅Ｗｆｉｎ＿Ｃは、Ｆｉｎ ＦＥＴ２のフィン部２０（チャネル領域２４）のフィン幅Ｗｆｉｎ＿Ｔは、同じ寸法でもよいし、異なる寸法でもよい。
【０１４９】
フィン部３０１，３０２，３０３の延在方向（ｙ方向）におけるキャパシタ電極３１の寸法ＷＣＥは、フィン部２０の延在方向（ｙ方向）におけるゲート電極２１の寸法（ゲート長）ＷＧと異なっていてもよい。寸法ＷＣＥがゲート長ＷＧより大きくすることによって、キャパシタ電極３１とキャパシタ３の構成要素としてのフィン部３０１，３０２，３０３との対向面積を大きくできる。
【０１５０】
尚、ｘ方向に隣接するキャパシタの構成要素としての２つのフィン部３０１，３０２，３０３と半導体基板１００上面とにおいて、それらは半導体基板１００内に形成された溝とみなすこともできる。本構成例において、キャパシタ電極３１は、複数のフィン部３０１，３０２，３０３上で連続しているが、フィン部３０１，３０２，３０３毎にそれぞれ分離されていてもよい。これによって、互いに対をなすキャパシタの構成要素のフィン部３０１，３０２，３０３とキャパシタ電極３１との構造が、選択トランジスタとしてのＦｉｎ ＦＥＴと同じ構造になり、チップ内部の加工が容易になる。また、キャパシタ電極３１は、２つのフィン部間で電気的に独立するように、キャパシタ電極３１の上端がマスク層３８の上端に一致し、ｘ方向に隣接する２つのフィン部３０１，３０２，３０３間の溝に埋め込まれた構造を有していてもよい。尚、キャパシタに要求される静電容量に応じて、１つのキャパシタを形成するためのフィン部３０１，３０２，３０３の数が、適宜変更されるのはもちろんである。
【０１５１】
図１４に示されるように、本実施形態の抵抗変化メモリにおいて、周辺トランジスタ４は、例えば、プレーナー型の電界効果トランジスタである。図１４において、周辺トランジスタは、トランジスタのチャネル長方向に沿う断面構造が示されている。
【０１５２】
周辺トランジスタ４は、素子分離絶縁膜１０１によって定義されたアクティブ領域４０上に設けられる。
【０１５３】
アクティブ領域４０内に、ソース／ドレイン拡散層４３Ａ，４３Ｂが設けられる。２つのソース／ドレイン拡散層４３Ａ，４３Ｂ間のアクティブ領域４０表面に、ゲート絶縁膜４２が設けられる。ゲート絶縁膜４２上に、ゲート電極４１が設けられる。
【０１５４】
尚、選択トランジスタと同様に、Ｆｉｎ ＦＥＴが周辺トランジスタとして用いられてもよい。
【０１５５】
周辺トランジスタ４が設けられるアクティブ領域４０は、周辺トランジスタ４の動作モードに応じて、不純物が添加されたウェル領域であってもよいし、不純物が添加されない真性半導体領域であってもよい。
【０１５６】
図１２乃至図１５に示される、本実施形態の構成例１の抵抗変化メモリ（例えば、ＭＲＡＭ）において、メモリセル内の選択トランジスタ２に、Ｆｉｎ ＦＥＴが用いられる。
【０１５７】
本構成例のメモリが含むＦｉｎ ＦＥＴ２において、ゲート電極２１とアクティブ領域としてのフィン部２０が立体交差し、チャネル領域２４を有するフィン部２０の側面とゲート電極２１とが、ゲート絶縁膜２２を挟んで対向する。
【０１５８】
本構成例のメモリが含むキャパシタ３において、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３の側面は、キャパシタ絶縁膜３２１，３２２，３２３，３２４を挟んで、キャパシタ電極３１に対向する。
【０１５９】
本構成例において、キャパシタ３の静電容量は、キャパシタ電極３１とキャパシタの構成要素としてのフィン部３０１，３０２，３０３の側面及び半導体基板１００の上面との間に、生じる。
さらに、本構成例において、１つのキャパシタ電極３１は、複数のフィン部３０１，３０２，３０３にまたがっている。これによって、１つのキャパシタ３の静電容量を大きくできる。
そして、フィン部３０１，３０２，３０３の延在方向（ｙ方向）におけるキャパシタ電極３１の寸法ＷＣＥは、フィン部２０の延在方向（ｙ方向）におけるゲート電極２１の寸法ＷＧより大きいことが好ましい。これによって、キャパシタの構成要素としてのフィン部３０１，３０２，３０３とキャパシタ電極３１間の対向面積を大きくでき、キャパシタの静電容量を大きくできる。
【０１６０】
これによって、本構成例によれば、チップ内におけるキャパシタ３の占有面積が大きくなるのを抑制して、キャパシタ３の静電容量を大きくできる。
【０１６１】
また、後述するように、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３は、Ｆｉｎ ＦＥＴのアクティブ領域としてのフィン部２０と実質的に同じ工程で形成できる。それゆえ、フィン部を電極に用いたキャパシタを形成するために、メモリセルの形成工程とは別途の工程の追加や加工難度の過剰な上昇は、発生しない。
【０１６２】
したがって、本実施形態の構成例１によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０１６３】
（ｂ）製造方法
図１８乃至図２２を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図１８乃至図２２において、各製造工程におけるフィン部の延在方向に交差する方向（ｘ方向）の断面工程図が示されている。
【０１６４】
図１８は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０１６５】
図１８に示すように、例えば、窒化シリコン膜が、ＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板１００上に堆積される。例えば、窒化シリコンが形成される前に、イオン注入によって、半導体基板１００の所定の領域に、所定の不純物濃度の不純物領域（例えば、ウェル領域）が適宜形成されている。
【０１６６】
窒化シリコン膜は、パターン転写技術及びＲＩＥ（Reactive Ion Etching）法によって所定の形状に加工され、マスク層２８，３８，４８が、半導体基板１００上に形成される。例えば、メモリセルアレイ６１内のＦｉｎ ＦＥＴのフィン部の形成位置において、マスク層２８は、側壁転写技術を用いてパターニングされる。周辺トランジスタ領域７２のアクティブ領域の形成位置において、マスク層４８は、フォトリソグラフィ技術を用いて、パターニングされる。また、キャパシタ領域７１のキャパシタの構成要素としてのフィン部の形成位置において、マスク層３８は、例えば、側壁加工技術を用いて、パターニングされる。
【０１６７】
形成されたマスク層２８，３８，４８に基づいて、半導体基板１００が、ＲＩＥ法によってエッチングされ、半導体基板内に、溝（トレンチ）が形成される。
【０１６８】
トレンチが形成されることによって、メモリ領域（メモリセルアレイ）６１の半導体基板１００内に、フィン部２０が形成される。メモリ領域と同様に、キャパシタ領域７１内に、フィン部３０１，３０２，３０３が形成される。フィン部２０，３０１，３０２，３０３は、半導体基板上面から突出した短冊状の半導体領域である。
【０１６９】
メモリ領域６１内に形成されたフィン部２０は、Ｆｉｎ ＦＥＴのアクティブ領域となる。一方で、キャパシタ領域７１内に形成されたフィン部３０１，３０２，３０３は、キャパシタの構成部材（或いは、キャパシタの電極）となる。
【０１７０】
尚、キャパシタの構成要素としてのフィン部３０１，３０２，３０３のフィン幅が、Ｆｉｎ ＦＥＴのフィン部２０のフィン幅と異なってもよい場合、キャパシタの構成要素としてのフィン部を形成するためのマスク層は、フォトリソグラフィ技術によって、パターニングされてもよい。
【０１７１】
酸化シリコン膜が、例えば、ＣＶＤ法を用いて、半導体基板１００上に堆積される。堆積された酸化シリコン膜に対して、マスク層２８，３８，４８をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）による平坦化処理が、実行される。半導体基板１００のトレンチ内に、素子分離絶縁膜１０１が埋め込まれる。これによって、周辺トランジスタ領域７２が、素子分離絶縁膜１０１によって定義される。
【０１７２】
図１９は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１７３】
図１９に示されるように、周辺トランジスタ領域７２を覆うように、レジストマスク１２０が、フォトリソグラフィ技術を用いて、半導体基板１００上及び素子分離絶縁膜１０１上に形成される。そして、メモリセルアレイ６１及びキャパシタ領域７１内の素子分離絶縁膜１０１に対するエッチングが、実行される。尚、このエッチングは、マスク層（窒化シリコン）２８，３８と素子分離絶縁膜（酸化シリコン）１０１との間のエッチング選択比が確保される条件で、実行される。
【０１７４】
素子分離絶縁膜１０１に対するエッチングによって、レジストマスク１２０に覆われていない領域において、素子分離絶縁膜１０１の上面は、半導体基板側に後退する。
【０１７５】
これによって、メモリセルアレイ６１内のフィン部２０の側面が露出する。この際に、キャパシタ領域７１もレジストマスクによって覆われていないので、キャパシタ領域７１内のフィン部３０１，３０２，３０３の側面は、露出する。
【０１７６】
図２０は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１７７】
例えば、周辺トランジスタ領域７２内のレジストを除去した後、メモリセルアレイ６１及び周辺トランジスタ領域７２を覆うように、レジストマスク１２１が半導体基板１００及び素子分離絶縁膜１０１上に形成される。レジストマスク１２１には、キャパシタ領域７１を露出させる開口部が形成されている。
【０１７８】
そして、キャパシタ領域７１内の素子分離絶縁膜を除去するために、エッチングが実行される。これによって、キャパシタ領域７１内において、半導体基板１００の上面が露出する。
【０１７９】
例えば、イオン注入法によって、半導体基板の所定の箇所に、不純物領域３４が形成される。なお、不純物領域３４は、ウェル領域を半導体基板内に形成するのと同時に、形成されてもよいし、それとは別途に、素子分離絶縁膜が形成される前に形成されてよい。
【０１８０】
図２１は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１８１】
半導体基板１００上からレジストマスクが除去された後、絶縁膜２２，３２１，３２２，３２３，３２４が、熱酸化法或いはＣＶＤ法などを用いて、露出した半導体領域表面上に形成される。これによって、選択トランジスタとしてのＦｉｎ ＦＥＴのゲート絶縁膜２２が、メモリセルアレイ６１内のフィン部２０の側面上に形成される。また、キャパシタ領域７１内のフィン部３０１，３０２，３０３の側面上及びキャパシタ領域７１内の半導体基板１００上面上に、キャパシタ絶縁膜３２１，３２２，３２３，３２４が形成される。
【０１８２】
半導体基板１００上に、例えば、ポリシリコン層２８，３８が、ＣＶＤ法を用いて、堆積される。シリコン層の堆積の後、メモリセルアレイ６１及びキャパシタ領域７１を覆うように、レジストマスク１２２が形成される。周辺トランジスタ領域７２の上面において、レジストマスク１２２に開口が形成される。このマスク１２２のパターンに基づいて、シリコン層及びマスク層が周辺トランジスタ領域７２から除去される。
【０１８３】
図２２は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１８４】
周辺トランジスタ領域７２内に、トランジスタのゲート絶縁膜４２が、例えば、熱酸化法によって、形成される。メモリセルアレイ６１内及びキャパシタ領域７１内からレジストマスクが除去された後、ポリシリコン層が、ＣＶＤ法を用いて、各領域６１，７１，７２内に堆積される。ポリシリコン層１３１の上面は、例えば、ＣＭＰによって平坦にされる。
【０１８５】
これによって、各トランジスタのゲート電極及びキャパシタの電極を形成するためのポリシリコン層１３１が、メモリセルアレイ６１内、キャパシタ領域７１内及び周辺領域７２内のそれぞれに形成される。
【０１８６】
ポリシリコン層１３１が、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。図１２乃至図１５に示されるように、メモリセルアレイ６１内において、Ｆｉｎ ＦＥＴ２のゲート電極２２が、アクティブ領域としてのフィン部２０に立体交差するように、形成される。ゲート電極２２は、ゲート絶縁膜２２を介して、フィン部２０の側面に対向する。
【０１８７】
Ｆｉｎ ＦＥＴ２のゲート電極が形成されるのと実質的に同時に、キャパシタ領域７１内において、キャパシタ電極を形成するためのポリシリコン層が、ｘ方向に隣接する複数のフィン部３０１，３０２，３０３間で分断されないように、加工される。これによって、キャパシタ絶縁膜３０１，３０２，３０３を挟んで、フィン部３０１，３０２，３０３とキャパシタ電極３１との間で、キャパシタの静電容量を形成される。
【０１８８】
ゲート電極２１及びキャパシタ電極３１をマスクにして、イオン注入が実行される。フィン部２０内のソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂの不純物濃度が調整される。例えば、これと同時に、キャパシタ電極３１をマスクにして、イオン注入が実行され、キャパシタ３のフィン部３０１，３０２，３０３の内部に、ソース／ドレイン領域２３Ａ，２３Ｂと実質的に同じ不純物濃度の拡散領域が形成される。
【０１８９】
この後、層間絶縁膜（図示せず）が半導体基板１００上に堆積される。そして、コンタクトプラグ、配線及びビット線が、例えば、ダマシン法などの周知の多層配線技術を用いて、各領域６１，７１，７２内の所定の箇所に、形成される。
【０１９０】
以上のように、第１の実施形態の抵抗変化メモリが作製される。
【０１９１】
このように、上述の製造方法によれば、メモリセル内の選択トランジスタとキャパシタとを、共通の工程で実質的に同時に形成できる。それゆえ、本実施形態の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを形成することに起因する製造工程の過剰な増加や製造工程の複雑化を抑制できる。
【０１９２】
また、本実施形態の抵抗変化メモリにおけるキャパシタ４は、ＦｉｎＦＥＴのフィン部２０と同時に形成される半導体領域（フィン部３０１，３０２，３０３）をキャパシタ電極に用いる。その半導体領域からなるキャパシタ電極の側面にキャパシタの静電容量が形成される。
【０１９３】
このように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上端から下端までの段差を利用することによって、半導体領域とキャパシタ電極との間の対向面積を確保できる。
【０１９４】
それゆえ、本実施形態の抵抗変化メモリにおいて、基板表面に対する占有面積を大きくせずに、キャパシタの静電容量を大きくできる。
【０１９５】
したがって、本実施形態の抵抗変化メモリの製造方法によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、比較的容易に、提供できる。
【０１９６】
（構成例２）
図２３及び図２４を用いて、本実施形態の抵抗変化メモリの構成例２について、説明する。図２３及び図２４は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２３及び図２４において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２３及び図２４において、図の奥行き又は手前方向の部材は、破線で示している。
【０１９７】
Ｆｉｎ ＦＥＴ２のフィン部２０の上部がチャネル領域として用いられる場合、フィン部２０の上部はフィン部２０の側面に比較して、ゲート電極２１とチャネル領域２４の上部との間の電界強度の分布に関して特異点となり易い。その結果として、メモリセルアレイ内の複数のＦｉｎ ＦＥＴの中で特性がばらつき、抵抗変化メモリの動作が不安定になる。
それゆえ、Ｆｉｎ ＦＥＴは、フィン部２０の上部をチャネル領域として用いることは、好ましくない。
【０１９８】
これに対して、フィン部３０１，３０２，３０３を素子の構成要素として用いたキャパシタ３において、フィン部３０１，３０２，３０３の上部は、キャパシタの一部として利用されているので、フィン部３０１，３０２，３０３の上部に起因するキャパシタの動作に対する悪影響は、トランジスタの動作特性に及ぼす影響に比較して、非常に小さい。
【０１９９】
それゆえ、図２３に示される本実施形態の構成例２のように、キャパシタの構成要素としてのフィン部（半導体領域）３０１，３０２，３０３の上部を覆うマスク層を剥離して、フィン部３０１，３０２，３０３の上部を、キャパシタ電極の一部として利用してもよい。
【０２００】
図２３に示されるように、マスク層の代わりに、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上面上に、キャパシタ絶縁膜３２が設けられる。
【０２０１】
キャパシタ領域７１内のマスク層は、例えば、周辺トランジスタ領域７２内のマスク層を剥離する工程と、同時に剥離される。
【０２０２】
例えば、フィン部３０１，３０２，３０３の上面上のキャパシタ絶縁膜３２は、フィン部３０１，３０２，３０３の側面上のキャパシタ絶縁膜３２と同時に形成される。互いに隣接するフィン部３０１，３０２，３０３間の半導体基板１００（不純物拡散層３４）上面が、キャパシタ電極の一部として用いられる場合、キャパシタ絶縁膜３２は、複数のフィン部３０１，３０２，３０３にまたがって、形成されている。キャパシタ絶縁膜３２は、複数のフィン部３０１，３０２，３０３の上面及び側面上、及び半導体基板１００上で、連続している。
【０２０３】
キャパシタ電極３１は、フィン部３０１，３０２，３０３の側面に加えて、キャパシタ絶縁膜３２を介して、フィン部３０１，３０２，３０３の上面に対向する。
キャパシタの構成要素としてのフィン部３０１，３０２，３０３上面とフィン部３０１，３０２，３０３を覆うキャパシタ電極３１との間において、静電容量Ｃａｐ＿ｔｏｐが形成される。
【０２０４】
それゆえ、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上部が厚いマスク層で覆われている場合（図１４及び図１５参照）に比較して、本構成例のキャパシタ３は、フィン部３０１，３０２，３０３の上部の上面をキャパシタ電極の一部に用いることによって、半導体領域３０１，３０２，３０３とキャパシタ電極３１との対向面積を大きくでき、キャパシタの静電容量を大きくできる。
【０２０５】
フィン部３０１，３０２，３０３の上部が静電容量を形成するために利用される場合、図２４に示されるように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３のフィン幅Ｗｆｉｎ＿Ｃを、Ｆｉｎ ＦＥＴ２のフィン幅Ｗｆｉｎ＿Ｔより大きくしてもよい。これによって、フィン部（キャパシタ電極）３０１，３０２，３０３の上面とキャパシタ電極３１との対向面積を大きくできる。
【０２０６】
尚、選択トランジスタとしてのＦｉｎ ＦＥＴ２のフィン幅Ｗｆｉｎ＿Ｔは、Ｆｉｎ ＦＥＴが完全空乏モードで駆動できるフィン幅に設定されていることが好ましい。また、キャパシタの構成要素としてのフィン部３０１，３０２，３０３は、抵抗値を低減するために、不純物濃度が高いことが好ましい。しかし、Ｆｉｎ ＦＥＴのフィン部２０（チャネル領域２４）の不純物濃度は、Ｆｉｎ ＦＥＴを完全空乏モードで駆動できる不純物濃度に設定されていることが好ましい。
【０２０７】
図２３及び図２４に示されるように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上面が、キャパシタ絶縁膜３２を介して、キャパシタ電極３１と対向することによって、キャパシタ３の静電容量を大きくできる。
【０２０８】
したがって、本実施形態の構成例２によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２０９】
（構成例３）
図２５及び図２６を用いて、本実施形態の抵抗変化メモリの構成例３について、説明する。図２５及び図２６は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２５及び図２６において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２５及び図２６において、図の奥行き又は手前方向の部材は、破線で示している。
【０２１０】
選択トランジスタとしてのＦｉｎ ＦＥＴ２において、トランジスタの電流駆動能力を向上させるために、ゲート絶縁膜２２の膜厚は、薄くされている。また、ゲート絶縁膜には、チャネル領域２４内におけるキャリアの移動度を向上できる材料、例えば、ＳｉＯ２などが用いられることが好ましい。
【０２１１】
チップの動作の安定化のため、直流的な高電圧がキャパシタ３に常に印加されている。それゆえ、キャパシタ３の構成要素としての絶縁膜は、高い絶縁耐圧が要求される。
【０２１２】
本構成例において、キャパシタ３に用いられているキャパシタ絶縁膜３２Ａの材料が、Ｆｉｎ ＦＥＴ２に用いられているゲート絶縁膜２２と同じ材料である場合、図２５に示されるように、キャパシタ絶縁膜３２Ａの膜厚ｔ＿ｃｉは、ゲート絶縁膜２２の膜厚ｔ＿ｇｉより厚くなっていることが好ましい。これによって、キャパシタ３に用いられているキャパシタ絶縁膜３２Ａの絶縁耐圧が、向上される。
【０２１３】
図２６に示されるように、キャパシタ絶縁膜３２Ｂを形成するための材料は、ゲート絶縁膜２２を形成するための材料とは、異なっていてもよい。この場合、キャパシ絶縁膜３２Ｂは、ゲート絶縁膜２２に比較して、誘電率が高い材料や、絶縁耐圧が劣化しにくい構造が、適用される。
【０２１４】
例えば、ゲート絶縁膜２２の材料がＳｉＯ２である場合、キャパシタ絶縁膜３２Ｂの材料は、窒化シリコン（ＳｉｍＮｎ）、酸化アルミニウム（ＡｌｍＯｎ）、酸化ハフニウム（ＨｆＯｎ）、酸化ランタン（ＬａＯｎ）などが、用いられる。上記の各材料の組成式において、ｍ及びｎは、化学量論的組成に基づいた０より大きい値である。
【０２１５】
また、キャパシタ絶縁膜３２Ａ，３２Ｂは、絶縁耐圧を大きくするために、積層構造を有してもよい。例えば、絶縁膜３２Ａ，３２Ｂは、ＳｉＯ２とＳｉｍＮｎの積層構造を有する。尚、積層構造の絶縁膜において、ＳｉｍＮｎの代わりに、ＡｌｍＯｎなどの金属酸化膜（高誘電体膜）が用いられてもよい。
【０２１６】
ゲート絶縁膜２２も、選択トランジスタに要求される動作に応じて、シリコン酸化膜以外の絶縁膜や、複数の絶縁膜を含む積層構造が適用されてもよい。
【０２１７】
本構成例において、図２５及び図２６に示されるように、ＦｉｎＦＥＴのゲート絶縁膜とキャパシタのキャパシタ絶縁膜とを異なる構成で形成することによって、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタとして好ましい特性とキャパシタとして好ましい特性を、それぞれ実現できる。
【０２１８】
以上のように、本実施形態の構成例３によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２１９】
（構成例４）
図２７乃至図３１を用いて、本実施形態の抵抗変化メモリの構成例４について、説明する。図２７乃至図３１は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２７乃至図３１において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２７乃至図３１において、図の奥行き又は手前方向の部材は、破線で示している。
【０２２０】
本実施形態の抵抗変化メモリに用いられるキャパシタ３は、選択トランジスタ２と実質的に同じ構成を含み、選択トランジスタ２に類似した構造を有する。これに加えて、図２７乃至図３１に示されるように、本実施形態の抵抗変化メモリに用いられるキャパシタは、抵抗変化型記憶素子の構成部材を含んでいてもよい。
【０２２１】
図２７に示されるように、キャパシタ電極３１上に、絶縁膜３５を介して、導電体１Ａが設けられている。導電体１Ａは、抵抗変化型記憶素子（ここでは、ＭＴＪ素子）１の構成要素の少なくとも１つを、含んでいる。
【０２２２】
構造体１Ａの底面上及び上面上には、導電層１８Ａ，１９Ａが設けられている。導電層１８Ａ，１９Ａは、抵抗変化型記憶素子１の底面上及び上面上にそれぞれ設けられた電極層１８，１９と同時に形成され、電極層１８，１９と実質的に同じ構成（材料、厚さ）である。
【０２２３】
導電層１９Ａ上には、コンタクトプラグ８８２が設けられている。コンタクトプラグ８８２上には、配線８９２が設けられている。
【０２２４】
絶縁膜（第２のキャパシタ絶縁膜）３５は、キャパシタ絶縁膜として機能する。絶縁膜３５を挟んでいるキャパシタ電極３１と導電体１Ａ（及び導電層１８Ａ，１９Ａ）との間で、静電容量Ｃａｐ＿Ｇ−Ｍが形成される。
【０２２５】
このように、ゲート電極２２と同じ材料からなるキャパシタ電極３１と抵抗変化型記憶素子１と同じ構成を含む導電体１Ａとの間に、静電容量Ｃａｐ＿Ｇ−Ｍが形成される。これによって、本構成例の抵抗変化メモリにおいて、キャパシタ３の静電容量を増大できる。
【０２２６】
尚、ここでは、抵抗変化型記憶素子１と同時に形成される導電体１Ａと、２つの電極層１８，１９とそれぞれ同時に形成される導電層１８Ａ，１９Ａの全ての構成が、キャパシタ３に含まれている。しかし、導電体１Ａ及び２つの導電層１８Ａ，１９Ａのうち、少なくとも１つが、キャパシタ絶縁膜３５上に形成されていればよい。また、導電体１Ａは、抵抗変化型記憶素子１の構成要素のうち少なくとも１つを含んでいればよい。
【０２２７】
図２８に示すように、導電体１Ａとキャパシタ絶縁膜３５との間に、コンタクトプラグ８８Ａが設けられていてもよい。このコンタクトプラグ８８Ａは、Ｆｉｎ ＦＥＴ２のゲート電極又はソース／ドレインに接続されるコンタクトプラグ８２と同時に形成される。尚、導電体１Ａとキャパシタ絶縁膜３５との間に、ビット線ｂＢＬ及び他の配線と同時に形成される導電層が設けられてもよい。
【０２２８】
図２９に示されるように、基板表面に平行方向における導電体１Ａの寸法Ｄ１は、基板表面に平行方向におけるＭＴＪ素子１の寸法ＤＲＭと異なってもよい。
【０２２９】
寸法Ｄ１が寸法ＤＲＭよりも大きければ、キャパシタ電極３１と導電体１Ａとの対向面積を大きくでき、キャパシタ３の静電容量を大きくできる。
【０２３０】
この際、キャパシタ電極（または、キャパシタ領域）に対する導電体１Ａの面積（デンシティールール）が２５％〜７０％程度に設定されることで、導電体１Ａ（ＭＴＪ素子１）が形成された後のＣＭＰの平坦性やエッチングの加工性が、向上する。
【０２３１】
また、抵抗変化型記憶素子１のような小さいサイズに、導電体１Ａが電気的に分離されないことによって、キャパシタ領域７１内の構成要素に対する加工が、容易になる。
【０２３２】
図３０及び図３１に示されるように、導電体１Ａと導電層１８Ａ，１９Ａとのパターンが、ＭＴＪ素子１と電極層１８，１９とのパターンと異なっていてもよい。
【０２３３】
メモリセルアレイ６１内において、電極層１８，１９は、ＭＴＪ素子１ごとに電気的に分離されている。
一方、図３０に示されるように、キャパシタ領域７１内の複数の導電体１Ａに対して、導電体１Ａ上部側の導電層１９Ｂは、複数の導電体１Ａ上で連続している。また、図３１に示されるように、導電体１Ａ底部側の導電層１８Ｂは、キャパシタ絶縁膜３５上で連続し、複数の導電体１Ａに接触している。
【０２３４】
このように、２つの導電層１８Ｂ，１９Ｂのうち、少なくとも一方を、導電体１Ａ毎に分離せずに連続した１つの層とすることで、キャパシタ領域７１内の構成要素に対する加工が容易になる。
【０２３５】
図２７乃至図３１に示したように、本実施形態の抵抗変化メモリに用いられるキャパシタにおいて、そのキャパシタ３が、選択トランジスタ（Ｆｉｎ ＦＥＴ）２と実質的に同じ構成を含むことに加えて、抵抗変化型記憶素子（ＭＴＪ素子）１と実質的に同じ構成を含む。これによって、本構成例４の抵抗変化メモリは、キャパシタ３の静電容量をさらに大きくできる。
【０２３６】
以上のように、本実施形態の構成例４の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０２３７】
（構成例５）
図３２及び図３３を用いて、本実施形態の抵抗変化メモリに用いられるキャパシタの構成例５について、説明する。図３２及び図３３は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図３２及び図３３において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図３２及び図３３において、図の奥行き又は手前方向の部材は、破線で示している。
【０２３８】
図３２に示されるように、キャパシタ３の入出力端子としてのコンタクトプラグ８８Ｂが、１つのキャパシタ電極３１に接続される。これとともに、キャパシタの端子としてのコンタクトプラグ８８Ａが、導電体１Ａ及びキャパシタ絶縁膜３５を介して、コンタクトプラグ８８Ｂが接続されているのと同じキャパシタ電極３１に、接続されている。
【０２３９】
コンタクトプラグ８８Ａ，８８Ｂのそれぞれは、キャパシタの構成要素としてのフィン部に接続されたコンタクトプラグ（図示せず）と入出力端子対を形成する。
【０２４０】
このように、構成要素の一部を複数のキャパシタで共有し、膜の積層方向（基板表面に対して垂直方向）におけるレイアウトを変更することで、基板表面に対して平行方向の大きさ（占有面積）が大きくならずに、所定の静電容量を有する複数のキャパシタを、形成できる。
【０２４１】
図３３に示される例では、２つのキャパシタ３Ａ，３Ｂが、コンタクトプラグ８８１，８８２及び配線８７１を経由して、直列に接続されている。これによって、ある印加電位が、キャパシタ３Ａ，３Ｂの入出力端子８６１，８６２，８９１，８９２間に印加されても、端子８６１，８６２間の電位は２つのキャパシタ３Ａ，３Ｂに対して分圧される。
【０２４２】
それゆえ、図３３に示される例によれば、プロセスの変更なしに、１つのキャパシタに印加される電位を低減でき、キャパシタ絶縁膜３２１，３２２の絶縁破壊を抑制できる。この結果として、信頼性の高い抵抗変化メモリを形成できる。
【０２４３】
図３３において、ｘ方向に隣接する２つのキャパシタ３Ａ，３Ｂが直列接続されている例が示されているが、ｙ方向に隣接する２つのキャパシタが直列接続されてもよいのは、もちろんである。尚、直列接続されるキャパシタの個数は、３個以上であってもよい。
【０２４４】
尚、２以上のキャパシタが直列接続された例が示されているが、２以上のキャパシタが並列に接続されてもよい。要求される静電容量及び回路構成に応じて、２以上のキャパシタが、直列及び並列に接続されてもよい。
【０２４５】
以上のように、本実施形態の構成例５の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２４６】
＜第２の実施形態＞
図３４乃至図６０を用いて、第２の実施形態に係る抵抗変化メモリについて、説明する。本実施形態において、第１の実施形態と同様に、ＭＲＡＭが抵抗変化メモリの一例として、例示される。第２の実施形態において、第１の実施形態で述べられた構成要素と同じ構成要素には、同じ符号を付し、その詳細な説明は必要に応じて行う。また、第２の実施形態において、第１の実施形態で述べられた素子間の接続関係に関しても、同じ関係を有する場合には、必要に応じて、詳細に説明する。
【０２４７】
（基本例）
図３４乃至図３９を用いて、第２の実施形態の抵抗変化メモリに含まれるメモリセル及びキャパシタの基本構造について、説明する。
【０２４８】
図３４は、本実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図である。図３５及び図３６は、メモリセルの断面構造を示している。図３７は、本実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図である。図３８及び図３９は、キャパシタの断面構造を示している。図３４乃至図３９において、明確化のため、各素子を覆う層間絶縁膜の図示は、省略する。図３６において、図の奥行き又は手前方向の部材は、破線で示している。
【０２４９】
本実施形態において、メモリセルＭＣは、図４に示される構成と同じ回路構成で、抵抗変化型記憶素子１と選択トランジスタ２とが接続されている。
【０２５０】
図３４乃至図３６に示されるように、メモリセルの選択トランジスタ２は、ＲＣＡＴである。図３５は、ＲＣＡＴのチャネル長方向に沿う断面構造を示している。図３６は、ＲＣＡＴのチャネル幅方向に沿う断面構造を示している。例えば、ＲＣＡＴのチャネル長方向はｙ方向に対応し、ＲＣＡＴのチャネル幅方向はｘ方向に対応する。
【０２５１】
半導体基板１００内に、素子分離絶縁膜１０１が埋め込まれ、アクティブ領域（素子形成領域又は半導体領域ともよばれる）２０が定義される。
【０２５２】
アクティブ領域２０内に、溝（recess）が設けられている。溝に沿うアクティブ領域２０の側面及び上面上に、ゲート絶縁膜２２が形成される。溝内に、ゲート電極２１が埋め込まれる。
【０２５３】
ゲート電極２１は、溝に埋め込まれた下部ゲート電極部２１ａと、下部ゲート電極部２１ｂ上をｘ方向に延在する上部ゲート電極部２１ｂとを有する。例えば、下部ゲート電極部２１ａは、上部ゲート電極部２１ｂの延在方向において、素子分離絶縁膜１０１の側面に接触する。上部ゲート電極部２１ｂは、下部ゲート電極部２１ａに接続されるとともに、素子分離絶縁膜１０１の上面に接触する。
【０２５４】
本実施形態において、ゲート電極２１が埋め込まれる溝のことを、リセスともよぶ。
【０２５５】
溝の開口部に隣接して、ソース及びドレインとしての２つの拡散層２３Ａ，２３Ｂが、アクティブ領域２０内に設けられる。
【０２５６】
トランジスタのチャネル領域ＣＮＬは、ソース／ドレイン拡散層２３Ａ，２３Ｂ間において、ゲート電極２１とアクティブ領域２０とがゲート絶縁膜２２を挟んで対向している領域に設けられている。このトランジスタ２のチャネル領域ＣＮＬは、溝の側面に沿ってアクティブ領域２０内に形成される。このため、基板の深さ方向におけるチャネル領域の寸法が大きくなり、基板表面におけるゲート電極２１の占有面積に対して、実効的なチャネル長は長くなる。それゆえ、選択トランジスタの占有面積が微細化されても、選択トランジスタ２の短チャネル効果を抑制できる。
【０２５７】
また、チャネル長を長くするために、ゲート電極の占有面積が大きくなるのを抑制できるため、ソース／ドレイン拡散層２３Ａ，２３Ｂの面積を大きくできる。その結果として、コンタクトプラグ８１，８２とソース／ドレイン拡散層２３Ａ，２３Ｂとの接触面積を大きくでき、コンタクト抵抗を低減できる。
【０２５８】
抵抗変化型記憶素子１の一端は、コンタクトプラグ８２を介して、ソース／ドレイン拡散層２３Ａに接続されている。抵抗変化型記憶素子１の他端は、ビアプラグ８３を介して、ビット線ＢＬに接続されている。ＲＣＡＴのソース／ドレイン拡散層２３Ｂは、コンタクトプラグを介して、ビット線ｂＢＬに接続されている。
【０２５９】
図３７乃至図３９は、本実施形形態の抵抗変化メモリに用いられるキャパシタ３を示している。このキャパシタ３は、図３４乃至図３６に示されるメモリセルＭＣと同じ半導体基板（チップ）１００内に設けられる。キャパシタ３は、選択トランジスタとしてのＲＣＡＴ２と近似した構造を有する。
【０２６０】
図３７乃至図３９に示されるように、キャパシタの構成要素（キャパシタ電極）としての半導体領域３０は、溝を有する。
【０２６１】
キャパシタ電極３１は、半導体領域３０内に形成された溝内に埋め込まれる。キャパシタ電極３１は、溝内に埋め込まれた下部キャパシタ電極部３１ａと下部キャパシタ電極部３１ａ上の上部キャパシタ電極部３１ｂとを有する。
【０２６２】
溝の形状に沿って、キャパシタの構成要素としての半導体領域３０の表面に、キャパシタ絶縁膜３２が設けられている。半導体領域３０及びキャパシタ電極３１は、キャパシタ絶縁膜３２を挟んで対向している。
【０２６３】
例えば、キャパシタ電極３１がキャパシタ絶縁膜３２に接触する方向に交差する方向（溝の延在方向）において、下部キャパシタ電極部３１ａは、素子分離絶縁膜１０１の側面に接触する。上部キャパシタ電極部３１ｂの側面は、キャパシタ絶縁膜３２に接触せずに、例えば、側壁絶縁膜によって覆われている。
【０２６４】
溝の開口部に隣接して、コンタクト領域３３Ｂが半導体領域３０上面に設けられる。コンタクト領域３３Ｂ上には、コンタクトプラグ８６が設けられる。コンタクトプラグ８８が、キャパシタ電極３１上面に設けられる。
コンタクトプラグ８６，８８は、キャパシタ３の入出力端子として用いられ、コンタクトプラグ８６，８８のそれぞれは、回路を形成するための配線８７，８９に接続される。
【０２６５】
キャパシタ電極３１は、ＲＣＡＴ２のゲート電極２１と同じ材料を用いて、同時に形成される。また、半導体領域３０の溝は、ＲＣＡＴ２のゲート電極２１を埋め込むための溝と同時に形成される。コンタクト領域３３Ｂは、ＲＣＡＴ２のソース／ドレイン拡散層２３Ａ，２３Ｂと同時に形成される。
【０２６６】
第２の実施形態の抵抗変化メモリは、抵抗変化型記憶素子１、選択トランジスタとしてのＲＣＡＴ２、及び、周辺回路の構成素子としてのキャパシタ３とを含んでいる。
【０２６７】
ＲＣＡＴ２は、アクティブ領域２０内の溝に埋め込まれたゲート電極２１を有する。ゲート電極２１は、溝側面に沿う半導体領域２０の側面と溝底面に沿う半導体領域の上面に対向する。ＲＣＡＴ２のチャネル領域ＣＮＬは、ゲート絶縁膜２２を挟んでゲート電極２１内に、形成される。
【０２６８】
本実施形態の抵抗変化メモリにおいて、キャパシタ３の静電容量Ｃａｐは、溝を有するキャパシタ電極（半導体領域）３０とその溝に埋め込まれたキャパシタ電極３１とがキャパシタ絶縁膜３２を挟んで対向する領域に形成される。キャパシタの構成要素としての半導体領域３０及びキャパシタ電極３１間の対向面積は、主に半導体領域３０の側面とキャパシタ電極３１の側面との間に確保される。つまり、半導体領域３０及びキャパシタ電極３１間の対向面積は、溝の深さに依存する。
【０２６９】
本実施形態におけるキャパシタ３の静電容量Ｃａｐはキャパシタ電極３１が溝に埋め込まれるによって形成されるため、基板表面におけるキャパシタ電極３１の占有面積に対して、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【０２７０】
このように、第２の実施形態の抵抗変化メモリにおいて、溝が半導体基板１００内に形成されることによって、半導体基板１００内の半導体領域３０に段差が形成される。その段差を利用して、キャパシタ３の構成要素としての半導体領域３０の側面とその側面と対向するキャパシタ電極３１との間に、キャパシタ３の静電容量が形成される。
【０２７１】
それゆえ、本実施形態の抵抗変化メモリに用いられるキャパシタ３は、小さな占有面積で、大きい静電容量を形成できる。
【０２７２】
また、本実施形態の抵抗変化メモリが含んでいるキャパシタ３は、選択トランジスタとしてのＲＣＡＴ２と実質的に同じ製造工程で、同時に形成できる。
【０２７３】
したがって、第２の実施形態の抵抗変化メモリによれば、第１の実施形態と同様に、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２７４】
（２） 構成例１
図４０乃至図４６を参照して、第２の実施形態の抵抗変化メモリの構成例１について、説明する。
【０２７５】
（ａ）構造
図４０乃至図４３を用いて、本実施形態の構成例１の抵抗変化メモリ（例えば、ＭＲＡＭ）の構造について、説明する。
【０２７６】
本実施形態において、例えば、図１１を用いて説明したように、抵抗変化メモリの動作の安定化のため、メモリセルは半導体基板内に定義されたメモリセルアレイ６１内に設けられ、キャパシタはメモリセルアレイ６１に隣接するように半導体基板内に定義された周辺領域７（キャパシタ領域７１）内に設けられる。
【０２７７】
図４０は、メモリセルアレイ６１内部のレイアウトの一例を示している。図４１は、キャパシタ領域７１内部のレイアウトの一例を示している。図４２及び図４３は、本構成例の抵抗変化メモリにおけるメモリセル及びキャパシタの断面構造を示している。尚、図４１において、説明の明確化のため、キャパシタ３の構成要素としての半導体領域３０の延在方向をｙ方向と定義し、それに交差する方向をｘ方向と定義しているが、キャパシタ３の構成要素の延在方向は、これに限定されない。
【０２７８】
本実施形態において、周辺トランジスタは、第１の実施形態に示された周辺トランジスタと同様に、プレーナー構造のＦＥＴである。それゆえ、本実施形態において、周辺トランジスタ２の図示及び説明は省略する。但し、周辺トランジスタは選択トランジスタと同様に、ＲＣＡＴでもよいのはもちろんである。
【０２７９】
本構成例の抵抗変化メモリにおいて、第１の実施形態の抵抗変化メモリと実質的に同様のレイアウトで、メモリセルアレイ６１内に、複数のメモリセルが配置される。１つのメモリセルは、選択トランジスタとしての１つのＲＣＡＴ２と、１つの抵抗変化型記憶素子（例えば、ＭＴＪ素子）１とを含む。
【０２８０】
本実施形態の抵抗変化メモリのメモリセルにおいて、第１の実施形態で述べられた選択トランジスタ（Ｆｉｎ ＦＥＴ）と同様に、ｘ方向に隣接する選択トランジスタとしてのＲＣＡＴは、ワード線ＷＬを共有している。
【０２８１】
１つのアクティブ領域（半導体領域）２０は、素子分離絶縁膜１０１によって定義される。１つのアクティブ領域２０は、四角形状の平面形状を有する。
【０２８２】
１つのアクティブ領域２０内に、２つのＲＣＡＴ２が設けられる。１つのアクティブ領域２０内の２つのＲＣＡＴ２は、１つのソース／ドレイン拡散層２３Ｂを共有している。共有された拡散層２３Ｂを介して、２つのＲＣＡＴ２は、同じビット線ｂＢＬに接続される。
【０２８３】
また、選択トランジスタとしての１つのＲＣＡＴ２に対して、１つの抵抗変化型記憶素子（例えば、ＭＴＪ素子）１が、それぞれ設けられている。抵抗変化型記憶素子１は、ソース／ドレイン拡散層２３Ａ上方に配置されている。
【０２８４】
抵抗変化型記憶素子１の一端は、選択トランジスタの電流経路（ソース／ドレイン拡散層）２３Ａに接続され、抵抗変化型記憶素子の他端は、ビット線ＢＬに設けられている。
【０２８５】
図４１に示されるように、キャパシタ領域７１内において、１つの半導体領域３０が、半導体基板１００内に埋め込まれた素子分離絶縁膜１０１によって定義される。１つの半導体領域３０内に、複数（ここでは、３個）のキャパシタ３が設けられている。
【０２８６】
半導体領域３０は、キャパシタ３の構成要素として用いられる。キャパシタ３の構成要素としての半導体領域３０は、例えば、ｙ方向に延在する。
【０２８７】
キャパシタ電極３１は、半導体領域３０内に設けられている。半導体領域３０の延在方向において、キャパシタ電極３１は、キャパシタ絶縁膜３２に挟まれている。複数のキャパシタ電極３１が、１つの半導体領域３０内に設けられている。複数のキャパシタ電極３１は、半導体領域３０の延在方向に沿って配置されている。
【０２８８】
キャパシタの構成要素としての半導体領域３０上に、キャパシタ３の入出力端子としてのコンタクトプラグ８６が設けられる。キャパシタ電極３１上に、キャパシタ３の入出力端子としてのコンタクトプラグ８８が設けられている。
【０２８９】
図４２は、図４０及び図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面構造を示し、図４３は、図４０及び図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面構造を示している。尚、図４２及び図４３において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図４３において、図の奥行き又は手前方向の部材は、破線で示している。
【０２９０】
メモリセルアレイ６１内において、１つのアクティブ領域２０内に、２つの溝１９０が設けられている。溝１９０のそれぞれに、ゲート電極２１が、ゲート絶縁膜２２を介して、埋め込まれている。本実施形態において、ＲＣＡＴのゲート電極が埋め込まれる溝１９０のことを、ＲＣＡＴ溝とよぶ。
【０２９１】
ＲＣＡＴ溝の底部は、例えば、湾曲している。それゆえ、ゲート電極２１の底部は、溝の底部の湾曲に依存した曲率を有している。
【０２９２】
キャパシタ領域７１内において、１つのキャパシタの構成要素としての半導体領域３０内に、例えば、３つの溝１９０が設けられる。溝１９０のそれぞれに、キャパシタ電極３１が、キャパシタ絶縁膜３２を介して、埋め込まれる。各溝１９０に埋め込まれたキャパシタ電極３１は、互いに分離されている。
【０２９３】
溝に埋め込まれる複数のキャパシタ電極３１が、キャパシタ３の構成要素としての１つの半導体領域３０を共有する。これによって、キャパシタのレイアウトや半導体領域（キャパシタ電極）３０の製造工程が簡略化される。又、複数のキャパシタ電極が１つの半導体領域を共有することによって、各溝１９０をそれぞれ取り囲むように、素子分離絶縁膜を形成する必要がない。そのため、素子分離絶縁膜を形成する領域を確保するために、キャパシタ領域７１の面積が増大するのを、抑制できる。
【０２９４】
本実施形態において、キャパシタ３のキャパシタ電極３１が埋め込まれた溝１９０のことを、キャパシタ溝とよぶ。
【０２９５】
キャパシタの構成要素としての半導体領域３０のｘ方向における寸法ＷＣａｐは、ＲＣＡＴのアクティブ領域２０のｘ方向における寸法ＷＲと同じ大きさでもよいし、異なる大きさでもよい。但し、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくするために、半導体領域３０の寸法ＷＣａｐは、アクティブ領域２０のｙ方向の寸法ＷＲより大きいことが好ましい。半導体領域３０の寸法ＷＣａｐは、実質的に、キャパシタ溝のｘ方向の寸法に相当する。
【０２９６】
半導体領域３０の寸法ＷＣａｐを大きくして、半導体領域３０及びキャパシタ電極３１間間の対向面積を大きくした場合、キャパシタ溝は、ｘ方向（又はｙ方向）に延在するライン状の形状を有し、その結果として、キャパシタ溝内に埋め込まれるキャパシタ電極３１もライン状の構造を有する。
【０２９７】
溝に埋め込まれたキャパシタ電極３１のｙ方向における最大寸法（第３の寸法）ＤＣは、ゲート電極２１のｙ方向における最大寸法（第１の寸法）ＤＡと同じで大きさでもよいし、異なる大きさでもよい。寸法ＤＣが大きくなると、キャパシタ電極３１の底部と半導体領域３０との対向面積が大きくなる。その結果として、キャパシタの静電容量は大きくなる。各電極２１，３１の寸法ＤＡ，ＤＣは、各溝１９０の開口部の寸法と実質的に等しい。各電極２１，３１の寸法ＤＡ，ＤＣは、半導体領域２０，３０内に形成される溝の大きさによって、調整される。
【０２９８】
尚、本構成例において、第１の実施形態の図２５及び図２６を用いて説明したのと同様に、ＲＣＡＴ２及びキャパシタ３に要求される特性に応じて、キャパシタ絶縁膜３２の材料及び膜厚は、ゲート絶縁膜２２の材料及び膜厚と異なってもよい。
【０２９９】
キャパシタの構成要素としての半導体領域３０の不純物濃度は、例えば、１０１９／ｃｍ３から１０２１／ｃｍ３程度の値に設定される。アクティブ領域としての不純物濃度は、例えば、１０１７／ｃｍ３程度に設定される。キャパシタの構成要素としての半導体領域３０は、ｐ型の伝導性であってもよいし、ｎ型の伝導性であってもよい。
【０３００】
以上のように、本実施形態の構成例１の抵抗変化メモリは、選択トランジスタとしてＲＣＡＴ２と、キャパシタ３とを含む。
【０３０１】
選択トランジスタとしてのＲＣＡＴ２において、ゲート電極２１は、アクティブ領域２０内のＲＣＡＴ溝１９０内に、ゲート絶縁膜２２を介して、埋め込まれる。ゲート電極２１は、溝に沿う半導体領域２０の側面及び上面に対向する。ＲＣＡＴのチャネル領域は、ＲＣＡＴ溝の底部の半導体領域を経由して、溝に沿う半導体領域３０の側面に形成される。
【０３０２】
本構成例のキャパシタ３において、半導体領域３０は、キャパシタ溝１９０を有する半導体領域３０であり、キャパシタ電極３１は、そのキャパシタ溝１９０の内部に埋め込まれる。キャパシタの構成要素としての半導体領域３０の側面と溝に埋め込まれたキャパシタ電極３１との間で、キャパシタの静電容量が形成される。
【０３０３】
これによって、チップ内における占有面積の増大を抑制して、半導体領域とキャパシタ電極との間の対向面積を大きくできる。それゆえ、キャパシタ３を形成するための面積を大きくせずに、キャパシタの静電容量を大きくできる。
【０３０４】
また、本構成例の抵抗変化メモリが含んでいるキャパシタ３は、後述の製造方法によって、選択トランジスタのとしてのＲＣＡＴ２と、実質的に同時に共通の製造工程によって、形成される。それゆえ、本構成例の対抗変化メモリは、キャパシタ３を形成するための工程を、別途に追加する必要はない。
【０３０５】
以上のように、本実施形態の構成例１の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０３０６】
（ｂ） 製造方法
図４０乃至図４６を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図４０乃至図４６において、ｘ方向における各製造工程の断面工程図が示されている。
【０３０７】
図４４は、第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３０８】
図４４に示されるように、半導体基板１００内に、素子分離絶縁膜１０１が埋め込まれ、メモリセルアレイ６１、メモリセルアレイ内のアクティブ領域４０、及び、キャパシタ領域７１が定義される。例えば、メモリセルアレイ６１内には、ウェル領域（図示せず）が形成される。キャパシタ領域７１内には、例えば、不純物が添加され、不純物領域３０が形成される。ウェル領域及び不純物領域３０の形成は、素子分離絶縁膜１０１が形成される前に実行されてもよい。
【０３０９】
半導体基板１００上に、絶縁膜又はレジストが堆積された後、所定のパターンを有するマスク層１２５が形成される。マスク層１２５は、ＲＣＡＴ溝及びキャパシタ溝の形成位置に、開口部を有する。周辺トランジスタが、プレーナ型のＦＥＴである場合、周辺トランジスタ領域は、開口部を有さないマスク層によって覆われている。
【０３１０】
形成されたマスク層１２５に基づいて、ＲＩＥ法が実行される。これによって、メモリセルアレイ６１及びキャパシタ領域７１において、半導体基板１００内の所定の位置に、溝１９０が形成される。
【０３１１】
図４５は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３１２】
図４５に示されるように、マスク層が半導体基板１００上から剥離された後、半導体基板１００上に、ゲート絶縁膜２２及びキャパシタ絶縁膜３２が、例えば、熱酸化法によって、形成される。ゲート絶縁膜２２及びキャパシタ絶縁膜３２は、メモリセルアレイ６１及びキャパシタ領域７１内の溝１９０の側面に沿って、形成される。
【０３１３】
ゲート絶縁膜２２及びキャパシタ絶縁膜３２が形成された後、ポリシリコン層１３０が、例えば、ＣＶＤ法を用いて、溝１９０内及び半導体基板１００上に形成される。溝１９０内は、ポリシリコン層１３０によって、充填される。
【０３１４】
ポリシリコン層１３０上面に対する平坦化処理の後、ポリシリコン層１３０上には、例えば、金属層１３２が、スパッタ法を用いて堆積される。金属層１３２は、シリコンと金属との化学反応（シリサイド処理）によってシリサイド層を形成するための層である。金属層１３２は、例えば、タングステン、チタン、ニッケルパラジウム合金などが用いられる。金属層１３１の形成工程は、省略されてもよい。尚、第１の実施形態において、ＦｉｎＦＥＴのゲート電極及びキャパシタのキャパシタ電極３１も、シリサイド処理によって、形成されてもよい。
【０３１５】
図４６は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３１６】
図４６に示されるように、ポリシリコン層と金属層とに対する加熱処理によって、シリサイド層が形成された後、シリサイド層上に、例えば、窒化シリコン膜などのマスク層１２６が堆積される。マスク層１２６は、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。マスク層１２６は、半導体基板１００内の溝の上方に残存するように、パターニングされる。
【０３１７】
パターニングされたマスク層１２６に基づいて、シリサイド層が加工され、ＲＣＡＴのゲート電極２１及びキャパシタのキャパシタ電極３１が、それぞれ形成される。ゲート電極２１及びキャパシタ電極３１の形成と同時に、プレーナー構造の周辺トランジスタのゲート電極が形成される。
【０３１８】
この後、形成されたゲート電極２１をマスクにして、イオン注入が実行されることによって、図４０乃至４３に示されるように、半導体基板１００内に、ＲＣＡＴ２のソース／ドレイン拡散層２３Ａ，２３Ｂが形成される。この際、キャパシタ領域７２がマスク（例えば、レジストマスク）で覆われていなければ、これと同時に、キャパシタ領域７２内の半導体基板１００表層に、拡散層（コンタクト領域）３３が形成される。
【０３１９】
ソース／ドレイン拡散層が形成された後、ゲート電極２１及びキャパシタ電極３１の側面及び上面上に、側壁絶縁膜（図示せず）が形成される。
【０３２０】
そして、コンタクトプラグ、配線及びビット線が、例えば、ダマシン法などの周知の多層配線技術を用いて、各領域６１，７１内の所定の箇所に、形成される。
【０３２１】
これによって、第２の実施形態の抵抗変化メモリが作製される。
【０３２２】
以上のように、第２の実施形態の抵抗変化メモリにおいて、抵抗変化メモリが含むキャパシタ３は、メモリの選択トランジスタとしてのＲＣＡＴと、実質的に同時に、同じ製造工程で形成される。
【０３２３】
それゆえ、本実施形態の抵抗変化メモリの製造方法によれば、溝を有する半導体領域３０とその溝に埋め込まれたキャパシタ電極３１とを有するキャパシタ３が、メモリセルと同じチップ内に設けられても、そのキャパシタ３を形成するために、製造工程の過剰な追加や製造工程の複雑化は、生じない。
【０３２４】
また、本実施形態の抵抗変化メモリにおいて、キャパシタ３の静電容量は、キャパシタの構成要素としての半導体領域３０とその半導体領域３０のキャパシタ溝１９０に埋め込まれたキャパシタ電極３１との間に形成される。
【０３２５】
本実施形態においても、第１の実施形態の抵抗変化メモリと同様に、半導体基板内の半導体領域に形成される段差を利用して、その段差の側面において、半導体領域３０及びキャパシタ電極３１間の対向面積を確保している。このため、小さな占有面積で、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【０３２６】
それゆえ、第２の実施形態の抵抗変化メモリの製造方法によれば、基板表面に対するキャパシタの占有面積を大きくせずに、静電容量の大きいキャパシタを形成できる。
【０３２７】
したがって、本実施形態の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、比較的容易に提供できる。
【０３２８】
（３） 構成例２
図４７乃至図５０を用いて、第２の実施形態の抵抗変化メモリの構成例２について、説明する。
【０３２９】
（ａ） 構造
図４７を用いて、本実施形態の構成例２の抵抗変化メモリの構造について説明する。図４７は、メモリセル及びキャパシタのｙ方向に沿う断面構造を示している。図４７において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３３０】
本構成例の抵抗変化メモリは、ｙ方向に沿う断面構造において、ＲＣＡＴ溝及びキャパシタ溝の底部が円形状の断面形状を有している。本構成例において、円形状は、楕円形状を含む。
【０３３１】
ＲＣＡＴ２のゲート電極２１は、円形状の底部を有するＲＣＡＴ溝に埋め込まれるため、その形状に応じて、ゲート電極２１の底部は円形状の断面構造を有する。それゆえ、本構成例のＲＣＡＴのゲート電極２１は、円形状の下部ゲート電極部２６Ｂとその上部に設けられた上部ゲート電極部２６Ａとを有する。
【０３３２】
キャパシタ電極３１が埋め込まれるキャパシタ溝は、ＲＣＡＴ溝と実質的に同じ工程で形成される場合、キャパシタ溝の底部の断面形状も、円形状になる。それゆえ、キャパシタ電極３１は、円形状の下部キャパシタ電極部３６Ｂとその上部に設けられた上部キャパシタ電極部３６Ａとを有する。
【０３３３】
ゲート電極２１及びキャパシタ電極３１において、それらの円形状の下部電極部２６Ｂ，３６Ｂのことを、ラウンディング部２６Ｂ，３６Ｂとよぶ。ラウンディング部２６Ｂ，３６Ｂの直径（最大寸法，第２の寸法）ＤＢ，ＤＤは、ラウンディング部２６Ｂのより上方の溝の開口部の寸法（第１の寸法）ＤＡ，ＤＣより大きくなっている。
【０３３４】
このように、選択トランジスタとしてのＲＣＡＴ２において、ＲＣＡＴ溝及びゲート電極２１の底部２６Ｂが円形状の構造を有することによって、その円の円周に沿う領域に、チャネル領域が形成される。その結果として、ラウンディング部２６Ｂを有するＲＣＡＴ２の実効的なチャネル長が、ランディング部を有さないゲート構造に比較して、長くなる。それゆえ、メモリセル及び選択トランジスタ２の微細化が進んでも、短チャネル効果を抑制できる。
【０３３５】
また、キャパシタ電極３１が円形状の底部を有することによって、そのキャパシタ電極３１と半導体領域３１との対向面積が増大する。それゆえ、ラウンディング部３６Ｂを有するキャパシタは、ラウンディング部を有さないキャパシタに比較して、キャパシタ３の静電容量を大きくできる。
【０３３６】
本構成例の選択トランジスタのとしてのＲＣＡＴ２において、ソース／ドレイン拡散層２３Ａ，２３Ｂと上部ゲート電極部２６Ａとの間のゲート絶縁膜２２Ａの膜厚は、ラウンディング部２６Ｂとアクティブ領域２０との間のゲート絶縁膜２２Ｂの膜厚より厚い。ゲート絶縁膜２２Ａの膜厚が厚いことによって、ソース／ドレイン拡散層２３Ａとゲート電極２１との対向部分に生じる寄生容量を、低減できる。それゆえ、選択トランジスタとしてのＲＣＡＴ２の特性劣化を抑制でき、選択トランジスタ及びそれを含む抵抗変化メモリの動作を安定化できる。
【０３３７】
一方、本構成例のキャパシタ３において、キャパシタ電極３１のラウンディング部３６Ｂと半導体領域３０との間のキャパシタ絶縁膜３２Ｂの膜厚は、ラウンディング部３６Ｂを除いたキャパシタ電極３１の部分３６Ａと半導体領域（拡散層）３０，３３との間のキャパシタ絶縁膜３２Ａの膜厚と同じ膜厚である。
【０３３８】
キャパシタ絶縁膜３２Ａ，３２Ｂの膜厚は、例えば、ゲート電極２１のラウンディング部２６Ｂを覆っているゲート絶縁膜２２Ｂの膜厚と同じである。
【０３３９】
それゆえ、本構成例のキャパシタ３において、キャパシタ絶縁膜３２Ａ，３２Ｂの膜厚が厚くなることによって、静電容量が低下することは無い。
【０３４０】
以上のように、本実施形態の構成例２の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０３４１】
（ｂ） 製造方法
図４７乃至図５０を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図４７乃至図５０において、ｘ方向における各製造工程の断面工程図が示されている。以下では、上述の製造方法と共通する工程に関しては、詳細な説明を省略する。
【０３４２】
図４８は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３４３】
図４４に示される製造工程の後、例えば、熱酸化法によって、溝１９０の側面に、絶縁膜が形成される。そして、例えば、ＲＩＥ法などの異方性エッチングによって、溝の底部に形成された酸化膜が除去される。
【０３４４】
図４８に示されるように、異方性エッチングによる酸化膜の除去であるため、溝１９０の側面には、絶縁膜２２が残存する。溝１９０の底部において、半導体基板（シリコン基板）表面が露出する。
【０３４５】
この後、シリコンが選択的にエッチングされる条件下で、ＣＤＥ法などの等方性エッチングが実行される。酸化シリコン及び窒化シリコンは同じエッチング条件下にさらされても、ほとんどエッチングされない。
それゆえ、図４８に示されるように、溝１９０の底部の半導体基板がエッチングされ、溝の底部に円形の部分（ラウンディング部）１９１が、半導体基板１００内に形成される。
【０３４６】
この直後に、酸化膜２２が溝の側面を覆っている状態で、半導体基板に対する熱酸化処理を再び実行して、溝１９０及びラウンディング部１９１の側面に、シリコン酸化膜を形成してもよい。但し、上述のように、複数回の酸化処理の履歴によって、酸化膜の膜厚が厚くなり、ＲＣＡＴにおけるゲート電極とソース／ドレイン拡散層との間の寄生容量が低減でき、素子特性は向上する。これと同様に、キャパシタ絶縁膜２２が厚くなると、キャパシタの静電容量は低減する。これは、キャパシタが所定の大きい静電容量が得られないことを意味する。
【０３４７】
それゆえ、以下の図４９及び図５０に示される製造工程を実行することが、本実施形態の抵抗変化メモリに用いられるＲＣＡＴ及びキャパシタの特性向上を両立するのに、好ましい。
【０３４８】
図４９は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３４９】
溝１９０の底部に、ラウンディング部１９１が形成された後、半導体基板１００上に、フォトリソグラフィ技術を用いて、所定のマスクパターンを有するマスク層１２７が形成される。マスク層１２７は、メモリセルアレイ６１の上面全体を覆っている。この一方で、マスク層１２７は、キャパシタ領域７１内の溝１９０及びラウンディング部１９１を露出させる開口部を有する。
【０３５０】
マスク層１２７が形成された後、例えば、ウェットエッチングによって、キャパシタ領域７１内の溝１９０側面上の酸化膜が、除去される。
メモリセルアレイ６１は、マスク層１２７によって覆われているので、半導体基板１００に対してウェットエッチングが実行されても、溝１９０側面の酸化膜２２は除去されない。
【０３５１】
図５０は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３５２】
マスク層が除去された後、熱酸化処理が半導体基板１００に対して実行される。これによって、メモリセルアレイ６１及びキャパシタ領域７１内において、溝１９０及びラウンディング部１９１内に、絶縁膜２２Ａ，２２Ｂ，３２Ａ，３２Ｂがそれぞれ形成される。
【０３５３】
キャパシタ領域７１内において、絶縁膜３２Ａ，３２Ｂは、溝１９０及びラウンディング部１９１内の半導体領域３０の表面が露出した状態で形成される。
これと同様に、メモリセルアレイ６１内において、絶縁膜２２Ｂは、ラウンディング部１９１内の半導体領域（アクティブ領域）２０の表面が露出した状態で形成される。
それゆえ、メモリセルアレイ６１内の絶縁膜２２Ｂは、キャパシタ領域７１内の酸化膜３２Ａ，３２Ｂと同じ膜厚を有する。
【０３５４】
一方、メモリセルアレイ６１内の絶縁膜２２Ｂは、溝１９０の側面が絶縁膜で覆われた状態で実行される。絶縁膜に覆われている溝１９０の側面に対して、酸化処理が実行されるので、メモリセルアレイ１９０内の溝１９０の側面上の酸化膜２２Ａは、他の溝１９０及びラウンディング部１９１内の絶縁膜２２Ｂ，３２Ｂ，３３Ｂよりも厚くなる。
【０３５５】
このように、メモリセルアレイ６１内において、寄生容量が発生する部分における絶縁膜２２Ａの膜厚を厚くでき、キャパシタ領域７１内において、キャパシタ絶縁膜３２Ａ，３２Ｂを薄い膜厚で形成できる。
【０３５６】
これによって、キャパシタの静電容量の低下なしに、寄生容量に起因するＲＣＡＴの特性劣化を抑制できる。
【０３５７】
この後、形成された溝１９０，１９１内に、例えば、ポリシリコンが埋め込まれ、ラウンディング部２６Ｂ，３６Ｂを有するゲート電極２１及びキャパシタ電極３１が形成される。
【０３５８】
以上のように、本実施形態の構成例２の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、比較的容易に提供できる。
【０３５９】
（４） 構成例３
図５１を用いて、本実施形態の構成例３の抵抗変化メモリの構造について、説明する。図５１は、メモリセル及びキャパシタのｙ方向に沿う断面構造を示している。図５１において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３６０】
キャパシタ領域７１内において、キャパシタ溝１９０の開口部の寸法（第３の寸法）ＤＤがラウンディング部の直径と同じ寸法（第２の寸法）ＤＢで、基板垂直方向（深さ方向）に延在する。
【０３６１】
これによって、キャパシタ溝及びその溝に埋め込まれるキャパシタ電極（電極）に、ラウンディング部９２に起因する溝及び電極括れが無くなる。それゆえ、本構成例によれば、上部キャパシタ電極部とラウンディング部との接合部における酸化膜の不連続性が解消され、キャパシタ絶縁膜２２の耐圧不良や、局所的な電界の集中が、軽減できる。
【０３６２】
尚、図５１に示されるメモリセル及びキャパシタの製造方法は、以下のとおりである。
【０３６３】
図４８に示される製造工程において、溝１９０底部の絶縁膜を除去した後、ラウンディング部１９１を形成するためのＣＤＥ法を実行せずに、キャパシタ領域７１を露出させる開口を有するマスク層を、半導体基板１００上に形成する。
【０３６４】
この後、例えば、ウェットエッチングによって、キャパシタ領域７１内の溝１９０側面上の絶縁膜３２が、選択的に除去される。メモリセルアレイ６１はマスク層に覆われているので、溝１９０の側面上に絶縁膜２２は、除去されない。
【０３６５】
キャパシタ領域７１内の溝１９０側面上の絶縁膜３２が除去された後に、図４８の製造工程で説明したのと同様に、ラウンディング部１９１を形成するための等方性エッチングが、実行される。これによって、溝１９０内において表面が露出した半導体領域２０，３０がエッチングされる。
【０３６６】
メモリセルアレイ６１において、溝１９０の開口部近傍の半導体領域２０側面は絶縁膜２２によって覆われる。それゆえ、溝１９０の上部の半導体領域２０は、エッチングされない。それゆえ、メモリセルアレイ６１内において、溝１９０の底部のみがエッチングされ、ラウンディング部１９１が形成される。
【０３６７】
これに対して、キャパシタ領域７１において、溝１９０の底部及び側面の絶縁膜は除去されているので、溝１９０の底部だけでなく、溝１９０の開口部近傍の半導体領域３０の側面も、エッチングされる。キャパシタ溝１９０の開口部は、寸法ＤＤを有し、キャパシタ溝１９０は寸法ＤＤを有して、半導体基板１００の深さ方向に延在する。それゆえ、基板表面に対して平行方向におけるキャパシタ領域７１のキャパシタ溝１９０の寸法ＤＤは、基板表面に対して平行方向におけるメモリセルアレイ６１のＲＣＡＴ溝１９０の開口部の寸法ＤＡより大きくなる。寸法ＤＤは、基板表面に対して平行方向におけるラウンディング部１９１の最大寸法（直径）ＤＢと実質的に同じ大きさになっている。
【０３６８】
この後、図５０に示される製造工程と同様に、溝１９０及びラウンディング部１９１内に、絶縁膜が形成され、溝１９０及びランディング部１９１内に、ゲート電極及びキャパシタ電極が埋め込まれる。
【０３６９】
以上のように、本実施形態の構成例３の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタ及びキャパシタの特性を向上できる。
【０３７０】
（５） 構成例４
図５２を用いて、本実施形態の構成例４の抵抗変化メモリの構造について、説明する。図５２は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５２において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図５２において、図の奥行き又は手前方向の部材は、破線で示している。
【０３７１】
選択トランジスタとしてのＲＣＡＴ２において、溝の底部及びゲート電極２１の底部の構造が、サドル構造２０Ｓを有してもよい。サドル構造とは、チャネル幅方向におけるゲート電極の底部の構造において、ゲート電極２１が、チャネル領域（アクティブ領域）の上面に加えて、ゲート絶縁膜を介して、チャネル幅方向（ｘ方向）におけるチャネル領域の両側面を覆う構造のことである。換言すると、サドル構造は、溝の底部において、アクティブ領域がフィン部を有する構造になる。このフィン部は、第１の側面と、第１の側面に対向する第２の側面と、第１の側面と第２の側面を接続する上面を有する。
【０３７２】
このようなゲート電極−チャネル領域構造を有するＲＣＡＴは、サドルフィントランジスタともよばれる。
【０３７３】
このように、ゲート電極２１の底部とチャネル領域との間の構造が、サドル構造２０Ｓを有していることによって、トランジスタの実質的なチャネル長が増加し、ＲＣＡＴのリーク特性を向上できる。
【０３７４】
キャパシタ３において、キャパシタ電極３１の底部がサドル構造３０Ｓを有する。これによって、キャパシタの構成要素としての半導体領域３０とキャパシタ電極３１との対向面積を大きくできる。それゆえ、サドル構造のキャパシタ電極３１を有するキャパシタ３は、その静電容量が大きくなる。
【０３７５】
サドル構造のゲート電極２１及びキャパシタ電極３１は、例えば、以下のように形成される。半導体基板内に電極を埋め込むための溝１９０が形成された後に、形成された溝を介して、半導体基板内に埋め込まれた素子分離絶縁膜の側面を、エッチングする。これによって、溝の底部において、半導体領域の側面が露出する。この後、上述の製造工程と同様に、溝の側面に沿って、ゲート絶縁膜２２及びキャパシタ絶縁膜３２を形成し、溝内にゲート電極及びキャパシタ電極を埋め込む。これによって、サドル構造のゲート電極が形成される。
【０３７６】
以上のように、本実施形態の構成例４の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタ及びキャパシタの特性を向上できる。
【０３７７】
（６） 構成例５
図５３及び図５４を用いて、本実施形態の構成例５の抵抗変化メモリの構造について、説明する。図５３及び図５４は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５３及び図５４において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３７８】
上述の例では、キャパシタ領域７１内のキャパシタ溝ごとに、互いに分離されたキャパシタ電極を埋め込んでいる。この場合、キャパシタが選択トランジスタとしてのＲＣＡＴと実質的に同じ構造を有するため、基板上におけるレイアウト及び製造プロセスの観点から、キャパシタとメモリセルとの整合性が良い。また、キャパシタ１つあたりの半導体領域−キャパシタ電極間の絶縁耐圧も良い。
【０３７９】
但し、より大きい静電容量がキャパシタに要求される場合には、図５３に示されるように、複数のキャパシタ溝に対して、共通のキャパシタ電極３１を埋め込んでもよい。この場合、対をなす半導体領域３０及びキャパシタ電極３１Ｘは、櫛歯状の断面形状を有している。
【０３８０】
キャパシタ電極３１Ｘは、キャパシタ領域７２内に複数のキャパシタ溝にまたがり、キャパシタ溝の側面上及び半導体領域３０上面上において、連続している。これと同様に、キャパシタ絶縁膜３２も、複数のキャパシタ溝の内部及び半導体領域上において、連続している。
【０３８１】
キャパシタ電極３１Ｘは、コンタクトプラグ８８及び配線８９を介して、電位が供給される。それゆえ、各溝に埋め込まれたキャパシタ電極３１Ｘの各部分は、共通の電位が供給される。
【０３８２】
図５３に示されるキャパシタ３は、溝の側面及び底面に沿った電極間の対向面積に加えて、隣接するキャパシタ溝の間の半導体領域３０の上面とキャパシタ電極３１Ｘとの間で、半導体領域とキャパシタ電極との間の対向面積を確保できる。それゆえ、キャパシタ３の静電容量を大きくできる。
【０３８３】
尚、図５４に示されるように、溝の上端において、キャパシタの構成要素としての半導体領域３０の上部の角１９５が、丸くなっていてもよい。この場合、図５３に示すように、半導体領域３０の上部が尖っている場合に比較して、半導体領域３０の上部における電界集中が緩和される。それゆえ、複数のキャパシタ溝に対して連続したキャパシタ電極３１Ｘを有するキャパシタ３の絶縁耐圧の劣化を抑制できる。
【０３８４】
例えば、以下の製造工程によって、図５４に示されるように、半導体領域３０上部の角が丸くされる。
【０３８５】
図４８に示す工程において、溝１９０底部の酸化膜が除去された後、ラウンディング部１９１を形成するための等方性エッチングを実行せずに、キャパシタ領域７２内のマスク層が、除去される。
【０３８６】
そして、キャパシタ領域７２内の溝１９０の側面の絶縁膜が、除去される。この際、キャパシタ領域７２内のマスク層が除去されているので、半導体領域３０の上部の絶縁膜（例えば、自然酸化膜又はバーズビーク）が除去される。
【０３８７】
この後、キャパシタ溝の底部にラウンディング部を形成するための等方性エッチングが実行される。この等方性エッチングによって、メモリセルアレイ６１内の溝１９０の底部に、ラウンディング部１９１が形成されるのと同時に、キャパシタ領域７１内の半導体領域３０の上部（キャパシタ溝の開口部）がエッチングされる。これによって、キャパシタ領域７１内において、キャパシタの構成要素としての半導体領域３０の上部の角が、丸くなる。
【０３８８】
尚、複数のキャパシタ溝にまたがるキャパシタ電極３１Ｘは、隣接するキャパシタ溝間で、導電層が分断されないように、マスクパターンが形成されることによって、形成される。
【０３８９】
以上のように、本実施形態の構成例５の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０３９０】
（７） 構成例６
図５５乃至図５９を用いて、本実施形態の構成例６の抵抗変化メモリの構造について、説明する。図５５乃至図５９は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５５乃至図５９において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３９１】
第１の実施形態の図２７乃至図３１を用いて説明したのと同様に、本実施形態のキャパシタ３が、抵抗変化型記憶素子１及び電極層１８，１９の構成要素を含んでいてもよい。
【０３９２】
すなわち、図５５に示されるように、ゲート電極２１と同じ材料によって形成されるキャパシタ電極３１上に、第２のキャパシタ絶縁膜３２が形成される。
【０３９３】
第２のキャパシタ絶縁膜３５上に、例えば、導電層１８Ａ、導電体１Ａ及び導電層１９Ａが順次積層される。導電層１９Ａ上には、コンタクトプラグ８８１が設けられている。コンタクトプラグ８８１は、配線８９１に接続される。
【０３９４】
上述のように、導電層１８Ａは、下部電極層１８と同じ材料を用いて同時に形成され、導電層１９Ａは、上部電極層１９と同じ材料を同時に用いて形成される。導電体１Ａは、抵抗変化型記憶素子１と同時に同じ材料を用いて、形成される。尚、導電体１Ａは、抵抗変化型記憶素子１の構成要素の全てを含んでいなくともよい。
【０３９５】
このように、ゲート電極２１と同じ材料を用いて形成されるキャパシタ電極３１と抵抗変化型記憶素子１（又は電極層）と同じ材料を用いて形成される導電体１Ａとの間に、キャパシタ絶縁膜３５を挟んで、キャパシタの静電容量が形成される。
【０３９６】
図５６に示されるように、図２８を用いて説明した例と同様に、キャパシタ絶縁膜３５と導電体１Ａとの間に、コンタクトプラグや配線と同じ部材８８Ａ１が、設けられてもよい。
【０３９７】
図５７に示されるように、図２９を用いて説明した例と同様に、基板表面に対して平行方向における導電体１Ａの寸法が、基板表面に対して平行方向における抵抗変化型記憶素子１の寸法よりも大きくてもよい。これによって、キャパシタ絶縁膜３５と導電体１Ａとの対向面積を大きくでき、キャパシタ絶縁膜３５と導電体１Ａとの間で発生する静電容量を増大できる。導電体１Ａの平坦性及び加工の難度を考慮すると、キャパシタ領域７２に対する導電体１Ａのデンシティールールは、２５％から７０％の間に設定されることが好ましい。
【０３９８】
図３０及び図３１を用いて説明した例と同様に、導電体１Ａ及び導電層１８Ａ，１９Ａの平面パターンが、メモリセルアレイ６１内の抵抗変化型記憶素子１及び電極層１８，１９と異なっていてもよい。
【０３９９】
すなわち、図５８に示されるように、導電層１９Ｂが、複数の導電体１Ａ上で連続していてもよい。また、図５９に示されるように、導電層１８Ｂが、キャパシタ絶縁膜３５上で連続し、１つの導電層１８Ｂが複数の導電体１Ａに共通に接続されてもよい。これによって、抵抗変化型記憶素子１及び電極層１８，１９と同じ構成を含むキャパシタの形成工程が、容易になる。
【０４００】
以上のように、本実施形態の構成例６の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０４０１】
（８） 構成例７
図６０を用いて、本実施形態の構成例７の抵抗変化メモリの構造について、説明する。
【０４０２】
第１の実施形態において説明したのと同様に、図６０に示されるように、所定の面積のキャパシタ領域７１Ａ，７１Ｂに対するキャパシタ３Ａ，３Ｂが形成される実効的な面積、例えば、キャパシタ領域７１Ｂ，７１Ｂ内に対するキャパシタ電極３１Ａ，３１Ｂのそれぞれのデンシティールールが２５％から７５％程度に設定されることが好ましい。つまり、キャパシタ電極３０Ａ，３０Ｂ，３１Ａ，３１Ｂが、上記のデンシティールールを満たすように、所定のサイズとなるように、加工されることが好ましい。
【０４０３】
これによって、キャパシタの構成要素の平坦性を向上できる。また、抵抗変化メモリの製造工程において、キャパシタの加工の難度を低減できる。
【０４０４】
また、図６０において、２つのキャパシタ３Ａ，３Ｂが直列接続されている。これによって、図３３を用いて説明したのと同様に、キャパシタ絶縁膜３２Ａ，３２Ｂの絶縁破壊の発生を抑制できる。それゆえ、信頼性の高い抵抗変化メモリを形成できる。
【０４０５】
以上のように、本実施形態の構成例６の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０４０６】
（Ｄ） 変形例
図６１及び図６２を用いて、第１及び第２の実施形態に係る抵抗変化メモリの変形例について、説明する。
【０４０７】
第１及び第２の実施形態において、ＭＲＡＭが抵抗変化メモリの一例として例示されている。但し、抵抗変化メモリが、ゲート電極が半導体領域の側面に対向する選択トランジスタと、半導体領域の側面と導電層との間に絶縁体が設けられたキャパシタとを有していれば、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase Change RAM）のような、ＭＲＡＭ以外の抵抗変化メモリに、第１及び第２の実施形態が適用できるのはもちろんである。
【０４０８】
例えば、ＲｅＲＡＭにおいて、メモリ素子に、可変抵抗素子が用いられる。ＲｅＲＡＭに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０４０９】
図６１は、ＲｅＲＡＭに用いられるメモリ素子（可変抵抗素子）の構造例を示している。
【０４１０】
ＲｅＲＡＭに用いられる抵抗変化型記憶素子１０の構成を示す概略図である。抵抗変化型記憶素子（可変抵抗素子）１は、下部電極１３Ａ、上部電極１３Ｂ、及びこれらに挟まれた記憶層１４を備えている。下部及び上部電極１３Ａ，１３Ｂは、上述の電極層１８，１９であってもよいし、電極層１８，１９と異なる構成であってもよい。
【０４１１】
記憶層１４は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０４１２】
可変抵抗素子１は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。バイポーラ型の素子１は、それに印加する電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子１は、それに印加する電圧の絶対値又は電圧のパルス幅を変えることで抵抗値が変化する。このように、抵抗変化型記憶素子１０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記憶層１４の材料によって異なってくる。
【０４１３】
例えば、バイポーラ型の抵抗変化型記憶素子１を用いた場合において、抵抗変化型記憶素子１０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとする。
セット電圧Ｖsetは下部電極１３Ａに対して上部電極１３Ｂに正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極１３Ａに対して上部電極１３Ｂに負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データにそれぞれ対応させることで、抵抗変化型記憶素子としての可変抵抗素子１が１ビットデータを記憶することができる。
【０４１４】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化型記憶素子１に印加する。そして、この時に、ＲｅＲＡＭの抵抗変化型記憶素子１に流れる電流を検出することでデータを読み出すことができる。
【０４１５】
ＰＣＲＡＭは、メモリ素子に相変化素子が用いられる。相変化素子は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０４１６】
図６２は、ＰＣＲＡＭに用いられるメモリ素子（相変化素子）の構造例を示している。
【０４１７】
抵抗変化型記憶素子１は、下部電極１５Ａ、ヒーター層１６、記憶層１７、上部電極１５Ｂが順に積層されて構成されている。尚、下部及び上部電極１５Ａ，１５Ｂは、上述の電極層１８，１９であってもよいし、電極層１８，１９とは異なる構成であってもよい。
【０４１８】
記憶層１７は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記憶層８２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０４１９】
ヒーター層１６は、記憶層１７の底面に接している。ヒーター層１６が記憶層１７に接する面積は、記憶層１７の底面の面積より小さいことが望ましい。これは、ヒーター層１６と記憶層１７との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層１６は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層１６は、後述する下部電極１５Ａと同じ材料であってもよい。
【０４２０】
下部電極１５Ａの面積は、ヒーター層１６の面積より大きい。上部電極１５Ｂは、例えば、記憶層１７の平面形状と同じである。下部電極１５Ａ及び上部電極１５Ｂの材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０４２１】
記憶層１７は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流が印加され、上部電極１５Ｂから記憶層１７及びヒーター層１６を介して、下部電極１５Ａに電流が流れる。記憶層１７を融点付近まで加熱すると、記憶層１７は非晶質相（高抵抗相）に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。
【０４２２】
一方、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流が印加され、記憶層１７を結晶化に適した温度付近まで加熱すると、記憶層１７は結晶相（低抵抗相）に変化し、電圧又は電流の印加が停止されても結晶状態を維持する。記憶層１７を結晶状態に変化させる場合、例えば、非晶質状態に変化させる場合と比べて、記憶層１７に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流を印加して記憶層１７を加熱することで、記憶層１７の抵抗値を変化させることができる。
【０４２３】
記憶層１７が結晶相であるか、非晶質相であるかは、下部電極１５Ａと上部電極１５Ｂとの間に記憶層１７が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、下部電極１５Ａと上部電極１５Ｂとの間の電圧又は電流が読み取られることによって、判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データにそれぞれ対応させることで、ＰＣＲＡＭの抵抗変化型記憶素子１０から１ビットデータを読み出すことができる。
【０４２４】
以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子（ＭＴＪ素子）１の代わりに、可変抵抗素子又は相変化素子を、抵抗変化型記憶素子１として用いてもよい。
【０４２５】
［その他］
本実施形態の抵抗変化メモリのキャパシタは、例えば、チップの安定化回路やチャージポンプ回路に適用される。
【０４２６】
本実施形態において、抵抗変化メモリのメモリセルが、１つの抵抗変化型記憶素子に対して１つの選択トランジスタが接続される構成（１Ｒ＋１Ｔｒ）が示されている。しかし、本実施形態は、１Ｒ＋１Ｔｒ型のメモリセルに限定されず、メモリセルは、例えば、１つの抵抗変化記憶素子に対して２つの選択トランジスタが接続される構成（１Ｒ＋１Ｔｒ）や２Ｒ＋２Ｔｒ型でもよいのは、もちろんである。
【０４２７】
さらに、本実施形態の抵抗変化メモリは、上述のメモリセルアレイ内におけるメモリセルのレイアウト、或いは、１組のビット線対を構成するビット線のレイアウトに限定されないのはもちろんである。
【０４２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４２９】
１：抵抗変化型記憶素子、２：選択トランジスタ、３：キャパシタ、２０：半導体領域、２１:ゲート電極、２２：ゲート絶縁膜、２３Ａ，２３Ｂ：ソース／ドレイン、２４：チャネル領域、２８，３８：マスク層、３０，３１，３１Ｘ：キャパシタ電極、３２：キャパシタ絶縁膜、１００：半導体基板、６：メモリ領域、９：周辺回路領域、６１：メモリセルアレイ、７１、キャパシタ領域、７２：周辺トランジスタ領域、８１，８２，８３，８６，８８：コンタクトプラグ。
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、次世代半導体メモリとして、磁気抵抗効果素子をメモリ素子とするＭＲＡＭ（Magnetoresistive RAM）、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)、及び、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
抵抗変化メモリの１つの適用例として、ＤＲＡＭの代替メモリとしての利用が期待されている。
【０００４】
ＤＤＲ（Double Data Rate）のようなＤＲＡＭの動作規格において、ＤＲＡＭチップの動作安定化のために、静電容量の大きいキャパシタが、ＤＲＡＭチップ内に形成される。ＤＲＡＭは、そのメモリセルがキャパシタ（例えば、トレンチキャパシタ）を含むため、動作の安定化のための静電容量の大きいキャパシタを、比較的容易にチップ内に形成できる。
【０００５】
しかし、ＤＲＡＭの動作規格で駆動する抵抗変化メモリにおいて、静電容量の大きいキャパシタは、メモリセルの形成工程とは形成工程を追加して、メモリセルと同じチップ内に形成する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００５／００７００３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、静電容量の大きいキャパシタを有するメモリを提供する。
【課題を解決するための手段】
【０００８】
本実施形態に関わる抵抗変化メモリは、半導体基板内に設けられるアクティブ領域としての第１の半導体領域と、ゲート絶縁膜を介して前記第１の半導体領域の側面に対向するゲート電極とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子と、を含むメモリセルと、半導体基板内に設けられる第２の半導体領域と、前記第２の半導体領域の側面に対向するキャパシタ電極と、前記第２の半導体領域と前記キャパシタ電極との間に設けられたキャパシタ絶縁膜とを含むキャパシタと、を備える。
【図面の簡単な説明】
【０００９】
【図１】抵抗変化メモリのチップの構成例を示すブロック図。
【図２】本実施形態の抵抗変化メモリが含む素子の構造を模式的に示す図。
【図３】本実施形態の抵抗変化メモリが含む素子の構造を模式的に示す図。
【図４】抵抗変化メモリの記憶素子と選択トランジスタの回路構成の一例を示す図。
【図５】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図。
【図６】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図７】第１の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図８】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図。
【図９】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図１０】第１の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図１１】抵抗変化メモリのチップのレイアウトの一例を示す平面図。
【図１２】メモリセルのレイアウトの一例を示す平面図。
【図１３】キャパシタのレイアウトの一例を示す平面図。
【図１４】第１の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図１５】第１の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図１６】抵抗変化型記憶素子の一例を示す図。
【図１７】抵抗変化型記憶素子の一例を示す図。
【図１８】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図１９】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２０】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２１】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２２】第１の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図２３】第１の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図２４】第１の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図２５】第１の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図２６】第１の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図２７】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図２８】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図２９】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３０】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３１】第１の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図３２】第１の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図３３】第１の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図３４】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図。
【図３５】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図３６】第２の実施形態の抵抗変化メモリのメモリセルの構造を示す断面図。
【図３７】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図。
【図３８】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図３９】第２の実施形態の抵抗変化メモリのキャパシタの構造を示す断面図。
【図４０】メモリセルのレイアウトの一例を示す平面図。
【図４１】キャパシタのレイアウトの一例を示す平面図。
【図４２】第２の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図４３】第２の実施形態の抵抗変化メモリの構成例１を説明するための断面図。
【図４４】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４５】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４６】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４７】第２の実施形態の抵抗変化メモリの構成例２を説明するための断面図。
【図４８】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図４９】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図５０】第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面工程図。
【図５１】第２の実施形態の抵抗変化メモリの構成例３を説明するための断面図。
【図５２】第２の実施形態の抵抗変化メモリの構成例４を説明するための断面図。
【図５３】第２の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図５４】第２の実施形態の抵抗変化メモリの構成例５を説明するための断面図。
【図５５】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５６】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５７】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５８】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図５９】第２の実施形態の抵抗変化メモリの構成例６を説明するための断面図。
【図６０】第２の実施形態の抵抗変化メモリの構成例７を説明するための断面図。
【図６１】抵抗変化型記憶素子の一例を示す図。
【図６２】抵抗変化型記憶素子の一例を示す図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
［実施形態］
以下、図１乃至図６２を用いて、実施形態に係る抵抗変化メモリについて、説明する。
【００１２】
＜全体構成＞
図１を用いて、実施形態に係る抵抗変化メモリについて、説明する。
【００１３】
図１は、抵抗変化メモリのチップの構成例を示している。
【００１４】
抵抗変化メモリ（例えば、チップ）１００は、メモリ領域６を有する。メモリ領域６は、複数のメモリセルＭＣを含んでいる。
【００１５】
メモリ領域６のｘ方向に隣接して、ロウ制御回路９１が配置される。メモリ領域６のｘ方向に交差するｙ方向に隣接して、カラム制御回路９２が配置される。尚、メモリ領域６のｘ方向の両端に、ロウ制御回路９１が１つずつ配置されてもよい。また、メモリ領域６のｙ方向の両端に、カラム制御回路９２が１つずつ配置されてもよい。
【００１６】
ロウ制御回路９１は、例えば、ロウアドレス信号に基づいて、メモリ領域６のロウを選択する。カラム制御回路９２は、例えば、カラムアドレス信号に基づいてメモリ領域６のカラムを選択する。ロウ及びカラム制御回路９１，９２は、メモリ領域６のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００１７】
チップに対する制御信号及びデータは、例えば、チップ外部に設けられたコントローラ（図示せず）から、供給される。制御信号ＣＭＤは、コマンド・インターフェイス回路９３に入力され、データＤＴは、データ入出力バッファ９４に入力される。尚、コントローラはチップ１内に配置されていてもよい。
【００１８】
コマンド・インターフェイス回路９３は、制御信号ＣＭＤに基づいて、外部からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路９３は、そのコマンドデータをデータ入出力バッファ９４からステートマシーン９５に転送する。
【００１９】
ステートマシーン９５は、チップ全体の動作を管理する。ステートマシーン９５は、コマンドデータに基づいて、抵抗変化メモリ１に対するデータの書き込み、消去、読み出しを管理する。
【００２０】
データの書き込み、消去及び読み出しにおいて、アドレス信号ＡＤＲが抵抗変化メモリ１に供給される。アドレス信号ＡＤＲは、アドレスバッファ９６を経由して、ロウ及びカラム制御回路９１，９２に入力される。
【００２１】
電位供給回路９７は、ステートマシーン９５からの命令に基づき、例えば、データの書き込み、消去及び読み出しに用いられる電圧パルス又は電流パルスを、所定のタイミングでロウ及びカラム制御回路９１，９２に出力する。その電圧／電流パルスは、ロウ及びカラム制御回路９１，９２を経由して、メモリセルが接続されたワード線又はビット線に印加される。
【００２２】
ロウ及びカラム制御回路９１，９２、ステートマシーン９５及び電位生成回路９７などの、メモリ領域６の動作を制御する回路（以下、周辺回路とよぶ）は、電界効果トランジスタ、抵抗素子及びキャパシタによって、形成される。
【００２３】
メモリセルＭＣと周辺回路の構成素子は、同じ半導体基板上に形成される。
【００２４】
図２及び図３は、本実施形態の抵抗変化メモリにおける、メモリセル及び周辺回路のキャパシタの構造を説明するための模式図である。
【００２５】
メモリセルＭＣは、少なくとも１つの抵抗変化型記憶素子１と少なくとも１つの選択スイッチ素子２とを、含んでいる。選択スイッチ素子２は、電界効果トランジスタ（FET : Field Effect Transistor）である。以下、選択スイッチ素子２としての電界効果トランジスタのことを、選択トランジスタとよぶ。
【００２６】
１つのメモリセル内において、抵抗変化型記憶素子１の一端は、選択トランジスタの電流経路（ソース／ドレイン）の一端に接続される。
【００２７】
図２及び図３に示されるように、本実施形態の抵抗変化メモリにおいて、選択トランジスタ２は、半導体基板１００内の半導体領域２０の側面とゲート電極２１とが対向する電界効果トランジスタである。
【００２８】
図２は、フィン（Ｆｉｎ）ＦＥＴが選択トランジスタ２として用いられた例を、示している。図２は、Ｆｉｎ ＦＥＴのチャネル幅方向に沿う断面を示している。
【００２９】
選択トランジスタとしてのＦｉｎ ＦＥＴ２は、半導体基板１００から切り出された短冊状の半導体領域（以下、フィン部とよぶ）２０と、フィン部２０をまたぐように形成されるゲート電極２１を有する。フィン部２０の両側面は、ゲート絶縁膜２２を介して、ゲート電極２１に対向する。ゲート電極２１とフィン部２０との交差する位置において、チャネル領域ＣＮＬがフィン部２０内に形成される。
【００３０】
ゲート電極２１は、フィン部２０を覆うとともに、素子分離絶縁膜１００を介して、半導体基板１００上に設けられている。
【００３１】
図３は、選択トランジスタ２として、リセスチャネルアレイトランジスタ（Recess Channel Array Transistor、以下では、ＲＣＡＴとよぶ）が用いられた例を示している。図３は、ＲＣＡＴ２のチャネル長方向に沿う断面を示している。
【００３２】
選択トランジスタとしてのＲＣＡＴ２は、半導体基板１００内に形成された溝（recess）内に、ゲート電極２１が埋め込まれる。ゲート電極２１は、ゲート絶縁膜２２を介して、溝の側面及び底部の半導体領域３０に、対向する。ＲＣＡＴ２のチャネル領域ＣＮＬは、溝の形状に沿って、半導体領域２０の２つの側面及びその側面を溝の底部で接続する領域に形成される。
【００３３】
周辺回路は、電界効果トランジスタ４、抵抗素子（図示せず）及びキャパシタ３を含んでいる。図２及び図３に示されるように、周辺回路内のキャパシタ３は、半導体領域３０、半導体領域３０に対向する電極（以下、キャパシタ電極とよぶ）３１、及び、半導体領域３０とキャパシタ電極３１との間に挟まれた絶縁膜（以下、キャパシタ絶縁膜）３２、を含んでいる。
【００３４】
本実施形態の抵抗変化メモリに用いられるキャパシタ３は、選択トランジスタ２に近似した構造を有する。キャパシタ３は、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである。
【００３５】
本実施形態のキャパシタ３は、半導体基板１００内の半導体領域３０を含む。
【００３６】
図２に示される例のキャパシタにおいて、半導体領域３０は、選択トランジスタ２としてのＦｉｎ ＦＥＴのフィン部２０と同様に、半導体基板１００から突起した短冊状の半導体領域３０から形成される。
【００３７】
キャパシタ電極３１は、選択トランジスタとしてのＦｉｎ ＦＥＴ２のゲート電極２１及びフィン部２０の構造と同様に、キャパシタ絶縁膜３２を経由して、短冊状の半導体領域（フィン部）３０にまたがる。そして、キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、半導体領域（キャパシタ電極）３０の両側面に対向する。
【００３８】
図２に示されるキャパシタ３の静電容量Ｃａｐは、半導体領域３０の側面とその半導体領域３０を覆うキャパシタ電極３１との間に、形成される。
【００３９】
図３に示される例のキャパシタ３において、メモリセルＭＣのＲＣＡＴが形成される半導体領域と同様に、半導体領域３０は、溝を有する半導体領域を用いて形成される。キャパシタ電極３１は、ＲＣＡＴのゲート電極２１と同様に、半導体領域３０内の溝内に埋め込まれる。キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、溝の側面及び底面に沿う半導体領域３０に対向する。
【００４０】
図３のキャパシタ３の静電容量Ｃａｐは、半導体領域３０と溝に埋め込まれたキャパシタ電極３１との間に、形成される。
【００４１】
尚、図２において、半導体基板表面を覆う素子分離絶縁膜１０１を剥離することで、キャパシタ絶縁膜を挟んで、半導体基板１００上面とキャパシタ電極３１との間に、静電容量を形成できる。尚、半導体領域３０内に十分に不純物を添加することによって、半導体領域３０を縮退させ、半導体領域３０をキャパシタ電極として用いてもよい。
【００４２】
以上のように、本実施形態の抵抗変化メモリにおいて、メモリセルＭＣ内の選択トランジスタ２は、基板表面に対して平行方向において、半導体領域２０の側面とゲート電極２１とがゲート絶縁膜２２を挟んで対向している。そして、本実施形態の抵抗変化メモリにおいて、周辺回路のキャパシタ３は、基板表面に対して平行方向において、半導体領域３０の側面とキャパシタ電極３１とがキャパシタ絶縁膜３２を挟んで対向する。
【００４３】
選択トランジスタ２において、半導体領域２０とゲート電極２１とが対向する部分に、チャネル領域ＣＮＬが形成される。
【００４４】
キャパシタ３において、半導体領域３０とキャパシタ電極３１との間に、静電容量Ｃａｐが形成される。
【００４５】
本実施形態の抵抗変化メモリにおいて、キャパシタ３は、突起又は溝に起因した半導体基板（半導体領域）の段差を利用することによって、占有面積を大きくせずに、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【００４６】
したがって、本実施形態によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、提供できる。
【００４７】
＜第１の実施形態＞
図４乃至図３３を用いて、第１の実施形態に係る抵抗変化メモリについて説明する。
【００４８】
第１の実施形態において、メモリセル内の選択トランジスタが、Ｆｉｎ ＦＥＴである場合について、説明する。
【００４９】
（基本例）
図４乃至図１０を用いて、第１の実施形態の抵抗変化メモリに含まれるメモリセルＭＣ及びキャパシタ３の基本構造について、説明する。
【００５０】
図４は、抵抗変化メモリのメモリ領域６の回路構成の一例を示す等価回路図である。
【００５１】
メモリ領域６は、１以上のメモリセルアレイ６１を含む。
メモリ領域６のメモリセルアレイ６１内において、複数のメモリセルＭＣは、ｘ方向及びｙ方向に沿って、アレイ状に配列されている。
【００５２】
メモリ領域６内には、ｙ方向に延在する複数のビット線ＢＬ，ｂＢＬと、ｘ方向に延在する複数のワード線ＷＬと、が設けられている。１つのメモリセルＭＣに対して、１本のワード線ＷＬと２本のビット線ＢＬ，ｂＢＬとが接続される。この２本のビット線ＢＬ，ｂＢＬは、１組のビット線対をなしている。
【００５３】
ｙ方向に沿って配列されている複数のメモリセルＭＣは、１組のビット線対ＢＬ，ｂＢＬに共通に接続されている。また、ｘ方向に沿って配列されている複数のメモリセルＭＣは、１本のワード線ＷＬに共通に接続されている。
【００５４】
本実施形態において、メモリセルＭＣのそれぞれは、１つの抵抗変化型記憶素子１と１つの選択トランジスタ２とによって形成される。
【００５５】
抵抗変化型記憶素子１の一端は、ビット線対をなす一方のビット線ＢＬに接続されている。抵抗変化型記憶素子１の他端は、選択トランジスタ２の電流経路（ソース／ドレイン）の一端に接続されている。選択トランジスタ２の電流経路（ソース／ドレイン）の他端は、ビット線対をなす他方のビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【００５６】
ここで、抵抗変化型記憶素子１は、電流、電圧又は熱などのエネルギーが与えられることによって、その素子の抵抗状態（抵抗値）が可逆的に変化する素子である。変化した抵抗状態は、抵抗状態を変化させるエネルギーが再び印加されるまで、不揮発に維持される。記憶するデータと２以上の値に変化する抵抗値とを対応させることによって、抵抗変化型記憶素子１は、データを記憶する。抵抗変化型記憶素子１として、例えば、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子、ＲｅＲＡＭ（Resistive RAM）に用いられる可変抵抗素子、或いは、ＰＣＲＡＭ（Phase Change RAM）に用いられる相変化素子が、挙げられる。
【００５７】
図５は、本実施形態の抵抗変化メモリが含んでいるメモリセルの構造を示す鳥瞰図である。図６及び図７は、メモリセルの断面構造を示している。図８は、本実施形態の抵抗変化メモリが含んでいるキャパシタの構造を示す鳥瞰図である。図９及び図１０は、キャパシタの断面構造を示している。図５乃至図１０において、明確化のため、各素子を覆う層間絶縁膜の図示は、省略する。
【００５８】
図５乃至図７に示されるように、メモリセルの選択トランジスタ２は、Ｆｉｎ ＦＥＴである。図６は、Ｆｉｎ ＦＥＴのチャネル長方向に沿う断面構造を示している。図７は、Ｆｉｎ ＦＥＴのチャネル幅方向に沿う断面構造を示している。例えば、Ｆｉｎ ＦＥＴのチャネル長方向はｙ方向に対応し、ＦｉｎＦＥＴのチャネル幅方向はｘ方向に対応する。
【００５９】
選択トランジスタとしてのＦｉｎ ＦＥＴ２のフィン部２０は、半導体基板１００から切り出された短冊状の半導体領域である。フィン部２０は、半導体基板１００と連続している。フィン部２０は、半導体基板１００上面から基板垂直方向（ｚ方向）に向かって突起した構造を有する。フィン部２０の下部の側面は、半導体基板１００上の素子分離絶縁膜１０１によって覆われている。
【００６０】
フィン部２０は、ｙ方向（ビット線の延在方向）に延在している。Ｆｉｎ ＦＥＴのゲート電極２１は、ｙ方向に交差するｘ方向に延在している。Ｆｉｎ ＦＥＴ２において、フィン部２０の延在方向がチャネル長方向に対応し、ゲート電極２１の延在方向がチャネル幅方向に対応する。
【００６１】
ゲート電極２１は、フィン部２０に立体交差する。ゲート電極２１は、絶縁膜２２，２８を介して、フィン部２０の上面上及び側面上に設けられている。
【００６２】
フィン部２０とゲート電極２１との交差する部分のフィン部２０内に、Ｆｉｎ ＦＥＴ２のチャネル領域２４が設けられる。
【００６３】
ゲート電極２１は、ゲート絶縁膜２２を介して、チャネル幅方向におけるフィン部２０の両側面を覆っている。つまり、Ｆｉｎ ＦＥＴは、ダブルゲート構造の有している。
【００６４】
ゲート電極２１は、絶縁膜２８を介して、フィン部２０の上部を覆っている。絶縁膜（以下では、マスク層とよぶ）２８は、例えば、フィン部２０を形成するためのマスクとして用いられる。マスク層２８の厚さは、ゲート絶縁膜２２の厚さに比較して、十分厚い。この場合、Ｆｉｎ ＦＥＴ２において、フィン部２０上部とそれに対向するゲート電極２１との間の電界強度の分布は緩和され、Ｆｉｎ ＦＥＴ２の動作が安定する。尚、絶縁膜２８の厚さは、基板表面に対して垂直方向（ｚ方向）の寸法であり、ゲート絶縁膜２２の厚さは、基板表面に対して平行方向（ｘ方向）の寸法である。
【００６５】
Ｆｉｎ ＦＥＴ２のソース／ドレイン領域２３Ａ，２３Ｂは、フィン部２０内のチャネル領域２４をｙ方向に挟むように、フィン部２０内に設けられる。フィン部２０内において、チャネル領域２４は、２つのソース／ドレイン領域２３Ａ，２３Ｂの間に設けられている。
【００６６】
また、フィン部２０の延在方向において、フィン部２０の一端及び他端には、コンタクト領域２９Ａ，２９Ｂがそれぞれ設けられている。コンタクト領域２９Ａ，２９Ｂはフィン部２０の一部分であり、コンタクト領域２９Ａ，２９Ｂは、ソース／ドレイン領域２３Ａ，２３Ｂに連続している。
【００６７】
このように、フィン部２０は、Ｆｉｎ ＦＥＴ２のアクティブ領域（素子形成領域）として用いられる。
【００６８】
フィン部２０の延在方向に交差する方向（ここでは、ｘ方向）におけるフィン部２０の寸法（以下、フィン幅とよぶ）は、“Ｗｆｉｎ”に設定されている。例えば、フィン部２０の延在方向に交差する方向におけるコンタクト領域２９Ａの寸法Ｗ１は、フィン幅Ｗｆｉｎより大きい。これによって、コンタクト領域２９Ａ，２９Ｂとコンタクトプラグ８１，８２とにおいて、それらの接触面積の確保、アライメントのずれに対するマージン、及び、接触抵抗の低減が図られている。但し、コンタクト領域２９Ａ，２９Ｂの寸法Ｗ１は、フィン幅Ｗｆｉｎと同じ大きさであってもよい。
【００６９】
フィン幅Ｗｆｉｎの大きさを調整することによって、完全空乏型（Fully depleted type）または部分空乏型（Partially depleted type）のいずれかの動作モードのＦｉｎ ＦＥＴを提供できる。
【００７０】
各コンタクト領域２９Ａ，２９Ｂの上面に、コンタクトプラグ（第１及び第２のコンタクト部）８２，８１が、それぞれ設けられている。
【００７１】
抵抗変化型記憶素子１は、コンタクトプラグ８２上に、設けられる。抵抗変化型記憶素子１は、ｚ方向において、下部電極層１８と上部電極層１９との間に挟まれている。
【００７２】
コンタクトプラグ８２によって、抵抗変化型記憶素子１の一端は、選択トランジスタとしてのＦｉｎ ＦＥＴの電流経路の一端２３Ａ，２９Ｂに接続される。
【００７３】
抵抗変化型記憶素子１上には、ビアプラグ８３が設けられる。ビアプラグ８３は、ビット線ＢＬに接続される。コンタクトプラグ８１は、ビット線ｂＢＬに接続される。
【００７４】
ビット線ＢＬ，ｂＢＬは、ｙ方向に延在している。２つのビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【００７５】
図５乃至図７に示されるように、１つの抵抗変化型記憶素子１と１つの選択トランジスタ（Ｆｉｎ ＦＥＴ）２を含むメモリセルＭＣが、１組のビット線対ＢＬ，ｂＢＬ間に、接続される。ワード線ＷＬは、ゲート電極２１に接続される。例えば、ゲート電極２１が、ｘ方向に延在することによって、ワード線ＷＬとして機能する。ゲート電極２１の一端には、例えば、コンタクトプラグ（図示せず）が接続される。
【００７６】
Ｆｉｎ ＦＥＴは、トランジスタを微細化しても、ソース／ドレイン間のパンチスルー耐性が大きく、短チャネル効果を抑制できる。それゆえ、Ｆｉｎ ＦＥＴを選択トランジスタ２に用いることによって、選択トランジスタ（メモリセル）の微細化に貢献できる。また、Ｆｉｎ ＦＥＴは、チャネル領域中の不純物濃度を低減できる。そのため、Ｆｉｎ ＦＥＴを選択トランジスタ２に用いることによって、素子毎の不純物濃度のばらつきに起因する選択トランジスタの電気的特性のばらつきが、素子の微細化に伴って発生するのを、抑制できる。
【００７７】
このように、一般的なプレーナー型のＦＥＴが選択トランジスタに用いられた場合に比較して、Ｆｉｎ ＦＥＴを選択トランジスタに用いた抵抗変化メモリは、セル面積を微細化できるとともに、その動作特性を向上できる。
【００７８】
図８乃至図１０は、本実施形形態の抵抗変化メモリが含んでいるキャパシタ３の構造を示している。このキャパシタ３は、図５乃至図７に示されるメモリセルＭＣと同じ半導体基板（チップ）１００内に設けられる。本実施形態におけるキャパシタ３は、選択トランジスタとしてのＦｉｎ ＦＥＴ２と近似した構造を有する。キャパシタ３は、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである。
【００７９】
例えば、キャパシタ３の半導体領域３０は、半導体基板１００から切り出された短冊状の半導体領域（フィン部）３０から形成される。キャパシタ３のキャパシタ電極３１は、Ｆｉｎ ＦＥＴ２の構造と実質的に同様に、キャパシタ電極としてフィン部３０に立体交差する。キャパシタ３のキャパシタ電極３１は、絶縁膜３２，３８を介して、半導体領域３０の上面上及び側面上に設けられている。キャパシタ電極３１は、基板１００表面に対して平行方向に延在する部分（以下、平行部とよぶ）３１ａと基板１００表面に対して垂直方向に延在する部分（以下、垂直部とよぶ）３１ｂとを有する。
【００８０】
キャパシタ絶縁膜３２は、キャパシタ電極（半導体領域）３０の側面上に設けられ、絶縁膜３８は、キャパシタの半導体領域３０の上面上に設けられている。絶縁膜３８は、例えば、キャパシタの半導体領域３０を形成するためのマスク層であり、絶縁膜３８は、Ｆｉｎ ＦＥＴ２のフィン部２０を形成するためのマスク層と同じ材料から形成される。
【００８１】
半導体領域３０のキャパシタ電極３１に対向している部分（キャパシタ部とよぶ）は、半導体領域３０の延在方向において、半導体領域３０内の２つの拡散領域３３Ａ，３３Ｂに挟まれている。拡散領域３３Ａは、例えば、ドナー又はアクセプタとしての不純物を含む。拡散領域３３Ａ，３３Ｂは、例えば、ソース／ドレイン領域２３Ａ，２３Ｂと同時に形成される。例えば、拡散領域３３Ａ，３３ｂは、ｎ型の不純物領域である。
【００８２】
キャパシタ３の静電容量Ｃａｐは、半導体領域３０とキャパシタ電極３１とがキャパシタ絶縁膜３８を挟んで対向する部分（キャパシタ部）に生じる。例えば、キャパシタにおいて、その静電容量の大きさは、絶縁膜３８の厚さや誘電率に依存する。
【００８３】
但し、静電容量の大きさは対向する２つの電極間の間隔に反比例するため、半導体領域３０とキャパシタ電極３１と間の絶縁膜の膜厚が厚くなると、キャパシタの静電容量は小さくなる。例えば、半導体領域３０の上面上の絶縁膜３８が、Ｆｉｎ ＦＥＴ２のフィン部を形成するためのマスク層２８と同様に、フィン部２０を形成するためのマスク層である場合、マスク層としての絶縁膜３８の膜厚は、十分に厚い。この場合、半導体領域３０とキャパシタ電極３１とが絶縁膜（マスク層）３８を挟んで対向する部分の静電容量は、非常に小さくなる。
【００８４】
例えば、メモリセルの形成領域とは異なって、キャパシタの形成領域（以下、キャパシタ領域とよぶ）内において、素子分離絶縁膜が半導体領域３０の近傍の半導体基板３０上面から除去される。これによって、素子分離絶縁膜に覆われていた半導体領域３０の下部の側面及び半導体基板１００上面も、キャパシタ電極として用いることができる。
ここでは、半導体領域３０の側面上及び半導体基板１００の上面上の絶縁膜３２が、キャパシタ絶縁膜３２として機能する。
【００８５】
図８乃至図１０に示されるように、短冊状の半導体領域３０の側面に加えて、半導体基板１００の上面をキャパシタ電極に用いることによって、静電容量を形成するための半導体領域とキャパシタ電極との間の対向面積を大きくできる。それゆえ、キャパシタ領域内に素子分離絶縁膜が設けられていないことによって、キャパシタ３の静電容量を、より大きくできる。
【００８６】
キャパシタ３が含んでいる半導体領域３０は、例えば、Ｆｉｎ ＦＥＴのフィン部２０と同時に形成される。キャパシタ電極（導電体）３１は、ＦｉｎＦＥＴのゲート電極２１と同時に形成される。この場合、キャパシタ電極３１の材料は、例えば、トランジスタ２のゲート電極２１と同じ材料を用いて、形成される。
【００８７】
キャパシタ絶縁膜３２は、例えば、Ｆｉｎ ＦＥＴのゲート絶縁膜２２と同時に形成される。この場合、キャパシタ絶縁膜３２は、ゲート絶縁膜２２と同じ材料を用いて形成され、キャパシタ絶縁膜３２の膜厚は、ゲート絶縁膜２２の膜厚と同じ厚さを有している。
【００８８】
キャパシタ３において、半導体領域３０の不純物濃度は、フィン部２０のチャネル領域２４の不純物濃度より高いことが好ましい。キャパシタの半導体領域３０において、キャパシタ電極３１と対向している部分（キャパシタ部とよぶ）は、例えば、半導体領域３０内に形成された拡散領域３３Ａ，３３Ｂにｙ方向に挟まれている。拡散領域３３Ａ，３３Ｂの不純物濃度は、キャパシタ部の不純物濃度より高い。拡散領域３３Ａ，３３Ｂは、例えば、ＦｉｎＦＥＴのソース／ドレイン領域２３Ａ，２３Ｂと同時に形成される。
【００８９】
キャパシタ３の半導体領域３０の一端には、例えば、コンタクト領域３９が設けられる。このコンタクト領域３９上に、コンタクトプラグ８６が設けられる。キャパシタ電極３１上には、コンタクトプラグ８８が設けられる。
【００９０】
これらのコンタクトプラグ８６，８８は、キャパシタ３の入出力端子として用いられる。コンタクトプラグ８６，８８は、配線８７，８９を介して、他の素子に接続される。これによって、本例のキャパシタ３を含む所定の回路が、形成される。
【００９１】
尚、キャパシタ３の端子としてのコンタクトプラグ８６，８８の形成位置は、図８乃至図１０に示される位置に限定されず、半導体領域３０及びキャパシタ電極３１のそれぞれに所定の電位が供給されるように、コンタクトプラグ８６，８８が半導体領域３０及びキャパシタ電極３１に接続されていればよい。
【００９２】
以上のように、第１の実施形態の抵抗変化メモリは、メモリセルの選択トランジスタ２として、Ｆｉｎ ＦＥＴが用いられている。選択トランジスタ２としてのＦｉｎ ＦＥＴ２において、アクティブ領域としてのフィン部２０とゲート電極２１とが立体交差する。これによって、フィン部２０の側面とゲート電極２１とが対向し、チャネル幅方向におけるフィン部２０の側面に沿って、フィン部２０内にチャネル領域２４が設けられる。
【００９３】
本実施形態の抵抗変化メモリは、ＦｉｎＦＥＴと近似した構造のキャパシタ３を有する。本実施形態の抵抗変化メモリのキャパシタ３は、半導体領域３０、キャパシタ電極３１、及び、半導体領域３０及びキャパシタ電極３１間のキャパシタ絶縁膜３２を有する。
【００９４】
キャパシタの半導体領域３０は、フィン部２０と同様に、半導体基板から切り出された短冊状の半導体領域である。キャパシタ電極３１は、キャパシタ３の半導体領域３０に立体交差する。これによって、キャパシタ電極３１は、キャパシタ絶縁膜３２を介して、半導体領域３０の側面上に設けられる。
【００９５】
キャパシタ電極３１が短冊状の半導体領域３０の側面に対向することによって、キャパシタ電極３１と半導体領域３０の側面との間に、静電容量が形成される。
【００９６】
このように、第１の実施形態において、短冊状の半導体領域（フィン部）の上端からその下端（半導体基板１００の上面）までの段差を利用して、半導体領域３０とキャパシタ電極３１との間に大きい対向面積が形成される。つまり、本実施形態の抵抗変化メモリのキャパシタ３は、半導体領域３０とキャパシタ電極３１とが基板表面に対して垂直な部分を含む。
【００９７】
これによって、半導体領域とキャパシタ電極との間の対向面積が同じ場合、本実施形態の抵抗変化メモリのキャパシタ３は、半導体基板表面に対して平行な半導体領域表面とキャパシタ電極との間で静電容量が形成されるキャパシタに比較して、半導体基板１００におけるキャパシタ（キャパシタ領域）の占有面積を小さくできる。
【００９８】
本実施形態において、キャパシタ３の構成要素としての半導体領域３０は、Ｆｉｎ ＦＥＴ２のフィン部２０と実質的に同じ工程で、同時に形成される。それゆえ、キャパシタ電極が半導体基板から切り出された短冊状の構造を有していても、そのキャパシタの製造工程によって、抵抗変化メモリの全体の製造工程が複雑になったり、製造工程の数が過剰に多くなったりすることは、抑制される。
【００９９】
したがって、第１の実施形態の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０１００】
（構成例１）
図１１乃至図２２を参照して、第１の実施形態の抵抗変化メモリの構成例１について、説明する。
【０１０１】
（ａ）構造
図１１乃至図１７を用いて、本実施形態の構成例１の抵抗変化メモリの構造について、説明する。
ここで、ＭＲＡＭを抵抗変化メモリの一例として、説明する。尚、本例以外の構成例においても、主に、ＭＲＡＭを例示して、本実施形態の抵抗変化メモリに関して、説明する。
【０１０２】
図１１は、ＭＲＡＭのチップレイアウトの一例を示す平面図である。例えば、１つのチップに、複数のメモリセルアレイが設けられている。ｘ方向及びｙ方向に隣接するメモリセルアレイの間に、周辺回路の構成素子が形成される領域（以下、周辺領域とよぶ）７が設けられる。
【０１０３】
メモリセルアレイ６１内に、メモリセルＭＣが形成され、周辺領域７内のキャパシタ領域７１に、キャパシタ３が形成される。このように、キャパシタとメモリセルとが、それぞれ異なる領域に設けられることによって、チップ全体の動作が安定化される。
【０１０４】
また、周辺領域７内には、キャパシタ以外の周辺素子が形成される領域７２も設けられる。以下では、周辺トランジスタが形成される領域（以下、周辺トランジスタ領域とよぶ）７２を例示する。
【０１０５】
図１２は、メモリセルアレイ６１内部のレイアウトの一例を示している。図１３は、キャパシタ領域７１内部のレイアウトの一例を示している。図１４及び図１５は、本構成例のＭＲＡＭにおけるメモリセル及びキャパシタの断面構造を示している。
図１４は、図１２及び図１３のＸＩＶ−ＸＩＶ線に沿う断面構造を示している。図１４において、周辺トランジスタのチャネル長方向の断面構造が示されている。また、図１５は、図１２及び図１３のＸＶ−ＸＶ線に沿う断面構造が示されている。図１４及び図１５において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図１４及び図１５において、図の奥行き又は手前方向の部材は、破線で示している。
【０１０６】
図１２、図１４及び図１５に示されるように、メモリセルアレイ６１内において、複数のフィン部２０は、ｘ方向に沿って配置される。尚、図１２において、図示が省略されているが、複数のフィン部２０が、ｙ方向に沿ってメモリセルアレイ６１内に配置されるのはもちろんである。
【０１０７】
図１２に示されるように、選択トランジスタ（Ｆｉｎ ＦＥＴ）２のフィン部２０はｙ方向に延在し、選択トランジスタ２のゲート電極２１はｘ方向に延在している。
Ｆｉｎ ＦＥＴ２のゲート電極２１は、複数のフィン部２０にまたがって、ｘ方向に延在している。１つのゲート電極２１は、複数のＦｉｎ ＦＥＴ２によって共有される。ゲート電極２１は、ＭＲＡＭのワード線ＷＬとして用いられる。ゲート電極２１は、例えば、シリサイド、ポリシリコン又は金属を用いて、形成される。ゲート電極２１の側面及び上面は、例えば、側壁絶縁膜（図示せず）に覆われている。
【０１０８】
２つのゲート電極２１が１つのフィン部２０に立体交差する。これによって、１つのフィン部２０を用いて、２つのＦｉｎ ＦＥＴ２が形成される。各ゲート電極２１とフィン部２０との交差箇所に、Ｆｉｎ ＦＥＴのチャネル領域２４が設けられる。ゲート電極２１は、ゲート絶縁膜２２を挟んで、ｘ方向におけるフィン部２０の両側面に対向する。フィン部２０（チャネル領域２４）の上部とゲート電極２１との間には、マスク層２８が設けられている。ゲート絶縁膜２２の膜厚は、例えば、１ｎｍ〜５ｎｍ程度である。
【０１０９】
同じフィン部２０に立体交差する２つのゲート電極２１間において、フィン部２０内に、コンタクト領域２９Ｂが設けられている。このコンタクト領域２９Ｂは、２つのＦｉｎ ＦＥＴ２によって、共有される。
【０１１０】
コンタクト領域２９Ｂとチャネル領域２４との間に、ソース／ドレイン領域２３Ｂがそれぞれ設けられている。
コンタクト領域２９Ｂ内に、コンタクトプラグ８１が設けられる。コンタクトプラグ８１は、ビット線ｂＢＬに接続される。
【０１１１】
ｙ方向におけるフィン部２０の一端及び他端に、コンタクト領域２９Ａがそれぞれ設けられる。コンタクト領域２９Ａとチャネル領域２４との間に、ソース／ドレイン領域２３Ａがそれぞれ設けられている。
【０１１２】
コンタクト領域２９Ａ内に、抵抗変化型記憶素子１が配置される。抵抗変化型記憶素子の底面及び上面には、電極層１８，１９がそれぞれ設けられている。
【０１１３】
抵抗変化型記憶素子１は、コンタクトプラグ８２を介して、コンタクト領域２９Ａに接続される。これによって、抵抗変化型記憶素子１の一端が、選択トランジスタ２としてのＦｉｎ ＦＥＴ２の電流経路の一端に接続される。
【０１１４】
抵抗変化型記憶素子１上には、ビアプラグ８３が設けられている。ビアプラグ８３は、ビット線ＢＬに接続される。ビット線ＢＬ，ｂＢＬは、ｙ方向に延在する。
【０１１５】
これによって、ビット線対を形成する２本のビット線ＢＬ，ｂＢＬにメモリセルが接続される。
【０１１６】
フィン部２０内のチャネル領域２４のフィン幅は、例えば、２０ｎｍ〜１００ｎｍ程度である。チャネル領域２４の不純物濃度は、例えば、１０１７／ｃｍ３程度に設定される。ソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂの不純物濃度は、チャネル領域２４の不純物濃度以上でもよい。また、ソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂは、シリサイド層を含んでいてもよい。
【０１１７】
このように、１つのフィン部２０をアクティブ領域として用いて、２つのメモリセルＭＣを形成することによって、メモリセルの微細化（占有面積の縮小）が図られる。
【０１１８】
本実施形態において、ビット線対を形成する２つのビット線ＢＬ，ｂＢＬは、異なる配線レベルに設けられている。但し、２つのビット線ＢＬ，ｂＢＬが同じ配線レベルに設けられてもよい。また、本実施形態において、ビット線対を形成する２つのビット線ＢＬ，ｂＢＬが同じ方向に延在しているが、ビット線対を形成する２本のビット線が互いに異なる方向に延在していてもよい。また、本実施形態において、メモリセルＭＣは、１つの抵抗変化型記憶素子と１つの選択トランジスタとから形成されているが、これに限定されない。１つのメモリセルＭＣが、１つの抵抗変化型記憶素子と２つの選択トランジスタとから形成されてもよい。これらの変形例に応じて、メモリセルアレイ６１内のメモリセル及び配線のレイアウトは適宜変更されてもよい。
【０１１９】
ＭＲＡＭにおいて、抵抗変化型記憶素子１は、磁気抵抗効果素子である。ＭＲＡＭにおいて、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子が使用される。
【０１２０】
図１６及び図１７を用いて、抵抗変化型記憶素子１としての磁気抵抗効果素子（ＭＴＪ素子）の構造について、説明する。以下では、磁気抵抗効果素子のことをＭＴＪ素子とよぶ。
【０１２１】
ＭＴＪ素子１は、参照層（磁化不変層又は固定層ともよばれる）１０Ａ，１０Ｂ、中間層（非磁性層）１１Ａ，１１Ｂ、記憶層（磁化自由層又は自由層ともよばれる）１２Ａ，１２Ｂ、が順に積層された積層構造を有する。尚、参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとは、積層順序が逆であってもよい。
【０１２２】
図１６に示されるＭＴＪ素子１は、参照層１０Ａ及び記憶層１２Ａの容易磁化方向が、膜面に対して平行になっている。図１６に示されるＭＴＪ素子１は、面内磁化型ＭＴＪ素子とよばれる。
図１７に示されるＭＴＪ素子１は、参照層１０Ｂ及び記憶層１２Ｂの容易磁化方向が、膜面（或いは積層面）に対して垂直になっている。図１６に示されるＭＴＪ素子１は、垂直磁化型ＭＴＪ素子とよばれる。
【０１２３】
面内磁化の磁性層は、面内方向の磁気異方性を有し、垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有している。ＭＴＪ素子１に垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【０１２４】
記憶層１２Ａ，１２Ｂは、磁化（或いはスピン）の方向が可変である（反転する）。参照層１０Ａ，１０Ｂは、磁化の方向が固着している（不変である）。“参照層１１Ａ，１１Ｂの磁化方向が固着している（不変である）”とは、記憶層１２Ａ，１２Ｂの磁化方向を反転させるために使用される磁化反転電流（反転しきい値）を、参照層１０Ａ，１０Ｂに流した場合に、参照層１０Ａ，１０Ｂの磁化方向が変化しないことを意味する。したがって、ＭＴＪ素子１において、参照層１０Ａ，１０Ｂとして反転しきい値の大きな磁性層を用い、記憶層１２Ａ，１２Ｂとして参照層１０Ａ，１０Ｂよりも反転しきい値の小さい磁性層を用いることによって、磁化方向が可変の記憶層１２Ａ，１２Ｂと磁化方向が固定の参照層１０Ａ，１０Ｂとを有するＭＴＪ素子１を実現することができる。
【０１２５】
また、参照層１０Ａ，１０Ｂの磁化を固定する方法としては、参照層１０Ａ，１０Ｂに隣接して反強磁性層（図示せず）を設け、参照層１０Ａ，１０Ｂと反強磁性層との交換結合によって、参照層１０Ａ，１０Ｂの磁化方向を固定することができる。但し、垂直磁化型のＭＴＪ素子は、反強磁性層（図示せず）を設けずとも、参照層１０Ａ，１０Ｂの磁化方向を固定できる。ＭＴＪ素子１の平面形状については特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【０１２６】
参照層１０Ａ，１０Ｂ及び記憶層１２Ａ，１２Ｂは、高い保磁力を持つ磁性材料から構成され、例えば、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。
【０１２７】
中間層１２Ａ，１２Ｂは、非磁性体からなり、例えば、絶縁体、半導体、金属などを用いることができる。中間層１３に絶縁体或いは半導体が用いられた場合、トンネルバリア層とよばれる。
【０１２８】
尚、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、参照層１１Ａ，１１Ｂ及び記憶層１３Ａ，１３Ｂの各々は、反強磁性結合構造を有していてもよいし、強磁性結合構造を有していてもよい。
【０１２９】
ＭＴＪ素子１は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１は、第１の参照層、第１の中間層、記憶層、第２の中間層、第２の参照層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による記憶層１３Ａ，１３Ｂの磁化反転を制御しやすいという利点がある。
【０１３０】
以下、ＭＴＪ素子１の低抵抗状態及び高抵抗状態、スピン注入によるデータの書き込み、及び、データの読み出しについて説明する。
【０１３１】
参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとの磁化方向が平行となる平行状態（低抵抗状態）について説明する。
【０１３２】
参照層１０Ａ，１０Ｂを通過した電子のうちマジョリティーな電子は、参照層１０Ａ，１０Ｂの磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１２Ａ，１２Ｂに移動することにより、スピントルクが記憶層１２Ａ，１２Ｂに印加され、記憶層１２Ａ，１２Ｂの磁化方向は、参照層１０Ａ，１０Ｂの磁化方向と平行に揃えられる。この平行配列のとき、ＭＴＪ素子１の抵抗値は最も小さくなる。この場合が、例えば、“０”データとして扱われる。
【０１３３】
次に、参照層１０Ａ，１０Ｂと記憶層１２Ａ，１２Ｂとの磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。
【０１３４】
参照層１０Ａ，１０Ｂによって反射された電子のうちマジョリティーな電子は、参照層１０Ａ，１０Ｂの磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１２Ａ，１２Ｂに移動することにより、スピントルクが記憶層１２Ａ，１２Ｂに印加され、記憶層１２Ａ，１２Ｂの磁化方向は、参照層１０Ａ，１０Ｂの磁化方向と反平行に揃えられる。この反平行配列のとき、ＭＴＪ素子１の抵抗値は最も大きくなる。この場合が、例えば、“１”データとして扱われる。
【０１３５】
データの読み出しは、ＭＴＪ素子１に読み出し電流ＩＲＥＡＤを供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）とよぶ。磁気抵抗比はＭＴＪ素子１を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。
【０１３６】
このＭＲ比に起因する読み出し電流（ビット線の電位）の変動量を、検知することで、ＭＴＪ素子１に記憶された情報の読み出しを行なう。
【０１３７】
図１３乃至図１５に示されるように、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３は、ｙ方向に延在している。また、キャパシタ２のキャパシタ電極３１は、ｘ方向に延在している。本構成例では、説明の明確化のため、キャパシタ領域７１内のフィン部３０の延在方向は、メモリセルアレイ内のフィン部２０と同様に、ｘ方向になっている。但し、キャパシタ領域７１のフィン部３０１，３０２，３０３の延在方向は、キャパシタ３のレイアウトに応じて、ｙ方向に延在してもよいのはもちろんである。これと同様に、キャパシタ電極３１の延在方向も、フィン部の延在方向に交差する方向であれば、ｘ方向及びｙ方向のどちらでもよい。
【０１３８】
本構成例において、１つのキャパシタ電極３１は、複数のフィン部３０１，３０２，３０３に立体交差している。
【０１３９】
また、本構成例において、キャパシタ電極３１と半導体基板１００との間から、素子分離絶縁膜が除去されている。そして、キャパシタ電極３１の底面と半導体基板１００の上面とが、半導体基板１００上面を覆うキャパシタ絶縁膜３２１，３２２，３２３，３２４を介して、対向する。これによって、キャパシタ電極３１とフィン部（キャパシタ電極）３０１，３０２，３０３の側面との間に加えて、キャパシタ電極３１と半導体基板１００上面との間において、キャパシタ３の静電容量が形成される。
【０１４０】
キャパシタ絶縁膜３２２は、半導体基板１００の上面を経由して、互いに対向するフィン部３０１，３０２の側面間において、連続している。
【０１４１】
フィン部３０１，３０２，３０３の上部とキャパシタ電極３１との間には、マスク層３８が設けられている。
【０１４２】
キャパシタ３において、フィン部３０１，３０２，３０３はキャパシタ電極として用いられている。そのため、フィン部３０１，３０２，３０３の抵抗値は低いことが好ましい。キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３の不純物濃度は、Ｆｉｎ ＦＥＴ２のフィン部２０のチャネル領域２４の不純物濃度より高いことが好ましい。キャパシタの構成要素としてのフィン部３０１，３０２，３０３の不純物濃度は、例えば、１０１９／ｃｍ３から１０２１／ｃｍ３程度の値に設定される。
【０１４３】
例えば、本実施形態の抵抗変化メモリのキャパシタ３において、キャパシタの構成要素としてのフィン部３０１，３０２，３０３が、アクセプタとなる不純物（例えば、ボロン）を含むｐ型の半導体領域である場合と、キャパシタの構成要素としてのフィン部３０１，３０２，３０３が、ドナーとなる不純物（例えば、ヒ素又はリン）を含むｎ型の半導体領域である場合とがある。
【０１４４】
また、半導体基板１００上面がキャパシタ電極として用いられる場合、半導体基板１００表層にも、不純物が添加されることが好ましい。それゆえ、図１４に示されるように、半導体基板１００の表層に、不純物拡散層３４が設けられる。不純物拡散層３４の不純物濃度は、フィン部３０１，３０２，３０３の不純物濃度と同じ値でもよいし、異なる値でもよい。
【０１４５】
キャパシタ電極３１は、例えば、フィン部３０１，３０２，３０３の延在方向に交差する方向の断面形状において、櫛歯状の断面構造を有する。半導体基板１００上面をキャパシタ電極として利用した場合、フィン部３０１，３０２，３０３及び半導体基板１００（不純物拡散層３４）からなるキャパシタ電極も、櫛歯状の断面構造を有する。
【０１４６】
キャパシタ電極３１は、Ｆｉｎ ＦＥＴのゲート電極２１と実質的に同時に形成され、同じ材料を用いて形成される。キャパシタ電極３１の上面及び側面は、例えば、側壁絶縁膜（図示せず）によって覆われている。
【０１４７】
コンタクトプラグ８６は、例えば、半導体基板１００表層の不純物拡散層３４上に、設けられる。これによって、キャパシタ３の構成要素としての半導体領域３０１，３０２，３０３，３４に、キャパシタ３の入出力端子としてのコンタクトプラグ８６が電気的に接続される。但し、コンタクトプラグ８６は、キャパシタ電極に電位を印加できるように、フィン部３０１，３０２，３０３又は半導体基板１００のいずれかに、電気的に接続されていればよい。コンタクトプラグ８８は、キャパシタ電極３１上に設けられる。これによって、キャパシタ電極３１に、キャパシタの入出力端子としてのコンタクトプラグ８８が電気的に接続される。
【０１４８】
キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３のフィン幅Ｗｆｉｎ＿Ｃは、Ｆｉｎ ＦＥＴ２のフィン部２０（チャネル領域２４）のフィン幅Ｗｆｉｎ＿Ｔは、同じ寸法でもよいし、異なる寸法でもよい。
【０１４９】
フィン部３０１，３０２，３０３の延在方向（ｙ方向）におけるキャパシタ電極３１の寸法ＷＣＥは、フィン部２０の延在方向（ｙ方向）におけるゲート電極２１の寸法（ゲート長）ＷＧと異なっていてもよい。寸法ＷＣＥがゲート長ＷＧより大きくすることによって、キャパシタ電極３１とキャパシタ３の構成要素としてのフィン部３０１，３０２，３０３との対向面積を大きくできる。
【０１５０】
尚、ｘ方向に隣接するキャパシタの構成要素としての２つのフィン部３０１，３０２，３０３と半導体基板１００上面とにおいて、それらは半導体基板１００内に形成された溝とみなすこともできる。本構成例において、キャパシタ電極３１は、複数のフィン部３０１，３０２，３０３上で連続しているが、フィン部３０１，３０２，３０３毎にそれぞれ分離されていてもよい。これによって、互いに対をなすキャパシタの構成要素のフィン部３０１，３０２，３０３とキャパシタ電極３１との構造が、選択トランジスタとしてのＦｉｎ ＦＥＴと同じ構造になり、チップ内部の加工が容易になる。また、キャパシタ電極３１は、２つのフィン部間で電気的に独立するように、キャパシタ電極３１の上端がマスク層３８の上端に一致し、ｘ方向に隣接する２つのフィン部３０１，３０２，３０３間の溝に埋め込まれた構造を有していてもよい。尚、キャパシタに要求される静電容量に応じて、１つのキャパシタを形成するためのフィン部３０１，３０２，３０３の数が、適宜変更されるのはもちろんである。
【０１５１】
図１４に示されるように、本実施形態の抵抗変化メモリにおいて、周辺トランジスタ４は、例えば、プレーナー型の電界効果トランジスタである。図１４において、周辺トランジスタは、トランジスタのチャネル長方向に沿う断面構造が示されている。
【０１５２】
周辺トランジスタ４は、素子分離絶縁膜１０１によって定義されたアクティブ領域４０上に設けられる。
【０１５３】
アクティブ領域４０内に、ソース／ドレイン拡散層４３Ａ，４３Ｂが設けられる。２つのソース／ドレイン拡散層４３Ａ，４３Ｂ間のアクティブ領域４０表面に、ゲート絶縁膜４２が設けられる。ゲート絶縁膜４２上に、ゲート電極４１が設けられる。
【０１５４】
尚、選択トランジスタと同様に、Ｆｉｎ ＦＥＴが周辺トランジスタとして用いられてもよい。
【０１５５】
周辺トランジスタ４が設けられるアクティブ領域４０は、周辺トランジスタ４の動作モードに応じて、不純物が添加されたウェル領域であってもよいし、不純物が添加されない真性半導体領域であってもよい。
【０１５６】
図１２乃至図１５に示される、本実施形態の構成例１の抵抗変化メモリ（例えば、ＭＲＡＭ）において、メモリセル内の選択トランジスタ２に、Ｆｉｎ ＦＥＴが用いられる。
【０１５７】
本構成例のメモリが含むＦｉｎ ＦＥＴ２において、ゲート電極２１とアクティブ領域としてのフィン部２０が立体交差し、チャネル領域２４を有するフィン部２０の側面とゲート電極２１とが、ゲート絶縁膜２２を挟んで対向する。
【０１５８】
本構成例のメモリが含むキャパシタ３において、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３の側面は、キャパシタ絶縁膜３２１，３２２，３２３，３２４を挟んで、キャパシタ電極３１に対向する。
【０１５９】
本構成例において、キャパシタ３の静電容量は、キャパシタ電極３１とキャパシタの構成要素としてのフィン部３０１，３０２，３０３の側面及び半導体基板１００の上面との間に、生じる。
さらに、本構成例において、１つのキャパシタ電極３１は、複数のフィン部３０１，３０２，３０３にまたがっている。これによって、１つのキャパシタ３の静電容量を大きくできる。
そして、フィン部３０１，３０２，３０３の延在方向（ｙ方向）におけるキャパシタ電極３１の寸法ＷＣＥは、フィン部２０の延在方向（ｙ方向）におけるゲート電極２１の寸法ＷＧより大きいことが好ましい。これによって、キャパシタの構成要素としてのフィン部３０１，３０２，３０３とキャパシタ電極３１間の対向面積を大きくでき、キャパシタの静電容量を大きくできる。
【０１６０】
これによって、本構成例によれば、チップ内におけるキャパシタ３の占有面積が大きくなるのを抑制して、キャパシタ３の静電容量を大きくできる。
【０１６１】
また、後述するように、キャパシタ３の構成要素としてのフィン部３０１，３０２，３０３は、Ｆｉｎ ＦＥＴのアクティブ領域としてのフィン部２０と実質的に同じ工程で形成できる。それゆえ、フィン部を電極に用いたキャパシタを形成するために、メモリセルの形成工程とは別途の工程の追加や加工難度の過剰な上昇は、発生しない。
【０１６２】
したがって、本実施形態の構成例１によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０１６３】
（ｂ）製造方法
図１８乃至図２２を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図１８乃至図２２において、各製造工程におけるフィン部の延在方向に交差する方向（ｘ方向）の断面工程図が示されている。
【０１６４】
図１８は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０１６５】
図１８に示すように、例えば、窒化シリコン膜が、ＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板１００上に堆積される。例えば、窒化シリコンが形成される前に、イオン注入によって、半導体基板１００の所定の領域に、所定の不純物濃度の不純物領域（例えば、ウェル領域）が適宜形成されている。
【０１６６】
窒化シリコン膜は、パターン転写技術及びＲＩＥ（Reactive Ion Etching）法によって所定の形状に加工され、マスク層２８，３８，４８が、半導体基板１００上に形成される。例えば、メモリセルアレイ６１内のＦｉｎ ＦＥＴのフィン部の形成位置において、マスク層２８は、側壁転写技術を用いてパターニングされる。周辺トランジスタ領域７２のアクティブ領域の形成位置において、マスク層４８は、フォトリソグラフィ技術を用いて、パターニングされる。また、キャパシタ領域７１のキャパシタの構成要素としてのフィン部の形成位置において、マスク層３８は、例えば、側壁加工技術を用いて、パターニングされる。
【０１６７】
形成されたマスク層２８，３８，４８に基づいて、半導体基板１００が、ＲＩＥ法によってエッチングされ、半導体基板内に、溝（トレンチ）が形成される。
【０１６８】
トレンチが形成されることによって、メモリ領域（メモリセルアレイ）６１の半導体基板１００内に、フィン部２０が形成される。メモリ領域と同様に、キャパシタ領域７１内に、フィン部３０１，３０２，３０３が形成される。フィン部２０，３０１，３０２，３０３は、半導体基板上面から突出した短冊状の半導体領域である。
【０１６９】
メモリ領域６１内に形成されたフィン部２０は、Ｆｉｎ ＦＥＴのアクティブ領域となる。一方で、キャパシタ領域７１内に形成されたフィン部３０１，３０２，３０３は、キャパシタの構成部材（或いは、キャパシタの電極）となる。
【０１７０】
尚、キャパシタの構成要素としてのフィン部３０１，３０２，３０３のフィン幅が、Ｆｉｎ ＦＥＴのフィン部２０のフィン幅と異なってもよい場合、キャパシタの構成要素としてのフィン部を形成するためのマスク層は、フォトリソグラフィ技術によって、パターニングされてもよい。
【０１７１】
酸化シリコン膜が、例えば、ＣＶＤ法を用いて、半導体基板１００上に堆積される。堆積された酸化シリコン膜に対して、マスク層２８，３８，４８をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）による平坦化処理が、実行される。半導体基板１００のトレンチ内に、素子分離絶縁膜１０１が埋め込まれる。これによって、周辺トランジスタ領域７２が、素子分離絶縁膜１０１によって定義される。
【０１７２】
図１９は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１７３】
図１９に示されるように、周辺トランジスタ領域７２を覆うように、レジストマスク１２０が、フォトリソグラフィ技術を用いて、半導体基板１００上及び素子分離絶縁膜１０１上に形成される。そして、メモリセルアレイ６１及びキャパシタ領域７１内の素子分離絶縁膜１０１に対するエッチングが、実行される。尚、このエッチングは、マスク層（窒化シリコン）２８，３８と素子分離絶縁膜（酸化シリコン）１０１との間のエッチング選択比が確保される条件で、実行される。
【０１７４】
素子分離絶縁膜１０１に対するエッチングによって、レジストマスク１２０に覆われていない領域において、素子分離絶縁膜１０１の上面は、半導体基板側に後退する。
【０１７５】
これによって、メモリセルアレイ６１内のフィン部２０の側面が露出する。この際に、キャパシタ領域７１もレジストマスクによって覆われていないので、キャパシタ領域７１内のフィン部３０１，３０２，３０３の側面は、露出する。
【０１７６】
図２０は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１７７】
例えば、周辺トランジスタ領域７２内のレジストを除去した後、メモリセルアレイ６１及び周辺トランジスタ領域７２を覆うように、レジストマスク１２１が半導体基板１００及び素子分離絶縁膜１０１上に形成される。レジストマスク１２１には、キャパシタ領域７１を露出させる開口部が形成されている。
【０１７８】
そして、キャパシタ領域７１内の素子分離絶縁膜を除去するために、エッチングが実行される。これによって、キャパシタ領域７１内において、半導体基板１００の上面が露出する。
【０１７９】
例えば、イオン注入法によって、半導体基板の所定の箇所に、不純物領域３４が形成される。なお、不純物領域３４は、ウェル領域を半導体基板内に形成するのと同時に、形成されてもよいし、それとは別途に、素子分離絶縁膜が形成される前に形成されてよい。
【０１８０】
図２１は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１８１】
半導体基板１００上からレジストマスクが除去された後、絶縁膜２２，３２１，３２２，３２３，３２４が、熱酸化法或いはＣＶＤ法などを用いて、露出した半導体領域表面上に形成される。これによって、選択トランジスタとしてのＦｉｎ ＦＥＴのゲート絶縁膜２２が、メモリセルアレイ６１内のフィン部２０の側面上に形成される。また、キャパシタ領域７１内のフィン部３０１，３０２，３０３の側面上及びキャパシタ領域７１内の半導体基板１００上面上に、キャパシタ絶縁膜３２１，３２２，３２３，３２４が形成される。
【０１８２】
半導体基板１００上に、例えば、ポリシリコン層２８，３８が、ＣＶＤ法を用いて、堆積される。シリコン層の堆積の後、メモリセルアレイ６１及びキャパシタ領域７１を覆うように、レジストマスク１２２が形成される。周辺トランジスタ領域７２の上面において、レジストマスク１２２に開口が形成される。このマスク１２２のパターンに基づいて、シリコン層及びマスク層が周辺トランジスタ領域７２から除去される。
【０１８３】
図２２は、本実施形態の抵抗変化メモリの製造方法の一工程を示している。
【０１８４】
周辺トランジスタ領域７２内に、トランジスタのゲート絶縁膜４２が、例えば、熱酸化法によって、形成される。メモリセルアレイ６１内及びキャパシタ領域７１内からレジストマスクが除去された後、ポリシリコン層が、ＣＶＤ法を用いて、各領域６１，７１，７２内に堆積される。ポリシリコン層１３１の上面は、例えば、ＣＭＰによって平坦にされる。
【０１８５】
これによって、各トランジスタのゲート電極及びキャパシタの電極を形成するためのポリシリコン層１３１が、メモリセルアレイ６１内、キャパシタ領域７１内及び周辺領域７２内のそれぞれに形成される。
【０１８６】
ポリシリコン層１３１が、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。図１２乃至図１５に示されるように、メモリセルアレイ６１内において、Ｆｉｎ ＦＥＴ２のゲート電極２２が、アクティブ領域としてのフィン部２０に立体交差するように、形成される。ゲート電極２２は、ゲート絶縁膜２２を介して、フィン部２０の側面に対向する。
【０１８７】
Ｆｉｎ ＦＥＴ２のゲート電極が形成されるのと実質的に同時に、キャパシタ領域７１内において、キャパシタ電極を形成するためのポリシリコン層が、ｘ方向に隣接する複数のフィン部３０１，３０２，３０３間で分断されないように、加工される。これによって、キャパシタ絶縁膜３０１，３０２，３０３を挟んで、フィン部３０１，３０２，３０３とキャパシタ電極３１との間で、キャパシタの静電容量を形成される。
【０１８８】
ゲート電極２１及びキャパシタ電極３１をマスクにして、イオン注入が実行される。フィン部２０内のソース／ドレイン領域２３Ａ，２３Ｂ及びコンタクト領域２９Ａ，２９Ｂの不純物濃度が調整される。例えば、これと同時に、キャパシタ電極３１をマスクにして、イオン注入が実行され、キャパシタ３のフィン部３０１，３０２，３０３の内部に、ソース／ドレイン領域２３Ａ，２３Ｂと実質的に同じ不純物濃度の拡散領域が形成される。
【０１８９】
この後、層間絶縁膜（図示せず）が半導体基板１００上に堆積される。そして、コンタクトプラグ、配線及びビット線が、例えば、ダマシン法などの周知の多層配線技術を用いて、各領域６１，７１，７２内の所定の箇所に、形成される。
【０１９０】
以上のように、第１の実施形態の抵抗変化メモリが作製される。
【０１９１】
このように、上述の製造方法によれば、メモリセル内の選択トランジスタとキャパシタとを、共通の工程で実質的に同時に形成できる。それゆえ、本実施形態の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを形成することに起因する製造工程の過剰な増加や製造工程の複雑化を抑制できる。
【０１９２】
また、本実施形態の抵抗変化メモリにおけるキャパシタ４は、ＦｉｎＦＥＴのフィン部２０と同時に形成される半導体領域（フィン部３０１，３０２，３０３）をキャパシタ電極に用いる。その半導体領域からなるキャパシタ電極の側面にキャパシタの静電容量が形成される。
【０１９３】
このように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上端から下端までの段差を利用することによって、半導体領域とキャパシタ電極との間の対向面積を確保できる。
【０１９４】
それゆえ、本実施形態の抵抗変化メモリにおいて、基板表面に対する占有面積を大きくせずに、キャパシタの静電容量を大きくできる。
【０１９５】
したがって、本実施形態の抵抗変化メモリの製造方法によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、比較的容易に、提供できる。
【０１９６】
（構成例２）
図２３及び図２４を用いて、本実施形態の抵抗変化メモリの構成例２について、説明する。図２３及び図２４は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２３及び図２４において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２３及び図２４において、図の奥行き又は手前方向の部材は、破線で示している。
【０１９７】
Ｆｉｎ ＦＥＴ２のフィン部２０の上部がチャネル領域として用いられる場合、フィン部２０の上部はフィン部２０の側面に比較して、ゲート電極２１とチャネル領域２４の上部との間の電界強度の分布に関して特異点となり易い。その結果として、メモリセルアレイ内の複数のＦｉｎ ＦＥＴの中で特性がばらつき、抵抗変化メモリの動作が不安定になる。
それゆえ、Ｆｉｎ ＦＥＴは、フィン部２０の上部をチャネル領域として用いることは、好ましくない。
【０１９８】
これに対して、フィン部３０１，３０２，３０３を素子の構成要素として用いたキャパシタ３において、フィン部３０１，３０２，３０３の上部は、キャパシタの一部として利用されているので、フィン部３０１，３０２，３０３の上部に起因するキャパシタの動作に対する悪影響は、トランジスタの動作特性に及ぼす影響に比較して、非常に小さい。
【０１９９】
それゆえ、図２３に示される本実施形態の構成例２のように、キャパシタの構成要素としてのフィン部（半導体領域）３０１，３０２，３０３の上部を覆うマスク層を剥離して、フィン部３０１，３０２，３０３の上部を、キャパシタ電極の一部として利用してもよい。
【０２００】
図２３に示されるように、マスク層の代わりに、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上面上に、キャパシタ絶縁膜３２が設けられる。
【０２０１】
キャパシタ領域７１内のマスク層は、例えば、周辺トランジスタ領域７２内のマスク層を剥離する工程と、同時に剥離される。
【０２０２】
例えば、フィン部３０１，３０２，３０３の上面上のキャパシタ絶縁膜３２は、フィン部３０１，３０２，３０３の側面上のキャパシタ絶縁膜３２と同時に形成される。互いに隣接するフィン部３０１，３０２，３０３間の半導体基板１００（不純物拡散層３４）上面が、キャパシタ電極の一部として用いられる場合、キャパシタ絶縁膜３２は、複数のフィン部３０１，３０２，３０３にまたがって、形成されている。キャパシタ絶縁膜３２は、複数のフィン部３０１，３０２，３０３の上面及び側面上、及び半導体基板１００上で、連続している。
【０２０３】
キャパシタ電極３１は、フィン部３０１，３０２，３０３の側面に加えて、キャパシタ絶縁膜３２を介して、フィン部３０１，３０２，３０３の上面に対向する。
キャパシタの構成要素としてのフィン部３０１，３０２，３０３上面とフィン部３０１，３０２，３０３を覆うキャパシタ電極３１との間において、静電容量Ｃａｐ＿ｔｏｐが形成される。
【０２０４】
それゆえ、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上部が厚いマスク層で覆われている場合（図１４及び図１５参照）に比較して、本構成例のキャパシタ３は、フィン部３０１，３０２，３０３の上部の上面をキャパシタ電極の一部に用いることによって、半導体領域３０１，３０２，３０３とキャパシタ電極３１との対向面積を大きくでき、キャパシタの静電容量を大きくできる。
【０２０５】
フィン部３０１，３０２，３０３の上部が静電容量を形成するために利用される場合、図２４に示されるように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３のフィン幅Ｗｆｉｎ＿Ｃを、Ｆｉｎ ＦＥＴ２のフィン幅Ｗｆｉｎ＿Ｔより大きくしてもよい。これによって、フィン部（キャパシタ電極）３０１，３０２，３０３の上面とキャパシタ電極３１との対向面積を大きくできる。
【０２０６】
尚、選択トランジスタとしてのＦｉｎ ＦＥＴ２のフィン幅Ｗｆｉｎ＿Ｔは、Ｆｉｎ ＦＥＴが完全空乏モードで駆動できるフィン幅に設定されていることが好ましい。また、キャパシタの構成要素としてのフィン部３０１，３０２，３０３は、抵抗値を低減するために、不純物濃度が高いことが好ましい。しかし、Ｆｉｎ ＦＥＴのフィン部２０（チャネル領域２４）の不純物濃度は、Ｆｉｎ ＦＥＴを完全空乏モードで駆動できる不純物濃度に設定されていることが好ましい。
【０２０７】
図２３及び図２４に示されるように、キャパシタの構成要素としてのフィン部３０１，３０２，３０３の上面が、キャパシタ絶縁膜３２を介して、キャパシタ電極３１と対向することによって、キャパシタ３の静電容量を大きくできる。
【０２０８】
したがって、本実施形態の構成例２によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２０９】
（構成例３）
図２５及び図２６を用いて、本実施形態の抵抗変化メモリの構成例３について、説明する。図２５及び図２６は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２５及び図２６において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２５及び図２６において、図の奥行き又は手前方向の部材は、破線で示している。
【０２１０】
選択トランジスタとしてのＦｉｎ ＦＥＴ２において、トランジスタの電流駆動能力を向上させるために、ゲート絶縁膜２２の膜厚は、薄くされている。また、ゲート絶縁膜には、チャネル領域２４内におけるキャリアの移動度を向上できる材料、例えば、ＳｉＯ２などが用いられることが好ましい。
【０２１１】
チップの動作の安定化のため、直流的な高電圧がキャパシタ３に常に印加されている。それゆえ、キャパシタ３の構成要素としての絶縁膜は、高い絶縁耐圧が要求される。
【０２１２】
本構成例において、キャパシタ３に用いられているキャパシタ絶縁膜３２Ａの材料が、Ｆｉｎ ＦＥＴ２に用いられているゲート絶縁膜２２と同じ材料である場合、図２５に示されるように、キャパシタ絶縁膜３２Ａの膜厚ｔ＿ｃｉは、ゲート絶縁膜２２の膜厚ｔ＿ｇｉより厚くなっていることが好ましい。これによって、キャパシタ３に用いられているキャパシタ絶縁膜３２Ａの絶縁耐圧が、向上される。
【０２１３】
図２６に示されるように、キャパシタ絶縁膜３２Ｂを形成するための材料は、ゲート絶縁膜２２を形成するための材料とは、異なっていてもよい。この場合、キャパシ絶縁膜３２Ｂは、ゲート絶縁膜２２に比較して、誘電率が高い材料や、絶縁耐圧が劣化しにくい構造が、適用される。
【０２１４】
例えば、ゲート絶縁膜２２の材料がＳｉＯ２である場合、キャパシタ絶縁膜３２Ｂの材料は、窒化シリコン（ＳｉｍＮｎ）、酸化アルミニウム（ＡｌｍＯｎ）、酸化ハフニウム（ＨｆＯｎ）、酸化ランタン（ＬａＯｎ）などが、用いられる。上記の各材料の組成式において、ｍ及びｎは、化学量論的組成に基づいた０より大きい値である。
【０２１５】
また、キャパシタ絶縁膜３２Ａ，３２Ｂは、絶縁耐圧を大きくするために、積層構造を有してもよい。例えば、絶縁膜３２Ａ，３２Ｂは、ＳｉＯ２とＳｉｍＮｎの積層構造を有する。尚、積層構造の絶縁膜において、ＳｉｍＮｎの代わりに、ＡｌｍＯｎなどの金属酸化膜（高誘電体膜）が用いられてもよい。
【０２１６】
ゲート絶縁膜２２も、選択トランジスタに要求される動作に応じて、シリコン酸化膜以外の絶縁膜や、複数の絶縁膜を含む積層構造が適用されてもよい。
【０２１７】
本構成例において、図２５及び図２６に示されるように、ＦｉｎＦＥＴのゲート絶縁膜とキャパシタのキャパシタ絶縁膜とを異なる構成で形成することによって、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタとして好ましい特性とキャパシタとして好ましい特性を、それぞれ実現できる。
【０２１８】
以上のように、本実施形態の構成例３によれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２１９】
（構成例４）
図２７乃至図３１を用いて、本実施形態の抵抗変化メモリの構成例４について、説明する。図２７乃至図３１は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図２７乃至図３１において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図２７乃至図３１において、図の奥行き又は手前方向の部材は、破線で示している。
【０２２０】
本実施形態の抵抗変化メモリに用いられるキャパシタ３は、選択トランジスタ２と実質的に同じ構成を含み、選択トランジスタ２に類似した構造を有する。これに加えて、図２７乃至図３１に示されるように、本実施形態の抵抗変化メモリに用いられるキャパシタは、抵抗変化型記憶素子の構成部材を含んでいてもよい。
【０２２１】
図２７に示されるように、キャパシタ電極３１上に、絶縁膜３５を介して、導電体１Ａが設けられている。導電体１Ａは、抵抗変化型記憶素子（ここでは、ＭＴＪ素子）１の構成要素の少なくとも１つを、含んでいる。
【０２２２】
構造体１Ａの底面上及び上面上には、導電層１８Ａ，１９Ａが設けられている。導電層１８Ａ，１９Ａは、抵抗変化型記憶素子１の底面上及び上面上にそれぞれ設けられた電極層１８，１９と同時に形成され、電極層１８，１９と実質的に同じ構成（材料、厚さ）である。
【０２２３】
導電層１９Ａ上には、コンタクトプラグ８８２が設けられている。コンタクトプラグ８８２上には、配線８９２が設けられている。
【０２２４】
絶縁膜（第２のキャパシタ絶縁膜）３５は、キャパシタ絶縁膜として機能する。絶縁膜３５を挟んでいるキャパシタ電極３１と導電体１Ａ（及び導電層１８Ａ，１９Ａ）との間で、静電容量Ｃａｐ＿Ｇ−Ｍが形成される。
【０２２５】
このように、ゲート電極２２と同じ材料からなるキャパシタ電極３１と抵抗変化型記憶素子１と同じ構成を含む導電体１Ａとの間に、静電容量Ｃａｐ＿Ｇ−Ｍが形成される。これによって、本構成例の抵抗変化メモリにおいて、キャパシタ３の静電容量を増大できる。
【０２２６】
尚、ここでは、抵抗変化型記憶素子１と同時に形成される導電体１Ａと、２つの電極層１８，１９とそれぞれ同時に形成される導電層１８Ａ，１９Ａの全ての構成が、キャパシタ３に含まれている。しかし、導電体１Ａ及び２つの導電層１８Ａ，１９Ａのうち、少なくとも１つが、キャパシタ絶縁膜３５上に形成されていればよい。また、導電体１Ａは、抵抗変化型記憶素子１の構成要素のうち少なくとも１つを含んでいればよい。
【０２２７】
図２８に示すように、導電体１Ａとキャパシタ絶縁膜３５との間に、コンタクトプラグ８８Ａが設けられていてもよい。このコンタクトプラグ８８Ａは、Ｆｉｎ ＦＥＴ２のゲート電極又はソース／ドレインに接続されるコンタクトプラグ８２と同時に形成される。尚、導電体１Ａとキャパシタ絶縁膜３５との間に、ビット線ｂＢＬ及び他の配線と同時に形成される導電層が設けられてもよい。
【０２２８】
図２９に示されるように、基板表面に平行方向における導電体１Ａの寸法Ｄ１は、基板表面に平行方向におけるＭＴＪ素子１の寸法ＤＲＭと異なってもよい。
【０２２９】
寸法Ｄ１が寸法ＤＲＭよりも大きければ、キャパシタ電極３１と導電体１Ａとの対向面積を大きくでき、キャパシタ３の静電容量を大きくできる。
【０２３０】
この際、キャパシタ電極（または、キャパシタ領域）に対する導電体１Ａの面積（デンシティールール）が２５％〜７０％程度に設定されることで、導電体１Ａ（ＭＴＪ素子１）が形成された後のＣＭＰの平坦性やエッチングの加工性が、向上する。
【０２３１】
また、抵抗変化型記憶素子１のような小さいサイズに、導電体１Ａが電気的に分離されないことによって、キャパシタ領域７１内の構成要素に対する加工が、容易になる。
【０２３２】
図３０及び図３１に示されるように、導電体１Ａと導電層１８Ａ，１９Ａとのパターンが、ＭＴＪ素子１と電極層１８，１９とのパターンと異なっていてもよい。
【０２３３】
メモリセルアレイ６１内において、電極層１８，１９は、ＭＴＪ素子１ごとに電気的に分離されている。
一方、図３０に示されるように、キャパシタ領域７１内の複数の導電体１Ａに対して、導電体１Ａ上部側の導電層１９Ｂは、複数の導電体１Ａ上で連続している。また、図３１に示されるように、導電体１Ａ底部側の導電層１８Ｂは、キャパシタ絶縁膜３５上で連続し、複数の導電体１Ａに接触している。
【０２３４】
このように、２つの導電層１８Ｂ，１９Ｂのうち、少なくとも一方を、導電体１Ａ毎に分離せずに連続した１つの層とすることで、キャパシタ領域７１内の構成要素に対する加工が容易になる。
【０２３５】
図２７乃至図３１に示したように、本実施形態の抵抗変化メモリに用いられるキャパシタにおいて、そのキャパシタ３が、選択トランジスタ（Ｆｉｎ ＦＥＴ）２と実質的に同じ構成を含むことに加えて、抵抗変化型記憶素子（ＭＴＪ素子）１と実質的に同じ構成を含む。これによって、本構成例４の抵抗変化メモリは、キャパシタ３の静電容量をさらに大きくできる。
【０２３６】
以上のように、本実施形態の構成例４の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０２３７】
（構成例５）
図３２及び図３３を用いて、本実施形態の抵抗変化メモリに用いられるキャパシタの構成例５について、説明する。図３２及び図３３は、本構成例におけるメモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図３２及び図３３において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図３２及び図３３において、図の奥行き又は手前方向の部材は、破線で示している。
【０２３８】
図３２に示されるように、キャパシタ３の入出力端子としてのコンタクトプラグ８８Ｂが、１つのキャパシタ電極３１に接続される。これとともに、キャパシタの端子としてのコンタクトプラグ８８Ａが、導電体１Ａ及びキャパシタ絶縁膜３５を介して、コンタクトプラグ８８Ｂが接続されているのと同じキャパシタ電極３１に、接続されている。
【０２３９】
コンタクトプラグ８８Ａ，８８Ｂのそれぞれは、キャパシタの構成要素としてのフィン部に接続されたコンタクトプラグ（図示せず）と入出力端子対を形成する。
【０２４０】
このように、構成要素の一部を複数のキャパシタで共有し、膜の積層方向（基板表面に対して垂直方向）におけるレイアウトを変更することで、基板表面に対して平行方向の大きさ（占有面積）が大きくならずに、所定の静電容量を有する複数のキャパシタを、形成できる。
【０２４１】
図３３に示される例では、２つのキャパシタ３Ａ，３Ｂが、コンタクトプラグ８８１，８８２及び配線８７１を経由して、直列に接続されている。これによって、ある印加電位が、キャパシタ３Ａ，３Ｂの入出力端子８６１，８６２，８９１，８９２間に印加されても、端子８６１，８６２間の電位は２つのキャパシタ３Ａ，３Ｂに対して分圧される。
【０２４２】
それゆえ、図３３に示される例によれば、プロセスの変更なしに、１つのキャパシタに印加される電位を低減でき、キャパシタ絶縁膜３２１，３２２の絶縁破壊を抑制できる。この結果として、信頼性の高い抵抗変化メモリを形成できる。
【０２４３】
図３３において、ｘ方向に隣接する２つのキャパシタ３Ａ，３Ｂが直列接続されている例が示されているが、ｙ方向に隣接する２つのキャパシタが直列接続されてもよいのは、もちろんである。尚、直列接続されるキャパシタの個数は、３個以上であってもよい。
【０２４４】
尚、２以上のキャパシタが直列接続された例が示されているが、２以上のキャパシタが並列に接続されてもよい。要求される静電容量及び回路構成に応じて、２以上のキャパシタが、直列及び並列に接続されてもよい。
【０２４５】
以上のように、本実施形態の構成例５の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２４６】
＜第２の実施形態＞
図３４乃至図６０を用いて、第２の実施形態に係る抵抗変化メモリについて、説明する。本実施形態において、第１の実施形態と同様に、ＭＲＡＭが抵抗変化メモリの一例として、例示される。第２の実施形態において、第１の実施形態で述べられた構成要素と同じ構成要素には、同じ符号を付し、その詳細な説明は必要に応じて行う。また、第２の実施形態において、第１の実施形態で述べられた素子間の接続関係に関しても、同じ関係を有する場合には、必要に応じて、詳細に説明する。
【０２４７】
（基本例）
図３４乃至図３９を用いて、第２の実施形態の抵抗変化メモリに含まれるメモリセル及びキャパシタの基本構造について、説明する。
【０２４８】
図３４は、本実施形態の抵抗変化メモリのメモリセルの構造を示す鳥瞰図である。図３５及び図３６は、メモリセルの断面構造を示している。図３７は、本実施形態の抵抗変化メモリのキャパシタの構造を示す鳥瞰図である。図３８及び図３９は、キャパシタの断面構造を示している。図３４乃至図３９において、明確化のため、各素子を覆う層間絶縁膜の図示は、省略する。図３６において、図の奥行き又は手前方向の部材は、破線で示している。
【０２４９】
本実施形態において、メモリセルＭＣは、図４に示される構成と同じ回路構成で、抵抗変化型記憶素子１と選択トランジスタ２とが接続されている。
【０２５０】
図３４乃至図３６に示されるように、メモリセルの選択トランジスタ２は、ＲＣＡＴである。図３５は、ＲＣＡＴのチャネル長方向に沿う断面構造を示している。図３６は、ＲＣＡＴのチャネル幅方向に沿う断面構造を示している。例えば、ＲＣＡＴのチャネル長方向はｙ方向に対応し、ＲＣＡＴのチャネル幅方向はｘ方向に対応する。
【０２５１】
半導体基板１００内に、素子分離絶縁膜１０１が埋め込まれ、アクティブ領域（素子形成領域又は半導体領域ともよばれる）２０が定義される。
【０２５２】
アクティブ領域２０内に、溝（recess）が設けられている。溝に沿うアクティブ領域２０の側面及び上面上に、ゲート絶縁膜２２が形成される。溝内に、ゲート電極２１が埋め込まれる。
【０２５３】
ゲート電極２１は、溝に埋め込まれた下部ゲート電極部２１ａと、下部ゲート電極部２１ｂ上をｘ方向に延在する上部ゲート電極部２１ｂとを有する。例えば、下部ゲート電極部２１ａは、上部ゲート電極部２１ｂの延在方向において、素子分離絶縁膜１０１の側面に接触する。上部ゲート電極部２１ｂは、下部ゲート電極部２１ａに接続されるとともに、素子分離絶縁膜１０１の上面に接触する。
【０２５４】
本実施形態において、ゲート電極２１が埋め込まれる溝のことを、リセスともよぶ。
【０２５５】
溝の開口部に隣接して、ソース及びドレインとしての２つの拡散層２３Ａ，２３Ｂが、アクティブ領域２０内に設けられる。
【０２５６】
トランジスタのチャネル領域ＣＮＬは、ソース／ドレイン拡散層２３Ａ，２３Ｂ間において、ゲート電極２１とアクティブ領域２０とがゲート絶縁膜２２を挟んで対向している領域に設けられている。このトランジスタ２のチャネル領域ＣＮＬは、溝の側面に沿ってアクティブ領域２０内に形成される。このため、基板の深さ方向におけるチャネル領域の寸法が大きくなり、基板表面におけるゲート電極２１の占有面積に対して、実効的なチャネル長は長くなる。それゆえ、選択トランジスタの占有面積が微細化されても、選択トランジスタ２の短チャネル効果を抑制できる。
【０２５７】
また、チャネル長を長くするために、ゲート電極の占有面積が大きくなるのを抑制できるため、ソース／ドレイン拡散層２３Ａ，２３Ｂの面積を大きくできる。その結果として、コンタクトプラグ８１，８２とソース／ドレイン拡散層２３Ａ，２３Ｂとの接触面積を大きくでき、コンタクト抵抗を低減できる。
【０２５８】
抵抗変化型記憶素子１の一端は、コンタクトプラグ８２を介して、ソース／ドレイン拡散層２３Ａに接続されている。抵抗変化型記憶素子１の他端は、ビアプラグ８３を介して、ビット線ＢＬに接続されている。ＲＣＡＴのソース／ドレイン拡散層２３Ｂは、コンタクトプラグを介して、ビット線ｂＢＬに接続されている。
【０２５９】
図３７乃至図３９は、本実施形形態の抵抗変化メモリに用いられるキャパシタ３を示している。このキャパシタ３は、図３４乃至図３６に示されるメモリセルＭＣと同じ半導体基板（チップ）１００内に設けられる。キャパシタ３は、選択トランジスタとしてのＲＣＡＴ２と近似した構造を有する。
【０２６０】
図３７乃至図３９に示されるように、キャパシタの構成要素（キャパシタ電極）としての半導体領域３０は、溝を有する。
【０２６１】
キャパシタ電極３１は、半導体領域３０内に形成された溝内に埋め込まれる。キャパシタ電極３１は、溝内に埋め込まれた下部キャパシタ電極部３１ａと下部キャパシタ電極部３１ａ上の上部キャパシタ電極部３１ｂとを有する。
【０２６２】
溝の形状に沿って、キャパシタの構成要素としての半導体領域３０の表面に、キャパシタ絶縁膜３２が設けられている。半導体領域３０及びキャパシタ電極３１は、キャパシタ絶縁膜３２を挟んで対向している。
【０２６３】
例えば、キャパシタ電極３１がキャパシタ絶縁膜３２に接触する方向に交差する方向（溝の延在方向）において、下部キャパシタ電極部３１ａは、素子分離絶縁膜１０１の側面に接触する。上部キャパシタ電極部３１ｂの側面は、キャパシタ絶縁膜３２に接触せずに、例えば、側壁絶縁膜によって覆われている。
【０２６４】
溝の開口部に隣接して、コンタクト領域３３Ｂが半導体領域３０上面に設けられる。コンタクト領域３３Ｂ上には、コンタクトプラグ８６が設けられる。コンタクトプラグ８８が、キャパシタ電極３１上面に設けられる。
コンタクトプラグ８６，８８は、キャパシタ３の入出力端子として用いられ、コンタクトプラグ８６，８８のそれぞれは、回路を形成するための配線８７，８９に接続される。
【０２６５】
キャパシタ電極３１は、ＲＣＡＴ２のゲート電極２１と同じ材料を用いて、同時に形成される。また、半導体領域３０の溝は、ＲＣＡＴ２のゲート電極２１を埋め込むための溝と同時に形成される。コンタクト領域３３Ｂは、ＲＣＡＴ２のソース／ドレイン拡散層２３Ａ，２３Ｂと同時に形成される。
【０２６６】
第２の実施形態の抵抗変化メモリは、抵抗変化型記憶素子１、選択トランジスタとしてのＲＣＡＴ２、及び、周辺回路の構成素子としてのキャパシタ３とを含んでいる。
【０２６７】
ＲＣＡＴ２は、アクティブ領域２０内の溝に埋め込まれたゲート電極２１を有する。ゲート電極２１は、溝側面に沿う半導体領域２０の側面と溝底面に沿う半導体領域の上面に対向する。ＲＣＡＴ２のチャネル領域ＣＮＬは、ゲート絶縁膜２２を挟んでゲート電極２１内に、形成される。
【０２６８】
本実施形態の抵抗変化メモリにおいて、キャパシタ３の静電容量Ｃａｐは、溝を有するキャパシタ電極（半導体領域）３０とその溝に埋め込まれたキャパシタ電極３１とがキャパシタ絶縁膜３２を挟んで対向する領域に形成される。キャパシタの構成要素としての半導体領域３０及びキャパシタ電極３１間の対向面積は、主に半導体領域３０の側面とキャパシタ電極３１の側面との間に確保される。つまり、半導体領域３０及びキャパシタ電極３１間の対向面積は、溝の深さに依存する。
【０２６９】
本実施形態におけるキャパシタ３の静電容量Ｃａｐはキャパシタ電極３１が溝に埋め込まれるによって形成されるため、基板表面におけるキャパシタ電極３１の占有面積に対して、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【０２７０】
このように、第２の実施形態の抵抗変化メモリにおいて、溝が半導体基板１００内に形成されることによって、半導体基板１００内の半導体領域３０に段差が形成される。その段差を利用して、キャパシタ３の構成要素としての半導体領域３０の側面とその側面と対向するキャパシタ電極３１との間に、キャパシタ３の静電容量が形成される。
【０２７１】
それゆえ、本実施形態の抵抗変化メモリに用いられるキャパシタ３は、小さな占有面積で、大きい静電容量を形成できる。
【０２７２】
また、本実施形態の抵抗変化メモリが含んでいるキャパシタ３は、選択トランジスタとしてのＲＣＡＴ２と実質的に同じ製造工程で、同時に形成できる。
【０２７３】
したがって、第２の実施形態の抵抗変化メモリによれば、第１の実施形態と同様に、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０２７４】
（２） 構成例１
図４０乃至図４６を参照して、第２の実施形態の抵抗変化メモリの構成例１について、説明する。
【０２７５】
（ａ）構造
図４０乃至図４３を用いて、本実施形態の構成例１の抵抗変化メモリ（例えば、ＭＲＡＭ）の構造について、説明する。
【０２７６】
本実施形態において、例えば、図１１を用いて説明したように、抵抗変化メモリの動作の安定化のため、メモリセルは半導体基板内に定義されたメモリセルアレイ６１内に設けられ、キャパシタはメモリセルアレイ６１に隣接するように半導体基板内に定義された周辺領域７（キャパシタ領域７１）内に設けられる。
【０２７７】
図４０は、メモリセルアレイ６１内部のレイアウトの一例を示している。図４１は、キャパシタ領域７１内部のレイアウトの一例を示している。図４２及び図４３は、本構成例の抵抗変化メモリにおけるメモリセル及びキャパシタの断面構造を示している。尚、図４１において、説明の明確化のため、キャパシタ３の構成要素としての半導体領域３０の延在方向をｙ方向と定義し、それに交差する方向をｘ方向と定義しているが、キャパシタ３の構成要素の延在方向は、これに限定されない。
【０２７８】
本実施形態において、周辺トランジスタは、第１の実施形態に示された周辺トランジスタと同様に、プレーナー構造のＦＥＴである。それゆえ、本実施形態において、周辺トランジスタ２の図示及び説明は省略する。但し、周辺トランジスタは選択トランジスタと同様に、ＲＣＡＴでもよいのはもちろんである。
【０２７９】
本構成例の抵抗変化メモリにおいて、第１の実施形態の抵抗変化メモリと実質的に同様のレイアウトで、メモリセルアレイ６１内に、複数のメモリセルが配置される。１つのメモリセルは、選択トランジスタとしての１つのＲＣＡＴ２と、１つの抵抗変化型記憶素子（例えば、ＭＴＪ素子）１とを含む。
【０２８０】
本実施形態の抵抗変化メモリのメモリセルにおいて、第１の実施形態で述べられた選択トランジスタ（Ｆｉｎ ＦＥＴ）と同様に、ｘ方向に隣接する選択トランジスタとしてのＲＣＡＴは、ワード線ＷＬを共有している。
【０２８１】
１つのアクティブ領域（半導体領域）２０は、素子分離絶縁膜１０１によって定義される。１つのアクティブ領域２０は、四角形状の平面形状を有する。
【０２８２】
１つのアクティブ領域２０内に、２つのＲＣＡＴ２が設けられる。１つのアクティブ領域２０内の２つのＲＣＡＴ２は、１つのソース／ドレイン拡散層２３Ｂを共有している。共有された拡散層２３Ｂを介して、２つのＲＣＡＴ２は、同じビット線ｂＢＬに接続される。
【０２８３】
また、選択トランジスタとしての１つのＲＣＡＴ２に対して、１つの抵抗変化型記憶素子（例えば、ＭＴＪ素子）１が、それぞれ設けられている。抵抗変化型記憶素子１は、ソース／ドレイン拡散層２３Ａ上方に配置されている。
【０２８４】
抵抗変化型記憶素子１の一端は、選択トランジスタの電流経路（ソース／ドレイン拡散層）２３Ａに接続され、抵抗変化型記憶素子の他端は、ビット線ＢＬに設けられている。
【０２８５】
図４１に示されるように、キャパシタ領域７１内において、１つの半導体領域３０が、半導体基板１００内に埋め込まれた素子分離絶縁膜１０１によって定義される。１つの半導体領域３０内に、複数（ここでは、３個）のキャパシタ３が設けられている。
【０２８６】
半導体領域３０は、キャパシタ３の構成要素として用いられる。キャパシタ３の構成要素としての半導体領域３０は、例えば、ｙ方向に延在する。
【０２８７】
キャパシタ電極３１は、半導体領域３０内に設けられている。半導体領域３０の延在方向において、キャパシタ電極３１は、キャパシタ絶縁膜３２に挟まれている。複数のキャパシタ電極３１が、１つの半導体領域３０内に設けられている。複数のキャパシタ電極３１は、半導体領域３０の延在方向に沿って配置されている。
【０２８８】
キャパシタの構成要素としての半導体領域３０上に、キャパシタ３の入出力端子としてのコンタクトプラグ８６が設けられる。キャパシタ電極３１上に、キャパシタ３の入出力端子としてのコンタクトプラグ８８が設けられている。
【０２８９】
図４２は、図４０及び図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面構造を示し、図４３は、図４０及び図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面構造を示している。尚、図４２及び図４３において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図４３において、図の奥行き又は手前方向の部材は、破線で示している。
【０２９０】
メモリセルアレイ６１内において、１つのアクティブ領域２０内に、２つの溝１９０が設けられている。溝１９０のそれぞれに、ゲート電極２１が、ゲート絶縁膜２２を介して、埋め込まれている。本実施形態において、ＲＣＡＴのゲート電極が埋め込まれる溝１９０のことを、ＲＣＡＴ溝とよぶ。
【０２９１】
ＲＣＡＴ溝の底部は、例えば、湾曲している。それゆえ、ゲート電極２１の底部は、溝の底部の湾曲に依存した曲率を有している。
【０２９２】
キャパシタ領域７１内において、１つのキャパシタの構成要素としての半導体領域３０内に、例えば、３つの溝１９０が設けられる。溝１９０のそれぞれに、キャパシタ電極３１が、キャパシタ絶縁膜３２を介して、埋め込まれる。各溝１９０に埋め込まれたキャパシタ電極３１は、互いに分離されている。
【０２９３】
溝に埋め込まれる複数のキャパシタ電極３１が、キャパシタ３の構成要素としての１つの半導体領域３０を共有する。これによって、キャパシタのレイアウトや半導体領域（キャパシタ電極）３０の製造工程が簡略化される。又、複数のキャパシタ電極が１つの半導体領域を共有することによって、各溝１９０をそれぞれ取り囲むように、素子分離絶縁膜を形成する必要がない。そのため、素子分離絶縁膜を形成する領域を確保するために、キャパシタ領域７１の面積が増大するのを、抑制できる。
【０２９４】
本実施形態において、キャパシタ３のキャパシタ電極３１が埋め込まれた溝１９０のことを、キャパシタ溝とよぶ。
【０２９５】
キャパシタの構成要素としての半導体領域３０のｘ方向における寸法ＷＣａｐは、ＲＣＡＴのアクティブ領域２０のｘ方向における寸法ＷＲと同じ大きさでもよいし、異なる大きさでもよい。但し、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくするために、半導体領域３０の寸法ＷＣａｐは、アクティブ領域２０のｙ方向の寸法ＷＲより大きいことが好ましい。半導体領域３０の寸法ＷＣａｐは、実質的に、キャパシタ溝のｘ方向の寸法に相当する。
【０２９６】
半導体領域３０の寸法ＷＣａｐを大きくして、半導体領域３０及びキャパシタ電極３１間間の対向面積を大きくした場合、キャパシタ溝は、ｘ方向（又はｙ方向）に延在するライン状の形状を有し、その結果として、キャパシタ溝内に埋め込まれるキャパシタ電極３１もライン状の構造を有する。
【０２９７】
溝に埋め込まれたキャパシタ電極３１のｙ方向における最大寸法（第３の寸法）ＤＣは、ゲート電極２１のｙ方向における最大寸法（第１の寸法）ＤＡと同じで大きさでもよいし、異なる大きさでもよい。寸法ＤＣが大きくなると、キャパシタ電極３１の底部と半導体領域３０との対向面積が大きくなる。その結果として、キャパシタの静電容量は大きくなる。各電極２１，３１の寸法ＤＡ，ＤＣは、各溝１９０の開口部の寸法と実質的に等しい。各電極２１，３１の寸法ＤＡ，ＤＣは、半導体領域２０，３０内に形成される溝の大きさによって、調整される。
【０２９８】
尚、本構成例において、第１の実施形態の図２５及び図２６を用いて説明したのと同様に、ＲＣＡＴ２及びキャパシタ３に要求される特性に応じて、キャパシタ絶縁膜３２の材料及び膜厚は、ゲート絶縁膜２２の材料及び膜厚と異なってもよい。
【０２９９】
キャパシタの構成要素としての半導体領域３０の不純物濃度は、例えば、１０１９／ｃｍ３から１０２１／ｃｍ３程度の値に設定される。アクティブ領域としての不純物濃度は、例えば、１０１７／ｃｍ３程度に設定される。キャパシタの構成要素としての半導体領域３０は、ｐ型の伝導性であってもよいし、ｎ型の伝導性であってもよい。
【０３００】
以上のように、本実施形態の構成例１の抵抗変化メモリは、選択トランジスタとしてＲＣＡＴ２と、キャパシタ３とを含む。
【０３０１】
選択トランジスタとしてのＲＣＡＴ２において、ゲート電極２１は、アクティブ領域２０内のＲＣＡＴ溝１９０内に、ゲート絶縁膜２２を介して、埋め込まれる。ゲート電極２１は、溝に沿う半導体領域２０の側面及び上面に対向する。ＲＣＡＴのチャネル領域は、ＲＣＡＴ溝の底部の半導体領域を経由して、溝に沿う半導体領域３０の側面に形成される。
【０３０２】
本構成例のキャパシタ３において、半導体領域３０は、キャパシタ溝１９０を有する半導体領域３０であり、キャパシタ電極３１は、そのキャパシタ溝１９０の内部に埋め込まれる。キャパシタの構成要素としての半導体領域３０の側面と溝に埋め込まれたキャパシタ電極３１との間で、キャパシタの静電容量が形成される。
【０３０３】
これによって、チップ内における占有面積の増大を抑制して、半導体領域とキャパシタ電極との間の対向面積を大きくできる。それゆえ、キャパシタ３を形成するための面積を大きくせずに、キャパシタの静電容量を大きくできる。
【０３０４】
また、本構成例の抵抗変化メモリが含んでいるキャパシタ３は、後述の製造方法によって、選択トランジスタのとしてのＲＣＡＴ２と、実質的に同時に共通の製造工程によって、形成される。それゆえ、本構成例の対抗変化メモリは、キャパシタ３を形成するための工程を、別途に追加する必要はない。
【０３０５】
以上のように、本実施形態の構成例１の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０３０６】
（ｂ） 製造方法
図４０乃至図４６を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図４０乃至図４６において、ｘ方向における各製造工程の断面工程図が示されている。
【０３０７】
図４４は、第２の実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３０８】
図４４に示されるように、半導体基板１００内に、素子分離絶縁膜１０１が埋め込まれ、メモリセルアレイ６１、メモリセルアレイ内のアクティブ領域４０、及び、キャパシタ領域７１が定義される。例えば、メモリセルアレイ６１内には、ウェル領域（図示せず）が形成される。キャパシタ領域７１内には、例えば、不純物が添加され、不純物領域３０が形成される。ウェル領域及び不純物領域３０の形成は、素子分離絶縁膜１０１が形成される前に実行されてもよい。
【０３０９】
半導体基板１００上に、絶縁膜又はレジストが堆積された後、所定のパターンを有するマスク層１２５が形成される。マスク層１２５は、ＲＣＡＴ溝及びキャパシタ溝の形成位置に、開口部を有する。周辺トランジスタが、プレーナ型のＦＥＴである場合、周辺トランジスタ領域は、開口部を有さないマスク層によって覆われている。
【０３１０】
形成されたマスク層１２５に基づいて、ＲＩＥ法が実行される。これによって、メモリセルアレイ６１及びキャパシタ領域７１において、半導体基板１００内の所定の位置に、溝１９０が形成される。
【０３１１】
図４５は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３１２】
図４５に示されるように、マスク層が半導体基板１００上から剥離された後、半導体基板１００上に、ゲート絶縁膜２２及びキャパシタ絶縁膜３２が、例えば、熱酸化法によって、形成される。ゲート絶縁膜２２及びキャパシタ絶縁膜３２は、メモリセルアレイ６１及びキャパシタ領域７１内の溝１９０の側面に沿って、形成される。
【０３１３】
ゲート絶縁膜２２及びキャパシタ絶縁膜３２が形成された後、ポリシリコン層１３０が、例えば、ＣＶＤ法を用いて、溝１９０内及び半導体基板１００上に形成される。溝１９０内は、ポリシリコン層１３０によって、充填される。
【０３１４】
ポリシリコン層１３０上面に対する平坦化処理の後、ポリシリコン層１３０上には、例えば、金属層１３２が、スパッタ法を用いて堆積される。金属層１３２は、シリコンと金属との化学反応（シリサイド処理）によってシリサイド層を形成するための層である。金属層１３２は、例えば、タングステン、チタン、ニッケルパラジウム合金などが用いられる。金属層１３１の形成工程は、省略されてもよい。尚、第１の実施形態において、ＦｉｎＦＥＴのゲート電極及びキャパシタのキャパシタ電極３１も、シリサイド処理によって、形成されてもよい。
【０３１５】
図４６は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３１６】
図４６に示されるように、ポリシリコン層と金属層とに対する加熱処理によって、シリサイド層が形成された後、シリサイド層上に、例えば、窒化シリコン膜などのマスク層１２６が堆積される。マスク層１２６は、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。マスク層１２６は、半導体基板１００内の溝の上方に残存するように、パターニングされる。
【０３１７】
パターニングされたマスク層１２６に基づいて、シリサイド層が加工され、ＲＣＡＴのゲート電極２１及びキャパシタのキャパシタ電極３１が、それぞれ形成される。ゲート電極２１及びキャパシタ電極３１の形成と同時に、プレーナー構造の周辺トランジスタのゲート電極が形成される。
【０３１８】
この後、形成されたゲート電極２１をマスクにして、イオン注入が実行されることによって、図４０乃至４３に示されるように、半導体基板１００内に、ＲＣＡＴ２のソース／ドレイン拡散層２３Ａ，２３Ｂが形成される。この際、キャパシタ領域７２がマスク（例えば、レジストマスク）で覆われていなければ、これと同時に、キャパシタ領域７２内の半導体基板１００表層に、拡散層（コンタクト領域）３３が形成される。
【０３１９】
ソース／ドレイン拡散層が形成された後、ゲート電極２１及びキャパシタ電極３１の側面及び上面上に、側壁絶縁膜（図示せず）が形成される。
【０３２０】
そして、コンタクトプラグ、配線及びビット線が、例えば、ダマシン法などの周知の多層配線技術を用いて、各領域６１，７１内の所定の箇所に、形成される。
【０３２１】
これによって、第２の実施形態の抵抗変化メモリが作製される。
【０３２２】
以上のように、第２の実施形態の抵抗変化メモリにおいて、抵抗変化メモリが含むキャパシタ３は、メモリの選択トランジスタとしてのＲＣＡＴと、実質的に同時に、同じ製造工程で形成される。
【０３２３】
それゆえ、本実施形態の抵抗変化メモリの製造方法によれば、溝を有する半導体領域３０とその溝に埋め込まれたキャパシタ電極３１とを有するキャパシタ３が、メモリセルと同じチップ内に設けられても、そのキャパシタ３を形成するために、製造工程の過剰な追加や製造工程の複雑化は、生じない。
【０３２４】
また、本実施形態の抵抗変化メモリにおいて、キャパシタ３の静電容量は、キャパシタの構成要素としての半導体領域３０とその半導体領域３０のキャパシタ溝１９０に埋め込まれたキャパシタ電極３１との間に形成される。
【０３２５】
本実施形態においても、第１の実施形態の抵抗変化メモリと同様に、半導体基板内の半導体領域に形成される段差を利用して、その段差の側面において、半導体領域３０及びキャパシタ電極３１間の対向面積を確保している。このため、小さな占有面積で、半導体領域３０及びキャパシタ電極３１間の対向面積を大きくできる。
【０３２６】
それゆえ、第２の実施形態の抵抗変化メモリの製造方法によれば、基板表面に対するキャパシタの占有面積を大きくせずに、静電容量の大きいキャパシタを形成できる。
【０３２７】
したがって、本実施形態の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、比較的容易に提供できる。
【０３２８】
（３） 構成例２
図４７乃至図５０を用いて、第２の実施形態の抵抗変化メモリの構成例２について、説明する。
【０３２９】
（ａ） 構造
図４７を用いて、本実施形態の構成例２の抵抗変化メモリの構造について説明する。図４７は、メモリセル及びキャパシタのｙ方向に沿う断面構造を示している。図４７において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３３０】
本構成例の抵抗変化メモリは、ｙ方向に沿う断面構造において、ＲＣＡＴ溝及びキャパシタ溝の底部が円形状の断面形状を有している。本構成例において、円形状は、楕円形状を含む。
【０３３１】
ＲＣＡＴ２のゲート電極２１は、円形状の底部を有するＲＣＡＴ溝に埋め込まれるため、その形状に応じて、ゲート電極２１の底部は円形状の断面構造を有する。それゆえ、本構成例のＲＣＡＴのゲート電極２１は、円形状の下部ゲート電極部２６Ｂとその上部に設けられた上部ゲート電極部２６Ａとを有する。
【０３３２】
キャパシタ電極３１が埋め込まれるキャパシタ溝は、ＲＣＡＴ溝と実質的に同じ工程で形成される場合、キャパシタ溝の底部の断面形状も、円形状になる。それゆえ、キャパシタ電極３１は、円形状の下部キャパシタ電極部３６Ｂとその上部に設けられた上部キャパシタ電極部３６Ａとを有する。
【０３３３】
ゲート電極２１及びキャパシタ電極３１において、それらの円形状の下部電極部２６Ｂ，３６Ｂのことを、ラウンディング部２６Ｂ，３６Ｂとよぶ。ラウンディング部２６Ｂ，３６Ｂの直径（最大寸法，第２の寸法）ＤＢ，ＤＤは、ラウンディング部２６Ｂのより上方の溝の開口部の寸法（第１の寸法）ＤＡ，ＤＣより大きくなっている。
【０３３４】
このように、選択トランジスタとしてのＲＣＡＴ２において、ＲＣＡＴ溝及びゲート電極２１の底部２６Ｂが円形状の構造を有することによって、その円の円周に沿う領域に、チャネル領域が形成される。その結果として、ラウンディング部２６Ｂを有するＲＣＡＴ２の実効的なチャネル長が、ランディング部を有さないゲート構造に比較して、長くなる。それゆえ、メモリセル及び選択トランジスタ２の微細化が進んでも、短チャネル効果を抑制できる。
【０３３５】
また、キャパシタ電極３１が円形状の底部を有することによって、そのキャパシタ電極３１と半導体領域３１との対向面積が増大する。それゆえ、ラウンディング部３６Ｂを有するキャパシタは、ラウンディング部を有さないキャパシタに比較して、キャパシタ３の静電容量を大きくできる。
【０３３６】
本構成例の選択トランジスタのとしてのＲＣＡＴ２において、ソース／ドレイン拡散層２３Ａ，２３Ｂと上部ゲート電極部２６Ａとの間のゲート絶縁膜２２Ａの膜厚は、ラウンディング部２６Ｂとアクティブ領域２０との間のゲート絶縁膜２２Ｂの膜厚より厚い。ゲート絶縁膜２２Ａの膜厚が厚いことによって、ソース／ドレイン拡散層２３Ａとゲート電極２１との対向部分に生じる寄生容量を、低減できる。それゆえ、選択トランジスタとしてのＲＣＡＴ２の特性劣化を抑制でき、選択トランジスタ及びそれを含む抵抗変化メモリの動作を安定化できる。
【０３３７】
一方、本構成例のキャパシタ３において、キャパシタ電極３１のラウンディング部３６Ｂと半導体領域３０との間のキャパシタ絶縁膜３２Ｂの膜厚は、ラウンディング部３６Ｂを除いたキャパシタ電極３１の部分３６Ａと半導体領域（拡散層）３０，３３との間のキャパシタ絶縁膜３２Ａの膜厚と同じ膜厚である。
【０３３８】
キャパシタ絶縁膜３２Ａ，３２Ｂの膜厚は、例えば、ゲート電極２１のラウンディング部２６Ｂを覆っているゲート絶縁膜２２Ｂの膜厚と同じである。
【０３３９】
それゆえ、本構成例のキャパシタ３において、キャパシタ絶縁膜３２Ａ，３２Ｂの膜厚が厚くなることによって、静電容量が低下することは無い。
【０３４０】
以上のように、本実施形態の構成例２の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０３４１】
（ｂ） 製造方法
図４７乃至図５０を用いて、本実施形態の構成例１の抵抗変化メモリの製造方法について、説明する。図４７乃至図５０において、ｘ方向における各製造工程の断面工程図が示されている。以下では、上述の製造方法と共通する工程に関しては、詳細な説明を省略する。
【０３４２】
図４８は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３４３】
図４４に示される製造工程の後、例えば、熱酸化法によって、溝１９０の側面に、絶縁膜が形成される。そして、例えば、ＲＩＥ法などの異方性エッチングによって、溝の底部に形成された酸化膜が除去される。
【０３４４】
図４８に示されるように、異方性エッチングによる酸化膜の除去であるため、溝１９０の側面には、絶縁膜２２が残存する。溝１９０の底部において、半導体基板（シリコン基板）表面が露出する。
【０３４５】
この後、シリコンが選択的にエッチングされる条件下で、ＣＤＥ法などの等方性エッチングが実行される。酸化シリコン及び窒化シリコンは同じエッチング条件下にさらされても、ほとんどエッチングされない。
それゆえ、図４８に示されるように、溝１９０の底部の半導体基板がエッチングされ、溝の底部に円形の部分（ラウンディング部）１９１が、半導体基板１００内に形成される。
【０３４６】
この直後に、酸化膜２２が溝の側面を覆っている状態で、半導体基板に対する熱酸化処理を再び実行して、溝１９０及びラウンディング部１９１の側面に、シリコン酸化膜を形成してもよい。但し、上述のように、複数回の酸化処理の履歴によって、酸化膜の膜厚が厚くなり、ＲＣＡＴにおけるゲート電極とソース／ドレイン拡散層との間の寄生容量が低減でき、素子特性は向上する。これと同様に、キャパシタ絶縁膜２２が厚くなると、キャパシタの静電容量は低減する。これは、キャパシタが所定の大きい静電容量が得られないことを意味する。
【０３４７】
それゆえ、以下の図４９及び図５０に示される製造工程を実行することが、本実施形態の抵抗変化メモリに用いられるＲＣＡＴ及びキャパシタの特性向上を両立するのに、好ましい。
【０３４８】
図４９は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３４９】
溝１９０の底部に、ラウンディング部１９１が形成された後、半導体基板１００上に、フォトリソグラフィ技術を用いて、所定のマスクパターンを有するマスク層１２７が形成される。マスク層１２７は、メモリセルアレイ６１の上面全体を覆っている。この一方で、マスク層１２７は、キャパシタ領域７１内の溝１９０及びラウンディング部１９１を露出させる開口部を有する。
【０３５０】
マスク層１２７が形成された後、例えば、ウェットエッチングによって、キャパシタ領域７１内の溝１９０側面上の酸化膜が、除去される。
メモリセルアレイ６１は、マスク層１２７によって覆われているので、半導体基板１００に対してウェットエッチングが実行されても、溝１９０側面の酸化膜２２は除去されない。
【０３５１】
図５０は、本実施形態の抵抗変化メモリの製造方法の一工程を示す断面図である。
【０３５２】
マスク層が除去された後、熱酸化処理が半導体基板１００に対して実行される。これによって、メモリセルアレイ６１及びキャパシタ領域７１内において、溝１９０及びラウンディング部１９１内に、絶縁膜２２Ａ，２２Ｂ，３２Ａ，３２Ｂがそれぞれ形成される。
【０３５３】
キャパシタ領域７１内において、絶縁膜３２Ａ，３２Ｂは、溝１９０及びラウンディング部１９１内の半導体領域３０の表面が露出した状態で形成される。
これと同様に、メモリセルアレイ６１内において、絶縁膜２２Ｂは、ラウンディング部１９１内の半導体領域（アクティブ領域）２０の表面が露出した状態で形成される。
それゆえ、メモリセルアレイ６１内の絶縁膜２２Ｂは、キャパシタ領域７１内の酸化膜３２Ａ，３２Ｂと同じ膜厚を有する。
【０３５４】
一方、メモリセルアレイ６１内の絶縁膜２２Ｂは、溝１９０の側面が絶縁膜で覆われた状態で実行される。絶縁膜に覆われている溝１９０の側面に対して、酸化処理が実行されるので、メモリセルアレイ１９０内の溝１９０の側面上の酸化膜２２Ａは、他の溝１９０及びラウンディング部１９１内の絶縁膜２２Ｂ，３２Ｂ，３３Ｂよりも厚くなる。
【０３５５】
このように、メモリセルアレイ６１内において、寄生容量が発生する部分における絶縁膜２２Ａの膜厚を厚くでき、キャパシタ領域７１内において、キャパシタ絶縁膜３２Ａ，３２Ｂを薄い膜厚で形成できる。
【０３５６】
これによって、キャパシタの静電容量の低下なしに、寄生容量に起因するＲＣＡＴの特性劣化を抑制できる。
【０３５７】
この後、形成された溝１９０，１９１内に、例えば、ポリシリコンが埋め込まれ、ラウンディング部２６Ｂ，３６Ｂを有するゲート電極２１及びキャパシタ電極３１が形成される。
【０３５８】
以上のように、本実施形態の構成例２の抵抗変化メモリの製造方法によれば、静電容量の大きいキャパシタを含む抵抗変化メモリを、比較的容易に提供できる。
【０３５９】
（４） 構成例３
図５１を用いて、本実施形態の構成例３の抵抗変化メモリの構造について、説明する。図５１は、メモリセル及びキャパシタのｙ方向に沿う断面構造を示している。図５１において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３６０】
キャパシタ領域７１内において、キャパシタ溝１９０の開口部の寸法（第３の寸法）ＤＤがラウンディング部の直径と同じ寸法（第２の寸法）ＤＢで、基板垂直方向（深さ方向）に延在する。
【０３６１】
これによって、キャパシタ溝及びその溝に埋め込まれるキャパシタ電極（電極）に、ラウンディング部９２に起因する溝及び電極括れが無くなる。それゆえ、本構成例によれば、上部キャパシタ電極部とラウンディング部との接合部における酸化膜の不連続性が解消され、キャパシタ絶縁膜２２の耐圧不良や、局所的な電界の集中が、軽減できる。
【０３６２】
尚、図５１に示されるメモリセル及びキャパシタの製造方法は、以下のとおりである。
【０３６３】
図４８に示される製造工程において、溝１９０底部の絶縁膜を除去した後、ラウンディング部１９１を形成するためのＣＤＥ法を実行せずに、キャパシタ領域７１を露出させる開口を有するマスク層を、半導体基板１００上に形成する。
【０３６４】
この後、例えば、ウェットエッチングによって、キャパシタ領域７１内の溝１９０側面上の絶縁膜３２が、選択的に除去される。メモリセルアレイ６１はマスク層に覆われているので、溝１９０の側面上に絶縁膜２２は、除去されない。
【０３６５】
キャパシタ領域７１内の溝１９０側面上の絶縁膜３２が除去された後に、図４８の製造工程で説明したのと同様に、ラウンディング部１９１を形成するための等方性エッチングが、実行される。これによって、溝１９０内において表面が露出した半導体領域２０，３０がエッチングされる。
【０３６６】
メモリセルアレイ６１において、溝１９０の開口部近傍の半導体領域２０側面は絶縁膜２２によって覆われる。それゆえ、溝１９０の上部の半導体領域２０は、エッチングされない。それゆえ、メモリセルアレイ６１内において、溝１９０の底部のみがエッチングされ、ラウンディング部１９１が形成される。
【０３６７】
これに対して、キャパシタ領域７１において、溝１９０の底部及び側面の絶縁膜は除去されているので、溝１９０の底部だけでなく、溝１９０の開口部近傍の半導体領域３０の側面も、エッチングされる。キャパシタ溝１９０の開口部は、寸法ＤＤを有し、キャパシタ溝１９０は寸法ＤＤを有して、半導体基板１００の深さ方向に延在する。それゆえ、基板表面に対して平行方向におけるキャパシタ領域７１のキャパシタ溝１９０の寸法ＤＤは、基板表面に対して平行方向におけるメモリセルアレイ６１のＲＣＡＴ溝１９０の開口部の寸法ＤＡより大きくなる。寸法ＤＤは、基板表面に対して平行方向におけるラウンディング部１９１の最大寸法（直径）ＤＢと実質的に同じ大きさになっている。
【０３６８】
この後、図５０に示される製造工程と同様に、溝１９０及びラウンディング部１９１内に、絶縁膜が形成され、溝１９０及びランディング部１９１内に、ゲート電極及びキャパシタ電極が埋め込まれる。
【０３６９】
以上のように、本実施形態の構成例３の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタ及びキャパシタの特性を向上できる。
【０３７０】
（５） 構成例４
図５２を用いて、本実施形態の構成例４の抵抗変化メモリの構造について、説明する。図５２は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５２において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。図５２において、図の奥行き又は手前方向の部材は、破線で示している。
【０３７１】
選択トランジスタとしてのＲＣＡＴ２において、溝の底部及びゲート電極２１の底部の構造が、サドル構造２０Ｓを有してもよい。サドル構造とは、チャネル幅方向におけるゲート電極の底部の構造において、ゲート電極２１が、チャネル領域（アクティブ領域）の上面に加えて、ゲート絶縁膜を介して、チャネル幅方向（ｘ方向）におけるチャネル領域の両側面を覆う構造のことである。換言すると、サドル構造は、溝の底部において、アクティブ領域がフィン部を有する構造になる。このフィン部は、第１の側面と、第１の側面に対向する第２の側面と、第１の側面と第２の側面を接続する上面を有する。
【０３７２】
このようなゲート電極−チャネル領域構造を有するＲＣＡＴは、サドルフィントランジスタともよばれる。
【０３７３】
このように、ゲート電極２１の底部とチャネル領域との間の構造が、サドル構造２０Ｓを有していることによって、トランジスタの実質的なチャネル長が増加し、ＲＣＡＴのリーク特性を向上できる。
【０３７４】
キャパシタ３において、キャパシタ電極３１の底部がサドル構造３０Ｓを有する。これによって、キャパシタの構成要素としての半導体領域３０とキャパシタ電極３１との対向面積を大きくできる。それゆえ、サドル構造のキャパシタ電極３１を有するキャパシタ３は、その静電容量が大きくなる。
【０３７５】
サドル構造のゲート電極２１及びキャパシタ電極３１は、例えば、以下のように形成される。半導体基板内に電極を埋め込むための溝１９０が形成された後に、形成された溝を介して、半導体基板内に埋め込まれた素子分離絶縁膜の側面を、エッチングする。これによって、溝の底部において、半導体領域の側面が露出する。この後、上述の製造工程と同様に、溝の側面に沿って、ゲート絶縁膜２２及びキャパシタ絶縁膜３２を形成し、溝内にゲート電極及びキャパシタ電極を埋め込む。これによって、サドル構造のゲート電極が形成される。
【０３７６】
以上のように、本実施形態の構成例４の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できるとともに、選択トランジスタ及びキャパシタの特性を向上できる。
【０３７７】
（６） 構成例５
図５３及び図５４を用いて、本実施形態の構成例５の抵抗変化メモリの構造について、説明する。図５３及び図５４は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５３及び図５４において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３７８】
上述の例では、キャパシタ領域７１内のキャパシタ溝ごとに、互いに分離されたキャパシタ電極を埋め込んでいる。この場合、キャパシタが選択トランジスタとしてのＲＣＡＴと実質的に同じ構造を有するため、基板上におけるレイアウト及び製造プロセスの観点から、キャパシタとメモリセルとの整合性が良い。また、キャパシタ１つあたりの半導体領域−キャパシタ電極間の絶縁耐圧も良い。
【０３７９】
但し、より大きい静電容量がキャパシタに要求される場合には、図５３に示されるように、複数のキャパシタ溝に対して、共通のキャパシタ電極３１を埋め込んでもよい。この場合、対をなす半導体領域３０及びキャパシタ電極３１Ｘは、櫛歯状の断面形状を有している。
【０３８０】
キャパシタ電極３１Ｘは、キャパシタ領域７２内に複数のキャパシタ溝にまたがり、キャパシタ溝の側面上及び半導体領域３０上面上において、連続している。これと同様に、キャパシタ絶縁膜３２も、複数のキャパシタ溝の内部及び半導体領域上において、連続している。
【０３８１】
キャパシタ電極３１Ｘは、コンタクトプラグ８８及び配線８９を介して、電位が供給される。それゆえ、各溝に埋め込まれたキャパシタ電極３１Ｘの各部分は、共通の電位が供給される。
【０３８２】
図５３に示されるキャパシタ３は、溝の側面及び底面に沿った電極間の対向面積に加えて、隣接するキャパシタ溝の間の半導体領域３０の上面とキャパシタ電極３１Ｘとの間で、半導体領域とキャパシタ電極との間の対向面積を確保できる。それゆえ、キャパシタ３の静電容量を大きくできる。
【０３８３】
尚、図５４に示されるように、溝の上端において、キャパシタの構成要素としての半導体領域３０の上部の角１９５が、丸くなっていてもよい。この場合、図５３に示すように、半導体領域３０の上部が尖っている場合に比較して、半導体領域３０の上部における電界集中が緩和される。それゆえ、複数のキャパシタ溝に対して連続したキャパシタ電極３１Ｘを有するキャパシタ３の絶縁耐圧の劣化を抑制できる。
【０３８４】
例えば、以下の製造工程によって、図５４に示されるように、半導体領域３０上部の角が丸くされる。
【０３８５】
図４８に示す工程において、溝１９０底部の酸化膜が除去された後、ラウンディング部１９１を形成するための等方性エッチングを実行せずに、キャパシタ領域７２内のマスク層が、除去される。
【０３８６】
そして、キャパシタ領域７２内の溝１９０の側面の絶縁膜が、除去される。この際、キャパシタ領域７２内のマスク層が除去されているので、半導体領域３０の上部の絶縁膜（例えば、自然酸化膜又はバーズビーク）が除去される。
【０３８７】
この後、キャパシタ溝の底部にラウンディング部を形成するための等方性エッチングが実行される。この等方性エッチングによって、メモリセルアレイ６１内の溝１９０の底部に、ラウンディング部１９１が形成されるのと同時に、キャパシタ領域７１内の半導体領域３０の上部（キャパシタ溝の開口部）がエッチングされる。これによって、キャパシタ領域７１内において、キャパシタの構成要素としての半導体領域３０の上部の角が、丸くなる。
【０３８８】
尚、複数のキャパシタ溝にまたがるキャパシタ電極３１Ｘは、隣接するキャパシタ溝間で、導電層が分断されないように、マスクパターンが形成されることによって、形成される。
【０３８９】
以上のように、本実施形態の構成例５の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０３９０】
（７） 構成例６
図５５乃至図５９を用いて、本実施形態の構成例６の抵抗変化メモリの構造について、説明する。図５５乃至図５９は、メモリセル及びキャパシタのｘ方向に沿う断面構造を示している。図５５乃至図５９において、チップ上の素子を覆う層間絶縁膜の図示は、省略する。
【０３９１】
第１の実施形態の図２７乃至図３１を用いて説明したのと同様に、本実施形態のキャパシタ３が、抵抗変化型記憶素子１及び電極層１８，１９の構成要素を含んでいてもよい。
【０３９２】
すなわち、図５５に示されるように、ゲート電極２１と同じ材料によって形成されるキャパシタ電極３１上に、第２のキャパシタ絶縁膜３２が形成される。
【０３９３】
第２のキャパシタ絶縁膜３５上に、例えば、導電層１８Ａ、導電体１Ａ及び導電層１９Ａが順次積層される。導電層１９Ａ上には、コンタクトプラグ８８１が設けられている。コンタクトプラグ８８１は、配線８９１に接続される。
【０３９４】
上述のように、導電層１８Ａは、下部電極層１８と同じ材料を用いて同時に形成され、導電層１９Ａは、上部電極層１９と同じ材料を同時に用いて形成される。導電体１Ａは、抵抗変化型記憶素子１と同時に同じ材料を用いて、形成される。尚、導電体１Ａは、抵抗変化型記憶素子１の構成要素の全てを含んでいなくともよい。
【０３９５】
このように、ゲート電極２１と同じ材料を用いて形成されるキャパシタ電極３１と抵抗変化型記憶素子１（又は電極層）と同じ材料を用いて形成される導電体１Ａとの間に、キャパシタ絶縁膜３５を挟んで、キャパシタの静電容量が形成される。
【０３９６】
図５６に示されるように、図２８を用いて説明した例と同様に、キャパシタ絶縁膜３５と導電体１Ａとの間に、コンタクトプラグや配線と同じ部材８８Ａ１が、設けられてもよい。
【０３９７】
図５７に示されるように、図２９を用いて説明した例と同様に、基板表面に対して平行方向における導電体１Ａの寸法が、基板表面に対して平行方向における抵抗変化型記憶素子１の寸法よりも大きくてもよい。これによって、キャパシタ絶縁膜３５と導電体１Ａとの対向面積を大きくでき、キャパシタ絶縁膜３５と導電体１Ａとの間で発生する静電容量を増大できる。導電体１Ａの平坦性及び加工の難度を考慮すると、キャパシタ領域７２に対する導電体１Ａのデンシティールールは、２５％から７０％の間に設定されることが好ましい。
【０３９８】
図３０及び図３１を用いて説明した例と同様に、導電体１Ａ及び導電層１８Ａ，１９Ａの平面パターンが、メモリセルアレイ６１内の抵抗変化型記憶素子１及び電極層１８，１９と異なっていてもよい。
【０３９９】
すなわち、図５８に示されるように、導電層１９Ｂが、複数の導電体１Ａ上で連続していてもよい。また、図５９に示されるように、導電層１８Ｂが、キャパシタ絶縁膜３５上で連続し、１つの導電層１８Ｂが複数の導電体１Ａに共通に接続されてもよい。これによって、抵抗変化型記憶素子１及び電極層１８，１９と同じ構成を含むキャパシタの形成工程が、容易になる。
【０４００】
以上のように、本実施形態の構成例６の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを提供できる。
【０４０１】
（８） 構成例７
図６０を用いて、本実施形態の構成例７の抵抗変化メモリの構造について、説明する。
【０４０２】
第１の実施形態において説明したのと同様に、図６０に示されるように、所定の面積のキャパシタ領域７１Ａ，７１Ｂに対するキャパシタ３Ａ，３Ｂが形成される実効的な面積、例えば、キャパシタ領域７１Ｂ，７１Ｂ内に対するキャパシタ電極３１Ａ，３１Ｂのそれぞれのデンシティールールが２５％から７５％程度に設定されることが好ましい。つまり、キャパシタ電極３０Ａ，３０Ｂ，３１Ａ，３１Ｂが、上記のデンシティールールを満たすように、所定のサイズとなるように、加工されることが好ましい。
【０４０３】
これによって、キャパシタの構成要素の平坦性を向上できる。また、抵抗変化メモリの製造工程において、キャパシタの加工の難度を低減できる。
【０４０４】
また、図６０において、２つのキャパシタ３Ａ，３Ｂが直列接続されている。これによって、図３３を用いて説明したのと同様に、キャパシタ絶縁膜３２Ａ，３２Ｂの絶縁破壊の発生を抑制できる。それゆえ、信頼性の高い抵抗変化メモリを形成できる。
【０４０５】
以上のように、本実施形態の構成例６の抵抗変化メモリによれば、大きい静電容量のキャパシタを含む抵抗変化メモリを、提供できる。
【０４０６】
（Ｄ） 変形例
図６１及び図６２を用いて、第１及び第２の実施形態に係る抵抗変化メモリの変形例について、説明する。
【０４０７】
第１及び第２の実施形態において、ＭＲＡＭが抵抗変化メモリの一例として例示されている。但し、抵抗変化メモリが、ゲート電極が半導体領域の側面に対向する選択トランジスタと、半導体領域の側面と導電層との間に絶縁体が設けられたキャパシタとを有していれば、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase Change RAM）のような、ＭＲＡＭ以外の抵抗変化メモリに、第１及び第２の実施形態が適用できるのはもちろんである。
【０４０８】
例えば、ＲｅＲＡＭにおいて、メモリ素子に、可変抵抗素子が用いられる。ＲｅＲＡＭに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０４０９】
図６１は、ＲｅＲＡＭに用いられるメモリ素子（可変抵抗素子）の構造例を示している。
【０４１０】
ＲｅＲＡＭに用いられる抵抗変化型記憶素子１０の構成を示す概略図である。抵抗変化型記憶素子（可変抵抗素子）１は、下部電極１３Ａ、上部電極１３Ｂ、及びこれらに挟まれた記憶層１４を備えている。下部及び上部電極１３Ａ，１３Ｂは、上述の電極層１８，１９であってもよいし、電極層１８，１９と異なる構成であってもよい。
【０４１１】
記憶層１４は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０４１２】
可変抵抗素子１は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。バイポーラ型の素子１は、それに印加する電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子１は、それに印加する電圧の絶対値又は電圧のパルス幅を変えることで抵抗値が変化する。このように、抵抗変化型記憶素子１０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記憶層１４の材料によって異なってくる。
【０４１３】
例えば、バイポーラ型の抵抗変化型記憶素子１を用いた場合において、抵抗変化型記憶素子１０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとする。
セット電圧Ｖsetは下部電極１３Ａに対して上部電極１３Ｂに正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極１３Ａに対して上部電極１３Ｂに負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データにそれぞれ対応させることで、抵抗変化型記憶素子としての可変抵抗素子１が１ビットデータを記憶することができる。
【０４１４】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化型記憶素子１に印加する。そして、この時に、ＲｅＲＡＭの抵抗変化型記憶素子１に流れる電流を検出することでデータを読み出すことができる。
【０４１５】
ＰＣＲＡＭは、メモリ素子に相変化素子が用いられる。相変化素子は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０４１６】
図６２は、ＰＣＲＡＭに用いられるメモリ素子（相変化素子）の構造例を示している。
【０４１７】
抵抗変化型記憶素子１は、下部電極１５Ａ、ヒーター層１６、記憶層１７、上部電極１５Ｂが順に積層されて構成されている。尚、下部及び上部電極１５Ａ，１５Ｂは、上述の電極層１８，１９であってもよいし、電極層１８，１９とは異なる構成であってもよい。
【０４１８】
記憶層１７は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記憶層８２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０４１９】
ヒーター層１６は、記憶層１７の底面に接している。ヒーター層１６が記憶層１７に接する面積は、記憶層１７の底面の面積より小さいことが望ましい。これは、ヒーター層１６と記憶層１７との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層１６は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層１６は、後述する下部電極１５Ａと同じ材料であってもよい。
【０４２０】
下部電極１５Ａの面積は、ヒーター層１６の面積より大きい。上部電極１５Ｂは、例えば、記憶層１７の平面形状と同じである。下部電極１５Ａ及び上部電極１５Ｂの材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０４２１】
記憶層１７は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流が印加され、上部電極１５Ｂから記憶層１７及びヒーター層１６を介して、下部電極１５Ａに電流が流れる。記憶層１７を融点付近まで加熱すると、記憶層１７は非晶質相（高抵抗相）に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。
【０４２２】
一方、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流が印加され、記憶層１７を結晶化に適した温度付近まで加熱すると、記憶層１７は結晶相（低抵抗相）に変化し、電圧又は電流の印加が停止されても結晶状態を維持する。記憶層１７を結晶状態に変化させる場合、例えば、非晶質状態に変化させる場合と比べて、記憶層１７に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極１５Ａと上部電極１５Ｂとの間に電圧又は電流を印加して記憶層１７を加熱することで、記憶層１７の抵抗値を変化させることができる。
【０４２３】
記憶層１７が結晶相であるか、非晶質相であるかは、下部電極１５Ａと上部電極１５Ｂとの間に記憶層１７が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、下部電極１５Ａと上部電極１５Ｂとの間の電圧又は電流が読み取られることによって、判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データにそれぞれ対応させることで、ＰＣＲＡＭの抵抗変化型記憶素子１０から１ビットデータを読み出すことができる。
【０４２４】
以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子（ＭＴＪ素子）１の代わりに、可変抵抗素子又は相変化素子を、抵抗変化型記憶素子１として用いてもよい。
【０４２５】
［その他］
本実施形態の抵抗変化メモリのキャパシタは、例えば、チップの安定化回路やチャージポンプ回路に適用される。
【０４２６】
本実施形態において、抵抗変化メモリのメモリセルが、１つの抵抗変化型記憶素子に対して１つの選択トランジスタが接続される構成（１Ｒ＋１Ｔｒ）が示されている。しかし、本実施形態は、１Ｒ＋１Ｔｒ型のメモリセルに限定されず、メモリセルは、例えば、１つの抵抗変化記憶素子に対して２つの選択トランジスタが接続される構成（１Ｒ＋１Ｔｒ）や２Ｒ＋２Ｔｒ型でもよいのは、もちろんである。
【０４２７】
さらに、本実施形態の抵抗変化メモリは、上述のメモリセルアレイ内におけるメモリセルのレイアウト、或いは、１組のビット線対を構成するビット線のレイアウトに限定されないのはもちろんである。
【０４２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４２９】
１：抵抗変化型記憶素子、２：選択トランジスタ、３：キャパシタ、２０：半導体領域、２１:ゲート電極、２２：ゲート絶縁膜、２３Ａ，２３Ｂ：ソース／ドレイン、２４：チャネル領域、２８，３８：マスク層、３０，３１，３１Ｘ：キャパシタ電極、３２：キャパシタ絶縁膜、１００：半導体基板、６：メモリ領域、９：周辺回路領域、６１：メモリセルアレイ、７１、キャパシタ領域、７２：周辺トランジスタ領域、８１，８２，８３，８６，８８：コンタクトプラグ。
【特許請求の範囲】
【請求項１】
半導体基板内に設けられるアクティブ領域としての第１の半導体領域と、ゲート絶縁膜を介して前記第１の半導体領域の側面に対向するゲート電極とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子と、を含むメモリセルと、
半導体基板内に設けられる第２の半導体領域と、前記第２の半導体領域の側面に対向するキャパシタ電極と、前記第２の半導体領域と前記キャパシタ電極との間に設けられたキャパシタ絶縁膜とを含むキャパシタと、
を具備することを特徴とする抵抗変化メモリ。
【請求項２】
前記第１及び第２の半導体領域のそれぞれは、第１及び第２のフィン部であり、
前記ゲート電極は、前記第１のフィン部に立体交差して、前記第１のフィン部の両側の側面を覆い、
前記キャパシタ電極は、前記第２のフィン部に立体交差して、前記第２のフィン部の両側の側面を覆う、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜より厚い絶縁膜を介して、前記第１のフィン部の上面を覆い、
前記導電層は、前記キャパシタ絶縁膜を介して、前記第２のフィン部の上面を覆う、
ことを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記第１の半導体領域は、前記ゲート電極が埋め込まれる第１の溝を有し、
前記第２の半導体領域は、前記キャパシタ電極が埋め込まれる第２の溝を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第１の半導体領域の側面に対向し、
前記キャパシタ電極は、前記キャパシタ絶縁膜を介して前記第２の半導体領域の側面に対向する、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項５】
前記ゲート電極は、基板表面に対して平行方向において第１の寸法を有する第１のゲート電極部と、円形状の断面形状を有し、基板表面に対して平行方向の寸法が前記第１の寸法より大きい第２の寸法を有する第２のゲート電極部とを有し、
前記キャパシタ電極は、基板表面に対して平行方向において第３の寸法を有する第１のキャパシタ電極部と、基板表面に対して平行方向において前記第２の寸法を有する第２のキャパシタ電極部とを有し、
前記第３の寸法は、前記第１の寸法以上、前記第２の寸法以下である、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項１】
半導体基板内に設けられるアクティブ領域としての第１の半導体領域と、ゲート絶縁膜を介して前記第１の半導体領域の側面に対向するゲート電極とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子と、を含むメモリセルと、
半導体基板内に設けられる第２の半導体領域と、前記第２の半導体領域の側面に対向するキャパシタ電極と、前記第２の半導体領域と前記キャパシタ電極との間に設けられたキャパシタ絶縁膜とを含むキャパシタと、
を具備することを特徴とする抵抗変化メモリ。
【請求項２】
前記第１及び第２の半導体領域のそれぞれは、第１及び第２のフィン部であり、
前記ゲート電極は、前記第１のフィン部に立体交差して、前記第１のフィン部の両側の側面を覆い、
前記キャパシタ電極は、前記第２のフィン部に立体交差して、前記第２のフィン部の両側の側面を覆う、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜より厚い絶縁膜を介して、前記第１のフィン部の上面を覆い、
前記導電層は、前記キャパシタ絶縁膜を介して、前記第２のフィン部の上面を覆う、
ことを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記第１の半導体領域は、前記ゲート電極が埋め込まれる第１の溝を有し、
前記第２の半導体領域は、前記キャパシタ電極が埋め込まれる第２の溝を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第１の半導体領域の側面に対向し、
前記キャパシタ電極は、前記キャパシタ絶縁膜を介して前記第２の半導体領域の側面に対向する、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項５】
前記ゲート電極は、基板表面に対して平行方向において第１の寸法を有する第１のゲート電極部と、円形状の断面形状を有し、基板表面に対して平行方向の寸法が前記第１の寸法より大きい第２の寸法を有する第２のゲート電極部とを有し、
前記キャパシタ電極は、基板表面に対して平行方向において第３の寸法を有する第１のキャパシタ電極部と、基板表面に対して平行方向において前記第２の寸法を有する第２のキャパシタ電極部とを有し、
前記第３の寸法は、前記第１の寸法以上、前記第２の寸法以下である、
ことを特徴とする請求項１に記載の抵抗変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【公開番号】特開２０１２−１９１０５（Ｐ２０１２−１９１０５Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５６１５９（Ｐ２０１０−１５６１５９）
【出願日】平成２２年７月８日（２０１０．７．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月８日（２０１０．７．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]