【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。
【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。 （もっと読む）

【課題】メモリセル３１が劣化した場合にも、誤り訂正回路２０の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置２を提供する。
【解決手段】実施の形態のメモリ装置２は、メモリ部３０と、制御部１１と、補正部４１と、誤り検出訂正部４０とを具備する。メモリ部３０は、データを記憶する複数のメモリセル３１からなる。制御部１１は、電荷量に対応した閾値電圧を読み出すためにメモリセル３１にＨＢ読出電圧ＨＶと、補間読出電圧ＡＶと、を印加する制御を行う。補正部４１は読み出された、閾値電圧Ｖｔｈから決定されたビットデータを反転する。誤り検出訂正部４０は、補正部４１で反転されたビットデータを含めた所定長のデータ列を、硬判定復号符号により復号処理を行う。 （もっと読む）

【課題】ライトマスクが可能で、ＣＡＳアクセス時間が短く、かつＣＡＳサイクル時間が短縮されることで、データ転送効率を高めることが容易にできるＥＣＣ機能付メモリを実現する。
【解決手段】センスアンプ２０ａ，２０ｂの後段にセンスアンプのデータと常に同一データとなるように制御されたページ長と同一ビット数の第１データラッチ３０ａ，３０ｂを配置し、ＣＡＳアクセスの開始により第１データラッチ３０ａ，３０ｂから誤り検出・訂正回路４０へのデータ転送をするとともに、誤り訂正とパリティ生成とをパイプライン処理することで、ＣＡＳアクセス時間とＣＡＳサイクル時間とを短縮する。 （もっと読む）

【課題】
実施形態は、制御部をテスト可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、前記入力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。 （もっと読む）

【課題】複雑な処理を行わずに回路規模を低減することができるメモリコントローラを得ること。
【解決手段】メモリコントローラであって、メモリ部へ書き込むデータとデータに対する誤り検出符号とデータおよび誤り検出符号に対するｔ（ｔは２以上の整数）シンボル訂正可能な誤り訂正符号とをｎ個のチャネルごとにメモリ部へ書き込み、データと誤り検出符号と誤り訂正符号とを読み出しデータとしてチャネルごとにメモリ部から読み出すメモリインタフェースと、チャネルごとの読み出しデータに対してｓ（ｓ＜ｔ）シンボル訂正可能な第１の誤り訂正復号化処理を実施するｎ個の第１の誤り訂正復号化部と、第１の誤り訂正復号化処理の復号結果に基づいてチャネルごとに誤り検出処理を行うｎ個の誤り検出部と、誤りが検出されたチャネルの読み出しデータに対してｔシンボル訂正可能な誤り訂正復号化処理を実施する第２の誤り訂正復号化部と、を備える。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、一部のハードウェアの故障による２ビットエラーの発生を回避できるメモリ回路を提供する。
【解決手段】データメモリセル部３Ｎでノーマルデータをノーマルカラム部３ＮＵ，３ＮＬに分割して記憶し、誤り訂正メモリセル部３Ｐで前記データに発生した誤りを訂正するための誤り訂正データをパリティカラム部３ＰＵ，３ＰＬに分割して記憶し、ロー／カラムデコーダ４は、読み出しアドレスに応じてデータ及び誤り訂正データを同時に読み出す。各ビットに対応するセンスアンプ６には、メモリ制御部１２がセレクタ５を制御することでデータと誤り訂正データとを切り替えて入力する。セレクタ５には、ノーマルカラム部３ＮＵ，３ＮＬのビットとパリティカラム部３ＰＬ，ＰＵのビットとの組み合わせが入力され、センスアンプ６より出力されるデータと誤り訂正データとをデマルチプレクサ７を介してデータバッファ９Ｎとパリティバッファ９Ｐとに出力し分ける。 （もっと読む）

【課題】 長期間のデータ保持特性に優れ、読み出し時のデータの誤り検出および訂正を効率よく行うことのできる半導体記憶装置を実現する。
【解決手段】
金属酸化物を用いた可変抵抗素子を情報の記憶に用いる半導体記憶装置１において、当該可変抵抗素子を高抵抗状態に遷移させる場合に印加する書き換え電圧パルスの電圧振幅を、遷移後の高抵抗状態の抵抗値が時間の経過とともに上昇するデータ保持特性となる電圧範囲内に設定する。具体的には、当該電圧振幅を上昇させるに伴って遷移後の高抵抗状態の抵抗値が所定のピーク値に向って上昇する電圧範囲に設定する。そして、ＥＣＣ回路１０６によりデータ誤りが検出された場合、本来低抵抗状態であるべきデータが高抵抗状態に変化したとみなして、誤りが検出された全てのメモリセルの可変抵抗素子を低抵抗状態に書き換え、誤りが検出されたビットを訂正する。 （もっと読む）

【課題】経年変化に起因して生じず誤りの誤り訂正を行う。
【解決手段】本発明の情報処理装置は、データを格納する複数のブロックからなり、前記複数のブロックの各々に対するデータの再書込みが可能な記憶部と、前記複数のブロックの各々について、該ブロックに格納されているデータの誤り検出を定期的に行い、誤りを検出すると、該検出した誤りの誤り訂正を行い、誤り訂正後のデータの前記ブロックに対する再書込みを行う処理部と、を有する。 （もっと読む）

【課題】小規模な回路でデータ伝送動作の信頼性を高める。
【解決手段】（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。全ビット検査部２２０は、符号化データＩの全ビットの排他的論理和に基づく全ビット検査データを出力する。エラー検出部２３０は、（ｎ−１）個の２ビット検査データと全ビット検査データとに基づいて符号化データＩに対するエラー検出を行い、エラー検出結果に基づいて入力データを出力する。 （もっと読む）

【課題】本発明は、メモリセルに記憶してあるデータを読出し、または書込む動作を高速に行なうことが可能で、２ビットのデータの誤りを訂正することができる半導体装置を提供する。
【解決手段】本発明は、記憶したデータの誤りを訂正することが可能な半導体装置であって、メモリアレイ３１と、データ読出部３２と、ＥＣＣ回路（データ誤検出部、第２データ訂正部）４０と、データ訂正部（第１データ訂正部）３３とを備えている。ＥＣＣ回路４０が２ビットのデータの誤りを検出した場合に、データ読出部３２がメモリセル３１０からデータを読出すときの読出特性を変更して、１ビット以下のデータの誤りに訂正し、誤りが１ビットとなったデータを、誤り訂正符号を用いて訂正する。 （もっと読む）

【課題】半導体メモリに記憶したデータにソフトエラーが発生した場合に、ソフトエラーを修正して正しいデータを得ることを目的とする。
【解決手段】補正データ格納用メモリ９には、少なくとも格納時点においては同一のデータであった補正データであって、複数のビットからなる補正データが、３つ以上の奇数個の領域に格納されている。多数決処理部１２は、補正データ格納用メモリ９の各領域に格納された補正データの間で各ビットの値について多数決をとり、多数決データを生成するとともに、各領域に格納された補正データの間で値が異なるビットを示す差異データを生成する。妥当データ復元処理部１５は、多数決データが妥当条件を満たす妥当データになるように、差異データが示すビットの値を変更して妥当データを生成する。 （もっと読む）

【課題】フラッシュコントローラにおいて、ＥＣＣと低次元非全単射写像との組み合わせを使用して、フラッシュのコスト、信頼性、及び性能の間での最適なトレードオフを実現する。
【解決手段】複数の入力ビットを記憶するために、ビットは、１つ又は複数のメモリセルの対応するプログラム状態に写像され、セルはその対応するプログラム状態にプログラムされる。写像は、多対１であってもよく、又は「中への」一般化グレイ写像であってもよい。セルは読み取られて、例えば、最尤復号化により、又は読み取り状態値を複数のソフトビットに写像し、次に、ソフトビットを復号化することにより、複数の出力ビットに変換される読み取り状態値を提供する。 （もっと読む）

【課題】フラッシュメモリ・ダイをテストするための方法、システムおよびデバイスを得る。
【解決手段】デバイス製造のポスト・ウェファ・ソート・ステージ中に、共通ハウジングに関連づけられたフラッシュコントローラ・ダイおよび少なくとも一つのフラッシュメモリ・ダイを各々が含む複数のフラッシュメモリ・デバイスを、例えば、バッチ・テスト・プロセスまたはマス・テスト・プロセス等のテスト・プロセスへ通す。テスト中、各フラッシュコントローラ・ダイ上に属するフラッシュコントローラが、各フラッシュ・デバイスの一つ以上のフラッシュメモリ・ダイの各々をテストするための、少なくとも一つのテスト・プログラムを実行する。少なくとも１００個のフラッシュメモリ・デバイスおよびマス・テスト・ボードを含むテスト・システムを開示する。さらに、フラッシュコントローラが一つ以上のフラッシュメモリ・ダイをテストするよう作動可能なフラッシュメモリ・デバイスを開示する。模範的なテストは、不良ブロック・テストを含む。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリの劣化早期検知を提供する。
【解決手段】読み込み動作中にＮＡＮＤフラッシュメモリセルの組（例：ページ）の閾値電圧（Ｖ_Ｔ）の分散を測定することによりＮＡＮＤフラッシュメモリの低下を早期検知する技術を記述する。本発明の実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（Ｖ_Ｔ）の分散の代替値として用いる。分散アナライザがＴＴＣ値の組の分散を判定する。一実施形態において、ＴＴＣの最大値と最小値の差分を分散測定値として用いる。測定されたＴＴＣの分散が、選択された量より大きく基準分散値から異なる場合、メモリの当該ページが劣化したことを示す警告信号が出力される。警告信号を用いて、データを新規ページに移動させる等の適切な措置をとることができる。 （もっと読む）

【課題】障害の確率を利用したフラッシュメモリのデータ管理を提供する。
【解決手段】障害を誘発する動作に対するシステムの感度およびそのシステムによって実行される障害誘発動作の履歴を用いるフラッシュメモリシステムとデータ管理の方法が開示される。本発明のある実施形態において、障害誘発動作に対する感度は障害強度マトリクスに表され、このマトリクスには、選択された動作に、その動作がデータエラーの原因となる電荷の障害を引き起こす相対的な強度の推測である数値が関連付けられている。障害強度マトリクスにはまた、電荷の注入または消失のいずれかを示すエラーの方向も含むことができる。障害強度マトリクスは、デバイスがセルフテストを実行し、その中では、検出可能なエラーが発生するまで選択された動作を実行することによって、測定された障害誘発エラーを起こすようにすることによっても決定できる。 （もっと読む）

【課題】セットアップ及びホールド時間のマージンを確保する。
【解決手段】半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。第１のメモリ１０は、第１のクロックを用いて第２のメモリ２０に第２のクロックを転送する。第１のバッファ１２は、第１のクロックに応答して第２のメモリ２０にデータを転送する。第２のバッファ２２は、第２のクロックに応答してデータを受ける。 （もっと読む）

【課題】データの信頼性を向上させるメモリシステムを提供する。
【解決手段】メモリシステムは、複数の物理量レベルによってｄビット（ｄは、２以上の整数）のデータを記憶する複数のメモリセルを有し、所定数のメモリセルの特定のビットからなるページ単位でデータの読み書きをするメモリデバイスと、メモリデバイスを制御するメモリコントローラとを備え、メモリコントローラは、メモリデバイスのページに読み書きするページ・データを保持し、メモリデバイスとの間でページ・データを送受信するページ・バッファと、ページ・データに基づいて生成されたｐ（ｐは、２＜ｐ＜２^ｄを満たす素数）の有限体Ｚｐ上の処理データに対する処理によってページ・データのエラーを検出し訂正するデータ処理部と、データ処理部の処理データをページ・データとしてページ・バッファにマッピングするマッピング部とを有する。 （もっと読む）

【課題】読み出し／書き込み性能を向上した相変化メモリを提供する。
【解決手段】シングルレベルセル（ＳＬＣ）又はマルチレベル（ＭＬＣ）相変化メモリ（ＰＣＭ）デバイスの読み出し分布を管理することを伴う処理及び／又は電子アーキテクチャを含む。ＰＣＭセルの読み出し分布を管理することは、時間にわたって生じ得るＰＣＭセルの状態分布におけるシフトに応じて読み出しエラーを避けるように用いられる。メモリセルの状態分布は、メモリセルによって記憶された多数の状態又は論理レベルに対応する１つ又は複数の閾値電圧に対応する。このような状態又は論理レベルは、閾値電圧によって分けられた電圧範囲に対応する。メモリセルを読み出す方法は、特定の電流における変化を補償することを含む。このような変化は、ＰＣＭ材料の抵抗ドリフト、温度変化、保持等の様々な物理的現象における変化の結果である。 （もっと読む）

【課題】リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供する。
【解決手段】本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有する。 （もっと読む）