【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。
【解決手段】ルックアップテーブル回路１は、入力信号に基づいて複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する抵抗変化回路２と、抵抗変化回路２の最大抵抗値と最小抵抗値との間の抵抗値を有する参照回路４と、抵抗変化回路２の他端にソースが接続された第１のｎチャネルＭＯＳＦＥＴ６と、参照回路の他端にソースが接続された第２のｎチャネルＭＯＳＦＥＴ８と、第１のｎチャネルＭＯＳＦＥＴ６のドレインを通して抵抗変化回路２に電流を供給する第１の電流供給回路１０と、第２のｎチャネルＭＯＳＦＥＴ８のドレインを通して参照回路４に電流を供給する第２の電流供給回路１２と、第１のｎチャネルＭＯＳＦＥＴ６のドレイン電位と第２のｎチャネルＭＯＳＦＥＴ８のドレイン電位を比較する比較器１４と、を備える。 （もっと読む）

【課題】磁気メモリの信頼性及び動作特性の向上を図る。
【解決手段】磁気メモリは、第１及び第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、磁気抵抗効果素子に書き込まれた第１のデータが第１のデータが誤りを含むか否かを検出し、第１のデータが誤りを含む場合にその誤りが訂正された第２のデータを出力する誤り検出訂正回路と、第１のパルス幅Ｔ_ｗｐ１を有する第１の書き込み電流Ｉ_ｗ１及び第１のパルス幅Ｔ_ｗｐ１より長い第２のパルス幅Ｔ_ｗｐ２を有する第２の書き込み電流Ｉ_ｗ２のいずれか一方を生成し、磁気抵抗効果素子に流す書き込み回路と、第２のデータを磁気抵抗効果素子に書き込む場合、第２の書き込み電流Ｉ_ｗ２を磁気抵抗効果素子に流すように書き込み回路を制御する制御回路と、を備える。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。 （もっと読む）

直接接触を用いた磁気トンネル接合（ＭＴＪ）は、より低い抵抗、改善された生産量、及び、より単純な製造を有して製造される。より低い抵抗は、ＭＴＪの読み取り方法及び書き込み方法の両方を改善する。ＭＴＪ層（１２６）は、下部電極（１２４）上に堆積され、下部金属（１２２）に位置合わせされる。エッチング停止層（３０２）は、下部金属を囲う絶縁体のオーバーエッチングを防止するために下部金属に隣接して堆積され得る。下部電極は、実質的に平坦な表面を提供するためにＭＴＪ層の堆積前に平坦化される。さらに、下層（２０２）は、ＭＴＪの所望の特性を促進するためにＭＴＪ層の前に下部電極上に堆積され得る。
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【課題】 ビットラインにプリチャージされる電圧をデータに応じて異なるようにし、プリチャージ動作を行なうことのできる半導体メモリ装置を提供すること。
【解決手段】本発明に係る半導体メモリ装置は、ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセル４１０と、前記データが複数の前記メモリセルに保存される前にプリチャージ信号ＰＲＥに応答し、前記ビットラインを前記データに対応する電圧でプリチャージするプリチャージ駆動手段４５０とを備える。 （もっと読む）

熱的前処理を用いてスピン注入磁化反転型ランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルなどの不揮発性メモリセル（１２０）にデータを書込むための方法（１８０）および装置（１０６）。いくつかの実施形態では、論理状態は、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルに書込まれる（１８４）。熱的前処理は、第１のブロックアドレス（１８６）選択に応答して選択される第２のブロックアドレスと関連付けられる不揮発性第２のメモリセルに同時に適用される（１８８）ため、記録ブロックアドレスは、不揮発性第１のメモリセルの書込動作に引続く書込動作で選択される可能性が比較的高いブロックのアドレスである。
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【課題】内部回路の動作パラメータなどの設定を行うデータを長期にわたって安定に供給する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。 （もっと読む）

【課題】動作の信頼性が向上する抵抗変化型メモリを提案する。
【解決手段】本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１の配線ＢＬと、第２の方向に延在する第２の配線ＷＬと、第１及び第２の配線ＢＬ，ＷＬに接続され、抵抗変化型記憶素子１０と非オーミック素子１５とから構成される直列回路と、第１の配線ＢＬに電流Ｉ_Ｐを与える電流供給回路８Ａと、第２の配線ＷＬに接続され、容量素子２１を有する容量回路２０Ａと、を備える。 （もっと読む）

【課題】スピンＲＡＭ、スピントルク発振器などに適用できるクラスターを提案する。
【解決手段】本発明の例に係わるクラスターは、磁性発振素子としての第一磁気抵抗効果素子MTJ１と、メモリセルとしての第二磁気抵抗効果素子MTJ２とを備える。第一及び第二磁気抵抗効果素子MTJ１，MTJ２は、磁化方向が可変の磁気フリー層１１−１，１１−２、磁化方向が不変の磁気ピンド層１２−１，１２−２、及び、これらの間に配置されるスペーサー層１３−１，１３−２を基本構造とする。第一磁気抵抗効果素子MTJ１の磁気フリー層１１−１は、第一磁気抵抗効果素子MTJ１に発振閾値電流よりも大きい電流を流したときに、第二磁気抵抗効果素子MTJ２の磁気フリー層１１−２と磁気ピンド層１２−２との残留磁化の磁化方向に依存した周波数で磁化振動する。 （もっと読む）

ＳＴＴ‐ＭＲＡＭのソースローディング効果を低減するシステム及び方法が開示される。特定の実施形態では、本方法は、メモリセルの安定動作を可能にする磁気トンネル接合（ＭＴＪ）構造のスイッチング電流比を決定することを含む。メモリセルは、アクセストランジスタに直列に結合されたＭＴＪ構造を含む。本方法は、ＭＴＪ構造の自由層に入射するオフセット磁場を変更することも含む。変更されたオフセット磁場によって、ＭＴＪ構造がそのスイッチング電流比を示すようにする。
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【課題】高出力及び長寿命で、発振周波数が安定な磁性発振素子を提案する。
【解決手段】本発明の磁性発振素子は、磁化方向が可変の磁気フリー層１と、磁化方向が不変の磁気ピンド層３と、両者間に配置されるスペーサー層２と、磁気フリー層１に外部磁場を与える磁場発生部７とを備える。磁気フリー層１は、一軸磁気異方性を有し、それに発振閾値電流よりも大きな電流が流れることにより磁化振動を行う。磁場発生部７は、磁化振動による反磁場に起因する発振周波数のシフト量と磁気フリー層１の一軸磁気異方性による磁場に起因する発振周波数のシフト量とを相殺する方向に外部磁場の大きさ及び方向を制御する。磁気フリー層１の磁化振動の中心となる方向と磁気ピンド層３の磁化方向とのなす角度θは、０°≦θ≦７０°及び１１０°≦θ≦１８０°の範囲内にある。 （もっと読む）

【課題】データの誤書き込みを防ぎ、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、行列上に配置され、各々が、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する複数の磁気抵抗素子Ｍを含む複数の記憶部ＭＵと、記憶部行に対応して設けられた複数の制御線ＷＷＬＥと、記憶部列に対応して設けられた複数の制御線ＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＷＷＬの間に接続された複数の制御線ＤＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＤＷＷＬの間に接続されたダイオードＤと、データ書き込み時、複数の制御線ＤＷＷＬの少なくともいずれかを選択し、選択した制御線ＤＷＷＬを通して書き込み電流を流す書き込み回路１１とを備える。 （もっと読む）

【課題】記憶データに基づいて駆動電圧を負荷に供給するとともに、動作速度の低下およびレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、各々が、記憶データの論理値に対応する電気抵抗値を有する複数の抵抗体記憶素子Ｍと、複数の抵抗体記憶素子Ｍを通してそれぞれ読み出し電流を流す読み出し回路１２と、各抵抗体記憶素子Ｍを通して流れる読み出し電流を加算し、加算した読み出し電流を駆動電圧に変換して負荷に供給する駆動電圧生成回路１１とを備える。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】ライトディジット線ＷＤＬは、データ書込電流の供給時に電源配線９０と接続される。ライトディジット線ＷＤＬは、電源配線９０側の末端付近に、ＭＴＪメモリセルの配置位置に対応する定常部分９３と比較して断面積を増大ざせた強化部分９５を有する。これにより、定常部分９３ではＭＴＪメモリセルの最小設計ルールに従った配線幅とすることによってメモリセルを高集積に配置できるとともに、電源配線９０側の末端付近で金属原子の移動による配線幅の減少が生じても、この部分で電流密度が局所的に増大して動作信頼性に影響を与えることを防止できる。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。各ビット線の一端は、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５を介して、データバスＲＤＢ１またはＲＤＢ２と接続される。読出選択ゲート６５は、メモリセルアレイ１０に対して、ビット線ドライバ５０よりも外側に配置される。これにより、データ書込電流の電流経路を短くして、その経路抵抗を低減できるので、データ書込電流の確保が容易になる。 （もっと読む）

【課題】読み出し動作の速度低下を防ぎ、電源の低電圧化を図り、かつデータ読み出しを正確に行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の差動アンプＡＭＰ０の第１入力端子と第１の定電圧トランジスタＴＲＣ０との間に直列接続された第１の選択トランジスタＴＲＷ０Ａと、第１の差動アンプＡＭＰ０の第１入力端子と第２の定電圧トランジスタＴＲＣ１との間に直列接続された第２の選択トランジスタＴＲＷ０Ｂとを備え、第１の定電圧トランジスタＴＲＣ０は、第１の可変抵抗素子Ｓ０と第１の選択トランジスタＴＲＷ０Ａとの間に接続され、第２の定電圧トランジスタＴＲＣ１は、第２の可変抵抗素子Ｓ２と第２の選択トランジスタＴＲＷ０Ｂとの間に接続されている。 （もっと読む）