【課題】
任意のパルス数のクロックを用いたディレイテストを行なうことができる半導体集積回路装置及びその試験装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、スキャンパス法によるディレイテストを行なう半導体集積回路装置であって、ディレイテスト用クロックＳＣＫ０を生成するパルス発生回路５と、ディレイテスト用クロックＳＣＫ０によってテストされるスキャンパステスト回路７と、を備え、パルス発生回路５は、入力されるスキャンクロックＳＣＫに基づいたパルス数のディレイテスト用クロックＳＣＫ０を生成するものである。 （もっと読む）

特別な試験回路が非同期タイミング回路の試験に必要である。非同期タイミング回路１４は、フィードバック信号及び更なる信号の入力部を備える組合せ論理回路２２を有する時間連続フィードバックループ２２，２６を有する。フィードバックループは正ループ利得を有する。タイミング回路を有する試験準備回路は、試験モードへ切り替えられる。試験モードで、試験データはシフトレジスタ構造体１２によりシフトされる。フィードバックループの更なる入力信号は、シフトレジスタ構造体１２からの試験データに依存して制御される。時間連続フィードバックループ２２，２６は、最初に、シフトレジスタ構造体１２のレジスタ３１からの試験データをフィードバック信号の代わりとするよう、試験モードで中断される。次に、時間連続フィードバックループは、更なる信号が安定した後に、試験モードで元に戻される。フィードバックループによって決定された試験結果は、シフトレジスタ構造体１２による搬送のために、フィードバックループが元に戻される間捕捉される。従って、試験目的のためにレジスタがフィードバックループに加えられる必要はない。結果として、非同期タイミング回路の試験容易性は最小限の遅延しかもたらさない。
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【課題】 中間データを用いて半導体試験装置上で実行されるテストプログラム又はテストパタンプログラムを生成する生成装置などであって、自動化可能部分を特定して自動生成化を進ませた生成方法、その生成方法をコンピュータにより実行可能なプログラム、及びそのプログラムを記録した記録媒体、並びにシステム構成を簡略化する生成装置を提供する。
【解決手段】 生成装置５１は、半導体試験装置により試験される被試験デバイスの論理
シミュレーション等により生成されるベクタファイルに基づき、被試験デバイスが有する
複数ピンのそれぞれに対するタイミングセットと波形モード又はパタンデータとを中間デ
ータとして生成する中間データ生成エンジン５３を備える。 （もっと読む）

【課題】電子デバイスの非線形性によって出力信号に歪みが生じている場合であっても、出力信号の波形に依存せず精度よく電子デバイスにおける遅延量を算出することができる遅延量測定方法を提供する。
【解決手段】入力信号に応じて出力信号を出力する電子デバイスにおける遅延量を測定する遅延量測定方法であって、入力信号及び出力信号をデジタルデータに変換する変換段階と、入力信号又は出力信号のいずれかのデジタルデータを時間方向に順次シフトさせるシフト段階と、入力信号のデジタルデータと、出力信号のデジタルデータとの二乗誤差を、シフト段階におけるシフト量のそれぞれに対して算出する誤差算出段階と、二乗誤差が極小値となるシフト量を非線形最小二乗法によって算出し、算出したシフト量を電子デバイスにおける遅延量とする遅延量算出段階とを備える遅延量測定方法を提供する。 （もっと読む）

【課題】 官能検査を含む検査工程を自動化し、安定した結果をえることができる検査装置を実現することを目的にする。
【解決手段】 本発明は、被検査対象が出力する信号の波形品位によって、被検査対象を検査する検査装置に改良を加えたものである。本装置は、被検査対象の出力を制御する制御信号を複数出力する電源部と、被検査対象が出力する信号を測定し、波形画像を作成する波形測定部と、波形測定部が測定した波形画像から波形品位を示す値を複数求める解析手段と、解析手段によって求められた値が目標値を満たすかを判断する判断手段と、判断手段の判断結果によって、電源部が出力する制御信号の設定値を変更する最適化手段とを設けたことを特徴とするものである。 （もっと読む）

一連のパルスが各駆動チャンネルに駆動され得、それはバッファの出力で一連の合成パルスを生成する。各合成信号は駆動チャンネルに駆動された個々のパルスの合成である。駆動チャンネルに関連したタイミング・オフセットは、合成パルスの個々のパルスが整列またはほとんど整列するまで、調整され得る。これらのタイミング・オフセットは駆動チャンネルを通じての伝播遅延の差を補償し、駆動チャンネルを較正および／またはデスキューする。合成パルスは比較チャンネルを通じてテスターへフィード・バックされ得、各比較チャンネルに対する比較信号に関連するオフセットは合成パルスへ整列され得、このことが、比較チャンネルを較正および／またはデスキューする。
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【課題】被試験デバイスから出力される出力信号のマージンを適切に試験する。
【解決手段】第１のストローブタイミングにおける出力信号の電圧と第１のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第１の出力パターン列を取得する第１の信号比較器と、第２のストローブタイミングにおける出力信号の電圧と第２のしきい値電圧とを比較した結果に基づいて当該出力パターンの値を取得していくことにより、第２の出力パターン列を取得する第２の信号比較器と、第１の出力パターン列がヘッダパターン列と一致したことを検出するヘッダパターン列検出部と、第１の出力パターン列とヘッダパターン列との一致が検出された場合に、第２の信号比較器により取得された第２の出力パターン列と期待値パターン列との比較結果を出力する期待値比較部とを備える。 （もっと読む）

本発明は、異なる速度で動作するように構成された論理回路に関連する異なる周波数の２つのそれぞれのクロック信号に応答して、２クロック・パルス列を生成する遅延故障テスト回路であって、第２のクロック・パルスの立ち上がりエッジが整列させられるように構成される遅延故障テスト回路を提供し、この回路は、基準カウント値を生成するカウント手段と、前記カウント値が第１の閾値に達したとき、２つのクロック・パルスの第１のパルスを開始する手段と、前記カウント値が第２の閾値に達したとき、２つのクロック・パルスの第１のパルスを終了する手段と、前記カウント値が第３の閾値に達したとき、２つのクロック・パルスの第２のパルスを開始する手段と、前記カウント値が第４の閾値に達したとき、２つのクロック・パルスの第２のパルスを終了する手段と、を備え、第３の閾値は、入力クロック信号の両方に共通であり、第１、第２、および第４の閾値はクロック信号のそれぞれの周波数に基づいている。
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集積回路（ＩＣ）は、多数の埋込型テスト回路を含み、それらはすべて、テスト負荷に結合されたリング発振器を含んでいる。テスト負荷は、リング発振器における直接短絡か、または、ＩＣの配線層のうちの１つを表わす配線負荷である。各埋込型テスト回路についてモデル方程式が定義され、各モデル方程式は、その関連する埋込型テスト回路の出力遅延を、フロントエンドオブライン（ＦＥＯＬ）パラメータおよびバックエンドオブライン（ＢＥＯＬ）パラメータの関数として特定する。次に、テスト回路出力遅延の関数としてのさまざまなＦＥＯＬパラメータおよびＢＥＯＬパラメータについて、モデル方程式を解く。最後に、測定された出力遅延値をこれらのパラメータ方程式に代入して、さまざまなＦＥＯＬパラメータおよびＢＥＯＬパラメータについての実際の値を生成し、それにより、懸念されるどの区域も迅速かつ正確に識別されるようにする。
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分離バッファにおける遅延を制御するシステムを提供する。そのような複数の分離バッファ（５０_１および５０_２）は、複数のラインに単一の信号チャネル（４２）を接続するために用いられ、等しい遅延を提供するように制御される。分離バッファ遅延は、電源電圧または電流を変化させることによって均一になるように制御される。遅延ロックループを形成する単一の遅延制御回路（７０）は、均一な遅延を確保するために各バッファに遅延制御信号を供給する。遅延の制御は各分離バッファの出力電圧を変化させ得るので、一実施形態では、バッファは２つの直列インバータから作成される。一方は可変遅延を有し、第２のインバータは可変遅延なしで固定出力電圧スイングを提供する。必要な回路を低減するために、一実施形態では、可変電源を備えた分離バッファは、分岐の前においてチャネルに提供され、その一方で、固定遅延を有するバッファは各分岐に提供される。
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本発明の試験装置は、ＤＵＴからのデータ信号の複数のデータサンプル値を取得するデータサンプラと、サンプル値からデータ変化点を検出するデータ変化点検出部と、データ変化点をＣＬＫ１で書き込みＣＬＫ２で読み出すデータ変化点格納部と、ＤＵＴからのクロック信号の複数のクロックサンプル値を取得するクロックサンプラと、サンプル値からクロック変化点を検出するクロック変化点検出部と、クロック変化点をＣＬＫｓで書き込みＣＬＫ２で読み出すクロック変化点格納部と、データ変化点格納部とクロック変化点格納部とから同期して読み出されたデータ変化点とクロック変化点との位相差を検出する位相差検出部と、位相差をスペックと比較してＤＵＴの良否判定を行うスペック比較部とを備える。 （もっと読む）

論理回路は、少なくとも１つの入力と１つの出力と遅延故障回路とを有する。遅延故障回路は、第１の標準スキャンセルと、スキャンチェーン内で第１の標準スキャンセルの直後に位置付けられている組み合わせテスト点と、スキャンチェーン内で組み合わせテスト点の直後に位置付けられている第２の標準スキャンセルとを有する。 （もっと読む）

【課題】集積回路の入力又は出力を特徴付ける入力／出力特徴付けレジスタを提供すること。
【解決手段】本発明による集積回路（１１）の入力／出力特徴付けレジスタ（１０）は、ノーマル・データ入力（１８）と、特徴付けデータ入力（２０）と、ラッチ制御入力、ラッチ・データ入力（４１）及びラッチ・データ出力（４２）を有するデータ・ラッチ（３０）とを含む。ノーマル・データ入力と特徴付けデータ入力とは、マルチプレクサ（３２及び３４）により、ラッチ・データ入力まで、ラッチ・データ出力と多重化される。 （もっと読む）