【課題】解析対象回路の同時変化信号を夫々入力する位相差分を反映したシミュレーションを実現する。
【解決手段】論理回路をブロック単位で複数の部分回路に分割するブロック分割部２１と、部分回路毎に部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部２２と、解析対象の部分回路を解析対象回路として指定すると、解析対象回路に対応するシミュレーション用パターンに基づき、入力端子毎に同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部２３と、解析対象回路の位相差設定情報に基づき、解析対象回路の入力端子毎に、位相差分を反映したシミュレーション信号波形を生成する信号波形生成部２５と、解析対象回路の入力端子毎に、シミュレーション信号波形を入力し、解析対象回路のタイミング解析結果を得るシミュレーション実行部２６とを有している。 （もっと読む）

【課題】 オーバーキルの発生を防止しながら遅延性故障を効率よく検出することができるテスト条件の生成方法およびテスト条件生成装置を提供する。
【解決手段】 テストタイミング補正部２３で論理回路の実動作のタイミングに比較して速いテストタイミングに補正し、論理シミュレーション部２４でスタート側フリップフロップとエンド側フリップフロップとの間の信号経路の遅延時間に最小スラックマージンを加えてシミュレーションを行い、期待される論理値の遷移の値の出力データをエンド側フリップフロップに取り込むことができないと判断された場合に、マスキング部２６でエンド側フリップフロップに保持されたデータを判定の対象から除外するマスクデータを生成する。 （もっと読む）

【課題】動的IR-Dropの影響も加味したデジタル回路の真の遅延時間を測定可能としたデジタル信号遅延測定回路、及びデジタル信号遅延測定方法の提供。
【解決手段】スキャンテスト可能な回路に対するデジタル信号の遅延時間を測定するためのデジタル信号遅延測定回路であって、遅延時間測定用信号を出力する出力手段と、遅延時間測定用信号の状態が変化するタイミングを遅延させるための遅延手段と、遅延時間測定用信号を入力し、保持指令の入力タイミングで当該遅延時間測定用信号の状態を保持する少なくとも２つ以上の信号保持手段とを備え、各前記信号保持手段に対する前記保持指令の入力タイミングは同一であり、且つ、前記各信号保持手段に入力される前記遅延時間測定用信号の状態が変化するタイミングは前記遅延手段によって互いに異なり、前記各信号保持手段において保持された前記遅延時間測定用信号の状態の違いに基づいて前記遅延時間を得る。 （もっと読む）

【課題】ＤＵＴ試験にあたってＤＵＴの端子ごとの入力容量のバラツキに起因するタイミング誤差を補正し、試験におけるＤＵＴの歩留まりを向上させることができる半導体試験装置を実現すること。
【解決手段】 測定対象デバイスのピンに応じて可変遅延回路が複数系統設けられたピンエレクトロニクス部を含む半導体試験装置において、前記可変遅延回路の遅延時間を段階的に変化させて測定対象デバイスに既知のデータの書き込みおよび読み出しを行い、正常に書き込まれているか否かを判定してタイミング誤差を発生しているビットを特定し、特定したビットのＰａｓｓ領域が最大になるようにそのビットに対応した可変遅延回路の遅延時間を調整する手段、を設けたことを特徴とするもの。 （もっと読む）

【課題】タイミング違反を自動的に検出して、必要な時に必要なだけエラーの有無を監視することで、より信頼性の高い半導体集積回路を提供する。
【解決手段】複数の論理ゲートを有する論理回路と、前記論理回路を流れる信号の遷移を検出して検出信号を出力する信号遷移検出回路と、前記検出信号に基づいて、イネーブル信号を出力するイネーブル信号生成回路と、を備えたことを特徴とする半導体集積回路が提供される。 （もっと読む）

【課題】外部からの入出力データを揃えることでテストを容易にする半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第１の遅延調整回路１４と、この第１の遅延回路１４から出力されるテストパターンの入力データを記憶する第１のメモリ１５と、この第１のメモリ１５からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する被試験デバイス１と、この被試験デバイス１からパラレルに出力される出力期待値データを記憶する第２のメモリ２５と、この第２のメモリ２５から出力されるデータの遅延量を調整する第２の遅延調整回路２４と、この第２の遅延調整回路２４からの出力を期待値として外部へ出力する。 （もっと読む）

【課題】ＩＣやＬＳＩを搭載した回路基板の信号間のタイミング検査を、安価な部品で構成したタイミング検査装置で自動検査することにより、検査コストを低減する。
【解決手段】回路基板接続コネクタ、判定トリガ選択スイッチ、判定トリガラッチスイッチ、判定イネーブル生成回路、判定用外部クロック入力端子、判定レベル選択スイッチ、判定回路、リセットボタン、判定結果表示用LEDを備えた回路基板タイミング検査装置に、検査装置接続コネクタで回路基板を接続することによりＩＣやＬSI間の信号のタイミング検査を自動で行う。 （もっと読む）

【課題】集積回路における通常動作モードおよびテスト動作モードにおけるクロックパルス伝播のタイミング要求を満たすのに要するＴＡＴを減少させる。
【解決手段】半導体集積回路のＤＦＴを支援するためのプログラム(図3)は、第１のネットリストを入力するステップ(202)と、クロック・ルート (402) の位置(234)を決定し、クロック信号パス上の論理素子をツリー形式で表したクロック・ツリー情報(236)を生成するステップ(204,206)と、そのツリー情報からテスト用の被制御論理素子(408,412,418)の端子を表す端子位置情報(238)を生成するステップ(208)と、被制御論理素子に対するテスト用の制御性論理素子の組み込み位置を表す組込み位置情報(242)を生成するステップ(210)と、第１のネットリストにテスト用の制御用論理素子(403,407,413,417)を組み込んだ第２のネットリストを生成するステップ(212)と、を含んでいる。 （もっと読む）

【課題】マクロとユーザロジック回路との間の遅延故障を検出するマクロ境界テストにおいて必要なテストパタンの数を減少させる。
【解決手段】本発明の半導体集積回路１０は、マクロ１と、マクロ１の入力に接続されたデータ出力５２を有し、且つ、マクロ１と同じクロックで動作する制御用フリップフロップ３とを備えている。制御用フリップフロップ３は、データ入力５２とは別に設けられた外部制御入力５１及びマクロテストモード切換入力５３に供給される外部制御信号及びマクロモード切換信号により、そのデータ出力を前記クロックに同期してトグルする動作を行うように設定可能であるように構成されている。 （もっと読む）

【課題】機能検証を高速化できる半導体集積回路の検証装置を提供する。
【解決手段】検証対象回路３のネットリスト１及びタイミング制約ファイル２から、前記検証対象回路における周期が異なる複数のクロックの周期情報を抽出するクロック周期抽出部１１と、前記複数のクロックの周期の最小公倍数を算出し、この最小公倍数に含まれる各クロックのサイクル数を求めて基本クロック波形を生成する基本クロック波形生成部１２と、前記基本クロック波形における各クロックの立ち上がりイベント及び立ち下がりイベントの発生時間を算出するクロックエッジリスト作成部１３と、各クロックのイベントを前記発生時間順にハードウェアシステムクロックの立ち上がりに割り当てて、各クロックに対応した検証用クロックを生成するクロック生成回路の回路記述を作成する回路記述作成部１４と、を備える。 （もっと読む）

【課題】専用のテスト用端子を設ける必要がないとともに、テストモードへ入るため所定の端子に電圧を印加してしたことにより並行して他のテストができなくなってテスト時間が長くなったりするのを回避できる半導体集積回路のテスト技術を提供する。
【解決手段】複数の機能ブロック（１１〜１５）が搭載され、前記複数の機能ブロックのいずれかにタイマー回路（２０）が内蔵されている多機能半導体集積回路において、前記タイマー回路を内蔵した機能ブロック（１３）以外の機能ブロックに対応して設けられている外部端子であって、通常動作状態では電源電圧よりも小さい範囲の電圧が印加される外部端子（ＯＶ，ＦＢ）に、通常動作状態では印加されないレベルの電圧が印加されると前記タイマー回路を検査するためのテストモードが設定されるように構成した。 （もっと読む）

【課題】クロック周波数などの設定制約がなく、実機に近い状況で論理検証を行うことが可能な非同期論理回路検証装置およびその方法、並びにプログラムを提供する。
【解決手段】非同期論理回路検証装置１０は、非同期クロック系統を持つ論理回路の論理検証を行う機能を有し、論理回路構造において、互いに非同期な異なるクロックで駆動されるフリップフロップをクロック種毎に組み分けし、他種クロックのフリップフロップに接続されるフリップフロップを抽出する機能を有し、抽出した情報を元に、タイミング違反によりメタステーブル状態を生じる可能性のあるフリップフロップの論理シミュレーション上の出力値を任意に固定することで、非同期論理部の検証を適当に達成し、フリップフロップが非同期論理部分でタイミング違反を起こしたか否かを集計することで、非同期論理部分の検証遂行を網羅的に確認する機能を有する。 （もっと読む）

【課題】高周波のタイミングジッタを有するジッタ重畳信号を容易に生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、それぞれの遅延回路に、ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】制御信号を外部から入力するための端子を設けなくても高精度の遅延測定が可能な半導体装置を提供する。
【解決手段】この半導体装置は、入力回路に入力され出力回路から出力される信号の遅延評価を行うためのテスト回路を含み、テスト回路が、入力回路から出力される信号を遅延させる第１の遅延回路と、複数のゲート回路を直列に接続することによって構成され、第１の遅延回路から出力される信号をさらに遅延させる第２の遅延回路と、配線パターンによって構成され、第１の遅延回路から出力される信号を伝搬するスルーパスと、第２の遅延回路の信号とスルーパスの信号との内の一方を制御信号に従って選択して出力回路に供給するセレクタと、入力回路から出力される信号に基づいて、第２の遅延回路の信号とスルーパスの信号とをセレクタが交互に選択するように制御信号を生成する制御信号生成回路とを具備する。 （もっと読む）

【課題】簡易な構成の回路で被測定信号の変化点を検出する。
【解決手段】被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、複数の遅延信号のそれぞれを、基準クロックの第１位相と異なる第２位相で取り込む第２取込部と、第１取込部が取り込んだ複数の遅延信号および第２取込部が取り込んだ複数の遅延信号のそれぞれの値に基づいて、被測定信号の変化点を検出する変化点検出部とを備える装置を提供する。 （もっと読む）

【課題】パルスラッチ回路により対象回路の劣化を検出する際に、回路規模を抑制する。
【解決手段】セレクタ１１０は、入力データＤ１とテストパターンＳＩＮを選択的に出力する。ラッチ回路１２０は、ＣＬＫ１に同期してセレクタ１１０の出力をラッチする。セレクタ１３０は、入力データＤ２と、ラッチ回路１２０のラッチデータＱを選択的に出力する。ラッチ回路１４０は、ＣＬＫ１を遅延させたＣＬＫ２に同期してセレクタ１３０の出力をラッチ可能である。制御回路１５０は、第１の動作モード時に、セレクタ１３０にラッチデータＱを選択させて、ラッチデータＱに対してラッチ回路１４０をスルー状態に維持させ、第２の動作モード時に、セレクタ１３０に入力データＤ２を選択させ、ラッチ回路１４０がＣＬＫ２に同期して入力データＤ２をラッチさせる。 （もっと読む）

【課題】クロックスキューをより正確に計測できる半導体集積回路装置及びクロックスキュー計測方法を提供する。
【解決手段】ＬＳＩ１００内部のクロック信号を入力するクロック入力端子１と、クロックスキューを計測するためのクロックスキュー計測信号を入力する計測信号入力端子２と、クロック信号とクロックスキュー計測信号とが入力される複数のＦ／Ｆ３と、計測信号入力端子２から複数のＦ／Ｆ３にクロックスキュー計測信号を分配する複数の計測信号分配ドライバ７と、を備え、複数のＦ／Ｆ３は、複数のＦ／Ｆ群５に分けられ、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７と直接に信号線のみを介して接続され、複数のＦ／Ｆ３の出力信号に基づいて、複数のＦ／Ｆ３間におけるクロックスキューを計測するように構成した。 （もっと読む）

【課題】ロジック回路とレジスタ回路を備えて構成されるデジタル回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定することが可能な半導体集積回路及び半導体装置を提供する。
【解決手段】半導体集積回路１０は、デジタル回路３０と、このデジタル回路の前段に設けられた初段レジスタ回路１５を備える。デジタル回路３０は、ロジック回路とそのロジック出力を一時保持するレジスタ回路とを備える。初段レジスタ回路１５は、レジスタ回路２３，２５，２７のテスト用としての機能と入力データを外部入力端子１１からデジタル回路に導入するインタフェースとしての機能を有し、外部入力端子からの入力データをクロック信号に同期して保持し、動作時はその保持出力をデジタル回路に供給し、テスト時は保持出力を専用出力端子又はデジタル回路に接続した外部出力端子２９より出力する。 （もっと読む）

【課題】複数のシュムプロットを解析する場合に必要なユーザの操作を低減し、効率的な解析を行うことができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、ＤＵＴ３０の試験を行う試験装置本体１０と、試験装置本体１０で得られた試験結果を表示する表示部２６を有する端末装置２０とを備える。試験装置本体１０は、ＤＵＴ３０に印加する試験信号の電圧とタイミングとを段階的に変化させつつパス・フェイルを判定し、その判定結果（シュムデータ）を取得可能である。端末装置２０は、試験装置本体１０で得られたシュムデータのうちの少なくとも２つのシュムデータについてのシュムプロットを、重ね合わせた状態で表示部２６に表示する表示制御部２２ａを備える。 （もっと読む）