ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
【課題】高周波のタイミングジッタを有するジッタ重畳信号を容易に生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、それぞれの遅延回路に、ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、それぞれの遅延回路に、ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ印加回路、パターン発生器、試験装置、および、電子デバイスに関する。
【背景技術】
【０００２】
高速通信デバイス、高速シリアルＩ／Ｏデバイスの試験項目には、ジッタ耐力試験がある。例えばＩＴＵ−Ｔの勧告によれば、通信データに数百ＭＨｚ程度の周波数を有するジッタを印加して、ジッタ耐力試験を行う試験が規定されている。
【０００３】
高周波の信号にジッタを印加する方法としては、電圧制御発振器の制御入力に変調信号を印加することで、電圧制御発振器が生成するクロック信号にジッタを印加して、当該クロック信号を用いてデータ信号を生成する方法が考えられる。
【０００４】
また、他の方法としては、クロック信号またはデータ信号を生成する発生器の後段に可変遅延回路を設け、可変遅延回路の遅延制御入力を変化させることでジッタを印加する方法も考えられる。可変遅延回路を用いたジッタ印加方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２００７／０４９３６５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電子デバイスの実使用状態においては、高周波数のジッタ成分に起因するビット誤り率を小さくすることが重要である。このため、係る電子デバイスを試験する試験装置においても、高周波数のジッタを印加できることが求められる。
【０００７】
しかし、上述したように電圧制御発振器の制御入力を変調することでジッタを生成する場合、制御入力でクロック信号を高速に変調することが困難であり、生成できるジッタの周波数の限界が数十ＭＨｚ程度となる。また、可変遅延回路の遅延量を変化させることでジッタを生成する場合、可変遅延回路が遅延設定の変化に追従するのに時間を要するので、高周波数かつ大振幅のジッタを生成することができない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。
【０００９】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、被試験デバイスに供給する試験信号発生部と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、ジッタ印加回路は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される試験装置を提供する。
【００１０】
本発明の第３の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、動作回路に供給する試験信号発生部と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、ジッタ印加回路は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを含み、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される電子デバイスを提供する。
【００１１】
本発明の第４の態様においては、予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、データ信号のそれぞれのエッジを生成する信号生成部と、データ信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、データ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを備えるパターン発生器を提供する。
【００１２】
本発明の第５の態様においては、被試験デバイスを試験する試験装置であって、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、パターン発生器は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部と、試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを有する試験装置を提供する。
【００１３】
本発明の第６の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、パターン発生器は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部と、試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを有する電子デバイスを提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態に係るジッタ印加回路１００の構成例を示す図である。
【図２】図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図３】ジッタ印加回路１００の他の構成例を示す図である。
【図４】図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図５】図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。
【図６】ジッタ印加回路１００の他の構成例を示す図である。
【図７】図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図８】ジッタ印加回路１００の他の構成例を示す図である。
【図９】ジッタ印加回路１００の他の構成例を示す図である。
【図１０】一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。
【図１１】データジッタ印加部１１０の他の構成例を示す図である。
【図１２】データ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。
【図１３】ジッタ印加回路１００の他の構成例を示す図である。
【図１４】一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。
【図１５】パターン発生部３２０および測定部３４０の構成例を示す図である。
【図１６】一つの実施形態に係る電子デバイス５００の構成例を示す図である。
【図１７】試験装置３００の動作例を示すフローチャートである。
【図１８】試験装置３００の他の構成例を示す図である。
【図１９】電子デバイス５００の他の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、一実施形態に係るジッタ印加回路１００の構成例を示す図である。ジッタ印加回路１００は、ジッタを有するジッタ重畳信号を生成する回路であって、並列に設けられた複数の遅延回路１０、信号生成部２０、および、遅延設定部３０を備える。本例のジッタ印加回路１００は、ジッタ重畳信号を生成する間、遅延量が固定された複数の遅延回路１０を用いてジッタ重畳信号を生成する。つまり、遅延回路１０における遅延量を変化させずにジッタ重畳信号を生成するので、高周波のジッタを有するジッタ重畳信号を容易に生成することができる。
【００１８】
複数の遅延回路１０は、与えられる基準信号ＣＬＫ０を並列に受け取り、それぞれ予め設定される遅延量で遅延させる。基準信号ＣＬＫ０は、予め設定された周期を有する周期信号であってよい。
【００１９】
信号生成部２０は、基準信号ＣＬＫ０、および、それぞれの遅延回路１０が出力する信号（ＣＬＫ１からＣＬＫｎ）のタイミングに応じて、出力すべきジッタ重畳信号ＯＣＬＫのそれぞれのエッジを生成する。例えば信号生成部２０は、一つの遅延回路１０が出力する信号のエッジから、ジッタ重畳信号ＯＣＬＫの一つのエッジを生成する。このため、ジッタ重畳信号の各エッジの位置を、対応する遅延回路１０の遅延量により設定でき、複数の遅延回路１０における遅延量に応じたジッタを、ジッタ重畳信号に印加することができる。
【００２０】
本例の信号生成部２０は、複数の信号（ＣＬＫ０からＣＬＫｎ）の排他的論理和を出力する排他的論理和回路であってよい。複数の信号の排他的論理和とは、例えば複数の信号（ＣＬＫ０からＣＬＫｎ）のうち、奇数個の信号がＨ論理を示す期間ではＨ論理となり、偶数個の信号がＨ論理を示す期間ではＬ論理となる信号であってよい。入力される各信号の遷移タイミングが異なる場合、信号生成部２０が出力する信号は、入力される各信号の遷移タイミングで順次論理値が反転する信号となる。
【００２１】
つまり、信号生成部２０は、それぞれの遅延回路１０に設定される遅延量τ１、τ２、τ３、・・・、τｋ、・・・、τｎ（ただし、τｋは、ｋ個目の遅延回路１０に設定される遅延量）のタイミングで論理値が順次反転するジッタ重畳信号を出力する。ここで、少なくとも一つの遅延量τｋとして、ジッタ重畳信号の平均周期ＴＯＵＴ（ジッタ重畳信号における各ビットの平均持続時間）の整数倍とは異なる値を設定することで、遅延量τｋに応じたタイミングジッタを有するジッタ重畳信号を生成することができる。なお、タイミングジッタを有する信号とは、信号の各エッジのタイミングが、理想的なタイミングに対してばらつきを有する信号を指してよい。
【００２２】
例えば、ジッタ周波数ｆＪ（＝２ｆＯＵＴ／（ｎ＋１））、ジッタ振幅ＡＪのサイン波のタイミングジッタを、ジッタ重畳信号に印加する場合、ｋ番目の遅延回路１０に設定すべき遅延量τｋは、次式で与えられる。遅延設定部３０は、下式に応じて複数の遅延回路１０の遅延量を設定してよい。
【数１】
ただし、ｆｏｕｔは、ジッタ重畳信号の周波数を示し、ｆｏｕｔ＝１／２ＴＯＵＴである。
【００２３】
遅延設定部３０は、それぞれの遅延回路１０に、所定の遅延量を予め設定する。なお、それぞれの遅延回路１０における遅延量が、当該所定の遅延量となるように、ジッタ印加回路１００が予め設計されている場合、ジッタ印加回路１００は、遅延設定部３０を備えなくともよい。
【００２４】
遅延設定部３０は、それぞれの遅延回路１０に、ジッタ重畳信号の各エッジに印加すべきタイミングジッタに応じた遅延量をそれぞれ設定してよい。例えば遅延設定部３０は、それぞれの遅延回路１０の遅延量として、ジッタ重畳信号が有するべき平均周期ＴＯＵＴの整数倍に、ジッタ重畳信号の各エッジが有するべきタイミングジッタの値を加減算した値を設定してよい。
【００２５】
それぞれの遅延回路１０における遅延量が、ジッタ重畳信号において対応するエッジのタイミングとなるので、ジッタ重畳信号のｋ番目のエッジは、τｋ−ｋ・ＴＯＵＴのタイミングジッタを有することになる。本例の遅延設定部３０は、ジッタ印加回路１００がジッタ重畳信号を生成している間、遅延回路１０における遅延量を固定する。
【００２６】
図２は、図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例では、５個の遅延回路１０を備えるジッタ印加回路１００の動作を説明する。また、基準信号ＣＬＫ０として、予め設定された時間間隔ＴＩＮで論理値が繰り返し反転する信号を用いて説明する。
【００２７】
１個目の遅延回路１０−１は、基準信号ＣＬＫ０を、遅延量τ１で遅延させて出力する。遅延量τ１は、生成すべきジッタ重畳信号ＯＣＬＫ５の平均周期（または、平均パルス幅、以下同じ）ＴＯＵＴに、所定のジッタ値を加減算した値であってよい。
【００２８】
なお、遅延設定部３０は、基準信号ＣＬＫ０のパルス幅（ビット持続時間）ＴＩＮを、遅延回路１０の並列数＋１で除算することで、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴを求めてよい。そして、遅延設定部３０には、印加すべきジッタの波形データが与えられてよい。遅延設定部３０は、当該平均周期ＴＯＵＴおよび波形データに基づいて、それぞれの遅延回路１０における遅延量を設定してよい。
【００２９】
２個目の遅延回路１０−２は、基準信号ＣＬＫ０を、遅延量τ２で遅延させて出力する。遅延量τ２は、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴの２倍に、所定のジッタ値を加減算した値であってよい。また、遅延量τ２は、遅延量τ１とは異なる値であってよい。
【００３０】
同様に、それぞれの遅延回路１０において、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴの整数倍に所定のジッタ値を加減算した値で基準信号を遅延させる。これにより、図２に示すように、信号生成部２０には、生成すべきジッタ重畳信号の各エッジタイミングを示す複数の信号が入力される。信号生成部２０は、各遅延回路１０の遅延時間に応じた時間間隔τ１、τ２、τ３、τ４、τ５で論理値が順次反転する信号を生成する。
【００３１】
また、複数の遅延回路１０における遅延量の最大値（τ５）を、基準信号のパルス幅ＴＩＮより小さくすることで、基準信号のパルス幅ＴＩＮの期間毎に、所定のパターンのジッタが繰り返し印加されたジッタ重畳信号を容易に生成することができる。この場合、信号生成部２０は、基準信号の１ビット毎に、ジッタ重畳信号の複数のビットを生成する。
【００３２】
複数の遅延回路１０は、基準信号の１ビット内で生成されるジッタ重畳信号の複数のエッジと対応して設けられる。それぞれの遅延回路１０における遅延量は、対応するエッジのタイミングを規定する。
【００３３】
本例では図２に示すように、エッジタイミングが０、τ１、τ２、τ３、τ４、τ５となる波形が、基準信号のパルス幅ＴＩＮの期間毎に繰り返されるジッタ重畳信号を生成することができる。そして、本例のジッタ印加回路１００では、遅延回路１０における遅延時間を動的に変化させずにジッタを生成するので、高周波数のジッタを容易に生成することができる。
【００３４】
なお、本例のジッタ印加回路１００では、基準信号のパルス幅ＴＩＮ毎に、ジッタのパターンが繰り返されるので、生成されるジッタの周波数は、基準信号のビットレート（１／ＴＩＮ）の整数倍と略等しい。
【００３５】
図３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１に関連して説明したジッタ印加回路１００の構成に加え、基準周期制御部４０および選択部１２を更に備える。また、ジッタ印加回路１００は、基準周期制御部４０および選択部１２のいずれかを備えない構成であってもよい。
【００３６】
図２に関連して説明したように、複数の遅延回路１０における最大の遅延量は、基準信号ＣＬＫ０のパルス幅より小さいことが好ましい。この場合、ジッタ重畳信号に印加されるジッタの周期は、基準信号ＣＬＫ０のパルス幅（の整数分の１）と等しくなる。基準周期制御部４０は、ジッタ重畳信号に印加すべきジッタの周期に応じて、複数の遅延回路１０に与える基準信号ＣＬＫ０のパルス幅を制御してよい。
【００３７】
また、図２に関連して説明したように、ジッタ重畳信号の平均周期（平均ビット持続時間）は、基準信号のパルス幅を、遅延回路１０の並列数ｎに１を加算した値で除算した値となる。選択部１２は、ジッタ重畳信号が有するべき平均周期に応じて、複数の遅延回路１０の出力信号ＣＬＫ（ｋ）のうち、信号生成部２０に供給する信号を複数個選択する。例えば、基準信号のパルス幅の１／ａを平均パルス幅とするジッタ重畳信号を生成する場合、選択部１２は、基準信号ＣＬＫ０と、遅延回路１０の出力信号ＣＬＫ１からＣＬＫ（ａ−１）とを選択して、信号生成部２０に供給する。
【００３８】
図４は、図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例のジッタ印加回路１００は、自己の平均周期がＴＩＮ／４であり、印加されるジッタの周波数がＴＩＮのジッタ重畳信号を生成する。基準周期制御部４０は、基準信号ＣＬＫ０の周期（パルス幅）がＴＩＮとなるように、基準信号を制御する。
【００３９】
また、本例ではａ＝４であるので、選択部１２は、基準信号ＣＬＫ０と、遅延回路１０の出力信号ＣＬＫ１からＣＬＫ３とを選択して、信号生成部２０に供給する。そして、遅延設定部３０が、１個目から３個目までの遅延回路１０に対して、ジッタ重畳信号の平均周期ＴＩＮ／４の整数倍に、印加すべきジッタ波形に応じたジッタ値をそれぞれ加減算して得られる遅延量τ１、τ２、τ３を設定する。印加すべきジッタ波形に応じたジッタ値とは、周期がＴＩＮのジッタ波形を、周期ＴＩＮ／（ｎ＋１）のクロックで順次サンプリングした値であってよい（但し、ｎは選択される遅延回路１０の並列数）。このような設定により、図４に示すように、自己の平均周期がＴＩＮ／４であり、印加されるジッタの周期がＴＩＮのジッタ重畳信号を生成することができる。
【００４０】
図５は、図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。図４に関連して説明した例では、選択部１２は、偶数個の信号を信号生成部２０に供給した。本例の選択部１２は、奇数個の信号を信号生成部２０に供給する。
【００４１】
この場合、基準信号ＣＬＫ０のエッジ前後に対応するジッタ重畳信号の波形が反転する。例えば図５に示す例では、Ｅ０からＥ３の期間と、Ｅ３からＥ６の期間とで、ジッタ重畳信号の波形が反転する。選択部１２は、ジッタ重畳信号の用途に応じて、偶数個または奇数個の信号を選択して信号生成部２０に供給してよい。
【００４２】
図６は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、図１から図５に関連して説明したいずれかのジッタ印加回路１００の構成に加え、パルス発生部２４を更に備える。図６では、図１に示したジッタ印加回路１００の構成に、パルス発生部２４を追加した例を示す。
【００４３】
パルス発生部２４は、基準信号ＣＬＫＩＮを受け取り、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを生成し、基準信号ＣＬＫ０として出力する。パルス発生部２４は、基準信号ＣＬＫ０を、信号生成部２０および複数の遅延回路１０に並列に供給する。
【００４４】
図７は、図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。上述したように、パルス発生部２４は、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを出力する。当該パルス幅は、複数の遅延回路１０に設定される最小の遅延量よりも小さいことが好ましい。
【００４５】
それぞれの遅延回路１０は、パルス発生部２４が出力するパルスを受け取り、それぞれ設定される遅延量τｋで遅延させて出力する。これにより、図７に示すように、複数の遅延回路１０における遅延量に応じたタイミングでパルスが配置されたジッタ重畳信号を生成することができる。
【００４６】
なお、本例における信号生成部２０は、入力される複数の信号の論理和を出力する論理和回路であってよい。複数の信号の論理和とは、いずれかの信号がＨ論理を示す場合にＨ論理となり、全ての信号がＬ論理を示す場合にＬ論理となる信号であってよい。遅延設定部３０が、印加すべきタイミングジッタ波形に応じた遅延量を、それぞれの遅延回路１０に対して予め設定することで、ジッタ重畳信号の各エッジにタイミングジッタを印加することができる。
【００４７】
また、ジッタ印加回路１００は、複数の遅延回路１０および信号生成部２０に、基準信号ＣＬＫＩＮを入力するか、または、パルス発生部２４が生成するパルスを入力するかを切り替える入力切替部を更に備えてよい。このような構成により、ジッタ印加回路１００を、図１から図５に関連して説明したように動作させるか、または、図６および図７に関連して説明したように動作させるかを選択することができる。
【００４８】
図８は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図７に関連して説明したいずれかのジッタ印加回路１００の構成に加え、低周波ジッタ印加部８０を更に備える。図８では、図１に示したジッタ印加回路１００に、低周波ジッタ印加部８０を加えた構成を示す。
【００４９】
低周波ジッタ印加部８０は、複数の遅延回路１０および信号生成部２０において生成されるジッタの周波数より低周波数のジッタを基準信号に印加して、複数の遅延回路１０および信号生成部２０に入力する。低周波ジッタ印加部８０は、例えば遅延量が動的に変化する可変遅延回路を用いて、基準信号に低周波ジッタを印加してよい。
【００５０】
図９は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図７に関連して説明したいずれかのジッタ印加回路１００の構成に加え、低周波ジッタ印加部８０を更に備える。図９では、図１に示したジッタ印加回路１００に、低周波ジッタ印加部８０を加えた構成を示す。
【００５１】
本例の低周波ジッタ印加部８０は、信号生成部２０が出力するジッタ重畳信号に、図８に関連して説明した低周波ジッタを更に印加する。これらのような構成により、広帯域のジッタを容易に生成することができる。また、低周波ジッタ印加部８０を備える代わりに、遅延設定部３０が、それぞれの遅延回路１０における遅延量を、基準信号の周波数より十分低い周波数で変化させてもよい。
【００５２】
図１０は、一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。データジッタ印加回路２００は、データ信号にジッタを印加する回路であって、ジッタ印加回路１００およびデータジッタ印加部１１０を備える。
【００５３】
ジッタ印加回路１００は、図１から図９に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。データジッタ印加部１１０は、ジッタ印加回路１００からジッタ重畳信号を受け取り、ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成する。このような構成により、データ信号にデータジッタを印加することができる。
【００５４】
本例のデータジッタ印加部１１０は、複数のフリップフロップ１１２および排他的論理和回路１１４を有するＬＦＳＲ（Linear Feedback Shift Register）である。複数のフリップフロップ１１２は、縦続接続され、ジッタ重畳信号を共通に受け取る。それぞれのフリップフロップ１１２は、入力されるデータを、ジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込み、後段のフリップフロップ１１２に供給する。
【００５５】
また、排他的論理和回路１１４は、ＬＦＳＲの生成多項式に応じて選択される、２つのフリップフロップ１１２の出力信号の排他的論理和を生成して、初段のフリップフロップ１１２に供給する。このような構成により、ジッタが印加された擬似ランダム（ＰＲＢＳ、Pseudo-Random Binary Sequence）データを生成することができる。
【００５６】
図１１は、データジッタ印加部１１０の他の構成例を示す図である。本例のデータジッタ印加部１１０は、パターンメモリ１２０およびフリップフロップ１２２を有する。パターンメモリ１２０は、データ信号が有するべき論理値パターンを予め格納する。
【００５７】
フリップフロップ１２２は、パターンメモリ１２０が格納した論理値パターンを、ジッタ印加回路１００から与えられるジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込んで出力する。このような構成により、任意の論理値パターンを有するデータ信号に、ジッタを印加することができる。
【００５８】
また、図１０および図１１に示した構成に代えて、図１から図９に関連して説明したいずれかのジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することもできる。
【００５９】
図１２は、データ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。本例では、論理値パターン"１１１０１０００"が繰り返されるデータ信号に、ジッタを印加する例を説明する。この場合、基準周期制御部４０は、データ信号の１ビット分の時間に、繰り返される論理値パターンのビット数を乗算した値と略等しい周期の基準信号を生成してよい。
【００６０】
また、選択部１２は、繰り返される論理値パターン"１１１０１０００"においてデータが遷移する回数に応じた個数の信号を信号生成部２０に供給する。本例では、繰り返しの論理値パターン"１１１０１０００"において、論理値が３回遷移するので、選択部１２は、基準信号ＣＬＫ０と、出力信号ＣＬＫ１からＣＬＫ３とを選択して、信号生成部２０に供給する。
【００６１】
遅延設定部３０は、ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの遅延回路１０の遅延量を設定する。例えば、本例のジッタ重畳信号が有するべき、繰り返しの論理値パターン"１１１０１０００"は、まず論理値"１"が３ビット連続する。このため、遅延設定部３０は、１個目の遅延回路１０−１の遅延量τ１として、ジッタ重畳信号における３ビット分の時間（ジッタ重畳信号の平均周期の３倍）に、印加すべきジッタ値を加減算した値を設定する。
【００６２】
次に、論理値パターン"１１１０１０００"では、論理値"０"が１ビット存在する。このため、遅延設定部３０は、２個目の遅延回路１０−２の遅延量τ２として、遅延量τ１およびジッタ重畳信号における１ビット分の時間の和に、印加すべきジッタ値を加減算した値を設定する。
【００６３】
同様に、遅延設定部３０は、３個目の遅延回路１０−３の遅延量τ３として、遅延量τ２およびジッタ重畳信号における１ビット分の時間の和に、印加すべきジッタ値を加減算した値を設定する。このような処理により、ジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することができる。
【００６４】
図１３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図１２に関連して説明したいずれかのジッタ印加回路１００の構成に加え、遅延量算出部６０、切替部７０、スイッチ１６、および、スイッチ１８を更に備え、各遅延回路１０における遅延量を測定する。図１３では、図３に関連して説明したジッタ印加回路１００に、遅延量算出部６０、切替部７０、スイッチ１６、および、スイッチ１８を加えた構成を示す。
【００６５】
切替部７０は、それぞれの遅延回路１０の遅延量を測定する場合に、それぞれの遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成するように、信号の伝送経路を切り替える。本例では、切替部７０は、それぞれの遅延回路１０に対応して設けられた選択部１２、および、スイッチ１８と協働して当該ループを形成する。
【００６６】
本例の切替部７０は、信号生成部２０の後段に設けられ、それぞれの遅延回路１０の遅延量を測定する場合に、信号生成部２０が出力する信号をスイッチ１８を介して、それぞれの遅延回路１０に入力する。そして、選択部１２が、遅延量を測定すべき遅延回路１０の出力信号を信号生成部２０に供給して、他の遅延回路１０の出力信号を信号生成部２０に供給しないことにより、当該遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成する。
【００６７】
スイッチ１８は、各遅延回路１０に、基準信号を供給するか、切替部７０からの帰還信号を供給するかを選択する。スイッチ１８は、ジッタ重畳信号を生成する場合には基準信号を選択して、各遅延回路１０の遅延量を測定する場合には帰還信号を選択する。
【００６８】
また、スイッチ１６は、各遅延回路１０の遅延量を測定する場合に、信号生成部２０の一つの入力に、論理値Ｈを供給する。これにより、信号生成部２０には、測定対象の遅延回路１０からの信号と、論理値Ｈとが入力されることとなる。つまり、各遅延回路１０の遅延量を測定する場合、信号生成部２０は、測定対象の遅延回路１０からの信号を反転して出力する。
【００６９】
遅延量算出部６０は、切替部７０、スイッチ１８、測定対象の遅延回路１０、選択部１２、および、信号生成部２０が形成するループを伝送する信号の周期に基づいて、当該遅延回路１０の遅延量を算出する。例えば遅延量算出部６０は、第３の切替部７０−３から第１の切替部７０−１に伝送する信号の周期を計測してよい。また、遅延量算出部６０は、当該ループに一つのパルスを入力して、当該パルスが当該ループを周回する周期を計測してよい。当該周期が、遅延回路１０における遅延量に相当する。
【００７０】
遅延設定部３０は、遅延量算出部６０が算出した遅延量に更に基づいて、それぞれの遅延回路１０における遅延量を設定する。選択部１２は、それぞれの遅延回路１０の出力信号を順次選択して、遅延量算出部６０は、それぞれの遅延回路１０における遅延量を、順次測定してよい。このような構成により、ジッタ重畳信号に印加するジッタの波形を精度よく調整することができる。
【００７１】
図１４は、一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。試験装置３００は、半導体回路等の被試験デバイス４００を試験する装置であって、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を備える。
【００７２】
ジッタ印加回路１００は、図１から図１３に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。上述したように、ジッタ印加回路１００は、高周波のジッタを有するジッタ重畳信号を生成することができる。
【００７３】
試験信号発生部３１０は、ジッタ重畳信号に基づいて試験信号を生成して、被試験デバイス４００に供給する。例えば試験信号発生部３１０は、ジッタ重畳信号をクロックとして動作して、試験信号を生成してよい。本例の試験信号発生部３１０は、パターン発生部３２０および等化器３３０を有する。
【００７４】
パターン発生部３２０は、予め定められた論理パターンを有しており、且つ、ジッタ重畳信号の各エッジをビット境界とする試験信号を生成する。このような構成により、高周波のジッタを有する試験信号を生成することができる。等化器３３０は、試験信号発生部３１０から被試験デバイス４００までの伝送損失に応じて、試験信号の波形を予め補償する。
【００７５】
測定部３４０は、被試験デバイス４００が試験信号に応じて出力する応答信号を測定することで、被試験デバイス４００の良否を判定する。例えば測定部３４０は、応答信号の論理パターンが、所定の期待値パターンと一致するか否かにより、被試験デバイス４００の良否を判定してよい。
【００７６】
ジッタ印加回路１００が生成するジッタの周波数および振幅を調整することで、被試験デバイス４００のジッタ耐力を試験することができる。例えば、ジッタ印加回路１００が、被試験デバイス４００のジッタ耐力の仕様により定まる周波数および振幅のジッタを生成することで、被試験デバイス４００がジッタ耐力の仕様を満たすか否かを試験することができる。また、高周波のジッタを有する試験信号を用いて被試験デバイス４００を試験することができる。
【００７７】
図１５は、パターン発生部３２０および測定部３４０の構成例を示す図である。本例のパターン発生部３２０は、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いて、擬似ランダム系列（ＰＲＢＳ）の論理パターンを有する試験信号を生成する。パターン発生部３２０は、複数のフリップフロップ３２２および排他的論理和回路３２４を有する。
【００７８】
それぞれのフリップフロップ３２２は、ジッタ印加回路１００からジッタ重畳信号を並列に受け取り、前段のフリップフロップ３２２が出力する信号を、ジッタ重畳信号の各エッジに応じて取り込んで出力する。ただし、初段のフリップフロップ３２２は、排他的論理和回路３２４が出力する信号を、ジッタ重畳信号に応じて取り込む。また、ジッタ印加回路１００が、図６に関連して説明したようにパルス発生部２４を備える場合、それぞれのフリップフロップ３２２は、ジッタ重畳信号の立ち上がりエッジに応じて動作してよい。
【００７９】
排他的論理和回路３２４は、ＬＦＳＲの生成多項式に応じて選択されるフリップフロップ３２２が出力する信号の排他的論理和を、試験信号として出力する。このような構成により、ジッタ重畳信号に応じたジッタを有する、擬似ランダム系列の試験信号を生成することができる。
【００８０】
測定部３４０は、パターン発生部３２０と同一構成のリニアフィードバックシフトレジスタを用いて、期待値パターンを生成する。測定部３４０は、複数のフリップフロップ３４２、排他的論理和回路３４４、および、比較部３４６を有する。
【００８１】
複数のフリップフロップ３４２および排他的論理和回路３４４は、複数のフリップフロップ３２２および排他的論理和回路３２４と同一の機能および構成を有してよい。ただし、それぞれのフリップフロップ３４２は、ジッタが印加されていないクロック信号に応じて動作する。また、初段のフリップフロップ３４２は、被試験デバイス４００の応答信号をクロック信号に応じて取り込む。このような構成により、排他的論理和回路３４４は、被試験デバイス４００の応答信号が示すべき論理値を順次生成することができる。
【００８２】
比較部３４６は、被試験デバイス４００の応答信号の論理値と、排他的論理和回路３４４が出力する信号の論理値とを比較し、一致したか否かを示すエラー信号を出力する。また、比較部３４６において、論理値の不一致が生じる割合を計測することで、被試験デバイス４００のビット誤り率を計測してもよい。
【００８３】
図１６は、一つの実施形態に係る電子デバイス５００の構成例を示す図である。電子デバイス５００は、例えば入力信号に応じた出力信号を出力する、半導体チップ等のデバイスであってよい。電子デバイス５００は、等化器５２０、自己診断部５１０、マルチプレクサ５３０、および、動作回路５４０を備える。
【００８４】
等化器５２０は、入力信号の伝送経路における信号損失に応じて、入力信号の波形を補償する。マルチプレクサ５３０は、電子デバイス５００が通常動作する場合に、入力信号を選択して動作回路５４０に供給する。
【００８５】
自己診断部５１０は、電子デバイス５００が自己診断を行う場合に、動作回路５４０を試験する。自己診断部５１０は、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を有する。ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０は、図１４において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。また、ジッタ印加回路１００は、外部から与えられる入力信号を、基準信号として受け取ってよい。
【００８６】
マルチプレクサ５３０は、電子デバイス５００が自己診断を行う場合に、自己診断部５１０が生成した試験信号を選択して動作回路５４０に供給する。測定部３４０は、動作回路５４０の応答信号に基づいて、動作回路５４０の良否を判定する。
【００８７】
このような構成により、電子デバイス５００は、動作回路５４０の良否を自己診断することができる。また、ジッタ印加回路１００により高周波のジッタを生成することができるので、高周波のジッタを有する試験信号を用いて、動作回路５４０を試験することができる。
【００８８】
図１７は、試験装置３００の動作例を示すフローチャートである。本例の試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いた試験と、動作帯域外における高周波ジッタを用いた試験を行う。
【００８９】
まず試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いて被試験デバイス４００を試験する（Ｓ６００）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域内の周波数を有するジッタが印加された第１のジッタ重畳信号を生成する。例えば、被試験デバイス４００がＰＬＬ回路を有する場合、ジッタ印加回路１００は、ＰＬＬ回路のループ帯域内における周波数のジッタを有するジッタ重畳信号を生成する。
【００９０】
また、試験信号発生部３１０は、第１のジッタ重畳信号に応じた第１の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第１の試験信号に応じて被試験デバイス４００が出力する第１の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には、測定部３４０は、第１の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０２）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。
【００９１】
低周波ジッタ試験でビット誤りが生じず、低周波ジッタ試験において被試験デバイス４００が良品と判定された場合、試験装置３００は、被試験デバイス４００の動作帯域外における高周波ジッタを用いて被試験デバイスを試験する（Ｓ６０４）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域外における周波数のジッタを有する第２のジッタ重畳信号を生成する。つまり、ジッタ印加回路１００は、第１のジッタ重畳信号と、第２のジッタ重畳信号とを順次生成する。
【００９２】
また、試験信号発生部３１０は、第２のジッタ重畳信号に応じた第２の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第２の試験信号に応じて被試験デバイス４００が出力する第２の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には測定部３４０は、被試験デバイス４００の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０６）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。また、ビット誤りが生じなかった場合、測定部３４０は被試験デバイス４００を良品と判定して（Ｓ６０８）、試験を終了する。
【００９３】
上述したように、試験装置３００は高周波のジッタを容易に生成することができるので、被試験デバイス４００の帯域外におけるジッタ耐力の試験も容易に行うことができる。このため、被試験デバイス４００の良否を精度よく判定することができる。
【００９４】
図１８は、試験装置３００の他の構成例を示す図である。本例の試験装置３００は、パターン発生器３５０、等化器３３０、および、測定部３４０を備える。等化器３３０は、図１４に関連して説明した等化器３３０と同一であってよい。また、測定部３４０は、被試験デバイス４００の応答信号を測定して、被試験デバイス４００の良否を判定する。
【００９５】
パターン発生器３５０は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイス４００に供給する。パターン発生器３５０は、図１２に関連して説明したジッタ印加回路１００を有しており、これらのジッタ印加回路１００が生成したデータ信号を、試験信号として出力してよい。
【００９６】
図１９は、電子デバイス５００の他の構成例を示す図である。本例の電子デバイス５００は、等化器５２０、パターン発生器３５０、測定部３４０、マルチプレクサ５３０、および、動作回路５４０を備える。等化器５２０、マルチプレクサ５３０、および、動作回路５４０は、図１６に示した等化器５２０、マルチプレクサ５３０、および、動作回路５４０と同一であってよい。
【００９７】
また、パターン発生器３５０および測定部３４０は、図１８に関連して説明したパターン発生器３５０および測定部３４０と同一であってよい。また、パターン発生器３５０は、外部から基準信号を受け取ってよい。
【００９８】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９９】
上記説明から明らかなように、本発明の実施形態によれば、高周波のタイミングジッタを有するジッタ重畳信号を容易に生成することができる。また、当該ジッタ重畳信号を用いて被試験デバイスまたは動作回路を試験することで、被試験デバイスまたは動作回路の良否を精度よく判定することができる。
【０１００】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１０１】
１０・・・遅延回路、１２・・・選択部、１６、１８・・・スイッチ、２０・・・信号生成部、２４・・・パルス発生部、３０・・・遅延設定部、４０・・・基準周期制御部、６０・・・遅延量算出部、７０・・・切替部、８０・・・低周波ジッタ印加部、１００・・・ジッタ印加回路、１１０・・・データジッタ印加部、１１２、１２２、３２２、３４２・・・フリップフロップ、１１４、３２４、３４４・・・排他的論理和回路、１２０・・・パターンメモリ、２００・・・データジッタ印加回路、３００・・・試験装置、３１０・・・試験信号発生部、３２０・・・パターン発生部、３３０・・・等化器、３４０・・・測定部、３４６・・・比較部、３５０・・・パターン発生器、４００・・・被試験デバイス、５００・・・電子デバイス、５１０・・・自己診断部、５２０・・・等化器、５３０・・・マルチプレクサ、５４０・・・動作回路
【技術分野】
【０００１】
本発明は、ジッタ印加回路、パターン発生器、試験装置、および、電子デバイスに関する。
【背景技術】
【０００２】
高速通信デバイス、高速シリアルＩ／Ｏデバイスの試験項目には、ジッタ耐力試験がある。例えばＩＴＵ−Ｔの勧告によれば、通信データに数百ＭＨｚ程度の周波数を有するジッタを印加して、ジッタ耐力試験を行う試験が規定されている。
【０００３】
高周波の信号にジッタを印加する方法としては、電圧制御発振器の制御入力に変調信号を印加することで、電圧制御発振器が生成するクロック信号にジッタを印加して、当該クロック信号を用いてデータ信号を生成する方法が考えられる。
【０００４】
また、他の方法としては、クロック信号またはデータ信号を生成する発生器の後段に可変遅延回路を設け、可変遅延回路の遅延制御入力を変化させることでジッタを印加する方法も考えられる。可変遅延回路を用いたジッタ印加方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２００７／０４９３６５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電子デバイスの実使用状態においては、高周波数のジッタ成分に起因するビット誤り率を小さくすることが重要である。このため、係る電子デバイスを試験する試験装置においても、高周波数のジッタを印加できることが求められる。
【０００７】
しかし、上述したように電圧制御発振器の制御入力を変調することでジッタを生成する場合、制御入力でクロック信号を高速に変調することが困難であり、生成できるジッタの周波数の限界が数十ＭＨｚ程度となる。また、可変遅延回路の遅延量を変化させることでジッタを生成する場合、可変遅延回路が遅延設定の変化に追従するのに時間を要するので、高周波数かつ大振幅のジッタを生成することができない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。
【０００９】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、被試験デバイスに供給する試験信号発生部と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、ジッタ印加回路は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される試験装置を提供する。
【００１０】
本発明の第３の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、ジッタ重畳信号に基づいて試験信号を生成し、動作回路に供給する試験信号発生部と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、ジッタ印加回路は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部とを含み、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される電子デバイスを提供する。
【００１１】
本発明の第４の態様においては、予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、データ信号のそれぞれのエッジを生成する信号生成部と、データ信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、データ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを備えるパターン発生器を提供する。
【００１２】
本発明の第５の態様においては、被試験デバイスを試験する試験装置であって、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、被試験デバイスが、試験信号に応じて出力する応答信号を測定し、被試験デバイスの良否を判定する測定部とを備え、パターン発生器は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部と、試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを有する試験装置を提供する。
【００１３】
本発明の第６の態様においては、動作回路と、動作回路を試験する自己診断部とを内蔵する電子デバイスであって、自己診断部は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイスに供給するパターン発生器と、動作回路が、試験信号に応じて出力する応答信号を測定し、動作回路の良否を判定する測定部とを有し、パターン発生器は、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、試験信号のそれぞれのエッジを生成する信号生成部と、試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの遅延回路に、試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの遅延回路に設定する遅延設定部とを有する電子デバイスを提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態に係るジッタ印加回路１００の構成例を示す図である。
【図２】図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図３】ジッタ印加回路１００の他の構成例を示す図である。
【図４】図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図５】図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。
【図６】ジッタ印加回路１００の他の構成例を示す図である。
【図７】図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。
【図８】ジッタ印加回路１００の他の構成例を示す図である。
【図９】ジッタ印加回路１００の他の構成例を示す図である。
【図１０】一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。
【図１１】データジッタ印加部１１０の他の構成例を示す図である。
【図１２】データ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。
【図１３】ジッタ印加回路１００の他の構成例を示す図である。
【図１４】一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。
【図１５】パターン発生部３２０および測定部３４０の構成例を示す図である。
【図１６】一つの実施形態に係る電子デバイス５００の構成例を示す図である。
【図１７】試験装置３００の動作例を示すフローチャートである。
【図１８】試験装置３００の他の構成例を示す図である。
【図１９】電子デバイス５００の他の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、一実施形態に係るジッタ印加回路１００の構成例を示す図である。ジッタ印加回路１００は、ジッタを有するジッタ重畳信号を生成する回路であって、並列に設けられた複数の遅延回路１０、信号生成部２０、および、遅延設定部３０を備える。本例のジッタ印加回路１００は、ジッタ重畳信号を生成する間、遅延量が固定された複数の遅延回路１０を用いてジッタ重畳信号を生成する。つまり、遅延回路１０における遅延量を変化させずにジッタ重畳信号を生成するので、高周波のジッタを有するジッタ重畳信号を容易に生成することができる。
【００１８】
複数の遅延回路１０は、与えられる基準信号ＣＬＫ０を並列に受け取り、それぞれ予め設定される遅延量で遅延させる。基準信号ＣＬＫ０は、予め設定された周期を有する周期信号であってよい。
【００１９】
信号生成部２０は、基準信号ＣＬＫ０、および、それぞれの遅延回路１０が出力する信号（ＣＬＫ１からＣＬＫｎ）のタイミングに応じて、出力すべきジッタ重畳信号ＯＣＬＫのそれぞれのエッジを生成する。例えば信号生成部２０は、一つの遅延回路１０が出力する信号のエッジから、ジッタ重畳信号ＯＣＬＫの一つのエッジを生成する。このため、ジッタ重畳信号の各エッジの位置を、対応する遅延回路１０の遅延量により設定でき、複数の遅延回路１０における遅延量に応じたジッタを、ジッタ重畳信号に印加することができる。
【００２０】
本例の信号生成部２０は、複数の信号（ＣＬＫ０からＣＬＫｎ）の排他的論理和を出力する排他的論理和回路であってよい。複数の信号の排他的論理和とは、例えば複数の信号（ＣＬＫ０からＣＬＫｎ）のうち、奇数個の信号がＨ論理を示す期間ではＨ論理となり、偶数個の信号がＨ論理を示す期間ではＬ論理となる信号であってよい。入力される各信号の遷移タイミングが異なる場合、信号生成部２０が出力する信号は、入力される各信号の遷移タイミングで順次論理値が反転する信号となる。
【００２１】
つまり、信号生成部２０は、それぞれの遅延回路１０に設定される遅延量τ１、τ２、τ３、・・・、τｋ、・・・、τｎ（ただし、τｋは、ｋ個目の遅延回路１０に設定される遅延量）のタイミングで論理値が順次反転するジッタ重畳信号を出力する。ここで、少なくとも一つの遅延量τｋとして、ジッタ重畳信号の平均周期ＴＯＵＴ（ジッタ重畳信号における各ビットの平均持続時間）の整数倍とは異なる値を設定することで、遅延量τｋに応じたタイミングジッタを有するジッタ重畳信号を生成することができる。なお、タイミングジッタを有する信号とは、信号の各エッジのタイミングが、理想的なタイミングに対してばらつきを有する信号を指してよい。
【００２２】
例えば、ジッタ周波数ｆＪ（＝２ｆＯＵＴ／（ｎ＋１））、ジッタ振幅ＡＪのサイン波のタイミングジッタを、ジッタ重畳信号に印加する場合、ｋ番目の遅延回路１０に設定すべき遅延量τｋは、次式で与えられる。遅延設定部３０は、下式に応じて複数の遅延回路１０の遅延量を設定してよい。
【数１】
ただし、ｆｏｕｔは、ジッタ重畳信号の周波数を示し、ｆｏｕｔ＝１／２ＴＯＵＴである。
【００２３】
遅延設定部３０は、それぞれの遅延回路１０に、所定の遅延量を予め設定する。なお、それぞれの遅延回路１０における遅延量が、当該所定の遅延量となるように、ジッタ印加回路１００が予め設計されている場合、ジッタ印加回路１００は、遅延設定部３０を備えなくともよい。
【００２４】
遅延設定部３０は、それぞれの遅延回路１０に、ジッタ重畳信号の各エッジに印加すべきタイミングジッタに応じた遅延量をそれぞれ設定してよい。例えば遅延設定部３０は、それぞれの遅延回路１０の遅延量として、ジッタ重畳信号が有するべき平均周期ＴＯＵＴの整数倍に、ジッタ重畳信号の各エッジが有するべきタイミングジッタの値を加減算した値を設定してよい。
【００２５】
それぞれの遅延回路１０における遅延量が、ジッタ重畳信号において対応するエッジのタイミングとなるので、ジッタ重畳信号のｋ番目のエッジは、τｋ−ｋ・ＴＯＵＴのタイミングジッタを有することになる。本例の遅延設定部３０は、ジッタ印加回路１００がジッタ重畳信号を生成している間、遅延回路１０における遅延量を固定する。
【００２６】
図２は、図１に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例では、５個の遅延回路１０を備えるジッタ印加回路１００の動作を説明する。また、基準信号ＣＬＫ０として、予め設定された時間間隔ＴＩＮで論理値が繰り返し反転する信号を用いて説明する。
【００２７】
１個目の遅延回路１０−１は、基準信号ＣＬＫ０を、遅延量τ１で遅延させて出力する。遅延量τ１は、生成すべきジッタ重畳信号ＯＣＬＫ５の平均周期（または、平均パルス幅、以下同じ）ＴＯＵＴに、所定のジッタ値を加減算した値であってよい。
【００２８】
なお、遅延設定部３０は、基準信号ＣＬＫ０のパルス幅（ビット持続時間）ＴＩＮを、遅延回路１０の並列数＋１で除算することで、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴを求めてよい。そして、遅延設定部３０には、印加すべきジッタの波形データが与えられてよい。遅延設定部３０は、当該平均周期ＴＯＵＴおよび波形データに基づいて、それぞれの遅延回路１０における遅延量を設定してよい。
【００２９】
２個目の遅延回路１０−２は、基準信号ＣＬＫ０を、遅延量τ２で遅延させて出力する。遅延量τ２は、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴの２倍に、所定のジッタ値を加減算した値であってよい。また、遅延量τ２は、遅延量τ１とは異なる値であってよい。
【００３０】
同様に、それぞれの遅延回路１０において、ジッタ重畳信号ＯＣＬＫ５の平均周期ＴＯＵＴの整数倍に所定のジッタ値を加減算した値で基準信号を遅延させる。これにより、図２に示すように、信号生成部２０には、生成すべきジッタ重畳信号の各エッジタイミングを示す複数の信号が入力される。信号生成部２０は、各遅延回路１０の遅延時間に応じた時間間隔τ１、τ２、τ３、τ４、τ５で論理値が順次反転する信号を生成する。
【００３１】
また、複数の遅延回路１０における遅延量の最大値（τ５）を、基準信号のパルス幅ＴＩＮより小さくすることで、基準信号のパルス幅ＴＩＮの期間毎に、所定のパターンのジッタが繰り返し印加されたジッタ重畳信号を容易に生成することができる。この場合、信号生成部２０は、基準信号の１ビット毎に、ジッタ重畳信号の複数のビットを生成する。
【００３２】
複数の遅延回路１０は、基準信号の１ビット内で生成されるジッタ重畳信号の複数のエッジと対応して設けられる。それぞれの遅延回路１０における遅延量は、対応するエッジのタイミングを規定する。
【００３３】
本例では図２に示すように、エッジタイミングが０、τ１、τ２、τ３、τ４、τ５となる波形が、基準信号のパルス幅ＴＩＮの期間毎に繰り返されるジッタ重畳信号を生成することができる。そして、本例のジッタ印加回路１００では、遅延回路１０における遅延時間を動的に変化させずにジッタを生成するので、高周波数のジッタを容易に生成することができる。
【００３４】
なお、本例のジッタ印加回路１００では、基準信号のパルス幅ＴＩＮ毎に、ジッタのパターンが繰り返されるので、生成されるジッタの周波数は、基準信号のビットレート（１／ＴＩＮ）の整数倍と略等しい。
【００３５】
図３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１に関連して説明したジッタ印加回路１００の構成に加え、基準周期制御部４０および選択部１２を更に備える。また、ジッタ印加回路１００は、基準周期制御部４０および選択部１２のいずれかを備えない構成であってもよい。
【００３６】
図２に関連して説明したように、複数の遅延回路１０における最大の遅延量は、基準信号ＣＬＫ０のパルス幅より小さいことが好ましい。この場合、ジッタ重畳信号に印加されるジッタの周期は、基準信号ＣＬＫ０のパルス幅（の整数分の１）と等しくなる。基準周期制御部４０は、ジッタ重畳信号に印加すべきジッタの周期に応じて、複数の遅延回路１０に与える基準信号ＣＬＫ０のパルス幅を制御してよい。
【００３７】
また、図２に関連して説明したように、ジッタ重畳信号の平均周期（平均ビット持続時間）は、基準信号のパルス幅を、遅延回路１０の並列数ｎに１を加算した値で除算した値となる。選択部１２は、ジッタ重畳信号が有するべき平均周期に応じて、複数の遅延回路１０の出力信号ＣＬＫ（ｋ）のうち、信号生成部２０に供給する信号を複数個選択する。例えば、基準信号のパルス幅の１／ａを平均パルス幅とするジッタ重畳信号を生成する場合、選択部１２は、基準信号ＣＬＫ０と、遅延回路１０の出力信号ＣＬＫ１からＣＬＫ（ａ−１）とを選択して、信号生成部２０に供給する。
【００３８】
図４は、図３に示したジッタ印加回路１００の動作例を示すタイミングチャートである。本例のジッタ印加回路１００は、自己の平均周期がＴＩＮ／４であり、印加されるジッタの周波数がＴＩＮのジッタ重畳信号を生成する。基準周期制御部４０は、基準信号ＣＬＫ０の周期（パルス幅）がＴＩＮとなるように、基準信号を制御する。
【００３９】
また、本例ではａ＝４であるので、選択部１２は、基準信号ＣＬＫ０と、遅延回路１０の出力信号ＣＬＫ１からＣＬＫ３とを選択して、信号生成部２０に供給する。そして、遅延設定部３０が、１個目から３個目までの遅延回路１０に対して、ジッタ重畳信号の平均周期ＴＩＮ／４の整数倍に、印加すべきジッタ波形に応じたジッタ値をそれぞれ加減算して得られる遅延量τ１、τ２、τ３を設定する。印加すべきジッタ波形に応じたジッタ値とは、周期がＴＩＮのジッタ波形を、周期ＴＩＮ／（ｎ＋１）のクロックで順次サンプリングした値であってよい（但し、ｎは選択される遅延回路１０の並列数）。このような設定により、図４に示すように、自己の平均周期がＴＩＮ／４であり、印加されるジッタの周期がＴＩＮのジッタ重畳信号を生成することができる。
【００４０】
図５は、図３に示したジッタ印加回路１００の他の動作例を示すタイミングチャートである。図４に関連して説明した例では、選択部１２は、偶数個の信号を信号生成部２０に供給した。本例の選択部１２は、奇数個の信号を信号生成部２０に供給する。
【００４１】
この場合、基準信号ＣＬＫ０のエッジ前後に対応するジッタ重畳信号の波形が反転する。例えば図５に示す例では、Ｅ０からＥ３の期間と、Ｅ３からＥ６の期間とで、ジッタ重畳信号の波形が反転する。選択部１２は、ジッタ重畳信号の用途に応じて、偶数個または奇数個の信号を選択して信号生成部２０に供給してよい。
【００４２】
図６は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、図１から図５に関連して説明したいずれかのジッタ印加回路１００の構成に加え、パルス発生部２４を更に備える。図６では、図１に示したジッタ印加回路１００の構成に、パルス発生部２４を追加した例を示す。
【００４３】
パルス発生部２４は、基準信号ＣＬＫＩＮを受け取り、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを生成し、基準信号ＣＬＫ０として出力する。パルス発生部２４は、基準信号ＣＬＫ０を、信号生成部２０および複数の遅延回路１０に並列に供給する。
【００４４】
図７は、図６に示したジッタ印加回路１００の動作例を示すタイミングチャートである。上述したように、パルス発生部２４は、基準信号ＣＬＫＩＮの立ち上がりエッジ毎に、所定のパルス幅のパルスを出力する。当該パルス幅は、複数の遅延回路１０に設定される最小の遅延量よりも小さいことが好ましい。
【００４５】
それぞれの遅延回路１０は、パルス発生部２４が出力するパルスを受け取り、それぞれ設定される遅延量τｋで遅延させて出力する。これにより、図７に示すように、複数の遅延回路１０における遅延量に応じたタイミングでパルスが配置されたジッタ重畳信号を生成することができる。
【００４６】
なお、本例における信号生成部２０は、入力される複数の信号の論理和を出力する論理和回路であってよい。複数の信号の論理和とは、いずれかの信号がＨ論理を示す場合にＨ論理となり、全ての信号がＬ論理を示す場合にＬ論理となる信号であってよい。遅延設定部３０が、印加すべきタイミングジッタ波形に応じた遅延量を、それぞれの遅延回路１０に対して予め設定することで、ジッタ重畳信号の各エッジにタイミングジッタを印加することができる。
【００４７】
また、ジッタ印加回路１００は、複数の遅延回路１０および信号生成部２０に、基準信号ＣＬＫＩＮを入力するか、または、パルス発生部２４が生成するパルスを入力するかを切り替える入力切替部を更に備えてよい。このような構成により、ジッタ印加回路１００を、図１から図５に関連して説明したように動作させるか、または、図６および図７に関連して説明したように動作させるかを選択することができる。
【００４８】
図８は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図７に関連して説明したいずれかのジッタ印加回路１００の構成に加え、低周波ジッタ印加部８０を更に備える。図８では、図１に示したジッタ印加回路１００に、低周波ジッタ印加部８０を加えた構成を示す。
【００４９】
低周波ジッタ印加部８０は、複数の遅延回路１０および信号生成部２０において生成されるジッタの周波数より低周波数のジッタを基準信号に印加して、複数の遅延回路１０および信号生成部２０に入力する。低周波ジッタ印加部８０は、例えば遅延量が動的に変化する可変遅延回路を用いて、基準信号に低周波ジッタを印加してよい。
【００５０】
図９は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図７に関連して説明したいずれかのジッタ印加回路１００の構成に加え、低周波ジッタ印加部８０を更に備える。図９では、図１に示したジッタ印加回路１００に、低周波ジッタ印加部８０を加えた構成を示す。
【００５１】
本例の低周波ジッタ印加部８０は、信号生成部２０が出力するジッタ重畳信号に、図８に関連して説明した低周波ジッタを更に印加する。これらのような構成により、広帯域のジッタを容易に生成することができる。また、低周波ジッタ印加部８０を備える代わりに、遅延設定部３０が、それぞれの遅延回路１０における遅延量を、基準信号の周波数より十分低い周波数で変化させてもよい。
【００５２】
図１０は、一つの実施形態に係るデータジッタ印加回路２００の構成例を示す図である。データジッタ印加回路２００は、データ信号にジッタを印加する回路であって、ジッタ印加回路１００およびデータジッタ印加部１１０を備える。
【００５３】
ジッタ印加回路１００は、図１から図９に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。データジッタ印加部１１０は、ジッタ印加回路１００からジッタ重畳信号を受け取り、ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成する。このような構成により、データ信号にデータジッタを印加することができる。
【００５４】
本例のデータジッタ印加部１１０は、複数のフリップフロップ１１２および排他的論理和回路１１４を有するＬＦＳＲ（Linear Feedback Shift Register）である。複数のフリップフロップ１１２は、縦続接続され、ジッタ重畳信号を共通に受け取る。それぞれのフリップフロップ１１２は、入力されるデータを、ジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込み、後段のフリップフロップ１１２に供給する。
【００５５】
また、排他的論理和回路１１４は、ＬＦＳＲの生成多項式に応じて選択される、２つのフリップフロップ１１２の出力信号の排他的論理和を生成して、初段のフリップフロップ１１２に供給する。このような構成により、ジッタが印加された擬似ランダム（ＰＲＢＳ、Pseudo-Random Binary Sequence）データを生成することができる。
【００５６】
図１１は、データジッタ印加部１１０の他の構成例を示す図である。本例のデータジッタ印加部１１０は、パターンメモリ１２０およびフリップフロップ１２２を有する。パターンメモリ１２０は、データ信号が有するべき論理値パターンを予め格納する。
【００５７】
フリップフロップ１２２は、パターンメモリ１２０が格納した論理値パターンを、ジッタ印加回路１００から与えられるジッタ重畳信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれまたは一方に応じて取り込んで出力する。このような構成により、任意の論理値パターンを有するデータ信号に、ジッタを印加することができる。
【００５８】
また、図１０および図１１に示した構成に代えて、図１から図９に関連して説明したいずれかのジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することもできる。
【００５９】
図１２は、データ信号にジッタを印加するジッタ印加回路１００の動作例を示すタイミングチャートである。本例では、論理値パターン"１１１０１０００"が繰り返されるデータ信号に、ジッタを印加する例を説明する。この場合、基準周期制御部４０は、データ信号の１ビット分の時間に、繰り返される論理値パターンのビット数を乗算した値と略等しい周期の基準信号を生成してよい。
【００６０】
また、選択部１２は、繰り返される論理値パターン"１１１０１０００"においてデータが遷移する回数に応じた個数の信号を信号生成部２０に供給する。本例では、繰り返しの論理値パターン"１１１０１０００"において、論理値が３回遷移するので、選択部１２は、基準信号ＣＬＫ０と、出力信号ＣＬＫ１からＣＬＫ３とを選択して、信号生成部２０に供給する。
【００６１】
遅延設定部３０は、ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの遅延回路１０の遅延量を設定する。例えば、本例のジッタ重畳信号が有するべき、繰り返しの論理値パターン"１１１０１０００"は、まず論理値"１"が３ビット連続する。このため、遅延設定部３０は、１個目の遅延回路１０−１の遅延量τ１として、ジッタ重畳信号における３ビット分の時間（ジッタ重畳信号の平均周期の３倍）に、印加すべきジッタ値を加減算した値を設定する。
【００６２】
次に、論理値パターン"１１１０１０００"では、論理値"０"が１ビット存在する。このため、遅延設定部３０は、２個目の遅延回路１０−２の遅延量τ２として、遅延量τ１およびジッタ重畳信号における１ビット分の時間の和に、印加すべきジッタ値を加減算した値を設定する。
【００６３】
同様に、遅延設定部３０は、３個目の遅延回路１０−３の遅延量τ３として、遅延量τ２およびジッタ重畳信号における１ビット分の時間の和に、印加すべきジッタ値を加減算した値を設定する。このような処理により、ジッタ印加回路１００を用いて、ジッタが印加されたデータ信号を生成することができる。
【００６４】
図１３は、ジッタ印加回路１００の他の構成例を示す図である。本例のジッタ印加回路１００は、図１から図１２に関連して説明したいずれかのジッタ印加回路１００の構成に加え、遅延量算出部６０、切替部７０、スイッチ１６、および、スイッチ１８を更に備え、各遅延回路１０における遅延量を測定する。図１３では、図３に関連して説明したジッタ印加回路１００に、遅延量算出部６０、切替部７０、スイッチ１６、および、スイッチ１８を加えた構成を示す。
【００６５】
切替部７０は、それぞれの遅延回路１０の遅延量を測定する場合に、それぞれの遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成するように、信号の伝送経路を切り替える。本例では、切替部７０は、それぞれの遅延回路１０に対応して設けられた選択部１２、および、スイッチ１８と協働して当該ループを形成する。
【００６６】
本例の切替部７０は、信号生成部２０の後段に設けられ、それぞれの遅延回路１０の遅延量を測定する場合に、信号生成部２０が出力する信号をスイッチ１８を介して、それぞれの遅延回路１０に入力する。そして、選択部１２が、遅延量を測定すべき遅延回路１０の出力信号を信号生成部２０に供給して、他の遅延回路１０の出力信号を信号生成部２０に供給しないことにより、当該遅延回路１０の出力信号が、当該遅延回路１０の入力に帰還されるループを形成する。
【００６７】
スイッチ１８は、各遅延回路１０に、基準信号を供給するか、切替部７０からの帰還信号を供給するかを選択する。スイッチ１８は、ジッタ重畳信号を生成する場合には基準信号を選択して、各遅延回路１０の遅延量を測定する場合には帰還信号を選択する。
【００６８】
また、スイッチ１６は、各遅延回路１０の遅延量を測定する場合に、信号生成部２０の一つの入力に、論理値Ｈを供給する。これにより、信号生成部２０には、測定対象の遅延回路１０からの信号と、論理値Ｈとが入力されることとなる。つまり、各遅延回路１０の遅延量を測定する場合、信号生成部２０は、測定対象の遅延回路１０からの信号を反転して出力する。
【００６９】
遅延量算出部６０は、切替部７０、スイッチ１８、測定対象の遅延回路１０、選択部１２、および、信号生成部２０が形成するループを伝送する信号の周期に基づいて、当該遅延回路１０の遅延量を算出する。例えば遅延量算出部６０は、第３の切替部７０−３から第１の切替部７０−１に伝送する信号の周期を計測してよい。また、遅延量算出部６０は、当該ループに一つのパルスを入力して、当該パルスが当該ループを周回する周期を計測してよい。当該周期が、遅延回路１０における遅延量に相当する。
【００７０】
遅延設定部３０は、遅延量算出部６０が算出した遅延量に更に基づいて、それぞれの遅延回路１０における遅延量を設定する。選択部１２は、それぞれの遅延回路１０の出力信号を順次選択して、遅延量算出部６０は、それぞれの遅延回路１０における遅延量を、順次測定してよい。このような構成により、ジッタ重畳信号に印加するジッタの波形を精度よく調整することができる。
【００７１】
図１４は、一つの実施形態に係る試験装置３００の構成例を、被試験デバイス４００と併せて示す図である。試験装置３００は、半導体回路等の被試験デバイス４００を試験する装置であって、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を備える。
【００７２】
ジッタ印加回路１００は、図１から図１３に関連して説明したいずれかのジッタ印加回路１００と同一であってよい。上述したように、ジッタ印加回路１００は、高周波のジッタを有するジッタ重畳信号を生成することができる。
【００７３】
試験信号発生部３１０は、ジッタ重畳信号に基づいて試験信号を生成して、被試験デバイス４００に供給する。例えば試験信号発生部３１０は、ジッタ重畳信号をクロックとして動作して、試験信号を生成してよい。本例の試験信号発生部３１０は、パターン発生部３２０および等化器３３０を有する。
【００７４】
パターン発生部３２０は、予め定められた論理パターンを有しており、且つ、ジッタ重畳信号の各エッジをビット境界とする試験信号を生成する。このような構成により、高周波のジッタを有する試験信号を生成することができる。等化器３３０は、試験信号発生部３１０から被試験デバイス４００までの伝送損失に応じて、試験信号の波形を予め補償する。
【００７５】
測定部３４０は、被試験デバイス４００が試験信号に応じて出力する応答信号を測定することで、被試験デバイス４００の良否を判定する。例えば測定部３４０は、応答信号の論理パターンが、所定の期待値パターンと一致するか否かにより、被試験デバイス４００の良否を判定してよい。
【００７６】
ジッタ印加回路１００が生成するジッタの周波数および振幅を調整することで、被試験デバイス４００のジッタ耐力を試験することができる。例えば、ジッタ印加回路１００が、被試験デバイス４００のジッタ耐力の仕様により定まる周波数および振幅のジッタを生成することで、被試験デバイス４００がジッタ耐力の仕様を満たすか否かを試験することができる。また、高周波のジッタを有する試験信号を用いて被試験デバイス４００を試験することができる。
【００７７】
図１５は、パターン発生部３２０および測定部３４０の構成例を示す図である。本例のパターン発生部３２０は、リニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いて、擬似ランダム系列（ＰＲＢＳ）の論理パターンを有する試験信号を生成する。パターン発生部３２０は、複数のフリップフロップ３２２および排他的論理和回路３２４を有する。
【００７８】
それぞれのフリップフロップ３２２は、ジッタ印加回路１００からジッタ重畳信号を並列に受け取り、前段のフリップフロップ３２２が出力する信号を、ジッタ重畳信号の各エッジに応じて取り込んで出力する。ただし、初段のフリップフロップ３２２は、排他的論理和回路３２４が出力する信号を、ジッタ重畳信号に応じて取り込む。また、ジッタ印加回路１００が、図６に関連して説明したようにパルス発生部２４を備える場合、それぞれのフリップフロップ３２２は、ジッタ重畳信号の立ち上がりエッジに応じて動作してよい。
【００７９】
排他的論理和回路３２４は、ＬＦＳＲの生成多項式に応じて選択されるフリップフロップ３２２が出力する信号の排他的論理和を、試験信号として出力する。このような構成により、ジッタ重畳信号に応じたジッタを有する、擬似ランダム系列の試験信号を生成することができる。
【００８０】
測定部３４０は、パターン発生部３２０と同一構成のリニアフィードバックシフトレジスタを用いて、期待値パターンを生成する。測定部３４０は、複数のフリップフロップ３４２、排他的論理和回路３４４、および、比較部３４６を有する。
【００８１】
複数のフリップフロップ３４２および排他的論理和回路３４４は、複数のフリップフロップ３２２および排他的論理和回路３２４と同一の機能および構成を有してよい。ただし、それぞれのフリップフロップ３４２は、ジッタが印加されていないクロック信号に応じて動作する。また、初段のフリップフロップ３４２は、被試験デバイス４００の応答信号をクロック信号に応じて取り込む。このような構成により、排他的論理和回路３４４は、被試験デバイス４００の応答信号が示すべき論理値を順次生成することができる。
【００８２】
比較部３４６は、被試験デバイス４００の応答信号の論理値と、排他的論理和回路３４４が出力する信号の論理値とを比較し、一致したか否かを示すエラー信号を出力する。また、比較部３４６において、論理値の不一致が生じる割合を計測することで、被試験デバイス４００のビット誤り率を計測してもよい。
【００８３】
図１６は、一つの実施形態に係る電子デバイス５００の構成例を示す図である。電子デバイス５００は、例えば入力信号に応じた出力信号を出力する、半導体チップ等のデバイスであってよい。電子デバイス５００は、等化器５２０、自己診断部５１０、マルチプレクサ５３０、および、動作回路５４０を備える。
【００８４】
等化器５２０は、入力信号の伝送経路における信号損失に応じて、入力信号の波形を補償する。マルチプレクサ５３０は、電子デバイス５００が通常動作する場合に、入力信号を選択して動作回路５４０に供給する。
【００８５】
自己診断部５１０は、電子デバイス５００が自己診断を行う場合に、動作回路５４０を試験する。自己診断部５１０は、ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０を有する。ジッタ印加回路１００、試験信号発生部３１０、および、測定部３４０は、図１４において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。また、ジッタ印加回路１００は、外部から与えられる入力信号を、基準信号として受け取ってよい。
【００８６】
マルチプレクサ５３０は、電子デバイス５００が自己診断を行う場合に、自己診断部５１０が生成した試験信号を選択して動作回路５４０に供給する。測定部３４０は、動作回路５４０の応答信号に基づいて、動作回路５４０の良否を判定する。
【００８７】
このような構成により、電子デバイス５００は、動作回路５４０の良否を自己診断することができる。また、ジッタ印加回路１００により高周波のジッタを生成することができるので、高周波のジッタを有する試験信号を用いて、動作回路５４０を試験することができる。
【００８８】
図１７は、試験装置３００の動作例を示すフローチャートである。本例の試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いた試験と、動作帯域外における高周波ジッタを用いた試験を行う。
【００８９】
まず試験装置３００は、被試験デバイス４００の動作帯域内における低周波ジッタを用いて被試験デバイス４００を試験する（Ｓ６００）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域内の周波数を有するジッタが印加された第１のジッタ重畳信号を生成する。例えば、被試験デバイス４００がＰＬＬ回路を有する場合、ジッタ印加回路１００は、ＰＬＬ回路のループ帯域内における周波数のジッタを有するジッタ重畳信号を生成する。
【００９０】
また、試験信号発生部３１０は、第１のジッタ重畳信号に応じた第１の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第１の試験信号に応じて被試験デバイス４００が出力する第１の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には、測定部３４０は、第１の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０２）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。
【００９１】
低周波ジッタ試験でビット誤りが生じず、低周波ジッタ試験において被試験デバイス４００が良品と判定された場合、試験装置３００は、被試験デバイス４００の動作帯域外における高周波ジッタを用いて被試験デバイスを試験する（Ｓ６０４）。この場合、ジッタ印加回路１００が、被試験デバイス４００の動作帯域外における周波数のジッタを有する第２のジッタ重畳信号を生成する。つまり、ジッタ印加回路１００は、第１のジッタ重畳信号と、第２のジッタ重畳信号とを順次生成する。
【００９２】
また、試験信号発生部３１０は、第２のジッタ重畳信号に応じた第２の試験信号を被試験デバイス４００に供給する。次に測定部３４０は、第２の試験信号に応じて被試験デバイス４００が出力する第２の応答信号に応じて被試験デバイス４００の良否を判定する。具体的には測定部３４０は、被試験デバイス４００の応答信号にビット誤りが生じたか否かを判定する（Ｓ６０６）。ビット誤りが生じた場合、測定部３４０は被試験デバイス４００を不良品と判定して（Ｓ６１０）、試験を終了する。また、ビット誤りが生じなかった場合、測定部３４０は被試験デバイス４００を良品と判定して（Ｓ６０８）、試験を終了する。
【００９３】
上述したように、試験装置３００は高周波のジッタを容易に生成することができるので、被試験デバイス４００の帯域外におけるジッタ耐力の試験も容易に行うことができる。このため、被試験デバイス４００の良否を精度よく判定することができる。
【００９４】
図１８は、試験装置３００の他の構成例を示す図である。本例の試験装置３００は、パターン発生器３５０、等化器３３０、および、測定部３４０を備える。等化器３３０は、図１４に関連して説明した等化器３３０と同一であってよい。また、測定部３４０は、被試験デバイス４００の応答信号を測定して、被試験デバイス４００の良否を判定する。
【００９５】
パターン発生器３５０は、予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、被試験デバイス４００に供給する。パターン発生器３５０は、図１２に関連して説明したジッタ印加回路１００を有しており、これらのジッタ印加回路１００が生成したデータ信号を、試験信号として出力してよい。
【００９６】
図１９は、電子デバイス５００の他の構成例を示す図である。本例の電子デバイス５００は、等化器５２０、パターン発生器３５０、測定部３４０、マルチプレクサ５３０、および、動作回路５４０を備える。等化器５２０、マルチプレクサ５３０、および、動作回路５４０は、図１６に示した等化器５２０、マルチプレクサ５３０、および、動作回路５４０と同一であってよい。
【００９７】
また、パターン発生器３５０および測定部３４０は、図１８に関連して説明したパターン発生器３５０および測定部３４０と同一であってよい。また、パターン発生器３５０は、外部から基準信号を受け取ってよい。
【００９８】
以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９９】
上記説明から明らかなように、本発明の実施形態によれば、高周波のタイミングジッタを有するジッタ重畳信号を容易に生成することができる。また、当該ジッタ重畳信号を用いて被試験デバイスまたは動作回路を試験することで、被試験デバイスまたは動作回路の良否を精度よく判定することができる。
【０１００】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１０１】
１０・・・遅延回路、１２・・・選択部、１６、１８・・・スイッチ、２０・・・信号生成部、２４・・・パルス発生部、３０・・・遅延設定部、４０・・・基準周期制御部、６０・・・遅延量算出部、７０・・・切替部、８０・・・低周波ジッタ印加部、１００・・・ジッタ印加回路、１１０・・・データジッタ印加部、１１２、１２２、３２２、３４２・・・フリップフロップ、１１４、３２４、３４４・・・排他的論理和回路、１２０・・・パターンメモリ、２００・・・データジッタ印加回路、３００・・・試験装置、３１０・・・試験信号発生部、３２０・・・パターン発生部、３３０・・・等化器、３４０・・・測定部、３４６・・・比較部、３５０・・・パターン発生器、４００・・・被試験デバイス、５００・・・電子デバイス、５１０・・・自己診断部、５２０・・・等化器、５３０・・・マルチプレクサ、５４０・・・動作回路
【特許請求の範囲】
【請求項１】
ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路。
【請求項２】
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部を更に備える
請求項１に記載のジッタ印加回路。
【請求項３】
それぞれの前記遅延回路が生成する遅延量のうち、最大の遅延量は、前記基準信号のビットレートより小さい
請求項２に記載のジッタ印加回路。
【請求項４】
前記信号生成部は、前記基準信号の１ビットレート毎に、前記ジッタ重畳信号の複数のエッジを生成し、
前記複数の遅延回路は、前記基準信号の１ビットレート内で生成される前記ジッタ重畳信号の複数のエッジと対応して設けられ、
前記遅延設定部は、それぞれの前記遅延回路に対して、前記ジッタ重畳信号の平均周期の整数倍に、対応する前記ジッタ重畳信号のビットが有するべきタイミングジッタを加算した遅延量を設定する
請求項３に記載のジッタ印加回路。
【請求項５】
前記信号生成部は、複数の前記遅延回路が出力する信号の排他的論理和を、前記ジッタ重畳信号として出力する排他的論理和回路を有する
請求項１に記載のジッタ印加回路。
【請求項６】
前記ジッタ重畳信号に印加すべきジッタの周期に応じて、前記複数の遅延回路に与える前記基準信号の周期を制御する基準周期制御部を更に備える
請求項５に記載のジッタ印加回路。
【請求項７】
前記ジッタ重畳信号が有するべき平均周期に応じて、それぞれの前記遅延回路が出力する信号を、前記排他的論理和回路に入力するか否かをそれぞれ選択する選択部を更に備える
請求項５に記載のジッタ印加回路。
【請求項８】
前記ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成して、データジッタを前記データ信号に印加するデータジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項９】
前記遅延設定部は、前記ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの前記遅延回路の遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１０】
それぞれの前記遅延回路の遅延量を測定する場合に、それぞれの前記遅延回路の出力信号が、当該遅延回路の入力に帰還されるループを形成する切替部と、
前記ループを伝送する信号の周期に基づいて、前記遅延回路の遅延量を算出する遅延量算出部と
を更に備え、
前記遅延設定部は、前記遅延量算出部が算出した前記遅延量に更に基づいて、それぞれの前記遅延回路における遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１１】
前記基準信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加して、前記複数の遅延回路に入力する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１２】
前記ジッタ重畳信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１３】
前記遅延設定部は、それぞれの前記遅延回路における遅延量を、前記ジッタ重畳信号に印加されるジッタの周波数より低周波数で変化させる
請求項２に記載のジッタ印加回路。
【請求項１４】
被試験デバイスを試験する試験装置であって、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記被試験デバイスに供給する試験信号発生部と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記ジッタ印加回路は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される試験装置。
【請求項１５】
前記ジッタ印加回路は、前記被試験デバイスの帯域内の周波数を有するジッタを印加した第１の前記ジッタ重畳信号と、前記被試験デバイスの帯域外の周波数を有するジッタを印加した第２の前記ジッタ重畳信号とを順次生成し、
前記試験信号発生部および前記測定部は、前記第１のジッタ重畳信号に応じた第１の試験信号を前記被試験デバイスに供給し、前記第１の試験信号に応じて前記被試験デバイスが出力する第１の前記応答信号に応じて前記被試験デバイスの良否を判定し、当該判定結果が良である場合に、前記第２のジッタ重畳信号に応じた第２の前記試験信号を用いて前記被試験デバイスを試験する
請求項１４に記載の試験装置。
【請求項１６】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記動作回路に供給する試験信号発生部と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記ジッタ印加回路は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を含み、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される電子デバイス。
【請求項１７】
予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記データ信号のそれぞれのエッジを生成する信号生成部と、
前記データ信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記データ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を備えるパターン発生器。
【請求項１８】
被試験デバイスを試験する試験装置であって、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記被試験デバイスに供給するパターン発生器と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記パターン発生器は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と、
前記試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を有する試験装置。
【請求項１９】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記動作回路に供給するパターン発生器と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記パターン発生器は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と、
前記試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を有する電子デバイス。
【請求項１】
ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路。
【請求項２】
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部を更に備える
請求項１に記載のジッタ印加回路。
【請求項３】
それぞれの前記遅延回路が生成する遅延量のうち、最大の遅延量は、前記基準信号のビットレートより小さい
請求項２に記載のジッタ印加回路。
【請求項４】
前記信号生成部は、前記基準信号の１ビットレート毎に、前記ジッタ重畳信号の複数のエッジを生成し、
前記複数の遅延回路は、前記基準信号の１ビットレート内で生成される前記ジッタ重畳信号の複数のエッジと対応して設けられ、
前記遅延設定部は、それぞれの前記遅延回路に対して、前記ジッタ重畳信号の平均周期の整数倍に、対応する前記ジッタ重畳信号のビットが有するべきタイミングジッタを加算した遅延量を設定する
請求項３に記載のジッタ印加回路。
【請求項５】
前記信号生成部は、複数の前記遅延回路が出力する信号の排他的論理和を、前記ジッタ重畳信号として出力する排他的論理和回路を有する
請求項１に記載のジッタ印加回路。
【請求項６】
前記ジッタ重畳信号に印加すべきジッタの周期に応じて、前記複数の遅延回路に与える前記基準信号の周期を制御する基準周期制御部を更に備える
請求項５に記載のジッタ印加回路。
【請求項７】
前記ジッタ重畳信号が有するべき平均周期に応じて、それぞれの前記遅延回路が出力する信号を、前記排他的論理和回路に入力するか否かをそれぞれ選択する選択部を更に備える
請求項５に記載のジッタ印加回路。
【請求項８】
前記ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成して、データジッタを前記データ信号に印加するデータジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項９】
前記遅延設定部は、前記ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの前記遅延回路の遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１０】
それぞれの前記遅延回路の遅延量を測定する場合に、それぞれの前記遅延回路の出力信号が、当該遅延回路の入力に帰還されるループを形成する切替部と、
前記ループを伝送する信号の周期に基づいて、前記遅延回路の遅延量を算出する遅延量算出部と
を更に備え、
前記遅延設定部は、前記遅延量算出部が算出した前記遅延量に更に基づいて、それぞれの前記遅延回路における遅延量を設定する
請求項２に記載のジッタ印加回路。
【請求項１１】
前記基準信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加して、前記複数の遅延回路に入力する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１２】
前記ジッタ重畳信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加する低周波ジッタ印加部を更に備える
請求項１に記載のジッタ印加回路。
【請求項１３】
前記遅延設定部は、それぞれの前記遅延回路における遅延量を、前記ジッタ重畳信号に印加されるジッタの周波数より低周波数で変化させる
請求項２に記載のジッタ印加回路。
【請求項１４】
被試験デバイスを試験する試験装置であって、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記被試験デバイスに供給する試験信号発生部と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記ジッタ印加回路は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される試験装置。
【請求項１５】
前記ジッタ印加回路は、前記被試験デバイスの帯域内の周波数を有するジッタを印加した第１の前記ジッタ重畳信号と、前記被試験デバイスの帯域外の周波数を有するジッタを印加した第２の前記ジッタ重畳信号とを順次生成し、
前記試験信号発生部および前記測定部は、前記第１のジッタ重畳信号に応じた第１の試験信号を前記被試験デバイスに供給し、前記第１の試験信号に応じて前記被試験デバイスが出力する第１の前記応答信号に応じて前記被試験デバイスの良否を判定し、当該判定結果が良である場合に、前記第２のジッタ重畳信号に応じた第２の前記試験信号を用いて前記被試験デバイスを試験する
請求項１４に記載の試験装置。
【請求項１６】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
ジッタを有するジッタ重畳信号を生成するジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記動作回路に供給する試験信号発生部と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記ジッタ印加回路は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と
を含み、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定される電子デバイス。
【請求項１７】
予め定められた論理パターンを有し、且つ、ジッタを有するデータ信号を生成するパターン発生器であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記データ信号のそれぞれのエッジを生成する信号生成部と、
前記データ信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記データ信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を備えるパターン発生器。
【請求項１８】
被試験デバイスを試験する試験装置であって、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記被試験デバイスに供給するパターン発生器と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備え、
前記パターン発生器は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と、
前記試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を有する試験装置。
【請求項１９】
動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
予め定められた論理パターンを有し、且つ、ジッタを有する試験信号を生成して、前記動作回路に供給するパターン発生器と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有し、
前記パターン発生器は、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記試験信号のそれぞれのエッジを生成する信号生成部と、
前記試験信号が有するべき論理パターンにおいて論理値が遷移するタイミングに応じて、それぞれの前記遅延回路に、前記試験信号の１ビット分の時間の何倍の遅延量を設定すべきかを決定し、決定したそれぞれの遅延量に、印加すべきジッタ値を加減算した値を、それぞれの前記遅延回路に設定する遅延設定部と
を有する電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−１８０７３２（Ｐ２００９−１８０７３２Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００９−２０４３０（Ｐ２００９−２０４３０）
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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