【課題】スキャンテストポイント回路を単一のスキャンフリップフロップによって実現すること。
【解決手段】スキャンテストポイント回路は、前段のスキャン出力信号をスキャン入力信号として受信するとともに、ユーザ信号を受信するスキャンフリップフロップと、前記スキャンフリップフロップの出力信号と前記スキャン入力信号との間で論理値が等しいか否かを判定する判定回路とを備え、前記スキャンフリップフロップは、前記判定結果に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択する。 （もっと読む）

【課題】 電圧を細かく制御させることなく、かつ測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。
【解決手段】 測定対象メモリセルの保持データをリセットし、測定対象のメモリセルアレイに対して、読出し／書込みの動作時間を調整しながら読出し／書込み動作を行い、メモリセルの出力データと出力期待値を比較し、一致する回数をカウントし、カウント結果を遅延マージンとして出力する。カウント結果のメモリセルアレイ分布を統計処理し、分布のシステマティック成分を除去し、個々のメモリセルの遅延マージンを検出する。 （もっと読む）

【課題】汎用性の高いデバイスを実現する。
【解決手段】与えられた入力信号に応じた出力信号を出力端から出力するドライバ回路であって、定電圧源と出力端との間に設けられる出力抵抗部と、入力信号に応じて出力端の電圧をスイッチングする出力スイッチ部と、出力抵抗部の抵抗値を切り替える切替部と、を備え、出力抵抗部は、定電圧源と出力端との間にソース−ドレインが接続された出力抵抗用ＦＥＴを有し、切替部は、出力抵抗用ＦＥＴのゲート端子に制御電圧を与えて、出力抵抗用ＦＥＴのソース−ドレイン間を指定された抵抗値に切り替えるドライバ回路を提供する。 （もっと読む）

【課題】電子回路の実装状態の検査に使用する検査装置の簡素化を図るとともに、インサーキットテスタによらないＥＣＵ単体での検査対象回路の検査を実現する電子回路の検査方法を提供し、テストパッドの削減および省略を図ることによりＥＣＵの小型化を実現する。
【解決手段】マイコン３から検査対象回路２に対して、特性に応じた出力信号Ｖ_ｏｕｔを出力する工程と、出力信号Ｖ_ｏｕｔを検査対象回路２に通過させて、特性に応じて変化した計測対象信号Ｖ_ｂを生成する工程と、計測対象信号Ｖ_ｂをマイコン３に入力する工程と、マイコン３によって、出力信号Ｖ_ｏｕｔが出力された時刻から、計測対象信号Ｖ_ｂの値と予め設定した閾値Ｘ_１等との大小関係が入れ替わる時刻までの時間である遅れ時間ｔ_１等を計測する工程と、遅れ時間ｔ_１等に基づいて、マイコン３あるいは検査装置８によって、検査対象回路２の実装状態の良否を判定する工程と、を備える。 （もっと読む）

【課題】高速なドライバ回路を提供する。
【解決手段】レベルスイッチ回路２０は、デジタルの入力信号ＩＮを受け、その値に応じた電圧レベルｖｉｈ、ｖｉｌを有するレベル信号ｓｉｇを生成する。バッファ回路３０は、レベル信号ｓｉｇを受け、それを出力端子７から出力する。バイアス電流生成回路４０は、一定レベルの直流成分ｉ＿ｄｃと入力信号ＩＮに応じて変動する変動成分ｉ＿ｄｙｎとを含むバイアス電流ｉ＿ｂｉａｓを生成し、バッファ回路３０へと供給する。バイアス電流生成回路４０は、入力信号ＩＮのエッジを検出し、エッジから所定期間Ｔｒ、Ｔｆの間、バイアス電流ｉ＿ｂｉａｓを所定量だけ増加させる。 （もっと読む）

【課題】半導体集積回路の製品コストを下げるためには、拡散工程後にオン・ウェハ状態で出来るだけ全動作チェックを行えることが重要である。
【解決手段】良否判定を行うためのＤＣテスタに制御端子が接続され、ＤＣ電圧印加によって制御される電圧制御発振器（ＶＣＯ）と電力可変器により測定周波数とパワーを可変でき、ピークホールド回路でＤＣ電圧変換された出力をＩＣテスタ（ＤＣテスタ）によりＤＣ値のみで選別可能にした。また、様々な分周比や入力信号などの位相を調整してＤＣ値を安定して計測、選別できるように、遅延線などの可変位相器を設け、出力ＤＣ値のレベル調整を可能にした。これによって、製造コストの低い段階であるオン・ウェハ状態でプリスケーラ回路の様々な不具合動作モードに対応した多周波数・多パワーでのＡＣ（ＲＦ）動作チェックをＤＣテスタのみで可能にした。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整する。
【解決手段】一定周期で信号変化する第１のライトイネーブル信号と、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】データ信号とデータストローブ信号の位相差を評価する。
【解決手段】試験装置２は、ソースシンクロナス伝送を行うＤＵＴ１を試験する。マルチストローブ信号発生部１２は、ＤＵＴ１から出力されるデータストローブ信号ＤＱＳに対して多段遅延を与えることにより、当該データストローブ信号ＤＱＳを基準として所定の時間間隔で複数のエッジを有するマルチストローブ信号ＭＳＴＲＢを生成する。タイミング比較部１４は、マルチストローブ信号ＭＳＴＲＢの複数のエッジのタイミングごとにデータ信号ＤＱの値を判定し、その値が変化するタイミングを示すタイミングデータＴＤを生成する。論理比較部１８は、タイミングデータＴＤが所定の条件を満たすかを判定する。 （もっと読む）

【課題】小規模で低コストであり、より高速な半導体集積回路の検査をより高精度に行うことが可能な検査装置及び検査方法を提供する。
【解決手段】クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ＿ＯＵＴを半導体集積回路（ＡＳＩＣ２）に取り込ませてフィードバック信号ＦＢ＿ＯＵＴとして出力させて検査を行う検査装置１は、データ信号ＤＡＴＡ＿ＯＵＴを、所定の遅延量だけ遅延させてＡＳＩＣ２に出力する遅延処理部８と、フィードバック信号ＦＢ＿ＯＵＴに基づいて、遅延処理部８における遅延量を設定するとともに、フィードバック信号ＦＢ＿ＯＵＴが所定の条件を満たすときの遅延量を取得する遅延制御部９と、遅延制御部９により取得された遅延量に基づいて、ＡＳＩＣ２のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部１０と、を有する。 （もっと読む）

【課題】半導体集積回路装置において、実動作に用いられる信号遅延パスにおける経年劣化の検出を可能とすること。
【解決手段】半導体集積回路装置は、複数の信号遅延パスと、当該複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納するとともに、当該複数の信号遅延パスについて計測された遅延量の大小関係と当該メモリに格納された遅延量の大小関係とが一致するか否かを判定し、両者が一致しない場合には、当該複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する遅延故障検出回路と、を有している。 （もっと読む）

【課題】半導体集積回路のスキャンテストにおける消費電力を削減する。
【解決手段】本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。複数のクロックゲーティング回路は直列にチェーン接続され、チェーン接続を介してゲーティング設定データがシリアル入力される。複数のクロックゲーティング回路のそれぞれは、入力されたゲーティング設定データに応じて、クロック入力とスキャンフリップフロップとの接続を制御する。 （もっと読む）

【課題】チップごとに不規則に発生する遅延故障の特定にかかる作業負担の軽減化および作業時間の短縮化を図ること。
【解決手段】本手法では、各チップＣ１〜ＣｍのパスＰ_iのポストシリコンパス遅延を用いて、システマティックな遅延エラーのみをモデル化してパスＰ_iの遅延値を表現する関数モデルを構築する。そして、構築された関数モデルを用いて、パスＰ_iの見積遅延値を算出する。このあと、各チップＣ１〜ＣｍのパスＰ_iのポストシリコン遅延値と、パスＰ_iの見積遅延値とを比較する。そして、パスＰ_iのポストシリコン遅延値とパスＰ_iの見積遅延値との差分が許容範囲を超えるパスを故障パス候補に決定する。これにより、各チップＣ１〜ＣｍのパスＰ_iの中から、システマティックな遅延エラーの影響のみを受けているパスを排除して、チップＣ１〜Ｃｍごとの不規則な遅延エラーが発生している可能性が高いパスを絞り込むことができる。 （もっと読む）

【課題】高速信号のジッタおよびアイ開口測定の精度を向上する。
【解決手段】所定の観測期間において繰返信号のパターン周期に対してコヒーレントな周期を有する外部サンプリングクロックを生成するクロック発生部と、被試験デバイスの外部において外部サンプリングクロックの位相を順次シフトさせて、被試験デバイスに入力する位相制御部と、内部回路におけるサンプリングクロックを、内部サンプリングクロックから外部サンプリングクロックに切り替えさせる切替制御部と、内部回路が繰返信号を外部サンプリングクロックに応じてサンプリングした結果に基づいて、内部回路の特性を測定する測定部とを備える試験装置を提供する。 （もっと読む）

【課題】ＲＡＭを備える半導体集積回路において遷移遅延故障テストを実行する際に、前段のロジック回路の出力をＲＡＭのアドレス端子へ伝播することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、メモリ（１００）と、メモリ（１００）のアドレスを制御するアドレス信号を出力するロジック（３００）と、ロジック（３００）とメモリ（１００）のアドレス端子との間に設けられて、ロジック（３００）とメモリ（１００）とにそれぞれ接続されるアドレス制御回路（２００）とを備え、アドレス制御回路（２００）は、ロジック（３００）からメモリ（１００）のアドレス端子までの間の遷移遅延故障テストを実行するか否かを決定するテスト信号を入力して、テスト信号が遷移遅延故障テストを実行するべきテストモードを示すときに、テスト信号の値に基づいて、ロジック（３００）から入力するアドレス信号と、予め固定値に設定された出力信号とのいずれかをメモリ（１００）のアドレス端子へ出力する。 （もっと読む）

【課題】 半導体集積回路の故障診断に関し、ディレイ故障の故障箇所を高精度に特定する。
【解決手段】 故障仮定と終点フリップフロップＦＦ抽出部１１６を設け、故障仮定情報より故障仮定を選択し、故障仮定より出力側に向かって論理トレースを実行する。故障仮定からトレースの結果得られた終点のフリップフロップＦＦのテスト結果を判定する（１１７）。終点のフリップフロップＦＦまでの伝搬経路の最大値と最小値を求め、そこからディレイ余裕度を求める。ディレイ余裕度と１１７で求めたテスト結果を用いてディレイ範囲を求め（１１８）、故障候補とディレイ範囲決定部１１９で故障候補とディレイ故障のディレイ範囲を特定する。 （もっと読む）

本発明は、複数の順次素子（１０３、１０４、１０５、１０６）、入力順次素子を転送先順次素子へ接続する少なくとも一つのデータ伝導路（１０１、１０２）、そして順次素子の速度を設定するためにクロック・ツリー上にクロック信号（ｃｌｋ）を出力するクロックを含むデジタル電子回路（１００）に関する。前記回路は、伝導路上を伝わり転送先順次素子に到達する少なくとも一つのデータ信号（Ｄ１、Ｄ２）を入力として受けるモニタリング・デバイス（Ｓ１、Ｓ２）を含み、モニタリング・デバイスは、クロック・ツリーに従って少なくとも一つの検出ウィンドウを定義するための手段（Ｓ２、Ｘ３）、そして、検出ウィンドウ中に受けた各データ信号の遷移を検出するための手段（Ｘ１）を含むことを特徴とする。また、各検出ウィンドウは、前記データ信号を受ける転送先順次素子が受けるクロック信号エッジに対して、データ信号の上昇時間または保守時間の違反に対応する誤りの検出あるいは予想を可能にするよう定義される。
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【課題】外部からの信号を得なくとも変化回路が正常に機能しているか否かをより早く判定する。
【解決手段】出力バッファ１から出力された入力信号３０２について、スリューレート機能が正常か否かを判断することの可能な時の入力信号の状態を保持回路３が保持すると共に保持した状態に対応した状態（正常であればLow状態）の信号３０７を反転してＡＮＤ回路２１４、ＡＮＤ回路２１５を介して保持回路２１７に出力している。スリューレート信号SRがHigh状態の時、出力バッファ１で正常にスリューレート機能が動いていれば保持回路２１７からの出力信号312がHigh状態になり、半導体回路６５０が良品と、スリューレート機能が動いていなければ出力信号312がLow状態になり、半導体回路６５０が不良品と、判定される。 （もっと読む）

【課題】高周波信号を出力する半導体装置の出力信号をテスタで試験する場合のインピーダンスの最適化を容易に行えるようにする。
【解決手段】出力端子から高周波信号を出力する半導体装置10をテスタ30で試験する高周波信号出力試験方法であって、異なるインピーダンス調整量を与える複数のインピーダンス調整ユニット44および選択信号に応じていずれかのインピーダンス調整ユニットを選択する選択回路41-43を有するインピーダンス整合回路40を、出力端子に接続し、インピーダンス調整ユニットの選択を変えながら、インピーダンス整合回路が出力する高周波信号をテスタで測定して、測定結果に基づいて最適なインピーダンス調整ユニットを選択して、その状態で高周波信号をテスタで試験する。 （もっと読む）

【課題】内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の遅延試験を行うことができるようにする。
【解決手段】試験回路１１を設ける。切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 （もっと読む）

【課題】回路規模を抑制する遅延発生装置及びＩＣテスタを実現することを目的にする。
【解決手段】本発明は、基準クロックによりカウントを行うカウンタと、このカウンタのカウント値と遅延データとを加算する加算器と、遅延トリガ信号と基準クロックとを入力し、論理積を行う論理積回路と、この論理積回路の出力を書き込みクロックとして、加算器の出力を入力するＦＩＦＯと、このＦＩＦＯの出力とカウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号をＦＩＦＯの読み出しクロックとする一致検出回路とを備えたことを特徴とするものである。 （もっと読む）