【課題】トランジスタの切り替え（論理遷移）に直接関係する回路タイミング情報を、トランジスタ・レベルで測定するシステムを提供する。
【解決手段】集積回路デバイスからの電気信号のプローブレス・非侵入性検出用システムである。システムは、照明源１３０、集光光学部材１２０、結像光学系、及びフォトン・センサ１４５を含む。ナビゲーション・モードでは、光源１３０を作動させ、結像光学系を用いてチップ上のターゲット領域を確認するとともに集光光学部材を適切に位置付ける。いったん集光光学部材が適切に位置付けられたら、光源の動作を停止し、チップから放出されるフォトンをフォトン・センサを用いて検出する。 （もっと読む）

【課題】複数のドライバのタイミングを校正するときに、高い精度のタイミング校正を行うことを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ１に信号を出力する複数のドライバ１０を備える半導体試験装置２であって、ドライバ１０のタイミングを校正するための基準コンパレータ６にドライバ１０からの信号を入力したときの波形が変化する間の第１の時間Ｔ１とドライバ１０の出力端での信号の波形が変化する間の第２の時間Ｔ２とに基づいてドライバ１０のタイミングを校正する校正値を補正する補正部２５を備えている。これにより、伝送損失による波形なまりの影響を除去でき、校正値を補正して、ドライバのタイミング校正を高い精度で行うことができる。 （もっと読む）

【課題】適切な故障候補の組合せを選択できるようにして、故障要因を高い精度で推定する。
【解決手段】生成部１１で生成された故障候補組合せのうち、コスト算出部１３で得られるコストを最小にする故障候補組合せが選択され、その故障候補組合せに応じた関数（一以上の故障要因と各故障要素の誤差または故障率との相関関係を与える関数）が出力され、この関数に基づき、故障の要因が推定される。 （もっと読む）

【課題】半導体装置の故障を減らすために実施すべき設計変更等に対する指標を与える。
【解決手段】本方法は、半導体装置上に実装された回路のグループ毎に当該グループにおいて発生した実故障数と故障要因となる各特徴についての特徴量とを格納する第１データ格納部に格納されているデータを用いて、互いに独立な特徴を抽出するステップと、実故障数の総和を半導体装置の数で除することによって得られる故障発生確率を、抽出された特徴の各々の特徴量と対応する係数との積の和を含む関係で表す故障発生確率モデル式を、第１データ格納部に格納されているデータを用いて回帰計算を実施することで生成するステップと、生成された故障発生確率モデル式から、半導体装置の設計変更のための指標値を算出し、第２データ格納部に格納する指標算出ステップとを含む。 （もっと読む）

【課題】スキャンテスト時間を短縮する半導体集積回路のスキャンテスト回路、スキャンテスト回路設計方法を提供する。
【解決手段】スキャンフリップフロップを示すセル間を接続するシフトパスを生成するステップと、信号伝達の制約条件を満たすようにリピータセルをシフトパスに挿入するステップと、スキャンフリップフロップを示すセル及びリピータセルの間のセル間遅延時間を求めるステップと、リピータセルをフリップフロップを示すセルに置換してシフトパスを分割したときのシフトパスの遅延時間を示すシフトパス遅延時間を算出するステップと、シフトパスを分割したときの、スキャンチェーンにテストデータをシフトさせて供給するスキャンシフト時間を算出するステップと、スキャンシフト時間が最短になるシフトパスの分割位置を求めるステップと、シフトパスの分割位置のリピータセルをフリップフロップを示すセルに置換した回路データを生成するステップとを具備する。 （もっと読む）

【課題】光信号に効率的で簡単な構成でジッタを印加する。
【解決手段】ジッタを有する光パルスパターン信号を出力する光信号出力装置であって、周波数制御信号に応じた光周波数の光信号を出力する光源部と、光源部が出力した光信号を、指定されたパルスパターンに応じて変調する光変調部と、光変調部を通過した光信号を光周波数に応じて遅延させて、光信号にジッタを印加する光ジッタ発生部と、を備える光信号出力装置を提供する。 （もっと読む）

【課題】実チップの遅延試験の際に信号が伝播した活性化パスを高速に抽出する。
【解決手段】遅延試験の際のテストパターンと実チップのネットリストとに基づき遅延試験のシミュレーションを行なうことにより遅延試験の際に信号値が変化した信号値変化ピンを特定するシミュレーション部１１と、このシミュレーション部１１によって特定された信号値変化ピンと実チップのネットリストとに基づき信号値変化ピンを辿ることにより活性化パスのトレースを行なうパストレース部１２とがそなえられる。 （もっと読む）

【課題】フリップフロップ間のパスの数が増えると、遅延時間を測定するために必要なフリップフロップ数が大きく増加する。
【解決手段】遅延時間測定装置は、第１のクロックと第２のクロックとを出力するクロック生成部と、第１のクロックのエッジに同期して第１の信号を出力する第１のフリップフロップと、第１の信号を入力とし、第２のクロックのエッジに同期して第２の信号を出力する第２のフリップフロップと、第２の信号を入力とし、第１のクロックのエッジに同期して第３の信号を出力する第３のフリップフロップと、第１のクロックの第１のエッジが生成された時から第２のクロックの第１のエッジが発生されるまでの第１の設定時間と、記第２のクロックの第２のエッジが生成された時から第１のクロックの第２のエッジが生成されるまでの第２の設定時間とを制御する制御部と、を有する。 （もっと読む）

【課題】ＤＵＴ周辺の測定条件にも配慮して、自動で所定の立ち上がり時間（または立ち下がり時間）を確保できる半導体試験装置を実現することにある。
【解決手段】 ２以上の電圧発生部が被試験デバイスに電圧信号を出力し、これら電圧信号の出力タイミングを調整する半導体試験装置において、所定の時点から、前記電圧発生部が出力した電圧信号により所定の電圧レベルに達したと検出された時点までの時間を測定する立ち上がり時間測定部と、前記立ち上がり時間測定部が測定した測定時間が予め定められた基準時間よりも長い場合には、当該電圧発生部による出力以降に出力が予定されている他の電圧発生部による電圧信号の出力タイミングを予め定められたタイミングよりも遅らせるコントローラと、を具備することを特徴とする半導体試験装置。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】アドレスのセットアップ（Ｓｅｔｕｐ）違反とホールド（Ｈｏｌｄ）違反が同じクロックのイベントに対して発生した場合に、アドレスのタイミング違反が発生しても、仮想イベントを発生させることなく、対象の違反アドレスを正しく判定する。
【解決手段】イベントドリブン方式を用いた論理シミュレーションに適用される半導体装置内蔵ランダムアクセスメモリのタイミング検証装置において、クロック信号にイベントが発生した場合、当該ランダムアクセスメモリのアドレス違反処理用レジスタに現状のアドレス情報を格納する。また、アドレスのタイミング違反を確認する。また、タイミング違反を確認した結果に基づき、タイミング違反時にアドレス違反処理用レジスタの値を不定値にする。また、タイミング違反レジスタの値に基づき、違反アドレスをチェックする。 （もっと読む）

【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。
【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。 （もっと読む）

【課題】記憶素子を備える回路の遅延故障を確実に検出する。
【解決手段】現在値選択保持部４４０は、所定の規則に従って順方向または逆方向へ遷移する値である遷移値の中のいずれかの時点の遷移値を選択して現在値として保持する。順演算部４３０は、現在値から順方向へ遷移した時点の遷移値を規則に基づいて演算する。逆演算部４２０は、現在値から逆方向へ遷移した時点の遷移値を規則に基づいて演算する。演算制御部４１０は、現在値選択保持部４４０に保持された現在値を順演算部４３０により演算された遷移値によって更新するとともに第１のテストパターンとして現在値選択保持部４４０に出力させた後、現在値選択保持部４４０に保持された現在値を逆演算部４２０により演算された遷移値によって更新するとともに第２のテストパターンとして現在値選択保持部４４０に出力させる。 （もっと読む）

【課題】実測とシミュレーション結果に不一致が生じた場合に、不一致を生じている経路数だけでなく、不一致の時間的な大小を評価する。
【解決手段】本発明では、回路の後方追跡により抽出した故障候補から、候補の出力側に存在するスキャン回路（ＳＦＦ）までの故障伝搬経路を、デジタル信号が伝搬する際に費やす遅延時間を求め、実測のテスト結果が不合格である経路の遅延が、合格である経路よりも大きい故障候補を、真の故障であると判定し、その大小関係に逆転（不一致）が生じた場合は、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。遅延が大きい経路は、それが小さい経路に比べて回路動作における時間的なマージンが小さく、遅延故障が発生した場合にテスト結果が不合格になりやすい。そのため、実測のテスト結果の合格／不合格と遅延時間の大小が上記に従う故障候補は、真の故障である可能性が高い。 （もっと読む）

【課題】本発明は、高周波プローブを要さずにジッタ測定が可能なオンチップジッタデータ取得回路を提供することを目的とする。
【解決手段】本発明に係るオンチップジッタデータ取得回路１は、クロック信号を、遅延量選択信号で選択可能な複数の遅延量のいずれか１つの遅延量で遅延する可変遅延部１０と、クロック信号の位相と、可変遅延部で遅延されたクロック信号の位相とを比較して、位相比較信号を生成する位相比較信号生成部２０と、位相比較信号を所定の期間に亘り取得する位相比較信号取得部３０と、を有することを特徴とする。 （もっと読む）

【課題】半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供する。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 （もっと読む）

【課題】パワーデバイスの静特性及び動特性（スイッチング特性）をウエハレベルで確実に測定することができるプローブ装置を提供する。
【解決手段】本発明のプローブ装置１０は、ダイオードを含むパワーデバイスが複数形成された半導体ウエハＷを載置する移動可能な載置台１２と、載置台１２の上方に配置されたプローブカード１３と、少なくとも載置台１２の上面に形成された導体膜と半導体ウエハＷの裏面に形成された導体層とが導通する状態で半導体ウエハＷにプローブ１３Ａを電気的に接触させてパワーデバイスの電気的特性をウエハレベルで測定するテスタ１５と、を備え、プローブカード１３の外周縁部に導通ピン１４を設け、パワーデバイスの電気的特性をウエハレベルで測定時に、導通ピン１４を介して載置台１２の導体膜電極（コレクタ電極）とテスタ１５とを電気的に接続する。 （もっと読む）

【課題】ＩＲドロップの影響を考慮して半導体集積回路のタイミング解析を行うこと。
【解決手段】タイミング解析方法は、（Ａ）遅延変動率と電圧変動との関係を示す遅延電圧関数を算出するステップと、（Ｂ）ＩＲドロップによる電圧変動と距離との関係を示す電圧距離関数を算出するステップと、（Ｃ）遅延電圧関数と電圧距離関数を組み合わせることによって、ＩＲドロップによる遅延変動率と距離との関係を示す遅延距離関数を算出するステップと、（Ｄ）距離に依存するＯＣＶ係数を、遅延距離関数を用いることによって補正するステップと、（Ｅ）補正後のＯＣＶ係数を用いて、対象回路のタイミング解析を実行するステップと、を含む。 （もっと読む）

【課題】コンパレータの遅延時間分散を低減する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦを比較する。入力段１０は、差動増幅器を含む。遅延回路２０は、入力段１０の出力信号Ｓ１を調節可能に遅延させる。遅延補償回路３０は、入力段１０におけるオーバードライブ電圧Ｖ_ＯＤに応じて、遅延回路２０の遅延量を制御する。遅延補償回路３０は、差動増幅器の出力電圧をオーバードライブ電圧Ｖ_ＯＤを示す信号として利用し、遅延回路２０の遅延量τを制御する。 （もっと読む）

【課題】半導体試験装置に設けられるリレーのオフ容量に異常を生じているか否かを検出することを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ２の試験を行うためのドライバ回路１０、コンパレータ回路１１を設けた試験部１を備える半導体試験装置であって、試験部１に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力してリレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、リレーのオフ容量に異常を生じているか否かを検出する異常検出部３６を備えている。これにより、ドライバ回路１０やコンパレータ回路１１の動作タイミングを校正する前に、リレーのオフ容量に異常を生じているか否かの検出を行うことができるようになる。 （もっと読む）