半導体試験装置およびリレーのオフ容量異常検出方法
【課題】半導体試験装置に設けられるリレーのオフ容量に異常を生じているか否かを検出することを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ２の試験を行うためのドライバ回路１０、コンパレータ回路１１を設けた試験部１を備える半導体試験装置であって、試験部１に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力してリレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、リレーのオフ容量に異常を生じているか否かを検出する異常検出部３６を備えている。これにより、ドライバ回路１０やコンパレータ回路１１の動作タイミングを校正する前に、リレーのオフ容量に異常を生じているか否かの検出を行うことができるようになる。
【解決手段】本発明の半導体試験装置は、ＤＵＴ２の試験を行うためのドライバ回路１０、コンパレータ回路１１を設けた試験部１を備える半導体試験装置であって、試験部１に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力してリレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、リレーのオフ容量に異常を生じているか否かを検出する異常検出部３６を備えている。これにより、ドライバ回路１０やコンパレータ回路１１の動作タイミングを校正する前に、リレーのオフ容量に異常を生じているか否かの検出を行うことができるようになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は被試験デバイスの試験を行う半導体試験装置に関し、特にタイミングの調整を行う半導体試験装置および半導体試験装置に備えられるリレーのオフ容量を検出するリレーのオフ容量異常検出方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）に所定の試験信号を印加して、被試験デバイスから出力される応答信号に基づいて良否判定を行う半導体試験装置が従来から用いられている。半導体試験装置は試験部としてのピンエレクトロニクスカードを備えており、ピンエレクトロニクスカードに接続したＤＵＴの試験を行う。ピンエレクトロニクスカードには試験信号を印加するドライバ回路および応答信号の比較を行うコンパレータ回路が複数備えられている。
【０００３】
各ドライバ回路は同一のタイミングで試験信号を印加し、各コンパレータ回路は同一のタイミングで応答信号の比較を行うようにしている。このために、タイミングを校正するタイミング校正装置を用いて動作タイミングの校正を行っている。この種の技術が特許文献１に開示されている。
【０００４】
特許文献１の技術の概略について図４を用いて説明する。この半導体試験装置は主に試験部１０１を備えて構成しており、試験部１０１にＤＵＴ１０２が接続されている。試験部１０１はＮ（Ｎは自然数）個のドライバ回路１１１とＭ（Ｍは自然数）個のコンパレータ回路１１２とタイミング校正装置１１３とＤＣ計測ユニット１１４とを備えて構成している。
【０００５】
ドライバ回路１１１はＤＵＴ１０２に試験信号を印加する試験回路であり、コンパレータ回路１１２はＤＵＴ１０２が出力した応答信号を所定の基準値と比較する試験回路である。この例では、ドライバ回路１１１はコンパレータ回路１１２よりも多く構成している（Ｎ＞Ｍ）。
【０００６】
タイミング校正装置１１３はタイミング校正を行う対象となる試験回路（ドライバ回路１１１またはコンパレータ回路１１２）との間でタイミング校正信号の授受を行う。この授受の時間を各試験回路で統一させることで、試験回路のタイミング校正を行う。ＤＣ計測ユニット１１４は各試験回路に電圧または電流を出力して、各試験回路の出力電圧や出力インピーダンス、リーク電流等に異常があるか否かを検出する自己診断を行う。
【０００７】
タイミング校正装置１１３と試験回路との間は校正経路１１５により接続されており、校正経路１１５は１つの経路から複数の経路に分岐するトーナメント構造になっている。そして、各校正経路１１５には校正系リレー１１６が設けられており、校正経路１１５および校正系リレー１１６によりリレートーナメント１１６Ｔが構成される。
【０００８】
ＤＣ計測ユニット１１４と試験回路との間はフォース線１１７およびセンス線１１８により接続される。フォース線１１７は電圧または電流を試験回路に出力する経路であり、センス線１１８は試験回路から電圧を入力する経路になる。
【０００９】
各フォース線１１７にはフォースリレー１１９が設けられ、各センス線１１８にはセンスリレー１２０が設けられる。これにより、ＤＣ計測ユニット１１４と試験回路とを接続して自己診断を行っている。また、試験回路とＤＵＴ１０２との間の経路は試験信号を印加するためのテスト経路１２１を構成しており、当該テスト経路１２１には経路をオンまたはオフにするテストリレー１２２が設けられている。そして、各リレーのオンまたはオフを制御するためのリレー制御部１２３を設けるようにしている。
【００１０】
そして、特許文献１の技術では、ＤＣ計測ユニット１１４と校正用信号経路とを接続可能な割り込み用の信号経路と制御リレーとを設けている。これにより、基板面積や部品コストを増大させることなく、ＤＵＴ１０２を接続したまま自己診断機能が実現されるようにしている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２０３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
タイミング校正装置１１３は校正対象の試験回路とタイミング校正信号の授受を行って、タイミング校正装置１１３にタイミング校正信号が入力されるまでの時間を検出する。そして、全ての試験回路について当該時間を検出して、検出した時間の間に生じている誤差をなくすようにしてタイミング校正を行っている。
【００１３】
試験回路とタイミング校正装置１１３との間をタイミング校正信号が伝送するために、タイミング校正信号の経路に接続される経路の校正系リレー１１６やテストリレー１２２はオフの状態になっている。これらのリレーはオフ容量を有しており、当該オフ容量に異常を生じている場合には、タイミング校正信号に影響を与え、結果としてタイミング校正を正確に行うことができなくなる。
【００１４】
リレーのオフ容量に異常を生じる要因としては、リレーの実装間違いや経時的にオフ容量が変化する等の種々の要因があるが、いずれにしろリレーのオフ容量が過剰に大きくなる異常を生じると、タイミング校正信号の波形に波形なまり（劣化）を生じる。これにより、タイミング校正信号の波形の立ち上がり（または立ち下り）が本来的な波形のものより緩やかになる（鈍化する）。
【００１５】
タイミング校正装置１１３はタイミング校正信号の電圧を検出しており、入力電圧が所定の閾値に到達したときにタイミング校正信号の入力を検出する。従って、タイミング校正信号に波形なまりを生じると、本来的に検出される時間に対して誤差を生じる。この時間的な誤差を要因として、試験回路のタイミング校正を正確に行うことができなくなる。
【００１６】
そこで、本発明は、半導体試験装置に設けられるリレーのオフ容量に異常を生じているか否かを検出することを目的とする。
【課題を解決するための手段】
【００１７】
以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスの試験を行うための試験回路を設けた試験部を備える半導体試験装置であって、前記試験部に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力して前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出する異常検出部を備えたこと を特徴とする。
【００１８】
この半導体試験装置によれば、リレーに出力した電流または電圧を検出して、検出電圧の時間的な変化を検出している。これにより、オフ容量に異常を生じている場合と正常な場合とで時間的な電圧の変化が異なることから、リレーのオフ容量に異常を生じているか否かを検出することができるようになる。
【００１９】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記異常検出部は、検出した電圧が第１の閾値からこの第１の閾値よりも高い第２の閾値に到達するまでの時間を実測時間として計測する時間計測部と、前記オフ容量に異常を生じていないときの前記第１の閾値から前記第２の閾値に到達するまでの時間を基準時間として、前記時間計測部が計測する実測時間と前記基準時間との間の時間差に基づいて、前記異常を生じているか否かの判定を行う処理部と、を備えていることを特徴とする。
【００２０】
この半導体試験装置によれば、実測時間と基準時間とを比較することで、検出電圧の時間的な変化を認識することができる。これにより、リレーのオフ容量に異常を生じているか否かを検出することができるようになる。
【００２１】
本発明の第３の半導体試験装置は、第２の半導体試験装置であって、前記処理部は、前記検査対象のリレーと前記異常検出部との間の経路の理想的な経路容量、前記検査対象のリレーのオフ容量がないときの前記到達時間および前記時間差に基づいて、前記検査対象のリレーのオフ容量を検出していることを特徴とする。
【００２２】
この半導体試験装置によれば、検査対象のリレーのオフ容量を検出することができる。これにより、検出したリレーのオフ容量に基づいてオフ容量に異常を生じているか否かを検出できるため、より直接的な検査が可能になる。
【００２３】
本発明の第４の半導体試験装置は、第３の半導体試験装置であって、前記試験回路のうちタイミング校正の対象となる試験回路との間でタイミング校正信号の授受を行い、このタイミング校正信号の授受の時間に基づいて、前記試験回路の動作タイミングを校正するタイミング校正部を備え、このタイミング校正部は、前記試験回路と前記タイミング校正部との間の経路に接続されるオフ状態のリレーのオフ容量の合成容量、前記経路の理想的な経路容量および前記合成容量がゼロのときの前記タイミング校正信号が検出されるまでの時間に基づいて、前記合成容量に基づくタイミング校正の誤差を検出し、前記試験回路のタイミング校正を行うときに前記誤差を調整してタイミング校正を行うことを特徴とする。
【００２４】
この半導体試験装置によれば、タイミング校正信号の経路に接続される経路に設けたリレーのオフ容量に基づいて、オフ容量がタイミング校正信号に与える影響を加味したタイミング校正が可能になる。これにより、リレーのオフ容量による影響を排除したタイミング校正を行うことが可能になる。
【００２５】
本発明の第５のリレーのオフ容量異常検出方法は、被試験デバイスの試験を行うための試験部に設けたリレーのオフ容量の異常を検出するリレーのオフ容量異常検出方法であって、前記リレーのうち検査対象のリレーをオフにした状態で、このリレーに電流または電圧を印加して、前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出することを特徴とする。
【発明の効果】
【００２６】
本発明は、オフ容量を検出する対象に対して電流または電圧を印加して電圧を検出し、検出電圧の時間的な変化を検出することで、リレーのオフ容量に異常を生じているか否かを検出することが可能になる。
【図面の簡単な説明】
【００２７】
【図１】実施形態の半導体試験装置の構成図である。
【図２】ＤＣ計測ユニットの構成図である。
【図３】電圧の波形を示した図である。
【図４】従来の半導体試験装置の構成図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の半導体試験装置の構成を示している。半導体試験装置は試験部１を備えて構成しており、試験部１に試験対象であるＤＵＴ（被試験デバイス：Device Under Test）２を接続している。試験部１はＤＵＴ２の良否判定を行う試験部として機能しており、例えばピンエレクトロニクスカードを適用できる。なお、ＤＵＴ２は試験部１に複数個接続されていてもよく、半導体試験装置に試験部１を複数個備えるようにしてもよい。
【００２９】
試験部１はドライバ回路１０とコンパレータ回路１１とタイミング校正装置１２とＤＣ計測ユニット１３とリレー制御部１４とを備えて構成している。ドライバ回路１０は所定のタイミング（ラッチタイミング）で試験信号をＤＵＴ２に印加する試験回路であり、コンパレータ回路１１は所定のタイミングでＤＵＴ２が出力した応答信号を基準値と比較して良否判定を行う試験回路である。
【００３０】
ドライバ回路１０はＮ（Ｎは自然数）個を備えており、コンパレータ回路１１はＭ（Ｍは自然数：Ｍ＜Ｎ）個を備えている。従って、ドライバ回路１０の個数はコンパレータ回路１１の個数よりも多くしている。勿論、同数であってもよく、コンパレータ回路１１の個数の方を多くしてもよい。
【００３１】
コンパレータ回路１１の入力端は全てドライバ回路１０の出力端に接続している。一方、「Ｎ−Ｍ」個のドライバ回路１０はコンパレータ回路１１と接続していないため、当該ドライバ回路１０は単独で構成されている。なお、ドライバ回路１０とコンパレータ回路１１とを接続せずに、全てを単独で構成するようにしてもよい。
【００３２】
タイミング校正装置１２はドライバ回路１０およびコンパレータ回路１１のタイミング校正を行うタイミング校正部である。タイミング校正装置１２は校正対象となる試験回路（ドライバ回路１０またはコンパレータ回路１１）との間でタイミング校正信号の授受を行う。
【００３３】
タイミング校正装置１２は試験回路が出力したタイミング校正信号を入力するまでの時間を検出する（または、タイミング校正装置１２と試験回路との間でタイミング校正信号が往復する時間を検出してもよい）。全ての試験回路との間でタイミング校正信号の授受を行い、各試験回路についての時間検出を行う。そして、各試験回路について検出した時間が異なる場合には、試験回路の動作タイミングを校正するタイミング校正を行う。
【００３４】
タイミング校正装置１２に接続されるタイミング校正信号の経路となる校正経路１５は複数本に分岐する。そして、分岐した各校正経路１５がそれぞれ複数本分岐した構成となっている。つまり、分岐の段数が複数段になったトーナメント構造になっている。最終的にＮ本の校正経路１５に分岐されて、Ｎ個のドライバ回路１０に接続される。
【００３５】
１本の校正経路１５をＮ本に分岐させる（１段で分岐させる）こともできるが、複数段に分けたトーナメント構造とすることで、タイミング校正装置１２から各試験回路までの経路長の等長化を図っている。これにより、タイミング校正信号の伝送特性に与える影響を抑制している。
【００３６】
トーナメント構造の校正経路１５には校正系リレー１６を設けており、これによりリレートーナメント１７が構成される。校正系リレー１６をオンまたはオフにすることにより、タイミング校正装置１２と特定の１つの試験回路とを接続するようにしている。
【００３７】
ＤＣ計測ユニット１３は各試験回路に対して電圧または電流を入力して、試験回路からの電圧を検出する。これにより、出力電圧や出力インピーダンスの異常、リーク電流の検出等の回路異常を生じているか否かの自己診断を行う。このために、電圧または電流を出力するフォース線１８および電圧を入力するセンス線１９を設けている。また、センス線１９には抵抗２０を設けている。
【００３８】
フォース線１８およびセンス線１９はＮ本に分岐する。そして、１本のフォース線１８および１本のセンス線１９が１本のテスト経路２１に合流する。テスト経路２１はＮ本を設けており、ドライバ回路１０とＤＵＴ２との間を接続する。テスト経路２１にはテスト経路２１をオンまたはオフに切り替えるテストリレー２２が設けられており、ＤＵＴ２の間を接続または非接続に切り替える。
【００３９】
分岐後のフォース線１８にはフォースリレー２３が設けられ、分岐後のセンス線１９にはセンスリレー２４が設けられている。従って、フォースリレー２３およびセンスリレー２４はＮ個が設けられる。
【００４０】
図２は異常検出部としてのＤＣ計測ユニット１３の構成を示しており、出力制御部３１と電流電圧出力部３２と電圧検出部３３とサンプリング部３４と時間計測部３５と処理部３６とデータ記憶部３７とを備えて構成している。出力制御部３１は電圧または電流を出力するように電流電圧出力部３２を制御している。電流電圧出力部３２はフォース線１８に接続されており、フォース線１８に電圧または電流を出力する。
【００４１】
フォース線１８を介して検査対象に入力された電圧または電流は、センス線１９を介して電圧検出部３３に入力される。電圧検出部３３はセンス線から入力する電圧を検出しており、検出した電圧をサンプリング部３４に入力する。サンプリング部３４は入力した電圧を時間軸方向に所定の分解能で電圧値を検出するサンプリングを行う。これにより、経時的な電圧の変化を認識する。
【００４２】
時間計測部３５はサンプリング部３４が検出している電圧値に基づいて時間の計測を行っている。時間計測の開始は検出電圧が閾値ＶＬ（第１の閾値）になった時点から開始し、閾値ＶＬより高い閾値ＶＨ（第２の閾値）に到達した時点で時間計測を終了する。このときに時間計測部３５が計測した時間を実測時間Ｔ１として、実測時間Ｔ１のデータを処理部３６に出力する。
【００４３】
処理部３６はデータ記憶部３７から基準時間Ｔ２を読み出して、基準時間Ｔ２と実測時間Ｔ１とを比較することで、リレーのオフ容量に異常を生じているか否かを検出している。基準時間Ｔ２は各リレーのオフ容量が正常である場合における検出電圧が閾値ＶＬからＶＨに到達するまでの時間である。処理部３６は実測時間Ｔ１と基準時間Ｔ２とを比較することで、異常検出を行っている。
【００４４】
基準時間Ｔ２はリレーのオフ容量が正常である場合の時間であり、仕様や設計等から得られる既知の情報になる。従って、データ記憶部３７に各リレーのそれぞれについて基準時間Ｔ２を記憶させることができる。なお、各基準時間Ｔ２はオフ容量に異常を生じていない条件下で実測して得るようにしてもよい。
【００４５】
リレー制御部１４は各リレーのオン・オフ制御を行っており、個別的に制御している。リレー制御部１４の制御により、タイミング校正信号やＤＣ計測ユニット１３からの電圧や電流等の経路が決定される。
【００４６】
次に、動作について説明する。タイミング校正装置１２は校正対象となる試験回路（ドライバ回路１０Ａとする）とタイミング校正信号の授受を行うことにより、タイミング校正を行う。このとき、タイミング校正信号はドライバ回路１０Ａとタイミング校正装置１２との間の経路を伝達する。
【００４７】
ドライバ回路１０Ａからタイミング校正装置１２にタイミング校正信号を伝送させるために、タイミング校正信号の経路上の校正系リレー１６はオンになっているが、タイミング校正信号の経路に接続される経路のリレーはオフに制御している。これにより、タイミング校正信号に特定の経路を伝送させることができる。
【００４８】
タイミング校正信号の経路に接続される経路のリレーとしては校正系リレー１６およびテストリレー２２がある。これらのリレーをオフにしている。このとき、オフ状態の各リレーにはオフ容量が存在しており、当該オフ容量はタイミング校正信号に対して影響を及ぼす。
【００４９】
リレーのオフ容量が大きい場合には、タイミング校正信号の波形になまりを生じさせる。タイミング校正装置１２はタイミング校正信号を電圧で検出しており、所定の電圧に到達したときにタイミング校正信号の入力を検出する。よって、波形なまりを生じると、オフ容量が正常な場合と比較して、タイミング校正信号の検出タイミングに誤差を生じる。この誤差によりタイミング校正の正確性を確保できなくなる。
【００５０】
従って、タイミング校正信号の経路に接続されるリレーのオフ容量に異常を生じているか否かの検査を事前に行う。検査対象となるのは、タイミング校正信号に影響を与えるリレーである。従って、タイミング校正信号の経路に接続される経路のリレーとして、校正系リレー１６およびテストリレー２２が検査対象になる。
【００５１】
これら全てのリレーについてオフ容量の異常検出を行う。このオフ容量の異常検出は異常検出部としてのＤＣ計測ユニット１３が行う。以下、検査対象を校正系リレー１６のうちの１つ（校正系リレー１６Ａ）として説明する。
【００５２】
最初に、リレー制御部１４はＤＣ計測ユニット１３と校正系リレー１６Ａとが接続され、他は接続されないように各種のリレー制御を行う。従って、ＤＣ計測ユニット１３と校正系リレー１６Ａとを接続する経路（タイミング校正信号が伝送される経路）に接続される経路のリレー（校正系リレー１６およびテストリレー２２）はオフにされる。
【００５３】
この状態で、ＤＣ計測ユニット１３の出力制御部３１は電流電圧出力部３２から所定の電圧ＶＦを出力させる。出力された電圧ＶＦはフォース線１８からテスト経路２１を介して、校正系リレー１６Ａに入力される。なお、このときに、試験回路に電圧ＶＦが入力されないように、試験回路をハイインピーダンス状態等に設定しておく。
【００５４】
検査対象の校正系リレー１６Ａはオフ状態となるように制御している。これにより、校正系リレー１６Ａに入力された電圧ＶＦはそのままテスト経路２１およびセンス線１９を介して、ＤＣ計測ユニット１３に入力される。この電圧ＶＦは電圧検出部３３で検出され、サンプリング部３４により所定時間ごとに電圧値がサンプリングされる。
【００５５】
電圧検出部３３で検出される電圧は０ボルトから経時的に上昇する。時間計測部３５は電圧が閾値ＶＬから閾値ＶＨになるまでの時間を実測時間Ｔ１として計測している。この実測時間Ｔ１のデータは処理部３６に出力される。処理部３６は校正系リレー１６Ａに対応する基準時間Ｔ２をデータ記憶部３７から読み出して、実測時間Ｔ１と基準時間Ｔ２との比較を行う。
【００５６】
図３の実線は校正系リレー１６Ａのオフ容量が理想状態のときの電圧の変化を示しており、同図の破線は校正系リレー１６Ａのオフ容量が異常なときの電圧の変化を示している。なお、同図の時間軸（ｔ）方向に並列している複数の矢印はサンプリングの分解能を示している。同図に示すように、オフ容量に異常を生じている場合には波形なまりを生じており、波形の立ち上がりが鈍化する。これにより、閾値ＶＬからＶＨに到達するまでの実測時間Ｔ１は基準時間Ｔ２よりも遅くなる。
【００５７】
処理部３６は実測時間Ｔ１と基準時間Ｔ２との間の時間差を求める。そして、この時間差が許容範囲内であれば、校正系リレー１６Ａのオフ容量は正常であると判定し、許容範囲外であれば、オフ容量に異常を生じていると判定する。これにより、オフ容量に異常を生じているか否かが検出される。
【００５８】
従って、検査対象の校正系リレー１６Ａのオフ容量に異常を生じているか否かを検出することができる。タイミング校正信号に影響を与える全てのリレーについてオフ容量に異常を生じているか否かの検査を行い、全てが正常であることが認識されたときには、タイミング校正の正確性が保証される。一方、異常を生じている場合には、タイミング校正の正確性が保証されないことが認識されるようになる。
【００５９】
ここでは、実測時間Ｔ１と基準時間Ｔ２との時間差に基づいてオフ容量の異常検出を行っているが、この時間差は電圧検出部３３が検出する電圧の時間的な変化を示している。つまり、閾値ＶＬとＶＨとは固定されていることから、検出電圧の時間的な変化は実測時間Ｔ１と基準時間Ｔ２とによって示されることになる。
【００６０】
従って、検出電圧の時間的な変化を認識できればよく、例えば電圧検出部３３が検出する時間を固定して、当該時間の中における電圧の上昇度を検出することによっても検出電圧の時間的な変化を認識することはできる。これによっても、オフ容量の異常検出が可能になる。
【００６１】
次に、変形例１について説明する。この変形例では、検査対象の校正系リレー１６Ａのオフ容量（ＣＸ１とする）を求めるようにしている。前述したように、ＤＣ計測ユニット１３から電圧（電圧値ＶＦ）を出力させて、校正系リレー１６Ａから戻ってきた電圧を検出する。これにより、実測時間Ｔ１を得る。
【００６２】
そして、ＤＣ計測ユニット１３と校正系リレー１６Ａとの間の経路の理想的な容量（経路容量）をＣＸ２、当該経路の抵抗をＲＸとする。また、校正系リレー１６Ａのオフ容量をゼロとしたときの閾値ＶＬからＶＨに到達するまでの時間を理想時間Ｔ３とする。このとき、校正系リレー１６Ａのオフ容量がゼロであれば、以下の式１が成立する。
「ＶＨ＝ＶＦ×（１−ｅｘｐ（−Ｔ３／（ＣＸ２×ＲＸ）））」（式１）
【００６３】
一方、校正系リレー１６Ａにはオフ容量ＣＸ１を生じている。このオフ容量を要因として、理想時間Ｔ３からΔｔｘの時間分の遅延を生じる。従って、式１は以下の式２になる。
「ＶＨ＝ＶＦ×（１−ｅｘｐ（−（Ｔ３＋Δｔｘ）／（（ＣＸ２＋ＣＸ１）×ＲＸ）））」（式２）
【００６４】
なお、式１および式２では、簡単のため閾値ＶＬが０ボルトであるものとしている。式１および式２から「ＣＸ１＝Δｔｘ×ＣＸ２／Ｔ３」（式３）が得られる。Δｔｘは理想時間Ｔ３と実測時間Ｔ１との差分（Δｔｘ＝Ｔ１−Ｔ３）であり、理想時間Ｔ３は既知として得られ、実測時間Ｔ１は計測して得られることから、Δｔｘは得られる。
【００６５】
また、理想的な経路容量ＣＸ２および理想時間Ｔ３は理想値であり、設計や仕様等から得られるものである。よって、Δｔｘ、ＣＸ２、Ｔ３の全ての値を得ることができるため、校正系リレー１６Ａの経路容量を求めることができる。
【００６６】
オフ容量ＣＸ１はゼロでなくてもよく、所定の許容範囲内であれば、タイミング校正の正確性を損なうことはない。よって、処理部３６は得られたオフ容量ＣＸ１が許容範囲内であるか否かを判定し、許容範囲外のときにオフ容量の異常を検出するようにしている。
【００６７】
前述した実施形態では、実測時間Ｔ１と基準時間Ｔ２とに基づいてオフ容量の異常検出を行ったが、本変形例ではオフ容量ＣＸ１を直接的に求めている。検出するのはオフ容量ＣＸ１が異常であるか否かであり、前述したように実測時間Ｔ１と基準時間Ｔ２とに基づいて行う場合と比較して直接的に異常検出を行うことができる。
【００６８】
なお、ここでは、ＤＣ計測ユニット１３から電圧を印加してオフ容量を得ているが、電流（電流値ＩＦ）を印加してもよい。この場合には以下の式４および式５が成立する。
「ＶＨ＝（ＩＦ×Ｔ３）／ＣＸ２」（式４）
「ＶＨ＝（ＩＦ×（Ｔ３＋Δｔｘ））／（ＣＸ１＋ＣＸ２）」（式５）
【００６９】
以上の式４および式５から「ＣＸ１＝Δｔｘ×ＣＸ２／Ｔ３」（式６）が得られる。この式６は式３と同じであり、これによりオフ容量ＣＸ１を得ることができる。
【００７０】
次に、変形例２について説明する。タイミング校正信号に影響を与える校正系リレー１６およびテストリレー２２のオフ容量に異常を生じていることが検出されたときには、その対処を行うが、対処方法はオフ容量ＣＸ１の値によって変えている。
【００７１】
オフ容量ＣＸ１の値が過剰に大きい場合には、リレーの交換を行う。これにより、オフ容量が正常なリレーを用いてタイミング校正が可能になる。一方、リレーのオフ容量は異常であるものの、その値がそれほど大きくない場合には、リレーの交換を行うのではなく、タイミング校正装置１２が行うタイミング校正の時間を調整する。これにより、リレー交換の作業を要することなく正確なタイミング校正が可能になる。
【００７２】
タイミング校正の時間を調整する場合には、調整時間を得ることが必要になる。この調整時間をΔｔｙとする。また、タイミング校正の対象となる試験回路をドライバ回路１０Ａとする。従って、リレー制御部１４はドライバ回路１０Ａとタイミング校正装置１２との間を接続し、他を接続しないようにリレー制御を行う。
【００７３】
ドライバ回路１０Ａからタイミング校正装置１２に電圧値ＶＤのタイミング校正信号が出力される。タイミング校正装置１２はＤＣ計測ユニット１３とほぼ同等の機構が備えられており、ドライバ回路１０Ａから出力されたタイミング校正信号の電圧を検出する。タイミング校正装置１２で検出されるタイミング校正信号の電圧は０ボルトから徐々に上昇する。そして、タイミング校正装置１２は所定電圧（ＶＴとする）を検出したときに、タイミング校正信号の入力を検出する。
【００７４】
リレー制御部１４はタイミング校正信号の経路に接続される経路のリレー（校正系リレー１６やテストリレー２２）をオフにしており、これによりドライバ回路１０Ａからのタイミング校正信号がタイミング校正装置１２に入力される。よって、これらのリレーのオフ容量がタイミング校正信号に影響を与える。
【００７５】
リレーのオフ容量はリレーに対して並列接続されている状態になる。よって、タイミング校正信号の経路に接続される経路のリレーのオフ容量は、タイミング校正信号の経路を基準にしたときに、各オフ容量が並列接続された状態になる。従って、各リレーのそれぞれのオフ容量をｃｙ１、ｃｙ２、・・・とすると、その合成容量ＣＹ１は「ＣＹ１＝ｃｙ１＋ｃｙ２＋・・・」となる。
【００７６】
また、ドライバ回路１０Ａとタイミング校正装置１２との間の理想的な経路容量をＣＹ２とし、経路抵抗をＲＹとする。そして、合成容量ＣＹ１をゼロとしたときに、ドライバ回路１０Ａからタイミング校正装置１２にタイミング校正信号が入力されるまでの間の時間を理想時間Ｔ４とすると、以下の式７が成立する。
「ＶＴ＝ＶＤ×（１−ｅｘｐ（−Ｔ４／（ＣＹ２×ＲＹ）））」（式７）
【００７７】
一方、タイミング校正信号の経路に接続されるオフ状態の各リレーのオフ容量がタイミング校正信号に波形なまりを生じさせる。これにより、タイミング校正装置１２がタイミング校正信号の入力を検出するまでの時間に誤差を生じる。この誤差が調整時間Δｔｙになる。このとき、式７は以下の式８になる。
「ＶＴ＝ＶＤ×（１−ｅｘｐ（―（Ｔ４＋Δｔｙ）／（（ＣＹ２＋ＣＹ１）×ＲＹ）））」（式８）
【００７８】
以上の式７および式８から「Δｔｙ＝ＣＹ１×Ｔ４／ＣＹ２」（式９）が得られる。Ｔ４はオフ容量の合成容量ＣＹ１がゼロのときの理想時間であり、既知の値として得ることができる。ＣＹ２も理想的な経路容量であるため、既知の値として得ることができる。
【００７９】
一方、ＣＹ１は各リレーのオフ容量の合成容量である。各リレーのオフ容量ｃｙ１、ｃｙ２、・・・は変形例１で得られたＣＸ１になる。よって、各リレーについてのオフ容量ｃｙ１、ｃｙ２、・・・も認識できているため、合成容量ＣＹ１を得ることもできる。よって、式９は以下の式１０になる。
「Δｔｙ＝（ｃｙ１＋ｃｙ２＋・・・）×Ｔ４／ＣＹ２」（式１０）
【００８０】
従って、調整時間Δｔｙを得ることができる。タイミング校正装置１２は試験回路の動作タイミングに所定の遅延時間を与えることで、タイミング校正を行う。このときに、所定の遅延時間に調整時間Δｔｙを加味することで、リレーのオフ容量の影響を加味した正確なタイミング校正を行うことが可能になる。
【００８１】
なお、本変形例では、タイミング校正信号の経路に接続されるオフ容量に異常を生じており、且つリレーの交換を必要としない場合に、調整時間Δｔｙを求めて、タイミング校正の時間調整を行っている。この調整時間Δｔｙはオフ容量が正常な場合にも適用することができる。
【００８２】
つまり、リレーには所定のオフ容量が存在しているが、当該オフ容量には前述した許容範囲が設定されている。従って、当該許容範囲内であっても、調整時間Δｔｙを調整することで、より高精度なタイミング調整が可能になる。また、調整時間Δｔｙを大きくすることが可能である場合には、リレーの交換を必要とする程度に大きな時間差を生じたとしても、調整時間Δｔｙによりタイミング校正を行ってもよい。
【符号の説明】
【００８３】
１ 試験部
２ ＤＵＴ
１０ ドライバ回路
１１ コンパレータ回路
１２ タイミング校正装置
１３ ＤＣ計測ユニット
１４ リレー制御部
１５ 校正経路
１６ 校正系リレー
１７ リレートーナメント
１８ フォース線
１９ センス線
２１ テスト経路
２２ テストリレー
３１ 出力制御部
３２ 電流電圧出力部
３３ 電圧検出部
３４ サンプリング部
３５ 時間計測部
３６ 処理部
３７ データ記憶部
【技術分野】
【０００１】
本発明は被試験デバイスの試験を行う半導体試験装置に関し、特にタイミングの調整を行う半導体試験装置および半導体試験装置に備えられるリレーのオフ容量を検出するリレーのオフ容量異常検出方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）に所定の試験信号を印加して、被試験デバイスから出力される応答信号に基づいて良否判定を行う半導体試験装置が従来から用いられている。半導体試験装置は試験部としてのピンエレクトロニクスカードを備えており、ピンエレクトロニクスカードに接続したＤＵＴの試験を行う。ピンエレクトロニクスカードには試験信号を印加するドライバ回路および応答信号の比較を行うコンパレータ回路が複数備えられている。
【０００３】
各ドライバ回路は同一のタイミングで試験信号を印加し、各コンパレータ回路は同一のタイミングで応答信号の比較を行うようにしている。このために、タイミングを校正するタイミング校正装置を用いて動作タイミングの校正を行っている。この種の技術が特許文献１に開示されている。
【０００４】
特許文献１の技術の概略について図４を用いて説明する。この半導体試験装置は主に試験部１０１を備えて構成しており、試験部１０１にＤＵＴ１０２が接続されている。試験部１０１はＮ（Ｎは自然数）個のドライバ回路１１１とＭ（Ｍは自然数）個のコンパレータ回路１１２とタイミング校正装置１１３とＤＣ計測ユニット１１４とを備えて構成している。
【０００５】
ドライバ回路１１１はＤＵＴ１０２に試験信号を印加する試験回路であり、コンパレータ回路１１２はＤＵＴ１０２が出力した応答信号を所定の基準値と比較する試験回路である。この例では、ドライバ回路１１１はコンパレータ回路１１２よりも多く構成している（Ｎ＞Ｍ）。
【０００６】
タイミング校正装置１１３はタイミング校正を行う対象となる試験回路（ドライバ回路１１１またはコンパレータ回路１１２）との間でタイミング校正信号の授受を行う。この授受の時間を各試験回路で統一させることで、試験回路のタイミング校正を行う。ＤＣ計測ユニット１１４は各試験回路に電圧または電流を出力して、各試験回路の出力電圧や出力インピーダンス、リーク電流等に異常があるか否かを検出する自己診断を行う。
【０００７】
タイミング校正装置１１３と試験回路との間は校正経路１１５により接続されており、校正経路１１５は１つの経路から複数の経路に分岐するトーナメント構造になっている。そして、各校正経路１１５には校正系リレー１１６が設けられており、校正経路１１５および校正系リレー１１６によりリレートーナメント１１６Ｔが構成される。
【０００８】
ＤＣ計測ユニット１１４と試験回路との間はフォース線１１７およびセンス線１１８により接続される。フォース線１１７は電圧または電流を試験回路に出力する経路であり、センス線１１８は試験回路から電圧を入力する経路になる。
【０００９】
各フォース線１１７にはフォースリレー１１９が設けられ、各センス線１１８にはセンスリレー１２０が設けられる。これにより、ＤＣ計測ユニット１１４と試験回路とを接続して自己診断を行っている。また、試験回路とＤＵＴ１０２との間の経路は試験信号を印加するためのテスト経路１２１を構成しており、当該テスト経路１２１には経路をオンまたはオフにするテストリレー１２２が設けられている。そして、各リレーのオンまたはオフを制御するためのリレー制御部１２３を設けるようにしている。
【００１０】
そして、特許文献１の技術では、ＤＣ計測ユニット１１４と校正用信号経路とを接続可能な割り込み用の信号経路と制御リレーとを設けている。これにより、基板面積や部品コストを増大させることなく、ＤＵＴ１０２を接続したまま自己診断機能が実現されるようにしている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２０３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
タイミング校正装置１１３は校正対象の試験回路とタイミング校正信号の授受を行って、タイミング校正装置１１３にタイミング校正信号が入力されるまでの時間を検出する。そして、全ての試験回路について当該時間を検出して、検出した時間の間に生じている誤差をなくすようにしてタイミング校正を行っている。
【００１３】
試験回路とタイミング校正装置１１３との間をタイミング校正信号が伝送するために、タイミング校正信号の経路に接続される経路の校正系リレー１１６やテストリレー１２２はオフの状態になっている。これらのリレーはオフ容量を有しており、当該オフ容量に異常を生じている場合には、タイミング校正信号に影響を与え、結果としてタイミング校正を正確に行うことができなくなる。
【００１４】
リレーのオフ容量に異常を生じる要因としては、リレーの実装間違いや経時的にオフ容量が変化する等の種々の要因があるが、いずれにしろリレーのオフ容量が過剰に大きくなる異常を生じると、タイミング校正信号の波形に波形なまり（劣化）を生じる。これにより、タイミング校正信号の波形の立ち上がり（または立ち下り）が本来的な波形のものより緩やかになる（鈍化する）。
【００１５】
タイミング校正装置１１３はタイミング校正信号の電圧を検出しており、入力電圧が所定の閾値に到達したときにタイミング校正信号の入力を検出する。従って、タイミング校正信号に波形なまりを生じると、本来的に検出される時間に対して誤差を生じる。この時間的な誤差を要因として、試験回路のタイミング校正を正確に行うことができなくなる。
【００１６】
そこで、本発明は、半導体試験装置に設けられるリレーのオフ容量に異常を生じているか否かを検出することを目的とする。
【課題を解決するための手段】
【００１７】
以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスの試験を行うための試験回路を設けた試験部を備える半導体試験装置であって、前記試験部に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力して前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出する異常検出部を備えたこと を特徴とする。
【００１８】
この半導体試験装置によれば、リレーに出力した電流または電圧を検出して、検出電圧の時間的な変化を検出している。これにより、オフ容量に異常を生じている場合と正常な場合とで時間的な電圧の変化が異なることから、リレーのオフ容量に異常を生じているか否かを検出することができるようになる。
【００１９】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記異常検出部は、検出した電圧が第１の閾値からこの第１の閾値よりも高い第２の閾値に到達するまでの時間を実測時間として計測する時間計測部と、前記オフ容量に異常を生じていないときの前記第１の閾値から前記第２の閾値に到達するまでの時間を基準時間として、前記時間計測部が計測する実測時間と前記基準時間との間の時間差に基づいて、前記異常を生じているか否かの判定を行う処理部と、を備えていることを特徴とする。
【００２０】
この半導体試験装置によれば、実測時間と基準時間とを比較することで、検出電圧の時間的な変化を認識することができる。これにより、リレーのオフ容量に異常を生じているか否かを検出することができるようになる。
【００２１】
本発明の第３の半導体試験装置は、第２の半導体試験装置であって、前記処理部は、前記検査対象のリレーと前記異常検出部との間の経路の理想的な経路容量、前記検査対象のリレーのオフ容量がないときの前記到達時間および前記時間差に基づいて、前記検査対象のリレーのオフ容量を検出していることを特徴とする。
【００２２】
この半導体試験装置によれば、検査対象のリレーのオフ容量を検出することができる。これにより、検出したリレーのオフ容量に基づいてオフ容量に異常を生じているか否かを検出できるため、より直接的な検査が可能になる。
【００２３】
本発明の第４の半導体試験装置は、第３の半導体試験装置であって、前記試験回路のうちタイミング校正の対象となる試験回路との間でタイミング校正信号の授受を行い、このタイミング校正信号の授受の時間に基づいて、前記試験回路の動作タイミングを校正するタイミング校正部を備え、このタイミング校正部は、前記試験回路と前記タイミング校正部との間の経路に接続されるオフ状態のリレーのオフ容量の合成容量、前記経路の理想的な経路容量および前記合成容量がゼロのときの前記タイミング校正信号が検出されるまでの時間に基づいて、前記合成容量に基づくタイミング校正の誤差を検出し、前記試験回路のタイミング校正を行うときに前記誤差を調整してタイミング校正を行うことを特徴とする。
【００２４】
この半導体試験装置によれば、タイミング校正信号の経路に接続される経路に設けたリレーのオフ容量に基づいて、オフ容量がタイミング校正信号に与える影響を加味したタイミング校正が可能になる。これにより、リレーのオフ容量による影響を排除したタイミング校正を行うことが可能になる。
【００２５】
本発明の第５のリレーのオフ容量異常検出方法は、被試験デバイスの試験を行うための試験部に設けたリレーのオフ容量の異常を検出するリレーのオフ容量異常検出方法であって、前記リレーのうち検査対象のリレーをオフにした状態で、このリレーに電流または電圧を印加して、前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出することを特徴とする。
【発明の効果】
【００２６】
本発明は、オフ容量を検出する対象に対して電流または電圧を印加して電圧を検出し、検出電圧の時間的な変化を検出することで、リレーのオフ容量に異常を生じているか否かを検出することが可能になる。
【図面の簡単な説明】
【００２７】
【図１】実施形態の半導体試験装置の構成図である。
【図２】ＤＣ計測ユニットの構成図である。
【図３】電圧の波形を示した図である。
【図４】従来の半導体試験装置の構成図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の半導体試験装置の構成を示している。半導体試験装置は試験部１を備えて構成しており、試験部１に試験対象であるＤＵＴ（被試験デバイス：Device Under Test）２を接続している。試験部１はＤＵＴ２の良否判定を行う試験部として機能しており、例えばピンエレクトロニクスカードを適用できる。なお、ＤＵＴ２は試験部１に複数個接続されていてもよく、半導体試験装置に試験部１を複数個備えるようにしてもよい。
【００２９】
試験部１はドライバ回路１０とコンパレータ回路１１とタイミング校正装置１２とＤＣ計測ユニット１３とリレー制御部１４とを備えて構成している。ドライバ回路１０は所定のタイミング（ラッチタイミング）で試験信号をＤＵＴ２に印加する試験回路であり、コンパレータ回路１１は所定のタイミングでＤＵＴ２が出力した応答信号を基準値と比較して良否判定を行う試験回路である。
【００３０】
ドライバ回路１０はＮ（Ｎは自然数）個を備えており、コンパレータ回路１１はＭ（Ｍは自然数：Ｍ＜Ｎ）個を備えている。従って、ドライバ回路１０の個数はコンパレータ回路１１の個数よりも多くしている。勿論、同数であってもよく、コンパレータ回路１１の個数の方を多くしてもよい。
【００３１】
コンパレータ回路１１の入力端は全てドライバ回路１０の出力端に接続している。一方、「Ｎ−Ｍ」個のドライバ回路１０はコンパレータ回路１１と接続していないため、当該ドライバ回路１０は単独で構成されている。なお、ドライバ回路１０とコンパレータ回路１１とを接続せずに、全てを単独で構成するようにしてもよい。
【００３２】
タイミング校正装置１２はドライバ回路１０およびコンパレータ回路１１のタイミング校正を行うタイミング校正部である。タイミング校正装置１２は校正対象となる試験回路（ドライバ回路１０またはコンパレータ回路１１）との間でタイミング校正信号の授受を行う。
【００３３】
タイミング校正装置１２は試験回路が出力したタイミング校正信号を入力するまでの時間を検出する（または、タイミング校正装置１２と試験回路との間でタイミング校正信号が往復する時間を検出してもよい）。全ての試験回路との間でタイミング校正信号の授受を行い、各試験回路についての時間検出を行う。そして、各試験回路について検出した時間が異なる場合には、試験回路の動作タイミングを校正するタイミング校正を行う。
【００３４】
タイミング校正装置１２に接続されるタイミング校正信号の経路となる校正経路１５は複数本に分岐する。そして、分岐した各校正経路１５がそれぞれ複数本分岐した構成となっている。つまり、分岐の段数が複数段になったトーナメント構造になっている。最終的にＮ本の校正経路１５に分岐されて、Ｎ個のドライバ回路１０に接続される。
【００３５】
１本の校正経路１５をＮ本に分岐させる（１段で分岐させる）こともできるが、複数段に分けたトーナメント構造とすることで、タイミング校正装置１２から各試験回路までの経路長の等長化を図っている。これにより、タイミング校正信号の伝送特性に与える影響を抑制している。
【００３６】
トーナメント構造の校正経路１５には校正系リレー１６を設けており、これによりリレートーナメント１７が構成される。校正系リレー１６をオンまたはオフにすることにより、タイミング校正装置１２と特定の１つの試験回路とを接続するようにしている。
【００３７】
ＤＣ計測ユニット１３は各試験回路に対して電圧または電流を入力して、試験回路からの電圧を検出する。これにより、出力電圧や出力インピーダンスの異常、リーク電流の検出等の回路異常を生じているか否かの自己診断を行う。このために、電圧または電流を出力するフォース線１８および電圧を入力するセンス線１９を設けている。また、センス線１９には抵抗２０を設けている。
【００３８】
フォース線１８およびセンス線１９はＮ本に分岐する。そして、１本のフォース線１８および１本のセンス線１９が１本のテスト経路２１に合流する。テスト経路２１はＮ本を設けており、ドライバ回路１０とＤＵＴ２との間を接続する。テスト経路２１にはテスト経路２１をオンまたはオフに切り替えるテストリレー２２が設けられており、ＤＵＴ２の間を接続または非接続に切り替える。
【００３９】
分岐後のフォース線１８にはフォースリレー２３が設けられ、分岐後のセンス線１９にはセンスリレー２４が設けられている。従って、フォースリレー２３およびセンスリレー２４はＮ個が設けられる。
【００４０】
図２は異常検出部としてのＤＣ計測ユニット１３の構成を示しており、出力制御部３１と電流電圧出力部３２と電圧検出部３３とサンプリング部３４と時間計測部３５と処理部３６とデータ記憶部３７とを備えて構成している。出力制御部３１は電圧または電流を出力するように電流電圧出力部３２を制御している。電流電圧出力部３２はフォース線１８に接続されており、フォース線１８に電圧または電流を出力する。
【００４１】
フォース線１８を介して検査対象に入力された電圧または電流は、センス線１９を介して電圧検出部３３に入力される。電圧検出部３３はセンス線から入力する電圧を検出しており、検出した電圧をサンプリング部３４に入力する。サンプリング部３４は入力した電圧を時間軸方向に所定の分解能で電圧値を検出するサンプリングを行う。これにより、経時的な電圧の変化を認識する。
【００４２】
時間計測部３５はサンプリング部３４が検出している電圧値に基づいて時間の計測を行っている。時間計測の開始は検出電圧が閾値ＶＬ（第１の閾値）になった時点から開始し、閾値ＶＬより高い閾値ＶＨ（第２の閾値）に到達した時点で時間計測を終了する。このときに時間計測部３５が計測した時間を実測時間Ｔ１として、実測時間Ｔ１のデータを処理部３６に出力する。
【００４３】
処理部３６はデータ記憶部３７から基準時間Ｔ２を読み出して、基準時間Ｔ２と実測時間Ｔ１とを比較することで、リレーのオフ容量に異常を生じているか否かを検出している。基準時間Ｔ２は各リレーのオフ容量が正常である場合における検出電圧が閾値ＶＬからＶＨに到達するまでの時間である。処理部３６は実測時間Ｔ１と基準時間Ｔ２とを比較することで、異常検出を行っている。
【００４４】
基準時間Ｔ２はリレーのオフ容量が正常である場合の時間であり、仕様や設計等から得られる既知の情報になる。従って、データ記憶部３７に各リレーのそれぞれについて基準時間Ｔ２を記憶させることができる。なお、各基準時間Ｔ２はオフ容量に異常を生じていない条件下で実測して得るようにしてもよい。
【００４５】
リレー制御部１４は各リレーのオン・オフ制御を行っており、個別的に制御している。リレー制御部１４の制御により、タイミング校正信号やＤＣ計測ユニット１３からの電圧や電流等の経路が決定される。
【００４６】
次に、動作について説明する。タイミング校正装置１２は校正対象となる試験回路（ドライバ回路１０Ａとする）とタイミング校正信号の授受を行うことにより、タイミング校正を行う。このとき、タイミング校正信号はドライバ回路１０Ａとタイミング校正装置１２との間の経路を伝達する。
【００４７】
ドライバ回路１０Ａからタイミング校正装置１２にタイミング校正信号を伝送させるために、タイミング校正信号の経路上の校正系リレー１６はオンになっているが、タイミング校正信号の経路に接続される経路のリレーはオフに制御している。これにより、タイミング校正信号に特定の経路を伝送させることができる。
【００４８】
タイミング校正信号の経路に接続される経路のリレーとしては校正系リレー１６およびテストリレー２２がある。これらのリレーをオフにしている。このとき、オフ状態の各リレーにはオフ容量が存在しており、当該オフ容量はタイミング校正信号に対して影響を及ぼす。
【００４９】
リレーのオフ容量が大きい場合には、タイミング校正信号の波形になまりを生じさせる。タイミング校正装置１２はタイミング校正信号を電圧で検出しており、所定の電圧に到達したときにタイミング校正信号の入力を検出する。よって、波形なまりを生じると、オフ容量が正常な場合と比較して、タイミング校正信号の検出タイミングに誤差を生じる。この誤差によりタイミング校正の正確性を確保できなくなる。
【００５０】
従って、タイミング校正信号の経路に接続されるリレーのオフ容量に異常を生じているか否かの検査を事前に行う。検査対象となるのは、タイミング校正信号に影響を与えるリレーである。従って、タイミング校正信号の経路に接続される経路のリレーとして、校正系リレー１６およびテストリレー２２が検査対象になる。
【００５１】
これら全てのリレーについてオフ容量の異常検出を行う。このオフ容量の異常検出は異常検出部としてのＤＣ計測ユニット１３が行う。以下、検査対象を校正系リレー１６のうちの１つ（校正系リレー１６Ａ）として説明する。
【００５２】
最初に、リレー制御部１４はＤＣ計測ユニット１３と校正系リレー１６Ａとが接続され、他は接続されないように各種のリレー制御を行う。従って、ＤＣ計測ユニット１３と校正系リレー１６Ａとを接続する経路（タイミング校正信号が伝送される経路）に接続される経路のリレー（校正系リレー１６およびテストリレー２２）はオフにされる。
【００５３】
この状態で、ＤＣ計測ユニット１３の出力制御部３１は電流電圧出力部３２から所定の電圧ＶＦを出力させる。出力された電圧ＶＦはフォース線１８からテスト経路２１を介して、校正系リレー１６Ａに入力される。なお、このときに、試験回路に電圧ＶＦが入力されないように、試験回路をハイインピーダンス状態等に設定しておく。
【００５４】
検査対象の校正系リレー１６Ａはオフ状態となるように制御している。これにより、校正系リレー１６Ａに入力された電圧ＶＦはそのままテスト経路２１およびセンス線１９を介して、ＤＣ計測ユニット１３に入力される。この電圧ＶＦは電圧検出部３３で検出され、サンプリング部３４により所定時間ごとに電圧値がサンプリングされる。
【００５５】
電圧検出部３３で検出される電圧は０ボルトから経時的に上昇する。時間計測部３５は電圧が閾値ＶＬから閾値ＶＨになるまでの時間を実測時間Ｔ１として計測している。この実測時間Ｔ１のデータは処理部３６に出力される。処理部３６は校正系リレー１６Ａに対応する基準時間Ｔ２をデータ記憶部３７から読み出して、実測時間Ｔ１と基準時間Ｔ２との比較を行う。
【００５６】
図３の実線は校正系リレー１６Ａのオフ容量が理想状態のときの電圧の変化を示しており、同図の破線は校正系リレー１６Ａのオフ容量が異常なときの電圧の変化を示している。なお、同図の時間軸（ｔ）方向に並列している複数の矢印はサンプリングの分解能を示している。同図に示すように、オフ容量に異常を生じている場合には波形なまりを生じており、波形の立ち上がりが鈍化する。これにより、閾値ＶＬからＶＨに到達するまでの実測時間Ｔ１は基準時間Ｔ２よりも遅くなる。
【００５７】
処理部３６は実測時間Ｔ１と基準時間Ｔ２との間の時間差を求める。そして、この時間差が許容範囲内であれば、校正系リレー１６Ａのオフ容量は正常であると判定し、許容範囲外であれば、オフ容量に異常を生じていると判定する。これにより、オフ容量に異常を生じているか否かが検出される。
【００５８】
従って、検査対象の校正系リレー１６Ａのオフ容量に異常を生じているか否かを検出することができる。タイミング校正信号に影響を与える全てのリレーについてオフ容量に異常を生じているか否かの検査を行い、全てが正常であることが認識されたときには、タイミング校正の正確性が保証される。一方、異常を生じている場合には、タイミング校正の正確性が保証されないことが認識されるようになる。
【００５９】
ここでは、実測時間Ｔ１と基準時間Ｔ２との時間差に基づいてオフ容量の異常検出を行っているが、この時間差は電圧検出部３３が検出する電圧の時間的な変化を示している。つまり、閾値ＶＬとＶＨとは固定されていることから、検出電圧の時間的な変化は実測時間Ｔ１と基準時間Ｔ２とによって示されることになる。
【００６０】
従って、検出電圧の時間的な変化を認識できればよく、例えば電圧検出部３３が検出する時間を固定して、当該時間の中における電圧の上昇度を検出することによっても検出電圧の時間的な変化を認識することはできる。これによっても、オフ容量の異常検出が可能になる。
【００６１】
次に、変形例１について説明する。この変形例では、検査対象の校正系リレー１６Ａのオフ容量（ＣＸ１とする）を求めるようにしている。前述したように、ＤＣ計測ユニット１３から電圧（電圧値ＶＦ）を出力させて、校正系リレー１６Ａから戻ってきた電圧を検出する。これにより、実測時間Ｔ１を得る。
【００６２】
そして、ＤＣ計測ユニット１３と校正系リレー１６Ａとの間の経路の理想的な容量（経路容量）をＣＸ２、当該経路の抵抗をＲＸとする。また、校正系リレー１６Ａのオフ容量をゼロとしたときの閾値ＶＬからＶＨに到達するまでの時間を理想時間Ｔ３とする。このとき、校正系リレー１６Ａのオフ容量がゼロであれば、以下の式１が成立する。
「ＶＨ＝ＶＦ×（１−ｅｘｐ（−Ｔ３／（ＣＸ２×ＲＸ）））」（式１）
【００６３】
一方、校正系リレー１６Ａにはオフ容量ＣＸ１を生じている。このオフ容量を要因として、理想時間Ｔ３からΔｔｘの時間分の遅延を生じる。従って、式１は以下の式２になる。
「ＶＨ＝ＶＦ×（１−ｅｘｐ（−（Ｔ３＋Δｔｘ）／（（ＣＸ２＋ＣＸ１）×ＲＸ）））」（式２）
【００６４】
なお、式１および式２では、簡単のため閾値ＶＬが０ボルトであるものとしている。式１および式２から「ＣＸ１＝Δｔｘ×ＣＸ２／Ｔ３」（式３）が得られる。Δｔｘは理想時間Ｔ３と実測時間Ｔ１との差分（Δｔｘ＝Ｔ１−Ｔ３）であり、理想時間Ｔ３は既知として得られ、実測時間Ｔ１は計測して得られることから、Δｔｘは得られる。
【００６５】
また、理想的な経路容量ＣＸ２および理想時間Ｔ３は理想値であり、設計や仕様等から得られるものである。よって、Δｔｘ、ＣＸ２、Ｔ３の全ての値を得ることができるため、校正系リレー１６Ａの経路容量を求めることができる。
【００６６】
オフ容量ＣＸ１はゼロでなくてもよく、所定の許容範囲内であれば、タイミング校正の正確性を損なうことはない。よって、処理部３６は得られたオフ容量ＣＸ１が許容範囲内であるか否かを判定し、許容範囲外のときにオフ容量の異常を検出するようにしている。
【００６７】
前述した実施形態では、実測時間Ｔ１と基準時間Ｔ２とに基づいてオフ容量の異常検出を行ったが、本変形例ではオフ容量ＣＸ１を直接的に求めている。検出するのはオフ容量ＣＸ１が異常であるか否かであり、前述したように実測時間Ｔ１と基準時間Ｔ２とに基づいて行う場合と比較して直接的に異常検出を行うことができる。
【００６８】
なお、ここでは、ＤＣ計測ユニット１３から電圧を印加してオフ容量を得ているが、電流（電流値ＩＦ）を印加してもよい。この場合には以下の式４および式５が成立する。
「ＶＨ＝（ＩＦ×Ｔ３）／ＣＸ２」（式４）
「ＶＨ＝（ＩＦ×（Ｔ３＋Δｔｘ））／（ＣＸ１＋ＣＸ２）」（式５）
【００６９】
以上の式４および式５から「ＣＸ１＝Δｔｘ×ＣＸ２／Ｔ３」（式６）が得られる。この式６は式３と同じであり、これによりオフ容量ＣＸ１を得ることができる。
【００７０】
次に、変形例２について説明する。タイミング校正信号に影響を与える校正系リレー１６およびテストリレー２２のオフ容量に異常を生じていることが検出されたときには、その対処を行うが、対処方法はオフ容量ＣＸ１の値によって変えている。
【００７１】
オフ容量ＣＸ１の値が過剰に大きい場合には、リレーの交換を行う。これにより、オフ容量が正常なリレーを用いてタイミング校正が可能になる。一方、リレーのオフ容量は異常であるものの、その値がそれほど大きくない場合には、リレーの交換を行うのではなく、タイミング校正装置１２が行うタイミング校正の時間を調整する。これにより、リレー交換の作業を要することなく正確なタイミング校正が可能になる。
【００７２】
タイミング校正の時間を調整する場合には、調整時間を得ることが必要になる。この調整時間をΔｔｙとする。また、タイミング校正の対象となる試験回路をドライバ回路１０Ａとする。従って、リレー制御部１４はドライバ回路１０Ａとタイミング校正装置１２との間を接続し、他を接続しないようにリレー制御を行う。
【００７３】
ドライバ回路１０Ａからタイミング校正装置１２に電圧値ＶＤのタイミング校正信号が出力される。タイミング校正装置１２はＤＣ計測ユニット１３とほぼ同等の機構が備えられており、ドライバ回路１０Ａから出力されたタイミング校正信号の電圧を検出する。タイミング校正装置１２で検出されるタイミング校正信号の電圧は０ボルトから徐々に上昇する。そして、タイミング校正装置１２は所定電圧（ＶＴとする）を検出したときに、タイミング校正信号の入力を検出する。
【００７４】
リレー制御部１４はタイミング校正信号の経路に接続される経路のリレー（校正系リレー１６やテストリレー２２）をオフにしており、これによりドライバ回路１０Ａからのタイミング校正信号がタイミング校正装置１２に入力される。よって、これらのリレーのオフ容量がタイミング校正信号に影響を与える。
【００７５】
リレーのオフ容量はリレーに対して並列接続されている状態になる。よって、タイミング校正信号の経路に接続される経路のリレーのオフ容量は、タイミング校正信号の経路を基準にしたときに、各オフ容量が並列接続された状態になる。従って、各リレーのそれぞれのオフ容量をｃｙ１、ｃｙ２、・・・とすると、その合成容量ＣＹ１は「ＣＹ１＝ｃｙ１＋ｃｙ２＋・・・」となる。
【００７６】
また、ドライバ回路１０Ａとタイミング校正装置１２との間の理想的な経路容量をＣＹ２とし、経路抵抗をＲＹとする。そして、合成容量ＣＹ１をゼロとしたときに、ドライバ回路１０Ａからタイミング校正装置１２にタイミング校正信号が入力されるまでの間の時間を理想時間Ｔ４とすると、以下の式７が成立する。
「ＶＴ＝ＶＤ×（１−ｅｘｐ（−Ｔ４／（ＣＹ２×ＲＹ）））」（式７）
【００７７】
一方、タイミング校正信号の経路に接続されるオフ状態の各リレーのオフ容量がタイミング校正信号に波形なまりを生じさせる。これにより、タイミング校正装置１２がタイミング校正信号の入力を検出するまでの時間に誤差を生じる。この誤差が調整時間Δｔｙになる。このとき、式７は以下の式８になる。
「ＶＴ＝ＶＤ×（１−ｅｘｐ（―（Ｔ４＋Δｔｙ）／（（ＣＹ２＋ＣＹ１）×ＲＹ）））」（式８）
【００７８】
以上の式７および式８から「Δｔｙ＝ＣＹ１×Ｔ４／ＣＹ２」（式９）が得られる。Ｔ４はオフ容量の合成容量ＣＹ１がゼロのときの理想時間であり、既知の値として得ることができる。ＣＹ２も理想的な経路容量であるため、既知の値として得ることができる。
【００７９】
一方、ＣＹ１は各リレーのオフ容量の合成容量である。各リレーのオフ容量ｃｙ１、ｃｙ２、・・・は変形例１で得られたＣＸ１になる。よって、各リレーについてのオフ容量ｃｙ１、ｃｙ２、・・・も認識できているため、合成容量ＣＹ１を得ることもできる。よって、式９は以下の式１０になる。
「Δｔｙ＝（ｃｙ１＋ｃｙ２＋・・・）×Ｔ４／ＣＹ２」（式１０）
【００８０】
従って、調整時間Δｔｙを得ることができる。タイミング校正装置１２は試験回路の動作タイミングに所定の遅延時間を与えることで、タイミング校正を行う。このときに、所定の遅延時間に調整時間Δｔｙを加味することで、リレーのオフ容量の影響を加味した正確なタイミング校正を行うことが可能になる。
【００８１】
なお、本変形例では、タイミング校正信号の経路に接続されるオフ容量に異常を生じており、且つリレーの交換を必要としない場合に、調整時間Δｔｙを求めて、タイミング校正の時間調整を行っている。この調整時間Δｔｙはオフ容量が正常な場合にも適用することができる。
【００８２】
つまり、リレーには所定のオフ容量が存在しているが、当該オフ容量には前述した許容範囲が設定されている。従って、当該許容範囲内であっても、調整時間Δｔｙを調整することで、より高精度なタイミング調整が可能になる。また、調整時間Δｔｙを大きくすることが可能である場合には、リレーの交換を必要とする程度に大きな時間差を生じたとしても、調整時間Δｔｙによりタイミング校正を行ってもよい。
【符号の説明】
【００８３】
１ 試験部
２ ＤＵＴ
１０ ドライバ回路
１１ コンパレータ回路
１２ タイミング校正装置
１３ ＤＣ計測ユニット
１４ リレー制御部
１５ 校正経路
１６ 校正系リレー
１７ リレートーナメント
１８ フォース線
１９ センス線
２１ テスト経路
２２ テストリレー
３１ 出力制御部
３２ 電流電圧出力部
３３ 電圧検出部
３４ サンプリング部
３５ 時間計測部
３６ 処理部
３７ データ記憶部
【特許請求の範囲】
【請求項１】
被試験デバイスの試験を行うための試験回路を設けた試験部を備える半導体試験装置であって、
前記試験部に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力して前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出する異常検出部を備えたこと
を特徴とする半導体試験装置。
【請求項２】
前記異常検出部は、
検出した電圧が第１の閾値からこの第１の閾値よりも高い第２の閾値に到達するまでの時間を実測時間として計測する時間計測部と、
前記オフ容量に異常を生じていないときの前記第１の閾値から前記第２の閾値に到達するまでの時間を基準時間として、前記時間計測部が計測する実測時間と前記基準時間との間の時間差に基づいて、前記異常を生じているか否かの判定を行う処理部と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記処理部は、前記検査対象のリレーと前記異常検出部との間の経路の理想的な経路容量、前記検査対象のリレーのオフ容量がないときの前記到達時間および前記時間差に基づいて、前記検査対象のリレーのオフ容量を検出していること
を特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記試験回路のうちタイミング校正の対象となる試験回路との間でタイミング校正信号の授受を行い、このタイミング校正信号の授受の時間に基づいて、前記試験回路の動作タイミングを校正するタイミング校正部を備え、
このタイミング校正部は、前記試験回路と前記タイミング校正部との間の経路に接続されるオフ状態のリレーのオフ容量の合成容量、前記経路の理想的な経路容量および前記合成容量がゼロのときの前記タイミング校正信号が検出されるまでの時間に基づいて、前記合成容量に基づくタイミング校正の誤差を検出し、前記試験回路のタイミング校正を行うときに前記誤差を調整してタイミング校正を行うこと
を特徴とする請求項３記載の半導体試験装置。
【請求項５】
被試験デバイスの試験を行うための試験部に設けたリレーのオフ容量の異常を検出するリレーのオフ容量異常検出方法であって、
前記リレーのうち検査対象のリレーをオフにした状態で、このリレーに電流または電圧を印加して、前記リレーからの電圧を検出し、
検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出すること
を特徴とするリレーのオフ容量異常検出方法。
【請求項１】
被試験デバイスの試験を行うための試験回路を設けた試験部を備える半導体試験装置であって、
前記試験部に設けられる複数のリレーのうち検査対象のリレーをオフにして電圧または電流を出力して前記リレーからの電圧を検出し、検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出する異常検出部を備えたこと
を特徴とする半導体試験装置。
【請求項２】
前記異常検出部は、
検出した電圧が第１の閾値からこの第１の閾値よりも高い第２の閾値に到達するまでの時間を実測時間として計測する時間計測部と、
前記オフ容量に異常を生じていないときの前記第１の閾値から前記第２の閾値に到達するまでの時間を基準時間として、前記時間計測部が計測する実測時間と前記基準時間との間の時間差に基づいて、前記異常を生じているか否かの判定を行う処理部と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記処理部は、前記検査対象のリレーと前記異常検出部との間の経路の理想的な経路容量、前記検査対象のリレーのオフ容量がないときの前記到達時間および前記時間差に基づいて、前記検査対象のリレーのオフ容量を検出していること
を特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記試験回路のうちタイミング校正の対象となる試験回路との間でタイミング校正信号の授受を行い、このタイミング校正信号の授受の時間に基づいて、前記試験回路の動作タイミングを校正するタイミング校正部を備え、
このタイミング校正部は、前記試験回路と前記タイミング校正部との間の経路に接続されるオフ状態のリレーのオフ容量の合成容量、前記経路の理想的な経路容量および前記合成容量がゼロのときの前記タイミング校正信号が検出されるまでの時間に基づいて、前記合成容量に基づくタイミング校正の誤差を検出し、前記試験回路のタイミング校正を行うときに前記誤差を調整してタイミング校正を行うこと
を特徴とする請求項３記載の半導体試験装置。
【請求項５】
被試験デバイスの試験を行うための試験部に設けたリレーのオフ容量の異常を検出するリレーのオフ容量異常検出方法であって、
前記リレーのうち検査対象のリレーをオフにした状態で、このリレーに電流または電圧を印加して、前記リレーからの電圧を検出し、
検出した電圧の時間的な変化に基づいて、前記リレーのオフ容量に異常を生じているか否かを検出すること
を特徴とするリレーのオフ容量異常検出方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−４２２７６（Ｐ２０１２−４２２７６Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８２２８８（Ｐ２０１０−１８２２８８）
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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