半導体集積回路及びノイズ耐性検査方法
【課題】半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供する。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号中のノイズ成分を除去するノイズ除去機能を検査する技術に関し、特に、半導体集積回路に組み込まれたノイズ除去回路の機能を検査する技術に関する。
【背景技術】
【０００２】
半導体集積回路においては、入力信号中のノイズ成分の振幅を減衰させて内部回路へのノイズの混入を防止するために、たとえば、ローパスフィルタ特性を有するノイズ除去回路が組み込まれている。半導体集積回路の出荷時には、ノイズ除去回路のノイズ耐性などの特性を保証するためにその実力値を検査することが行われる。この種のノイズ除去回路に関する先行技術文献としては、たとえば、特開２００２−２１７６９５号公報（特許文献１）が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２１７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のノイズ耐性の特性については、たとえば、半導体集積回路の入力端子にノイズを含むテスト信号を入力し、このテスト信号に応じて半導体集積回路が誤動作を起こすか否かを調べるという機能検査により良否判定（ＰＡＳＳ／ＦＡＩＬ判定）が行われていた。
【０００５】
しかしながら、このような機能検査では、半導体集積回路に組み込まれたノイズ除去回路の特性を直接測定することができず、ノイズ除去回路以外の別回路がテスト信号に応答し測定結果に影響を与えるため、ノイズ耐性に関する正確な実力値（誤動作を起こさない特性値の範囲）を測定することが困難であった。また、検査に要する時間が増大するという問題もあった。
【０００６】
上記に鑑みて本発明の目的は、半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による半導体集積回路は、外部から入力された信号中のノイズ成分の振幅を減衰させてノイズ除去信号を出力する入力バッファと、前記ノイズ除去信号を入力とし、前記ノイズ除去信号の論理レベルが第１の論理レベルから該第１の論理レベルとは異なる第２の論理レベルに変化したときに、この論理レベルの変化に応じて、前記第１及び第２の論理レベルのうちのいずれか一方を有する論理信号をラッチする論理回路とを備えることを特徴とする。
【０００８】
本発明によるノイズ耐性検査方法は、前記半導体集積回路にテスト信号を入力させるステップと、前記テスト信号が前記入力端子に入力される間、前記半導体集積回路の外部出力端子から出力された応答信号の論理レベルを監視するステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、論理回路に保持される論理信号に基づいて、ノイズ耐性に関する正確な特性を測定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図２】入力バッファの構成の一例を示す図である。
【図３】実施の形態１に係るノイズ耐性検査方法を説明するための図である。
【図４】入力回路における各種信号波形を示すタイミングチャートである。
【図５】入力回路における各種信号波形を示すタイミングチャートである。
【図６】本発明に係る実施の形態２のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図７】実施の形態２に係るノイズ耐性検査方法を説明するための図である。
【図８】本発明に係る実施の形態３のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図９】ＲＳ型フリップフロップの一例を示す図である。
【図１０】入力回路における各種信号波形を示すタイミングチャートである。
【図１１】入力回路における各種信号波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１２】
実施の形態１．
図１は、本発明に係る実施の形態１のノイズ除去機能付き半導体集積回路１Ａの主要部を概略的に示す図である。この半導体集積回路１Ａは、外部入力端子である入力パッド４１，４２と、入力パッド４１，４２から入力された信号を受け付ける入力回路（入力インタフェース部）１０と、内部回路２０と、内部回路２０の出力信号を外部に出力する出力回路（出力インタフェース部）３０とを備える。
【００１３】
入力回路１０は、入力バッファ（ノイズ除去回路）１１と、Ｄ型フリップフロップ１２，１３と、論理和（ＯＲ）ゲート１４とを含む。入力バッファ１１は、入力パッド４１から入力された入力信号ＩＮに含まれるノイズ成分の振幅を減衰させてノイズ除去信号を出力するフィルタ機能を有している。入力バッファ１１から出力されたノイズ除去信号ＯＵＴは、内部回路２０と、Ｄ型フリップフロップ１２，１３とにそれぞれ供給される。図２は、入力バッファ１１の構成の一例を示す図である。図２に示される入力バッファ１１は、直列接続されたインバータ（論理反転回路）１１１，１１２と、抵抗素子１１３と、この抵抗素子１１３と並列接続されたキャパシタ１１４と、直列接続されたインバータ（論理反転回路）１１５，１１６とを有するものである。抵抗素子１１３とキャパシタ１１４とでローパスフィルタが構成されている。なお、入力バッファ１１の構成は、図２に示すものに限定されない。
【００１４】
Ｄ型フリップフロップ１２は、図１に示されるように、データ入力端子（Ｄ端子）と、データ出力端子である正相出力端子（Ｑ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、正相クロック入力端子とを有している。他方のＤ型フリップフロップ１３は、データ入力端子（Ｄ端子）と、データ出力端子である正相出力端子（Ｑ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、逆相クロック入力端子とを有する。Ｄ型フリップフロップ１２，１３のＤ端子には、一方の論理レベル（Ｈレベル）に相当する電源電圧ＶＤＤが供給されている。
【００１５】
これらＤ型フリップフロップ１２，１３の動作は典型的なＤ型フリップフロップの動作と同じである。すなわち、Ｄ型フリップフロップ１２は、正相クロック入力端子に入力されるノイズ除去信号の立ち上がりエッジ（ノイズ除去信号の論理レベルのＬレベルからＨレベルへの変化）に応じて、Ｄ端子に入力される電源電圧ＶＤＤの論理信号をラッチ（記憶）し、次の立ち上がりエッジが正相クロック入力端子に入力するまで当該論理信号を保持し続ける。また、Ｄ型フリップフロップ１２は、保持する論理信号をＱ端子からＯＲゲート１４に出力する。他方のＤ型フリップフロップ１３は、逆相クロック入力端子に入力されるノイズ除去信号の立ち下がりエッジ（ノイズ除去信号の論理レベルのＨレベルからＬレベルへの変化）に応じて、Ｄ端子に入力される電源電圧ＶＤＤの論理信号をラッチ（記憶）し、次の立ち下がりエッジが逆相クロック入力端子に入力するまで当該論理信号を保持し続ける。また、Ｄ型フリップフロップ１３は、保持する論理信号をＱ端子からＯＲゲート１４に出力する。ＯＲゲート１４は、Ｄ型フリップフロップ１２の出力とＤ型フリップフロップ１３の出力とに論理和演算を施し、その結果を示す信号ＴＥＳＴＯＵＴを出力パッド（外部出力端子）４３に出力する。
【００１６】
また、入力パッド４２にリセットパルスを含むリセット信号ＲＳＴが入力されると、Ｄ型フリップフロップ１２，１３は、このリセットパルスの立ち下がりエッジに応じて、保持する信号の値を初期値（Ｌレベルに相当する論理値）にリセットする。
【００１７】
上記半導体集積回路１Ａのノイズ耐性に関する検査は、図３に示されるようなテスタ２Ａを用いて行われる。テスタ２Ａは、既知のノイズ成分を含むテスト信号ＩＮとリセット信号ＲＳＴとを半導体集積回路１Ａに供給し、テスト信号ＩＮに対して入力回路１０から出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。具体的には、テスタ２Ａは、周期的にリセットパルスをリセット信号ＲＳＴとして出力しつつ、テスト信号ＩＮの波形を時間とともに段階的に変化させる。この間、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルを監視し、応答信号ＴＥＳＴＯＵＴの論理レベルが変化したときに入力バッファ１１のノイズ除去機能が限界を超えたと判断する。そして、テスタ２Ａは、ノイズ除去機能が限界を超えた直前における当該応答信号ＴＥＳＴＯＵＴの特性（たとえば、パルス幅やデューティ比や周波数）を記録する。これにより、入力バッファ１１のノイズ除去特性（ノイズ耐性）の実力値を正確に把握することができる。
【００１８】
上記構成を有する入力回路１０の動作を図４及び図５を参照しつつ以下に説明する。図４及び図５は、入力回路１０における各種信号ＲＳＴ，ＩＮ，ＯＵＴ，ＴＥＳＴＯＵＴの波形を示すタイミングチャートである。図４は、テスト信号ＩＮのパルスのデューティ比が５０％未満のときの信号波形を示すタイミングチャートであり、図５は、テスト信号ＩＮのパルスのデューティ比が５０％を超える場合の信号波形を示すタイミングチャートである。本明細書でのデューティ比（デューティサイクル）とは、高レベル（Ｈレベル）区間のパルス幅をパルス周期で割った値をいう。図４及び図５のストローブＳＴＲＢは、信号波形ではなく、テスタ２Ａが応答信号ＴＥＳＴＯＵＴの論理レベルをサンプリングするタイミング（ストロープポイント）を表すものである。図４では、ストローブポイントは、リセットパルスと同期して、時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ１５，ｔ１６，…に設定され、図５では、ストローブポイントは、リセットパルスと同期して、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４，ｔ２５，ｔ２６，…に設定されている。
【００１９】
図４に示されるように、テスト信号ＩＮの高レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ１３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ１４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち上がり及び立ち下がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、Ｄ型フリップフロップ１２は、当該パルスの立ち上がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。一方、Ｄ型フリップフロップ１３は、当該パルスの立ち下がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。よって、出力パッド４３は、時刻ｔ１４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００２０】
一方、図５に示されるように、テスト信号ＩＮの低レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ２３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ２４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち下がり及び立ち上がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、Ｄ型フリップフロップ１３は、当該パルスの立ち下がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。一方、Ｄ型フリップフロップ１２は、当該パルスの立ち上がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。よって、出力パッド４３は、時刻ｔ２４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの低レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００２１】
以上に説明したように実施の形態１の半導体集積回路１Ａでは、入力バッファ１１にノイズ除去性能の限界を超えた信号ＩＮが入力された場合には、その場合に対応する論理値をＤ型フリップフロップ１２，１３に記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、入力バッファ１１のノイズ耐性に関する実力値を直接的に測定することができる。また、従来の機能検査と比べて、検査に要する時間を大幅に短縮することができる。
【００２２】
また、入力バッファ１１は、ノイズ除去信号ＯＵＴの立ち上がりエッジ（論理レベルの低レベルから高レベルへの変化）に応じて論理信号をラッチするＤ型フリップフロップ１２と、ノイズ除去信号ＯＵＴの立ち下がりエッジ（論理レベルの高レベルから低レベルへの変化）に応じて論理信号をラッチするＤ型フリップフロップ１２とを有しているので、ノイズ除去信号ＯＵＴの波形変化を精度良く検出することができる。
【００２３】
さらに、Ｄ型フリップフロップ１２，１３が保持する論理値は、リセット信号ＲＳＴのリセットパルスにより初期値にリセットされる。図４及び図５に示されるように、テスタ２Ａは、リセットパルスと同期して、テスト信号ＩＮの波形を段階的に変化させ、且つ、応答信号ＴＥＳＴＯＵＴの信号レベルをストローブポイントでサンプリングするので、応答信号ＴＥＳＴＯＵＴの論理レベルの変化を確実に検出することができ、しかも、その変化が生じた時点でのテスト信号ＩＮの波形を確実に特定することができる。したがって、ノイズ耐性を高い精度で検査することができる。
【００２４】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図６は、実施の形態２のノイズ除去機能付き半導体集積回路１Ｂの主要部を概略的に示す図である。この半導体集積回路１Ｂは、外部入力端子である入力パッド４１１〜４１３，４２と、入力パッド４１１〜４１３，４２から入力された信号を受け付ける入力回路（入力インタフェース部）１０Ｂと、内部回路２１と、内部回路２１の出力信号を外部に出力する出力回路（出力インタフェース部）３１とを備える。
【００２５】
入力回路１０Ｂは、入力バッファ１１Ｂと、ＯＲゲート１４，１５と、論理積（ＡＮＤ）ゲート１６と、Ｄ型フリップフロップ１２，１３とを含む。Ｄ型フリップフロップ１２，１３及び論理和ゲート１４の各機能は、上記実施の形態１のＤ型フリップフロップ１２，１３及び論理和ゲート１４（図１）の各機能と同じである。
【００２６】
入力バッファ１１Ｂは、入力３系統の３個のノイズ除去回路１１１〜１１３からなり、これらノイズ除去回路１１１〜１１３は、入力パッド４１１〜４１３から入力された信号に含まれるノイズ成分の振幅を減衰させてそれぞれノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を出力するフィルタ機能を有する。これらノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３は、論理和ゲート１５と論理積ゲート１６とにそれぞれ出力される。論理和ゲート１５は、ノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に論理和演算を施し、その演算結果をＤ型フリップフロップ１２の正相クロック入力端子に出力する。一方、論理積ゲート１６は、ノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に論理積演算を施し、その演算結果をＤ型フリップフロップ１３の逆相クロック入力端子に出力する。
【００２７】
上記半導体集積回路１Ｂのノイズ耐性に関する検査は、図７に示されるように、テスタ２Ｂを用いて行われる。テスタ２Ｂは、スト信号ＩＮ１，ＩＮ２，ＩＮ３とリセット信号ＲＳＴとを半導体集積回路１Ｂに供給し、テスト信号ＩＮ１，ＩＮ２，ＩＮ３に対して入力回路１０Ｂから出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。
【００２８】
具体的には、テスタ２Ｂは、テスト信号ＩＮ１〜ＩＮ３のうちの１つのテスト信号ＩＮｋ（ｋは１〜３の範囲内の整数）の波形を時間とともに段階的に変化させ、他のテスト信号の波形を固定（たとえば、他のテスト信号の論理レベルをＨレベルまたはＬレベルに固定）することができる。この間、テスタ２は、応答信号ＴＥＳＴＯＵＴの論理レベルを監視し、応答信号ＴＥＳＴＯＵＴの論理レベルが変化したときにノイズ除去回路１１ｋのノイズ除去機能が限界を超えたと判断する。そして、テスタ２は、ノイズ除去機能が限界を超えた直前における当該応答信号ＴＥＳＴＯＵＴの特性（たとえば、パルス幅やデューティ比や周波数）を記録する。このようにしてノイズ除去回路１１１〜１１３の各々についてノイズ除去特性（ノイズ耐性）の実力値を正確に把握することができる。
【００２９】
たとえば、ノイズ除去回路１１１のノイズ耐性を測定する場合、テスタ２Ｂは、まず、テスト信号ＩＮ２，ＩＮ３の論理レベルをＬレベルに固定し、図４に示されるようなデューティ比が次第に大きくなる信号ＩＮと同じテスト信号ＩＮ１を供給する。テスト信号ＩＮ１の高レベルのパルス幅がノイズ除去回路１１１のノイズ除去性能の限界を超えたとき、論理和ゲート１５は、立ち上がりエッジを有する信号をＤ型フリップフロップ１２の正相クロック入力端子に供給するので、Ｄ型フリップフロップ１２は、その信号入力に応じて高レベルの論理信号をラッチし、論理和ゲート１４を介して出力パッド４３に出力する。よって、テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができる。
【００３０】
次に、テスタ２Ｂは、テスト信号ＩＮ２，ＩＮ３の論理レベルをＨレベルに固定し、図５に示されるようなデューティ比が次第に小さくなる信号ＩＮと同じテスト信号ＩＮ１を供給する。テスト信号ＩＮ１の低レベルのパルス幅がノイズ除去回路１１１のノイズ除去性能の限界を超えたとき、論理積ゲート１６は、立ち下がりエッジを有する信号をＤ型フリップフロップ１３の逆相クロック入力端子に供給するので、Ｄ型フリップフロップ１３は、その信号入力に応じて高レベルの論理信号をラッチし、論理和ゲート１４を介して出力パッド４３に出力する。よって、テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができる。
【００３１】
以上に説明したように、実施の形態３では、入力３系統にそれぞれ対応する３個のノイズ除去回路１１１〜１１３のいずれかにノイズ除去性能の限界を超えた信号が入力された場合には、その場合に対応する論理値をＤ型フリップフロップ１２，１３のいずれかに記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、複数の外部人力端子について、それぞれのノイズ耐性の検査を行うことができる。
【００３２】
実施の形態３．
次に、本発明に係る実施の形態３について説明する。図８は、実施の形態３のノイズ除去機能付き半導体集積回路１Ｃの主要部を概略的に示す図である。この半導体集積回路１Ｃは、外部入力端子である入力パッド４１，４２と、入力パッド４１，４２から入力された信号を受け付ける入力回路（入力インタフェース部）５０と、内部回路２０と、内部回路２０の出力信号を外部に出力する出力回路（出力インタフェース部）３０とを備える。
【００３３】
入力回路５０は、入力バッファ（ノイズ除去回路）１１と、ＲＳ型フリップフロップ５２，５３と、論理積（ＡＮＤ）ゲート５５とを含む。入力バッファ１１の機能は、上記実施の形態１の入力バッファ１１の機能と同じである。入力バッファ１１から出力されたノイズ除去信号ＯＵＴは、内部回路２０と、ＲＳ型フリップフロップ５２と、インバータ（論理反転回路）５４とにそれぞれ供給される。
【００３４】
ＲＳ型フリップフロップ５２は、図８に示されるように、入力バッファ１１の出力端子に接続された逆相セット入力端子（ＳＮ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、データ出力端子（Ｑ端子）とを有している。他方のＲＳ型フリップフロップ５３は、インバータ５４の出力端子に接続された逆相セット入力端子（ＳＮ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、データ出力端子（Ｑ端子）とを有している。ＲＳ型フリップフロップ５２，５３のＱ端子はともにＡＮＤゲート５５に接続されている。図９は、ＲＳ型フリップフロップ５２の一例を示す図であるが、これに限定されるものではない。図９のＲＳ型フリップフロップ５２は、２つのＮＡＮＤゲート５２１，５２２からなり、一方のＮＡＮＤゲート５２１の出力が帰還して他方のＮＡＮＤゲート５２２に入力し、他方のＮＡＮＤゲート５２２の出力が帰還して一方のＮＡＮＤゲート５２１に入力している。ＲＳ型フリップフロップ５３も、ＲＳ型フリップフロップ５２と同じ構成を有する。
【００３５】
ＲＳ型フリップフロップ５２，５３の動作は典型的なＲＳ型フリップフロップの動作と同じである。ＲＳ型フリップフロップ５２のＱ端子からＨレベルの信号Ｎａが出力され、ＲＳ型フリップフロップ５３のＱ端子からＬレベルの信号Ｎｂが出力されている場合に、入力バッファ１１の出力信号ＯＵＴの論理レベルが低レベルから高レベルに変化すると、ＲＳ型フリップフロップ５２の出力信号Ｎａの論理レベル（Ｈレベル）は変化しないが、ＲＳ型フリップフロップ５３の出力信号Ｎｂの論理レベルがＬレベルからＨレベルに変化する。一方、ＲＳ型フリップフロップ５２のＱ端子からＬレベルの信号Ｎａが出力され、ＲＳ型フリップフロップ５３のＱ端子からＨレベルの信号Ｎｂが出力されている場合に、入力バッファ１１の出力信号ＯＵＴの論理レベルが高レベルから低レベルに変化すると、ＲＳ型フリップフロップ５３の出力信号Ｎｂの論理レベル（Ｈレベル）は変化しないが、ＲＳ型フリップフロップ５２の出力信号Ｎａの論理レベルがＬレベルからＨレベルに変化する。
【００３６】
また、入力パッド４２にリセットパルスを含むリセット信号ＲＳＴが入力されると、ＲＳ型フリップフロップ５２，５３は、このリセットパルスのエッジに応じて、保持する信号の値を初期値（Ｌレベルに相当する論理値）にリセットする。
【００３７】
上記半導体集積回路１Ｃのノイズ耐性に関する検査は、実施の形態１のテスタ２Ａ（図３）を用いて行うことができる。テスタ２Ａは、既知のノイズ成分を含むテスト信号ＩＮとリセット信号ＲＳＴとを半導体集積回路１Ｃに供給し、テスト信号ＩＮに対して入力回路５０から出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。
【００３８】
上記構成を有する入力回路５０の動作を図１０及び図１１を参照しつつ以下に説明する。図１０及び図１１は、入力回路５０における各種信号ＲＳＴ，ＩＮ，ＯＵＴ，Ｎａ，Ｎｂ，ＴＥＳＴＯＵＴの波形を示すタイミングチャートである。図１０は、テスト信号ＩＮのパルスのデューティ比が５０％未満のときの信号波形を示すタイミングチャートであり、図１１は、テスト信号ＩＮのパルスのデューティ比が５０％を超える場合の信号波形を示すタイミングチャートである。図１０及び図１１のストローブＳＴＲＢは、信号波形ではなく、テスタ２Ａが応答信号ＴＥＳＴＯＵＴの論理レベルをサンプリングするタイミング（ストロープポイント）を表すものである。図１０では、ストローブポイントは、リセットパルスと同期して、時刻ｔ３１，ｔ３２，ｔ３３，ｔ３４，ｔ３５，ｔ３６，…に設定され、図１１では、ストローブポイントは、リセットパルスと同期して、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５，ｔ４６，…に設定されている。
【００３９】
図１０に示されるように、テスト信号ＩＮの高レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ３３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ３４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち上がり及び立ち下がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、ＲＳ型フリップフロップ５３は、そのパルスエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＡＮＤゲート５５に出力する。一方、ＲＳ型フリップフロップ５２は高レベルの信号Ｎａを出力している。よって、出力パッド４３は、時刻ｔ３４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの高レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００４０】
一方、図１１に示されるように、テスト信号ＩＮの低レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ４３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ４４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち下がり及び立ち上がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、ＲＳ型フリップフロップ５２は、当該パルスエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＡＮＤゲート５５に出力する。一方、ＲＳ型フリップフロップ５３は高レベルの信号Ｎｂを出力している。よって、出力パッド４３は、時刻ｔ４４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの低レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００４１】
以上に説明したように実施の形態３の半導体集積回路１Ｃでは、入力バッファ１１にノイズ除去性能の限界を超えた信号ＩＮが入力された場合には、その場合に対応する論理値をＲＳ型フリップフロップ５２，５３のいずれかに記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、入力バッファ１１のノイズ耐性に関する実力値を直接的に測定することができる。また、従来の機能検査と比べて、検査に要する時間を大幅に短縮することができる。
【００４２】
また、ＲＳ型フリップフロップ５２，５３が保持する論理値は、リセット信号ＲＳＴのリセットパルスにより初期値にリセットされる。図１０及び図１１に示されるように、テスタ２Ａは、リセットパルスと同期して、テスト信号ＩＮの波形を段階的に変化させ、且つ、応答信号ＴＥＳＴＯＵＴの信号レベルをストローブポイントでサンプリングするので、応答信号ＴＥＳＴＯＵＴの論理レベルの変化を確実に検出することができ、しかも、その変化が生じた時点でのテスト信号ＩＮの波形を確実に特定することができる。したがって、ノイズ耐性を高い精度で検査することができる。
【００４３】
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態２では、入力回路１０Ｂは、入力３系統の３個のノイズ除去回路１１１〜１１３を有するが、入力系統は３系統に限定されるものではない。入力バッファ１１Ｂの構成を、入力Ｎ系統（Ｎは４以上の整数）のＮ個のノイズ除去回路を有するように変更することも可能である。
【符号の説明】
【００４４】
１Ａ〜１Ｃ 半導体集積回路、 ２Ａ，２Ｂ テスタ、 １０，５０ 入力回路、 １１ 入力バッファ（ノイズ除去回路）、 １１Ｂ 入力バッファ、 １１１〜１１３ ノイズ除去回路、 １２，１３ Ｄ型フリップフロップ、 ２０，２１ 内部回路、 ３０，３１ 出力回路、 ４１，４１１〜４１３，４２ 入力パッド、 ４３ 出力パッド、 ５２，５３ ＲＳ型フリップフロップ。
【技術分野】
【０００１】
本発明は、電気信号中のノイズ成分を除去するノイズ除去機能を検査する技術に関し、特に、半導体集積回路に組み込まれたノイズ除去回路の機能を検査する技術に関する。
【背景技術】
【０００２】
半導体集積回路においては、入力信号中のノイズ成分の振幅を減衰させて内部回路へのノイズの混入を防止するために、たとえば、ローパスフィルタ特性を有するノイズ除去回路が組み込まれている。半導体集積回路の出荷時には、ノイズ除去回路のノイズ耐性などの特性を保証するためにその実力値を検査することが行われる。この種のノイズ除去回路に関する先行技術文献としては、たとえば、特開２００２−２１７６９５号公報（特許文献１）が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２１７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のノイズ耐性の特性については、たとえば、半導体集積回路の入力端子にノイズを含むテスト信号を入力し、このテスト信号に応じて半導体集積回路が誤動作を起こすか否かを調べるという機能検査により良否判定（ＰＡＳＳ／ＦＡＩＬ判定）が行われていた。
【０００５】
しかしながら、このような機能検査では、半導体集積回路に組み込まれたノイズ除去回路の特性を直接測定することができず、ノイズ除去回路以外の別回路がテスト信号に応答し測定結果に影響を与えるため、ノイズ耐性に関する正確な実力値（誤動作を起こさない特性値の範囲）を測定することが困難であった。また、検査に要する時間が増大するという問題もあった。
【０００６】
上記に鑑みて本発明の目的は、半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による半導体集積回路は、外部から入力された信号中のノイズ成分の振幅を減衰させてノイズ除去信号を出力する入力バッファと、前記ノイズ除去信号を入力とし、前記ノイズ除去信号の論理レベルが第１の論理レベルから該第１の論理レベルとは異なる第２の論理レベルに変化したときに、この論理レベルの変化に応じて、前記第１及び第２の論理レベルのうちのいずれか一方を有する論理信号をラッチする論理回路とを備えることを特徴とする。
【０００８】
本発明によるノイズ耐性検査方法は、前記半導体集積回路にテスト信号を入力させるステップと、前記テスト信号が前記入力端子に入力される間、前記半導体集積回路の外部出力端子から出力された応答信号の論理レベルを監視するステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、論理回路に保持される論理信号に基づいて、ノイズ耐性に関する正確な特性を測定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図２】入力バッファの構成の一例を示す図である。
【図３】実施の形態１に係るノイズ耐性検査方法を説明するための図である。
【図４】入力回路における各種信号波形を示すタイミングチャートである。
【図５】入力回路における各種信号波形を示すタイミングチャートである。
【図６】本発明に係る実施の形態２のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図７】実施の形態２に係るノイズ耐性検査方法を説明するための図である。
【図８】本発明に係る実施の形態３のノイズ除去機能付き半導体集積回路の主要部を概略的に示す図である。
【図９】ＲＳ型フリップフロップの一例を示す図である。
【図１０】入力回路における各種信号波形を示すタイミングチャートである。
【図１１】入力回路における各種信号波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１２】
実施の形態１．
図１は、本発明に係る実施の形態１のノイズ除去機能付き半導体集積回路１Ａの主要部を概略的に示す図である。この半導体集積回路１Ａは、外部入力端子である入力パッド４１，４２と、入力パッド４１，４２から入力された信号を受け付ける入力回路（入力インタフェース部）１０と、内部回路２０と、内部回路２０の出力信号を外部に出力する出力回路（出力インタフェース部）３０とを備える。
【００１３】
入力回路１０は、入力バッファ（ノイズ除去回路）１１と、Ｄ型フリップフロップ１２，１３と、論理和（ＯＲ）ゲート１４とを含む。入力バッファ１１は、入力パッド４１から入力された入力信号ＩＮに含まれるノイズ成分の振幅を減衰させてノイズ除去信号を出力するフィルタ機能を有している。入力バッファ１１から出力されたノイズ除去信号ＯＵＴは、内部回路２０と、Ｄ型フリップフロップ１２，１３とにそれぞれ供給される。図２は、入力バッファ１１の構成の一例を示す図である。図２に示される入力バッファ１１は、直列接続されたインバータ（論理反転回路）１１１，１１２と、抵抗素子１１３と、この抵抗素子１１３と並列接続されたキャパシタ１１４と、直列接続されたインバータ（論理反転回路）１１５，１１６とを有するものである。抵抗素子１１３とキャパシタ１１４とでローパスフィルタが構成されている。なお、入力バッファ１１の構成は、図２に示すものに限定されない。
【００１４】
Ｄ型フリップフロップ１２は、図１に示されるように、データ入力端子（Ｄ端子）と、データ出力端子である正相出力端子（Ｑ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、正相クロック入力端子とを有している。他方のＤ型フリップフロップ１３は、データ入力端子（Ｄ端子）と、データ出力端子である正相出力端子（Ｑ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、逆相クロック入力端子とを有する。Ｄ型フリップフロップ１２，１３のＤ端子には、一方の論理レベル（Ｈレベル）に相当する電源電圧ＶＤＤが供給されている。
【００１５】
これらＤ型フリップフロップ１２，１３の動作は典型的なＤ型フリップフロップの動作と同じである。すなわち、Ｄ型フリップフロップ１２は、正相クロック入力端子に入力されるノイズ除去信号の立ち上がりエッジ（ノイズ除去信号の論理レベルのＬレベルからＨレベルへの変化）に応じて、Ｄ端子に入力される電源電圧ＶＤＤの論理信号をラッチ（記憶）し、次の立ち上がりエッジが正相クロック入力端子に入力するまで当該論理信号を保持し続ける。また、Ｄ型フリップフロップ１２は、保持する論理信号をＱ端子からＯＲゲート１４に出力する。他方のＤ型フリップフロップ１３は、逆相クロック入力端子に入力されるノイズ除去信号の立ち下がりエッジ（ノイズ除去信号の論理レベルのＨレベルからＬレベルへの変化）に応じて、Ｄ端子に入力される電源電圧ＶＤＤの論理信号をラッチ（記憶）し、次の立ち下がりエッジが逆相クロック入力端子に入力するまで当該論理信号を保持し続ける。また、Ｄ型フリップフロップ１３は、保持する論理信号をＱ端子からＯＲゲート１４に出力する。ＯＲゲート１４は、Ｄ型フリップフロップ１２の出力とＤ型フリップフロップ１３の出力とに論理和演算を施し、その結果を示す信号ＴＥＳＴＯＵＴを出力パッド（外部出力端子）４３に出力する。
【００１６】
また、入力パッド４２にリセットパルスを含むリセット信号ＲＳＴが入力されると、Ｄ型フリップフロップ１２，１３は、このリセットパルスの立ち下がりエッジに応じて、保持する信号の値を初期値（Ｌレベルに相当する論理値）にリセットする。
【００１７】
上記半導体集積回路１Ａのノイズ耐性に関する検査は、図３に示されるようなテスタ２Ａを用いて行われる。テスタ２Ａは、既知のノイズ成分を含むテスト信号ＩＮとリセット信号ＲＳＴとを半導体集積回路１Ａに供給し、テスト信号ＩＮに対して入力回路１０から出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。具体的には、テスタ２Ａは、周期的にリセットパルスをリセット信号ＲＳＴとして出力しつつ、テスト信号ＩＮの波形を時間とともに段階的に変化させる。この間、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルを監視し、応答信号ＴＥＳＴＯＵＴの論理レベルが変化したときに入力バッファ１１のノイズ除去機能が限界を超えたと判断する。そして、テスタ２Ａは、ノイズ除去機能が限界を超えた直前における当該応答信号ＴＥＳＴＯＵＴの特性（たとえば、パルス幅やデューティ比や周波数）を記録する。これにより、入力バッファ１１のノイズ除去特性（ノイズ耐性）の実力値を正確に把握することができる。
【００１８】
上記構成を有する入力回路１０の動作を図４及び図５を参照しつつ以下に説明する。図４及び図５は、入力回路１０における各種信号ＲＳＴ，ＩＮ，ＯＵＴ，ＴＥＳＴＯＵＴの波形を示すタイミングチャートである。図４は、テスト信号ＩＮのパルスのデューティ比が５０％未満のときの信号波形を示すタイミングチャートであり、図５は、テスト信号ＩＮのパルスのデューティ比が５０％を超える場合の信号波形を示すタイミングチャートである。本明細書でのデューティ比（デューティサイクル）とは、高レベル（Ｈレベル）区間のパルス幅をパルス周期で割った値をいう。図４及び図５のストローブＳＴＲＢは、信号波形ではなく、テスタ２Ａが応答信号ＴＥＳＴＯＵＴの論理レベルをサンプリングするタイミング（ストロープポイント）を表すものである。図４では、ストローブポイントは、リセットパルスと同期して、時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ１５，ｔ１６，…に設定され、図５では、ストローブポイントは、リセットパルスと同期して、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４，ｔ２５，ｔ２６，…に設定されている。
【００１９】
図４に示されるように、テスト信号ＩＮの高レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ１３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ１４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち上がり及び立ち下がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、Ｄ型フリップフロップ１２は、当該パルスの立ち上がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。一方、Ｄ型フリップフロップ１３は、当該パルスの立ち下がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。よって、出力パッド４３は、時刻ｔ１４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００２０】
一方、図５に示されるように、テスト信号ＩＮの低レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ２３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ２４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち下がり及び立ち上がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、Ｄ型フリップフロップ１３は、当該パルスの立ち下がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。一方、Ｄ型フリップフロップ１２は、当該パルスの立ち上がりエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＯＲゲート１４に出力する。よって、出力パッド４３は、時刻ｔ２４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの低レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００２１】
以上に説明したように実施の形態１の半導体集積回路１Ａでは、入力バッファ１１にノイズ除去性能の限界を超えた信号ＩＮが入力された場合には、その場合に対応する論理値をＤ型フリップフロップ１２，１３に記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、入力バッファ１１のノイズ耐性に関する実力値を直接的に測定することができる。また、従来の機能検査と比べて、検査に要する時間を大幅に短縮することができる。
【００２２】
また、入力バッファ１１は、ノイズ除去信号ＯＵＴの立ち上がりエッジ（論理レベルの低レベルから高レベルへの変化）に応じて論理信号をラッチするＤ型フリップフロップ１２と、ノイズ除去信号ＯＵＴの立ち下がりエッジ（論理レベルの高レベルから低レベルへの変化）に応じて論理信号をラッチするＤ型フリップフロップ１２とを有しているので、ノイズ除去信号ＯＵＴの波形変化を精度良く検出することができる。
【００２３】
さらに、Ｄ型フリップフロップ１２，１３が保持する論理値は、リセット信号ＲＳＴのリセットパルスにより初期値にリセットされる。図４及び図５に示されるように、テスタ２Ａは、リセットパルスと同期して、テスト信号ＩＮの波形を段階的に変化させ、且つ、応答信号ＴＥＳＴＯＵＴの信号レベルをストローブポイントでサンプリングするので、応答信号ＴＥＳＴＯＵＴの論理レベルの変化を確実に検出することができ、しかも、その変化が生じた時点でのテスト信号ＩＮの波形を確実に特定することができる。したがって、ノイズ耐性を高い精度で検査することができる。
【００２４】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図６は、実施の形態２のノイズ除去機能付き半導体集積回路１Ｂの主要部を概略的に示す図である。この半導体集積回路１Ｂは、外部入力端子である入力パッド４１１〜４１３，４２と、入力パッド４１１〜４１３，４２から入力された信号を受け付ける入力回路（入力インタフェース部）１０Ｂと、内部回路２１と、内部回路２１の出力信号を外部に出力する出力回路（出力インタフェース部）３１とを備える。
【００２５】
入力回路１０Ｂは、入力バッファ１１Ｂと、ＯＲゲート１４，１５と、論理積（ＡＮＤ）ゲート１６と、Ｄ型フリップフロップ１２，１３とを含む。Ｄ型フリップフロップ１２，１３及び論理和ゲート１４の各機能は、上記実施の形態１のＤ型フリップフロップ１２，１３及び論理和ゲート１４（図１）の各機能と同じである。
【００２６】
入力バッファ１１Ｂは、入力３系統の３個のノイズ除去回路１１１〜１１３からなり、これらノイズ除去回路１１１〜１１３は、入力パッド４１１〜４１３から入力された信号に含まれるノイズ成分の振幅を減衰させてそれぞれノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を出力するフィルタ機能を有する。これらノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３は、論理和ゲート１５と論理積ゲート１６とにそれぞれ出力される。論理和ゲート１５は、ノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に論理和演算を施し、その演算結果をＤ型フリップフロップ１２の正相クロック入力端子に出力する。一方、論理積ゲート１６は、ノイズ除去信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に論理積演算を施し、その演算結果をＤ型フリップフロップ１３の逆相クロック入力端子に出力する。
【００２７】
上記半導体集積回路１Ｂのノイズ耐性に関する検査は、図７に示されるように、テスタ２Ｂを用いて行われる。テスタ２Ｂは、スト信号ＩＮ１，ＩＮ２，ＩＮ３とリセット信号ＲＳＴとを半導体集積回路１Ｂに供給し、テスト信号ＩＮ１，ＩＮ２，ＩＮ３に対して入力回路１０Ｂから出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。
【００２８】
具体的には、テスタ２Ｂは、テスト信号ＩＮ１〜ＩＮ３のうちの１つのテスト信号ＩＮｋ（ｋは１〜３の範囲内の整数）の波形を時間とともに段階的に変化させ、他のテスト信号の波形を固定（たとえば、他のテスト信号の論理レベルをＨレベルまたはＬレベルに固定）することができる。この間、テスタ２は、応答信号ＴＥＳＴＯＵＴの論理レベルを監視し、応答信号ＴＥＳＴＯＵＴの論理レベルが変化したときにノイズ除去回路１１ｋのノイズ除去機能が限界を超えたと判断する。そして、テスタ２は、ノイズ除去機能が限界を超えた直前における当該応答信号ＴＥＳＴＯＵＴの特性（たとえば、パルス幅やデューティ比や周波数）を記録する。このようにしてノイズ除去回路１１１〜１１３の各々についてノイズ除去特性（ノイズ耐性）の実力値を正確に把握することができる。
【００２９】
たとえば、ノイズ除去回路１１１のノイズ耐性を測定する場合、テスタ２Ｂは、まず、テスト信号ＩＮ２，ＩＮ３の論理レベルをＬレベルに固定し、図４に示されるようなデューティ比が次第に大きくなる信号ＩＮと同じテスト信号ＩＮ１を供給する。テスト信号ＩＮ１の高レベルのパルス幅がノイズ除去回路１１１のノイズ除去性能の限界を超えたとき、論理和ゲート１５は、立ち上がりエッジを有する信号をＤ型フリップフロップ１２の正相クロック入力端子に供給するので、Ｄ型フリップフロップ１２は、その信号入力に応じて高レベルの論理信号をラッチし、論理和ゲート１４を介して出力パッド４３に出力する。よって、テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができる。
【００３０】
次に、テスタ２Ｂは、テスト信号ＩＮ２，ＩＮ３の論理レベルをＨレベルに固定し、図５に示されるようなデューティ比が次第に小さくなる信号ＩＮと同じテスト信号ＩＮ１を供給する。テスト信号ＩＮ１の低レベルのパルス幅がノイズ除去回路１１１のノイズ除去性能の限界を超えたとき、論理積ゲート１６は、立ち下がりエッジを有する信号をＤ型フリップフロップ１３の逆相クロック入力端子に供給するので、Ｄ型フリップフロップ１３は、その信号入力に応じて高レベルの論理信号をラッチし、論理和ゲート１４を介して出力パッド４３に出力する。よって、テスタ２Ｂは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができる。
【００３１】
以上に説明したように、実施の形態３では、入力３系統にそれぞれ対応する３個のノイズ除去回路１１１〜１１３のいずれかにノイズ除去性能の限界を超えた信号が入力された場合には、その場合に対応する論理値をＤ型フリップフロップ１２，１３のいずれかに記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、複数の外部人力端子について、それぞれのノイズ耐性の検査を行うことができる。
【００３２】
実施の形態３．
次に、本発明に係る実施の形態３について説明する。図８は、実施の形態３のノイズ除去機能付き半導体集積回路１Ｃの主要部を概略的に示す図である。この半導体集積回路１Ｃは、外部入力端子である入力パッド４１，４２と、入力パッド４１，４２から入力された信号を受け付ける入力回路（入力インタフェース部）５０と、内部回路２０と、内部回路２０の出力信号を外部に出力する出力回路（出力インタフェース部）３０とを備える。
【００３３】
入力回路５０は、入力バッファ（ノイズ除去回路）１１と、ＲＳ型フリップフロップ５２，５３と、論理積（ＡＮＤ）ゲート５５とを含む。入力バッファ１１の機能は、上記実施の形態１の入力バッファ１１の機能と同じである。入力バッファ１１から出力されたノイズ除去信号ＯＵＴは、内部回路２０と、ＲＳ型フリップフロップ５２と、インバータ（論理反転回路）５４とにそれぞれ供給される。
【００３４】
ＲＳ型フリップフロップ５２は、図８に示されるように、入力バッファ１１の出力端子に接続された逆相セット入力端子（ＳＮ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、データ出力端子（Ｑ端子）とを有している。他方のＲＳ型フリップフロップ５３は、インバータ５４の出力端子に接続された逆相セット入力端子（ＳＮ端子）と、入力パッド４２に接続された逆相リセット入力端子（ＲＮ端子）と、データ出力端子（Ｑ端子）とを有している。ＲＳ型フリップフロップ５２，５３のＱ端子はともにＡＮＤゲート５５に接続されている。図９は、ＲＳ型フリップフロップ５２の一例を示す図であるが、これに限定されるものではない。図９のＲＳ型フリップフロップ５２は、２つのＮＡＮＤゲート５２１，５２２からなり、一方のＮＡＮＤゲート５２１の出力が帰還して他方のＮＡＮＤゲート５２２に入力し、他方のＮＡＮＤゲート５２２の出力が帰還して一方のＮＡＮＤゲート５２１に入力している。ＲＳ型フリップフロップ５３も、ＲＳ型フリップフロップ５２と同じ構成を有する。
【００３５】
ＲＳ型フリップフロップ５２，５３の動作は典型的なＲＳ型フリップフロップの動作と同じである。ＲＳ型フリップフロップ５２のＱ端子からＨレベルの信号Ｎａが出力され、ＲＳ型フリップフロップ５３のＱ端子からＬレベルの信号Ｎｂが出力されている場合に、入力バッファ１１の出力信号ＯＵＴの論理レベルが低レベルから高レベルに変化すると、ＲＳ型フリップフロップ５２の出力信号Ｎａの論理レベル（Ｈレベル）は変化しないが、ＲＳ型フリップフロップ５３の出力信号Ｎｂの論理レベルがＬレベルからＨレベルに変化する。一方、ＲＳ型フリップフロップ５２のＱ端子からＬレベルの信号Ｎａが出力され、ＲＳ型フリップフロップ５３のＱ端子からＨレベルの信号Ｎｂが出力されている場合に、入力バッファ１１の出力信号ＯＵＴの論理レベルが高レベルから低レベルに変化すると、ＲＳ型フリップフロップ５３の出力信号Ｎｂの論理レベル（Ｈレベル）は変化しないが、ＲＳ型フリップフロップ５２の出力信号Ｎａの論理レベルがＬレベルからＨレベルに変化する。
【００３６】
また、入力パッド４２にリセットパルスを含むリセット信号ＲＳＴが入力されると、ＲＳ型フリップフロップ５２，５３は、このリセットパルスのエッジに応じて、保持する信号の値を初期値（Ｌレベルに相当する論理値）にリセットする。
【００３７】
上記半導体集積回路１Ｃのノイズ耐性に関する検査は、実施の形態１のテスタ２Ａ（図３）を用いて行うことができる。テスタ２Ａは、既知のノイズ成分を含むテスト信号ＩＮとリセット信号ＲＳＴとを半導体集積回路１Ｃに供給し、テスト信号ＩＮに対して入力回路５０から出力された応答信号ＴＥＳＴＯＵＴを取得する。テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルに基づいて、ノイズ耐性に関する実力値（たとえば、パルス幅やデューティ比）を測定することができる。
【００３８】
上記構成を有する入力回路５０の動作を図１０及び図１１を参照しつつ以下に説明する。図１０及び図１１は、入力回路５０における各種信号ＲＳＴ，ＩＮ，ＯＵＴ，Ｎａ，Ｎｂ，ＴＥＳＴＯＵＴの波形を示すタイミングチャートである。図１０は、テスト信号ＩＮのパルスのデューティ比が５０％未満のときの信号波形を示すタイミングチャートであり、図１１は、テスト信号ＩＮのパルスのデューティ比が５０％を超える場合の信号波形を示すタイミングチャートである。図１０及び図１１のストローブＳＴＲＢは、信号波形ではなく、テスタ２Ａが応答信号ＴＥＳＴＯＵＴの論理レベルをサンプリングするタイミング（ストロープポイント）を表すものである。図１０では、ストローブポイントは、リセットパルスと同期して、時刻ｔ３１，ｔ３２，ｔ３３，ｔ３４，ｔ３５，ｔ３６，…に設定され、図１１では、ストローブポイントは、リセットパルスと同期して、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５，ｔ４６，…に設定されている。
【００３９】
図１０に示されるように、テスト信号ＩＮの高レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ３３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ３４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち上がり及び立ち下がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、ＲＳ型フリップフロップ５３は、そのパルスエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＡＮＤゲート５５に出力する。一方、ＲＳ型フリップフロップ５２は高レベルの信号Ｎａを出力している。よって、出力パッド４３は、時刻ｔ３４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの高レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００４０】
一方、図１１に示されるように、テスト信号ＩＮの低レベルのパルス幅（たとえば、数十ナノ秒〜数百ナノ秒程度のパルス幅）が時間とともに段階的に大きくなる場合は、時刻ｔがｔ４３に達するまで、入力バッファ１１は、テスト信号ＩＮのパルスを完全に除去しているので、低レベル（Ｌレベル）のノイズ除去信号ＯＵＴを出力している。その後、時刻ｔがｔ４４に達する直前に、入力バッファ１１は、テスト信号ＩＮのパルスを除去することができず、立ち下がり及び立ち上がりのパルスエッジを有するノイズ除去信号ＯＵＴを出力する。このため、ＲＳ型フリップフロップ５２は、当該パルスエッジに応じて高レベルを有する論理信号をラッチし、この論理信号をＡＮＤゲート５５に出力する。一方、ＲＳ型フリップフロップ５３は高レベルの信号Ｎｂを出力している。よって、出力パッド４３は、時刻ｔ４４の時点で高レベルの論理信号を応答信号ＴＥＳＴＯＵＴとしてテスタ２Ａに出力する。これにより、テスタ２Ａは、応答信号ＴＥＳＴＯＵＴの論理レベルの変化（低レベルから高レベルへの変化）を検出することができ、テスト信号ＩＮの低レベルのパルス幅が入力バッファ１１のノイズ除去性能の限界を超えたと判断することができる。
【００４１】
以上に説明したように実施の形態３の半導体集積回路１Ｃでは、入力バッファ１１にノイズ除去性能の限界を超えた信号ＩＮが入力された場合には、その場合に対応する論理値をＲＳ型フリップフロップ５２，５３のいずれかに記憶させることができる。また、当該論理値は、出力パッド４３を介して外部に取り出すことが可能である。したがって、入力バッファ１１のノイズ耐性に関する実力値を直接的に測定することができる。また、従来の機能検査と比べて、検査に要する時間を大幅に短縮することができる。
【００４２】
また、ＲＳ型フリップフロップ５２，５３が保持する論理値は、リセット信号ＲＳＴのリセットパルスにより初期値にリセットされる。図１０及び図１１に示されるように、テスタ２Ａは、リセットパルスと同期して、テスト信号ＩＮの波形を段階的に変化させ、且つ、応答信号ＴＥＳＴＯＵＴの信号レベルをストローブポイントでサンプリングするので、応答信号ＴＥＳＴＯＵＴの論理レベルの変化を確実に検出することができ、しかも、その変化が生じた時点でのテスト信号ＩＮの波形を確実に特定することができる。したがって、ノイズ耐性を高い精度で検査することができる。
【００４３】
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態２では、入力回路１０Ｂは、入力３系統の３個のノイズ除去回路１１１〜１１３を有するが、入力系統は３系統に限定されるものではない。入力バッファ１１Ｂの構成を、入力Ｎ系統（Ｎは４以上の整数）のＮ個のノイズ除去回路を有するように変更することも可能である。
【符号の説明】
【００４４】
１Ａ〜１Ｃ 半導体集積回路、 ２Ａ，２Ｂ テスタ、 １０，５０ 入力回路、 １１ 入力バッファ（ノイズ除去回路）、 １１Ｂ 入力バッファ、 １１１〜１１３ ノイズ除去回路、 １２，１３ Ｄ型フリップフロップ、 ２０，２１ 内部回路、 ３０，３１ 出力回路、 ４１，４１１〜４１３，４２ 入力パッド、 ４３ 出力パッド、 ５２，５３ ＲＳ型フリップフロップ。
【特許請求の範囲】
【請求項１】
外部から入力された信号中のノイズ成分の振幅を減衰させてノイズ除去信号を出力する入力バッファと、
前記ノイズ除去信号を入力とし、前記ノイズ除去信号の論理レベルが第１の論理レベルから該第１の論理レベルとは異なる第２の論理レベルに変化したときに、この論理レベルの変化に応じて、前記第１及び第２の論理レベルのうちのいずれか一方を有する論理信号をラッチする論理回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、前記論理回路の出力信号を外部に出力する外部出力端子をさらに備えることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記論理回路は、
前記ノイズ除去信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルに変化したときに前記論理信号をラッチする第１のフリップフロップ回路と、
前記ノイズ除去信号の論理レベルが前記第２の論理レベルから前記第１の論理レベルに変化したときに前記論理信号をラッチする第２のフリップフロップ回路と
を含むことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記第１のフリップフロップ回路は、
前記第１及び第２の論理レベルのうちのいずれか一方に対応する基準電圧が供給されるデータ入力端子と、
前記ノイズ除去信号が供給される正相クロック入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第１のＤ型フリップフロップを含み、
前記第２のフリップフロップ回路は、
前記基準電圧が供給されるデータ入力端子と、
前記ノイズ除去信号が供給される逆相クロック入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第２のＤ型フリップフロップを含む
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路であって、前記第１のＤ型フリップフロップの出力と前記第２のＤ型フリップフロップの出力とに論理和演算を施す論理和ゲートをさらに備えることを特徴とする半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路であって、
前記第１のフリップフロップ回路は、
前記ノイズ除去信号が供給される逆相セット入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第１のＲＳ型フリップフロップを含み、
前記第２のフリップフロップ回路は、
前記ノイズ除去信号の論理レベルが反転された信号が供給される逆相セット入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第２のＲＳ型フリップフロップを含む
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路であって、前記第１のＲＳ型フリップフロップの出力と前記第２のＲＳ型フリップフロップの出力とに論理積演算を施す論理積ゲートをさらに備えることを特徴とする半導体集積回路。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体集積回路であって、
複数の入力信号に論理和演算を施す論理和ゲートをさらに備え、
前記入力バッファは、Ｎ系統（Ｎは２以上の整数）の前記入力信号中のノイズ成分を減衰させてＮ個の前記ノイズ除去信号を出力するＮ個のノイズ除去回路を含み、
前記論理和ゲートは、前記Ｎ個のノイズ除去回路の出力に論理和演算を施し、その演算結果を前記論理回路に入力させる
ことを特徴とする半導体集積回路。
【請求項９】
請求項１から８のうちのいずれか１項に記載の半導体集積回路であって、
複数の入力信号に論理積演算を施す論理積ゲートをさらに備え、
前記入力バッファは、Ｎ系統（Ｎは２以上の整数）の前記入力信号中のノイズ成分を減衰させてＮ個の前記ノイズ除去信号を出力するＮ個のノイズ除去回路を含み、
前記論理積ゲートは、前記Ｎ個のノイズ除去回路の出力に論理積演算を施し、その演算結果を前記論理回路に入力させる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の半導体集積回路であって、
外部から入力されたリセットパルスを受け付けるリセット入力端子をさらに備え、
前記論理回路は、前記リセットパルスに応じて、当該論理回路がラッチする信号の論理レベルをリセットすることを特徴とする半導体集積回路。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載の半導体集積回路であって、前記入力バッファは、ローパスフィルタ特性を有することを特徴とする半導体集積回路。
【請求項１２】
請求項１から１１のうちのいずれか１項に記載の半導体集積回路にテスト信号を入力させるステップと、
前記テスト信号が前記入力端子に入力される間、前記半導体集積回路の外部出力端子から出力された応答信号の論理レベルを監視するステップと
を備えることを特徴とするノイズ耐性検査方法。
【請求項１３】
請求項１２に記載のノイズ耐性検査方法であって、
前記論理回路がラッチする信号の論理レベルをリセットさせるリセット信号を供給するステップをさらに備え、
前記応答信号の論理レベルの監視は、前記リセット信号と同期して行われる
することを特徴とするノイズ耐性検査方法。
【請求項１４】
請求項１２または１３に記載のノイズ耐性検査方法であって、前記テスト信号は、時間とともに波形が変化する信号であることを特徴とするノイズ耐性検査方法。
【請求項１５】
請求項１４に記載のノイズ耐性検査方法であって、前記テスト信号は、デューティ比が時間とともに変化するパルス信号であることを特徴とするノイズ耐性検査方法。
【請求項１】
外部から入力された信号中のノイズ成分の振幅を減衰させてノイズ除去信号を出力する入力バッファと、
前記ノイズ除去信号を入力とし、前記ノイズ除去信号の論理レベルが第１の論理レベルから該第１の論理レベルとは異なる第２の論理レベルに変化したときに、この論理レベルの変化に応じて、前記第１及び第２の論理レベルのうちのいずれか一方を有する論理信号をラッチする論理回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、前記論理回路の出力信号を外部に出力する外部出力端子をさらに備えることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記論理回路は、
前記ノイズ除去信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルに変化したときに前記論理信号をラッチする第１のフリップフロップ回路と、
前記ノイズ除去信号の論理レベルが前記第２の論理レベルから前記第１の論理レベルに変化したときに前記論理信号をラッチする第２のフリップフロップ回路と
を含むことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記第１のフリップフロップ回路は、
前記第１及び第２の論理レベルのうちのいずれか一方に対応する基準電圧が供給されるデータ入力端子と、
前記ノイズ除去信号が供給される正相クロック入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第１のＤ型フリップフロップを含み、
前記第２のフリップフロップ回路は、
前記基準電圧が供給されるデータ入力端子と、
前記ノイズ除去信号が供給される逆相クロック入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第２のＤ型フリップフロップを含む
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路であって、前記第１のＤ型フリップフロップの出力と前記第２のＤ型フリップフロップの出力とに論理和演算を施す論理和ゲートをさらに備えることを特徴とする半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路であって、
前記第１のフリップフロップ回路は、
前記ノイズ除去信号が供給される逆相セット入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第１のＲＳ型フリップフロップを含み、
前記第２のフリップフロップ回路は、
前記ノイズ除去信号の論理レベルが反転された信号が供給される逆相セット入力端子と、
前記論理信号を出力するデータ出力端子と
を有する第２のＲＳ型フリップフロップを含む
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路であって、前記第１のＲＳ型フリップフロップの出力と前記第２のＲＳ型フリップフロップの出力とに論理積演算を施す論理積ゲートをさらに備えることを特徴とする半導体集積回路。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体集積回路であって、
複数の入力信号に論理和演算を施す論理和ゲートをさらに備え、
前記入力バッファは、Ｎ系統（Ｎは２以上の整数）の前記入力信号中のノイズ成分を減衰させてＮ個の前記ノイズ除去信号を出力するＮ個のノイズ除去回路を含み、
前記論理和ゲートは、前記Ｎ個のノイズ除去回路の出力に論理和演算を施し、その演算結果を前記論理回路に入力させる
ことを特徴とする半導体集積回路。
【請求項９】
請求項１から８のうちのいずれか１項に記載の半導体集積回路であって、
複数の入力信号に論理積演算を施す論理積ゲートをさらに備え、
前記入力バッファは、Ｎ系統（Ｎは２以上の整数）の前記入力信号中のノイズ成分を減衰させてＮ個の前記ノイズ除去信号を出力するＮ個のノイズ除去回路を含み、
前記論理積ゲートは、前記Ｎ個のノイズ除去回路の出力に論理積演算を施し、その演算結果を前記論理回路に入力させる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の半導体集積回路であって、
外部から入力されたリセットパルスを受け付けるリセット入力端子をさらに備え、
前記論理回路は、前記リセットパルスに応じて、当該論理回路がラッチする信号の論理レベルをリセットすることを特徴とする半導体集積回路。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載の半導体集積回路であって、前記入力バッファは、ローパスフィルタ特性を有することを特徴とする半導体集積回路。
【請求項１２】
請求項１から１１のうちのいずれか１項に記載の半導体集積回路にテスト信号を入力させるステップと、
前記テスト信号が前記入力端子に入力される間、前記半導体集積回路の外部出力端子から出力された応答信号の論理レベルを監視するステップと
を備えることを特徴とするノイズ耐性検査方法。
【請求項１３】
請求項１２に記載のノイズ耐性検査方法であって、
前記論理回路がラッチする信号の論理レベルをリセットさせるリセット信号を供給するステップをさらに備え、
前記応答信号の論理レベルの監視は、前記リセット信号と同期して行われる
することを特徴とするノイズ耐性検査方法。
【請求項１４】
請求項１２または１３に記載のノイズ耐性検査方法であって、前記テスト信号は、時間とともに波形が変化する信号であることを特徴とするノイズ耐性検査方法。
【請求項１５】
請求項１４に記載のノイズ耐性検査方法であって、前記テスト信号は、デューティ比が時間とともに変化するパルス信号であることを特徴とするノイズ耐性検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−６３３０９（Ｐ２０１２−６３３０９Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０９４０３（Ｐ２０１０−２０９４０３）
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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