【課題】部分的な経年劣化の予兆を早期に発見することができる半導体装置を提供する。
【解決手段】ＬＳＩ１は、複数のモジュールと、複数の遅延モニタを含む遅延モニタ群１５とを備える。各遅延モニタは、複数段のゲート素子を有するリングオシレータを含む。各遅延モニタは、ゲート素子の遅延時間を測定する。ＣＰＵ＃０は、遅延モニタによって測定された遅延時間に基づいて、遅延モニタの近傍のモジュールの経年劣化を判定する。 （もっと読む）

【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。
【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。 （もっと読む）

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。 （もっと読む）

【課題】部品点数を増加させることなく、低コストでかつ効率的に半導体集積回路装置の高信頼性化を実現させる。
【解決手段】ユーザプログラムの実行時において、周期タイマ２からタイマカウンタ信号が出力されると、ＣＰＵコア６，７はＡＳＥメモリ３に格納されたテスト用プログラムを実行し、そのチェック結果をトレースメモリ１１に格納する。デバッグ回路１０は、トレースメモリ１１に格納されたチェック結果のコンペア処理を行い、ＣＰＵコア６，７が正常か否かを判定する。正常の場合、ＣＰＵコア６，７は、再びユーザプログラムを実行する。異常の場合、デバッグ回路１０は、状態信号をシステム停止回路１２に出力する。この状態信号を受けると、システム停止回路１２は、動作制御信号をＣＰＵコア６，７にそれぞれ出力し、半導体集積回路装置１の再起動処理が行われる。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】大規模な被測定素子の測定を短時間で行うことができ、且つ、高抵抗状態の短絡不良が発生した場合でも、不良の発生箇所を容易に特定することができるようにする。
【解決手段】直列接続された第１の被評価パターン１０１、及び該第１の評価パターンと隣接して配置された第２の被評価パターン１０２と、第２の被評価パターンとそれぞれ電気的に接続可能に設けられたノード情報伝達回路１０５とを備えている。第１の被評価パターンと第２の被評価パターンとは、互いに対向する領域により被測定素子１０３が構成されている。複数の第１の被評価パターンには、外部から所定の電圧が印加され、第２の被評価パターンとノード情報伝達回路とが電気的に接続されることにより、被測定素子の評価結果である第２の被評価パターンの電位がノード情報伝達回路に入力される。ノード情報伝達回路は入力された第２の被評価パターンの電位を外部へ順次出力する。 （もっと読む）

【課題】小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路等を提供する。
【解決手段】第１および第２のパラレルシリアル変換回路と、第１および第２のテスト用パラレルデータ列を生成するテスト用パラレルデータ列生成回路と、第１および第２のパラレルシリアル変換回路が変換した第１および第２のシリアルデータビットの一致／不一致を検出する検出回路とを備えた半導体集積回路において、テスト用のパラレルデータ列生成回路が共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを第１のビット数だけシフトして第２のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含み、検出回路が第１のシリアルデータと第２のシリアルデータとの一方のビットをシフトして比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含む。 （もっと読む）

【課題】電源端子または接地端子の接続不良を容易に検出する。
【解決手段】半導体装置の電源端子ＴＣと第１の入出力端子Ｔ１との間には、電源端子ＴＣがカソード側となり、第１の入出力端子Ｔ１がアノード側となるようにダイオードＤ１１が設けられる。判定部１０Ａは、電源電圧Ｖｃｃに等しいハイレベルの信号が第１の入出力端子Ｔ１に入力されたとき、電源端子ＴＣの電圧が第１の入出力端子Ｔ１の電圧よりも低いか否かを判定する。 （もっと読む）

【課題】電子回路及びそのタイミング調整方法において、フリップフロップのホールドエラーを防止すること。
【解決手段】クロック信号ＣＬＫに同期してテストパターンＴＰを出力する送信側フリップフロップＦＦ_t１〜ＦＦ_t３と、テストパターンＴＰを遅延させる遅延回路４１〜４３と、遅延回路４１〜４３から出力されたテストパターンＴＰをラッチすると共に、テストパターンＴＰを出力する受信側フリップフロップＦＦ_r１〜ＦＦ_r３と、受信側フリップフロップＦＦ_r１〜ＦＦ_r３から出力されたテストパターンＴＰと期待値とを比較して、それらが一致するか否かを示す比較信号Ｓ_p１〜Ｓ_p３を出力する比較器４６と、比較信号Ｓ_p１〜Ｓ_p３によってテストパターンＴＰと期待値とが一致していないときに、遅延回路４１〜４３の遅延時間を調整するタイミング調整器４５とを有する電子回路による。 （もっと読む）

【課題】監視対象の素子の破壊を直接的に検知することを可能にする。
【解決手段】監視対象の半導体素子近傍にモニタ用配線を敷設する一方、所定のクロックを出力するクロック出力手段を当該モニタ用配線の一端に接続し、同モニタ用配線の他端に監視手段を接続する。そして、クロック出力手段からモニタ用配線へ出力されるクロックを伝播を監視手段に監視させ、クロックの伝播が途絶えたことを検出した場合に、監視対象の半導体素子の破壊が生じた旨を通知する破壊通知信号を出力させる。 （もっと読む）

【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。
【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。 （もっと読む）

【課題】従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供する。
【解決手段】本発明に係る半導体物性ばらつきセンサ２００は、集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振するリングオシレータ１００と、リングオシレータ１００に印加される外部電圧を切り替えるデジタルスイッチ１２０とを備え、リングオシレータ１００は、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータ１００の周波数と、パラメタ基準値に対応付けられた周波数基準値との差分の変化量を、外部電圧により制御できる。 （もっと読む）

【課題】より簡素な構成でより精度が良いスイッチング素子の劣化診断回路およびその動作方法を提供すること
【解決手段】スイッチ部１１及びスイッチ部１１に対して接続された容量部１２を含むと共に、入力波形に対してローパスフィルタ処理を実行するローパスフィルタ部１と、前記入力波形の入力に応じたローパスフィルタ部１の出力と参照電圧とに基づいて、ローパスフィルタ部１に含まれるスイッチ部１１の状態を示す状態値を生成する状態判定部２を備える劣化診断回路。 （もっと読む）

【課題】分周信号を検査するにあたって、その周波数のみならず第１区間長および第２区間長をも検査し、比較対象に用いる信号を生成する高価な検査装置を必要としない自己診断回路を有する半導体集積回路およびその検査方法を提供する。
【解決手段】分周回路の検査を、生成される分周信号の周波数およびデューティー比、すなわち第１区間および第２区間の比率、の２つに対して行う。外部からはデューティー比を定義する２つの期待値を供給する。 （もっと読む）

【課題】半導体装置の製造工程の増大を抑制しつつ、パッドの針跡を容易に確認できるようにする。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成された回路素子と、半導体基板１上に形成され、回路素子と電気的に接続されたパッド（接続パッド４）と、を有している。パッドは、平面視において、導体が存在する実体パターン４１と、前記導体が存在しない開口パターン４２と、を含む所定のパターン形状に形成されている。 （もっと読む）

【課題】不良箇所の特定の容易化を実現し得る配線構造、半導体装置及び不良箇所特定方法を提供することにある。
【解決手段】基板１０上に形成された第１の配線１４と、第１の配線上に形成され、第１の領域において第１の配線と重なり合う第２の配線２０とを有し、第１の配線は、第１の領域外に突出する第１のタブ部１６を有している。 （もっと読む）

【課題】電子デバイス内の信号を精度良く測定する。
【解決手段】内部に設けられた複数のノードと、複数のノードのそれぞれに対応して設けられ、対応するノードの信号と参照信号とを比較する複数のコンパレータと、選択されたコンパレータの比較結果を外部へと出力する出力部と、を備える電子デバイスを測定する測定装置であって、複数のノードのうち指定された一のノードを出力ノードとして設定する測定設定部と、信号発生器からレベルが変化する参照信号を出力させながら、出力部から出力ノードに対応したコンパレータの比較結果を取得して、出力ノードの信号のレベルを測定する測定制御部と、を備える測定装置を提供する。 （もっと読む）

【課題】電源電圧ドロップを精度よく検出することが可能な半導体装置を提供する。
【解決手段】半導体装置は電源電圧供給部１０４、１０５からの電源電圧で動作する動作部と、動作部の動作に伴う電源電圧の変動を検出し、その検出の結果を出力する検出部とを含む。このため、半導体装置の内部で、電源電圧ドロップを検出し、その検出結果を外部に通知することが可能になる。よって、観測ポイントとしてバイパスコンデンサ上のポイントを用いる必要がなくなり、電源電圧ドロップを精度よく検出することが可能となる。 （もっと読む）

【課題】実際に稼動している半導体集積回路装置の実動作に影響を与える要因を解析し、更にその要因を低減することが可能な半導体集積回路装置を提供する。
【解決手段】測定対象である半導体集積回路１３１と、この半導体集積回路のジッタ又はノイズジッタ、ノイズ等の実動作に影響を与える物理量を測定する測定回路（半導体集積回路装置）１３０とを同一チップ上に構成する。測定回路の測定結果を解析し、測定対象の半導体集積回路を調整する回路にフィードバックさせる。 （もっと読む）

【課題】外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術を提供する。
【解決手段】少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための以下を含む方法。
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。 （もっと読む）