未知の半導体装置の機能の非破壊的な決定
【課題】外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術を提供する。
【解決手段】少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための以下を含む方法。
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。
【解決手段】少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための以下を含む方法。
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中では、概して集積回路等のリバースエンジニアリングに関する様々な実施形態について記述する。より詳細には、外部放射線に応答する接合の分析を通した機能推測による集積回路の非破壊的なリバースエンジニアリングに関する。
【背景技術】
【０００２】
リバースエンジニアリングは、その構造、機能及び操作を分析することにより、装置、物体、又はシステムの技術的原理を発見する方法である。該方法では、しばしば何か（例えば機械装置、電気的構成部品、又はソフトウェアプログラム）を分解し、その作用を詳細に分析することを伴う。リバースエンジニアリングは、通常その内部機構を明らかにするために半導体集積回路に適用される。前記のようなことを行う少なくとも１つの動機付けとして、競業者の製品が特許権侵害又は著作権侵害を含んでいるかを決定することが挙げられる。別の理由として、特定の集積回路の組み立てが、基底デザインと一致しているかどうか、組み立て施設が「正しく稼動しているか」を確認することが挙げられる。
【０００３】
半導体装置は、複雑で、１．０ミクロンの単一のメタルバイポーラチップから、０．３５ミクロンのＢｉＣＭＯＳ、拡散ＭＯＳ（ＢＣＤＭＯＳ）チップ、６５ｎｍの１２メタルマイクロプロセッサーまで、及びその合間にあらゆるものにわたる。アルミニウムと銅の両方とも、同一チップ上の金属として使用できる。プロセス生成に応じて、ポリシリコンゲート及びソース／ドレインが、異なるケイ素化合物を使用することができる。種々の低誘電体層間絶縁膜（ｌｏｗ−Ｋ ｄｉｅｌｅｃｔｒｉｃｓ）は、フッ化ケイ素硝子（ＦＳＧ）、ホスホ−シリケート硝子（ＰＳＧ）、及びＳｉＯ2を用いて散在させることができる。層の厚さは大きく異なる。現時点では、前記装置は１２金属層まで有することができ、導体及び絶縁体の両方を作成するために難解な材料の組合せを用いることができる。前記装置は、何百もの、何百万もの論理ゲート、プラスヒュージアナログ（ｐｌｕｓ ｈｕｇｅ ａｎａｌｏｇ）、ＲＦ、メモリ及び他のマクロセル領域を持つことができる。ＭＥＭ、インダクター及び他の装置もチップ上に統合される。
【０００４】
前記装置のリバースエンジニアリングは、通常は侵襲的且つ破壊的な方法である。多層装置の各層は、例えば研削によって除去される。各層の画像（例えば写真）は、例えば電子顕微鏡によって取られる。半導体装置の内部機構は前記の技術を用いて得ることができるが、努力と特殊装置とにおける重要な投資を行うことなく得ることはできない。例えば、前記調査者にとって少なくとも１つの問題点として、全てがどのように作用しているかを見出すために全てを正しい順序にふさなければならない。
【０００５】
半導体ベースの製品のリバースエンジニアリングは、広く幾つかの形態をとっており、以下のものが含まれる：
（ｉ）システムレベルでの分析 − 操作及びシグナル経路の分析；並びに
（ｉｉ）相互接続及び回路の抽出 − トランジスターレベルまで脱レイヤー化し、その後回路図を作成するために相互接続と構成部品を抽出することによって通常は成し遂げられる。
【０００６】
パッケージを除去している間、パッケージは腐食性の酸溶液でエッチングをはがす。様々な温度で種々の酸が、構成部品及び特定のパッケージのサイズに応じて使用される。これらの溶液はパッケージ材料を溶出させるがチップにダメージを及ぼさない。気密性のセラミックパッケージでは、異なる技術が必要となり、通常は機械的処理又は熱処理を伴い、リッド若しくはダイスを基板から除去し、又はセラミック基板を洗い流す。
【０００７】
脱レイヤー化実験室では、各金属層及びポリシリコントランジスターゲートレベルにおいて半導体装置の単一のサンプルを作成する必要がある。そのようにして、表面を平坦に保ちながら、一度に各層を正確にはがす必要がある。このためには、各層を除去するための詳細な手法が必要となる。これらの手法には、プラスマ（ドライ）エッチング、ウェットエッチング、及びポリッシング等の方法の組合せが含まれる。チップの複雑さ及びバリエーションが増すにつれて、手法の数も増えていく。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
完全な回路抽出を行うためには、全てのトランジスター、キャパシター、ダイオード及び他の構成部品、全ての相互接続層、並びに全ての接点及びバイアスを記録することが必要となる。このことは手動で行うこともでき、又はオートメーションを用いて行うこともできる。完全な回路抽出は、全てのトランジスター、全ての接点／レベル間バイアス、及び全ての各レベルでの相互接続を記録し、そして、それらを設計エンジニアが読める回路図に纏めることを意味する。通常回路ブロックは、一度に抽出され、その後要すれば完全な回路図が利用可能になるよう、相互参照される。残念ながら、前記のようなアプローチはコスト的に複雑で破壊的である。
【課題を解決するための手段】
【０００９】
本明細書では、外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術の実施について記述する。特に、半導体装置は前記方法を完了する間及びその後でも操作性を維持する。
【００１０】
一つの態様において、本明細書で記述する少なくとも１つの実施形態は、以下の方法をサポートする。
少なくとも１つの電源と電気的に導通した複数の半導体接合（部）を含む半導体装置の機能を決定において使用するための方法であって、前記半導体接合は複数の相互接続されたセルにグループ化されており、また前記装置は複数の半導体接合のうち少なくとも幾つかと電気的に導通した複数の外部アクセス可能な接点を含む。前記方法は以下を含む：
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。
【００１１】
別の態様において、本明細書中に記述する少なくとも１つの実施形態は、半導体の機能を決定する際に使用するための情報キャリアにおいて具体的に実現されたコンピュータプログラム製品に関する。前記コンピュータプログラム製品は、半導体装置試験機に対して以下の動作を行わせるように操作可能な指示を含む：
・複数の半導体接合に相互接続された電源の電流及び電圧のうち少なくとも１つにおける変化に応答する半導体装置の複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること。
特に前記変化は半導体装置の表面の照射に応答する。前記指示は、決定されたレイアウト内で、複数の半導体接合のうち少なくとも幾つかのグルーピングを更に同定する。各グルーピングは複数の予め決定された機能セルのうちそれぞれの機能セルを表す。半導体装置の複数の外部アクセス可能な接点のうち少なくとも１つに対する刺激を変化させる。外部アクセス可能な複数の接点のうち少なくとも幾つかが、１以上の予め決定された機能セルと電気的に導通している。前記指示は、変化した刺激に応答して相互接続された複数の機能セルのうち１以上の接続性について更に推測する。
【００１２】
更に別の態様において、本明細書中に記述する少なくとも１つの実施形態は、半導体装置の機能について決定において使用するためのシステムをサポートする。前記システムは、半導体装置の表面を照射するための手段を含む。前記半導体装置は、それ自身、少なくとも１つの電源と電気的に導通している幾つかの半導体接合、及び複数の半導体接合の少なくとも幾つかと電気的に導通した複数の外部接続可能な接点を含む。前記半導体接合は、幾つかの相互接続された機能セルにグループ化される。また、前記システムは照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定するための手段を含む。また、予め決められたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定するための手段も提供する。一般的に、半導体接合の各グルーピングは、予め決定された複数の機能セルのそれぞれの機能セルを表す。更に前記システムは、外部接続可能な複数の接点の少なくとも１つに対する刺激を変化させる手段を含み、そして、前記変化した刺激に応答して相互接続した複数の機能セルのうち１以上の接続性を推測するための手段を含む。
【００１３】
添付された図面に示されるように、本発明の上記及び他の物体、特徴並びに利点は、以下本発明の好ましい実施形態のより詳細な記述から明らかになるであろう。ここで異なる図全体を通して同一の文字は同一の部品を表す。図面は必ずしも縮尺製図されるわけではなく、代わりに本発明の原理を示す際に強調される。
【図面の簡単な説明】
【００１４】
【図１】半導体装置の実施例の簡略化した回路図を表す。
【図２】半導体試験システムの１種の例の回路図を表す。
【図３】図３Ａ及び図３Ｂは、２入力ＮＡＮＤ機能セルに関する半導体装置のレイアウト図の例のそれぞれ平面図を示す。
【図４】図４Ａ〜４Ｄは、異なる刺激の下で、図３Ａ〜３Ｂに図示された機能セルの接合レイアウト画像を示す。
【図５】図５は、未知の半導体装置の機能を決定するための方法の特定の実施の例示的な操作を詳説したフローチャートを示す。
【図６】図６は、未知の半導体装置の機能を決定するための方法の特定の実施の例示的な操作を詳説したより詳細なフローチャートを示す。
【図７】図７Ａ〜図７Ｅは、異なる刺激の下例示的な機能セルに関するそれぞれの接合レイアウト画像を示す。
【図８】図８Ａ〜図８Ｅは、図７Ａ〜図７Ｅの接合レイアウト画像に起因する異なる刺激条件に応答する機能セルの推測された接続性を示す。
【発明を実施するための形態】
【００１５】
本明細書では、外部放射線に応答する接合を分析することを通して機能を推測することによって集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術の実施を記述する。半導体の接合内の電子ホールペアを誘導することができる外部線源によって、電気的に無傷の半導体装置は照射される。適切にバイアスされた接合内で刺激された前記電子ホールペアは、観察可能な電流を引き起こす内部の電場によって駆動される。前記電流は、装置と相互接続された電源の電流又は電圧の変動を通して観察される。照射される部位は所与の装置中で予想される最も小さい個々の接合を識別するのに充分に小さいことが好ましい。放射線源には、電子線誘起電流法（ＥＢＩＣ）と呼ばれる技術の中で接合電流を誘起する能力のある電子線が含まれる。同様に放射線源には、光学ビーム誘起電流（ＯＢＩＣ）と呼ばれる技術の中で接合電流を誘起する能力のある光学的（例えばレーザー）ソース等の電磁放射が含まれる。
【００１６】
電源電流の前記変化を通した接合の検出を半導体装置上の位置（例えばＸ−Ｙ座標）と関連づけることができるように、照射部位は、半導体装置の表面に関連して移動することができる。少なくとも幾つかの実施形態において、前記移動は、装置表面の少なくとも１つの部位のラスタライズ化したスキャンニングを含む。幾つかの実施形態において、検出された接合の位置は、半導体装置のトランジスターレベルのレイアウトを示す画像を生成するために使用することができる。少なくとも幾つかの半導体装置のクラスが、スタンダード機能セルを用いて開発されているため、前記セルの同定は、スタンダードセルライブラリに従った接合レイアウトから推測することができる。
【００１７】
図１は、半導体装置（１００）の例の簡略化した回路図を示す。前記装置（１００）は、支持層（１０４）上に配置された１以上の装置及び／又は相互接続層（１０２）を含む。例えば、シリコン装置において、支持層は、約１５０ミクロンの厚さであるシリコン層であることができる。多数の半導体接合（１０６、即ちｐ−ｎ）は装置（１００）にわたって配置される。接合（１０６）は、金属−酸化膜−半導体（ＭＯＳ）トランジスタ等の電界効果トランジスタのゲート等のトランジスター装置の接合であることができる。少なくとも幾つかの接合（１０６）は、機能セル（１０８）中に構築される。前記グルーピングと共に、多数の前記機能セル（１０８）が、支持層（１０４）にわたって配置することができる。図示したように、機能セル（１０８）（即ち前記セルの接合）は、１以上の電源端子（１１０）に相互接続されている。また、外部アクセス可能な接点（１１２）の例示的な配置も示す。前記接点は、例えば、装置の試験を促すために設計者によって含められる装置（１００）及び／又は内部のテストポイントの入力／出力ピンを表すことができる。前記外部アクセス可能な接点（１１２）の特定のルーティング、前記電源相互接続、及びゲートからゲートへのルーティングは、１以上の装置及び／又は相互接続層（１０２）中で定義される導電性のワイヤートレース及びバイアスの組合せを通して達成される。
【００１８】
本明細書中で提供される実施例は、デジタルＣＭＯＳテクノロージーを図示している。前記実施例は決して本明細書中に記述された技術の応用を前記テクノロージーに制限することを意味するのではない。同様の技術を、適切な（例えば、スタンダード）セルライブラリを有する任意の半導体技術に応用することができ、該セルに関して前記技術（例えばＥＢＩＣ及びＯＢＩＣ）によって得られた画像が、セルへの入力のバイアス条件に基づく変化を反映させる。任意の前記半導体技術を用いて、セルの関連ライブラリーの各機能セルのレイアウトの違いがＥＢＩＣ／ＯＢＩＣ技術によって区別可能であることが好ましい。
【００１９】
本明細書中で使用する語句「スタンダードセル」又は「機能セル」は、一群のトランジスターを含み、ブール論理機能（例えばＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、インバーター）又はストレージ機能（例えば、フリップフロップ又はラッチ）を提供する相互接続構造を含む。通常はもっと複雑なセルが使用されるが（２ビット全加算器、又はマックスＤ入力フリップフロップ（ｍｕｘｅｄ Ｄ−ｉｎｐｕｔ ｆｌｉｐ−ｆｌｏｐ））、最も単純なセルは、素子ＮＡＮＤ、ＮＯＲ、及びＸＯＲのブール機能を直接的に表現した物である。セルのブールロジック機能はその論理学的な観点で呼ばれている。機能的なふるまいは、真理値表若しくは（組合せの論理に関する）ブール論理式、又は（順序回路に関する）状態遷移表の形態でとらえることができる。
【００２０】
本明細書中で使用する語句、「スタンダードセルライブラリー」又は「機能セルライブラリー」は、ＡＮＤ、ＯＲ、反転、フリップフロップ、ラッチ、及びバッファ等の低レベルの論理機能の集合を含む。これらのセルは通常固定された高さ、様々な幅のフルカスタムセルとして具現化されている。これらのライブラリーに関するキーとなる態様は、これらは固定された高さを持つことにあり、それによって列をなして配置することが可能となり自動化したデジタルレイアウトの加工を容易にしている。また前記特徴は接合の適切なグルーピングの決定を促し、従って関連する機能セル（１０８）の境界の決定を促す。２入力ＮＡＮＤ又はＮＯＲ機能は、任意のブール機能セットを形成するのに充分である。しかし、近年のＡＳＩＣ設計においては、セルのかなりの大きさのライブラリー（複数可）を用いて、スタンダードセル方法論が実践されている。前記ライブラリーは、同一の論理機能を多数実装することを含み、分野とスピードが異なる。
【００２１】
装置の特定の接合のバイアスは、少なくともある程度は、装置の外部接続可能な接点に与えられた外部の刺激に依存するであろう。前記刺激は論理レベルを表す電圧レベルを含むことができる（例えば、＋５Ｖが論理学的な「１」に関するものであり、そして０Ｖが論理学的な「０」に関するものである）。多重入力の中の入力値の前記配列は、テストベクトルと呼ぶことができる。異なるテストベクトルを、以下より詳細に記述するように異なる時間で適用することができる。
【００２２】
本明細書中で記述する技術によって半導体装置の機能セルを同定した後、外部の刺激に応答して前記セルの相互接続性を推測することが可能となる。即ち、テストベクトルを前記装置に適用して、接合はスキャンされて、どの接合がテストベクトルに応答して適切にバイアスされるかを決定する。結果は、同定されたスタンダードセルの論理ビューと比較することができる。刺激は、例えば連続して異なるテストベクトルを適用することによって変更することができ、入力及び出力が「１」又は「０」の状態である。接合は再度スキャンされ、変化した刺激に応答してバイアスの変化を検出する。例えば、選択的にテストベクトル刺激を選ぶことによって、１以上の外部アクセス可能な接点と電気的に導通している第一のレベルの機能セルを決定することが可能になる。前記相互接続性を推測して、ネットリストを開発し、機能セルの装置の相互接続を追跡することができる。
【００２３】
本明細書中で使用する語句「トランジスターネットリスト」は、相互接続及び外部環境への端子（ポート）のスタンダードセル（トランジスターの節を記述したもの）のトランジスターレベルの設計を含む。互いに１以上の装置のゲートを相互接続した電子回路の記述、幾つかの例では外部アクセス可能な接点、テストポイント等と相互接続した電子回路の記述についてネットは参照する。本明細書中で使用する語句「レイアウトビュー」は、スタンダードセルを物理的に表現したものを含み（該セルは基底層に配置され、トランジスター装置の異なる構造に対応する）、そして相互接続ラインを含む（トランジスターフォーメーションの端子と結合する）。本明細書中で使用する用語「ネットリスト」は、トランジスタの条件に関係なく、一般的に論理ビューレベルでの、ＡＳＩＣ設計のスタンダードセルの表現物を含み、スタンダードセルライブラリーゲート及びゲート間のポート接続性の例から構成される。
【００２４】
認識すべき重要な点として、半導体装置の機能性は装置が機能している間成し遂げられる。即ち、装置が適切に電源供給され、例えば装置の入力接点においてテストベクトルの形態で外部刺激を与えられる。本明細書中で記述するスキャンニング方法は、前記装置のトランジスター接合又はゲートが意図したとおりに外部の刺激に反応するように通常の意味で機能的な装置に依存する。相互接続（即ちワイヤー）、バイアス、及び／又は装置を含む前記装置の任意の層が除去されると、本明細書中で記述するように依存される通常の機能性が可能となる可能性はほとんど無い。
【００２５】
図２は、半導体装置試験システム（２００）の１種の例の回路図を図示している。前記システム（２００）は、半導体装置（１００）の表面に向かって放射線ビームを発生させる放射線源（２０４）を含む。少なくとも幾つかの実施形態において、放射線ビームは、ビームダイレクティング装置（２０８）によって、前記装置に向かうか、そうでなければ向けられる。前記ビームダイレクティング装置（２０８）は、ビーム（２０６）及び装置（１００）に関する相対的な位置（複数可）に従って放射線ビームを反射させるように適合した設置可能な反射装置を含むことができる。或いは／更には、１以上の放射線源（２０４）及び分析される半導体装置は、互いに設置することができる。例えば、放射線源（２０４）は、該放射線源（２０４）自身を舵取りするために設計されたジンバル中に設置することができる。同様に、前記システム（２００）は、分析される装置（１００）を支えるチャック（２０７）を含むことができる。前記チャックは設置可能で、例えば分析される装置（１００）のｘ−ｙ変移を提供する。前記システム（２００）は、１以上の放射線源（２０４）、ビームダイレクティング装置（２０８）及びチャック（２０７）と導通している放射線源コントローラ（２１０）を含む。
【００２６】
高密度ＶＬＳＩ半導体装置は、極端に小さい内部特性を持ち、例えば幾つかの例ではサブミクロンである。前記のようなスケールでは特別な配慮が必要となる。例えば、５０ｎｍトランジスターゲートの長さは光学顕微鏡の解像度を超える。従って、単にトランジスターを見るだけのために電子顕微鏡がしばしば必要となる。ＴＥＭ（透過型電子顕微鏡）は、装置の構造の高解像度画像を提供するためにサンプル全体を観察する；ＳＣＭ（走査型静電容量顕微鏡）は、シリコンチップ中の実際に機能しているトランジスター、抵抗などを構成する正ドーピング及び負ドーピングを見る手段である。
【００２７】
走査型電子顕微鏡（ＳＥＭ）等の電子ビームが半導体サンプルにぶつかると、ビーム相互作用するボリューム内で電子ホールペアが発生する。もし、サンプルがｐ−ｎ接合又はショットキー接合を含む場合、接合の電場内又はその付近で発生した電子ホールペアは分離する。電場は電子をｎ側に、ホールをｐ側に移動させる。ｐ側及びｎ側は、ピコ電流計又は電流増幅器を通ってそれぞれ電源又はグランドに接続され、そして分離した電子及びホールは回路を流れ、電子線誘起電流（ＥＢＩＣ）を生じる。
【００２８】
チップのサイズ、及び進んだ特性のサイズに必要な高倍率には、ＥＢＩＣソース及び装置の正確な設置が必要となる。例えば、自動化されたステッパーを有するシステムは放射線源と結合する。２次元（例えばｘ−ｙ）ステッパーを使用することができる。平面図イメージングによって、機能的又はスタンダードセルの回路を含む（図３Ｂ参照）トランジスター（Ｔ１）のゲート、及びリセットトランジスター（Ｔ２）のゲート、及びソースフォロワートランジスター（Ｔ３）のゲートを示す制限されたプロセス情報が与えられる。
【００２９】
ＣＭＯＳ装置等、幾つかの装置においてｎ型及びｐ型のＭＯＳトランジスターを通常操作する電気的状態は、特別に設計したシステムを用いて決定することができる。前記システム等には、例えば、標準的な金属顕微鏡及び市場で入手可能であるガルバノメータミラースキャナーを用いた、半導体装置上のラスタパターン中でスキャン可能なＨｅ−Ｎｅレーザースポットを含む。前記スキャンニングビームは、約２ミクロンのボリュームで、半径が５ミクロン未満の深さでホール電子ペアを生成する。どちらの大きさもレーザー波長に依存する。逆バイアスをかけたウェル又はドレイン接合のおおよその拡散長内で発生するキャリアは、電源装置電流内で集合して、変化として表れる。
【００３０】
装置（１００）は、少なくとも１つの電源（１０８）に相互接続され、装置（１００）の機能セル（１０８）（図１）の接合（１０６）（図１）に電力を供給する。メータ装置（２０９）を配置して、装置（１００）によって引かれる１以上の電流Ｉ又は電圧Ｖをモニターする。例えば電流計（例えばピコ電流計）を、装置と電源の間のインラインに接続して、装置（１００）によって引かれる電流の微細な変化を検出する。中央処理装置（２１２）は、供給時に放射線源コントローラ（２１０）、ピコ電流計（２０９）、及び設置可能なチャック（２０７）のうち１以上と導通している。少なくとも幾つかの実施形態において、中央処理装置（２１２）は、本明細書で記述した機能を実施するために調整されたエンコードされた指示で設計されたメモリを含むか、又はそうでない場合には該メモリにアクセスする。例えば、中央処理装置（２１２）は、ソフトウェアコードで設計して、分析される装置（１００）の表面にわたって放射線（２０６）をスキャンして、装置電流のあらゆる変化を記録し、前記各電流変化に関連付けられた装置（１００）の表面に関するスキャンしたビーム（２０６）のｘ−ｙ位置を記録し、又はそうではない場合には関連づける。
【００３１】
少なくとも幾つかの実施形態において、システム（２００）は、１以上の電気的にアクセス可能な接点（１１２）（図１）への選択可能な入力（例えばテストベクトル）を提供するために設計された試験刺激器（２１４）を含む。幾つかの実施形態において、前記試験刺激器（２１４）は、中央処理装置（２１２）によって制御可能である。或いは／更には、前記試験刺激器（２１４）は、好ましい連続テストベクトルを分析される装置（１００）に適用するために予めプログラムすることができる別の装置を表すことができる。
【００３２】
市場で入手可能である試験サポートシステムは、テストベクトルの生成を促すために使用することができる。ＣＡＤＥＮＣＥ（登録商標）ＥＮＣＯＵＮＴＥＲ（登録商標）ＣＯＮＦＯＲＭＡＬ（登録商標）等価判定装置が、カルフォルニア州サンノゼのカデンスデザインシステムインクから商業的に入手可能ではあるが、ＥＮＣＯＵＮＴＥＲシステムの一部として利用可能な形式的検証ツールである。形式的証明エンジンは、カウンターケース（即ち、テストベクトル）を、網羅的な刺激よりはむしろ数学的方法を用いて作成する。幾つかの方法で形式的証明エンジンの周辺に構築される他のツールを同様のアプローチで使用することもできる。また、既に定義されたネット等の内部の利用可能性を活用して前記分析において前記ツールを適用することも可能である。ＣＯＮＦＯＲＭＡＬシステムは、テストベクトルを生成するシステムでなくともよいが、それと同様に使用することができる。形式的証明エンジンはテストベクトルとして使用可能なカウンタターケースを作成する。
【００３３】
また、システムはスタンダードセルのデータベース（２１６）を含む。前記データベース（２１６）は、ローカルに保存されてもよく、別のシステムからアクセス可能であっても良い。少なくとも幾つかの実施例において、データベース（２１６）はインターネット等のネットワークを介してアクセス可能である。また、前記システムは、操作者が半導体装置（１００）の分析結果をセットアップし、モニターし、及び後処理するための相互作用するコンソールを提供するユーザーインターフェース（２２０）を含む。
【００３４】
機能的な分析には機能的な操作中のシステムモニタリングを含む。必要な場所であればどこでも、半導体装置にはプローブが備わっている。幾つかの例で、マイクロプロービングはオンチップシグナルをモニターするために使用することができる。テストケースを開発しなければならず、その機能モードの中でシステムを稼動させるために刺激が作成される。シグナル発生器、論理アナライザー、及びオシロスコープを用いることができ、システムを稼動させ、結果を収集する。そして信号及び全体のシステムが分析される。無論、任意の前記装置は非破壊的な態様で実装すべきである。
【００３５】
図３Ａ及び図３Ｂは、２入力ＮＡＮＤ機能セル（３００）のＣＭＯＳ実装のための半導体装置レイアウト図の例のそれぞれの平面図を図示している。図３Ａは重なった下位層が見えるように透明に表した半導体装置の全ての層を図示している。外側の長方形の破線は、２入力ＮＡＮＤ機能セル（３００）をくくる領域（３０１）を定義する。前記平面図において、機能セル（３００）の内部構成部品又は素子は、セル境界（３０１）内に含まれている。前記装置は典型的には、１以上の電源（図示しない）からの電圧及び／又は電流を分配するためのパワーグリッドを形成する１以上の金属層を含む。例示的な実施例において、層（３０６）は金属電源層（例えば、Ｖｄｄ）であり；一方で層（３０８）は、半導体装置の回路素子に関する電気的なグランドリファレンスとなることができる別のパワーグリッド（例えばＶｓｓ）を形成する金属層である。金属層（３０６及び３０８）は、２つの層（３０６及び３０８）が接触していない、さもなければ電源と短絡していない限りは、半導体装置の同一の物理的な層の上にあっても良く、又は異なる層の上にあってもよい。層（３０６）及び層（３０８）のいずれか又は両方が、回路（例えばワイヤー相互接続）と共に同一又は異なる層の上にあってもよい。
【００３６】
入力トランジスタ装置（３０２）は半導体材料内で定義され、トランジスタ、ダイオード等の形成とともに、適切に設置された導電性の端子を含む。２入力ＣＭＯＳ ＮＡＮＤセルの特定の例において、セル（３００）は２つのＰＭＯＳトランジスター（３０２ａ、３０２ｂ（概して３０２））、及び２つのＮＭＯＳトランジスター（３０４ａ、３０４ｂ（概して３０４））を含む。
【００３７】
図３Ｂは接合をより分かりやすく図示するために幾つかの層を除去した同じ半導体装置レイアウトの平面図を示す。装置は、第一のポリシリコンゲート３０３ａへ相互接続された第一の入力Ｉｎ０、及び第二のポリシリコンゲート３０３ｂへ相互接続された第二の入力Ｉｎ１を含む。各ゲート３０３ａ及び３０３ｂは、ＰＭＯＳトランジスタ（３０２）に関してはＮ型拡散層（３０５）上に広がっており、ＮＭＯＳトランジスタ（３０４）に関してはＰ型拡散層上（３０７）に広がっている。即ち２つの各ＰＭＯＳトランジスタ装置（３０２）（図３Ａ）は、ポリシリコンゲート３０３ａ、３０３ｂ及びＮ型拡散層（３０５）のそれぞれ一つと重なることによって形成される各接合（３１０ａ及び３１０ｂ）を含む。同様に２つの各ＮＭＯＳトランジスタ装置（３０４）（図３Ａ）は、ポリシリコンゲート３０３ａ、３０３ｂ及びＰ型拡散層（３０７）のそれぞれ一つと重なることによって形成される各接合（３１２ａ及び３１２ｂ）を含む。接合（３１０ａ、３１０ｂ、３１２ａ、３１２ｂ）の暗色化した部位は、それぞれのトランジスタゲートの領域を表す。
【００３８】
図３Ａ又は図３Ｂに示されるセルレイアウトの詳細は、必ずしも本明細書中に記述するＥＢＩＣ／ＯＢＩＣ技術によって観測可能なものであるとは限らない。しかし、前記技術によって、所与の機能セルのトランジスターのどれがＯＮになってどれがＯＦＦになっているかを決定することが可能となる。幾つかの例において前記技術で得られる画像は、アクティブなトランジスタのほかに他の詳細部分を含むことができる。例えば、分離したウェルの境界における接合も観測可能であってもよい。
【００３９】
図４Ａ〜図４Ｄは、異なる刺激条件下で図３Ａ及び図３Ｂに図示された機能セル（３００）に関するそれぞれの接合レイアウト画像を示す。前記画像は、装置が稼動している間、本明細書中に記述した放射線源を用いた半導体装置のスキャンによって得ることができる。適切なバイアスの下での接合で、放射線によって誘起された電子ホールペアが測定可能な電流を引き起こす電場を生み出す。従って、適切にバイアスされた接合が同定され、装置の表面での位置と関連付けることができる。充分な数の前記同定された表面位置を用いて、適切にバイアスされた接合の画像を形成することができる。例えば、幾つかの実施形態において、各スキャンされた位置はピクセルに対応することができる。前記ピクセルは一般的には、放射線の領域ごとに定義される（例えば、あるレベルの放射線が含まれる表面領域又はスポット）。異なるピクセルがスキャンされ、それらが適切にバイアスされた接合に対応しているかどうかの決定がなされれば、装置の接合レイアウトの写真を形成することができる。例示的な実施例において、暗色化した又は影付きの長方形は、１以上の前記ピクセルを同定した結果から生じる。示したように、解像度はその大きさごとに幾つかの接合を識別するのに充分である。この例において、ＰＭＯＳ接合は第一の長さＬ1及び幅Ｗを有しており、一方でＮＭＯＳ接合は異なる（即ちより短い）長さＬ2を有する。
【００４０】
破線の長方形は、例の機能セル（３００）の接合（３１０ａ、３１０ｂ、３１２ａ、３１２ｂ）の物理的な位置を表している。電気を通すためにバイアスされた接合（例えば「ＯＮ」）は、影付きになっている。従って、図４Ａを参照すると、ＰＭＯＳトランジスター（３０２）（図３Ａ）の接合３１０ａ、３１０ｂの両方が論理的にＬＯＷレベル（例えば、０，０）に対応してバイアスされる。ＰＭＯＳトランジスタ（３０２）の接合（３１０ａ、３１０ｂ）が電気を流し、ＮＭＯＳトランジスタ（３０４）の接合（３１２ａ、３１２ｂ）が電気を流さないように、所与のセルに関して２つの入力がＬＯＷである。出力ＹとＶｄｄの間で、導電性の接合（３１０ａ、３１０ｂ）を通して、導電性のパスが確立され、出力がＨＩＧＨになる（例えば、論理的に１）。
【００４１】
セルの同定は、そこに基礎をなす技術等の特定の半導体装置、並びに関連するライブラリー等の設計及び／又は製造の他の態様に依存する。接合部位によって決定される正確に同一のサインを２つの機能セルが有することなく、機能セルを同定することができる。従って、接合サイズ、数、特定の機能セルのレイアウトに対する位置、及び方向のような１以上の特性は特定のセルの識別性を確立するために用いることができる。例示的な実施例において、明らかに４つの接合のうち少なくとも２つが適切にバイアスされ（例えば論理的に「０」）、暗色化された図示された領域につながる電源の電圧及び／又は電流における変化の検出を生む。従って、データベースの他の機能セルメンバー依存して、可能性のある入力設計の任意の１つの下で、１回の観察（即ち機能セルのスキャン）から、２入力ＮＡＮＤ機能として機能セル（３００）を同定することが可能かもしれない。前記同定の際に、既知の又はそうでない場合には予め決定された機能セルに関連付けることによって、他の接合の位置、サイズ等を推測することが可能である。そして、破線部によって適切にバイアスされていないゲートを同定することが可能となる。
【００４２】
特に図４Ｂは１つのインプットがＬＯＷでもう１つのインプットがＨＩＧＨである２入力ＮＡＮＤ機能セル（３００）を表している。前記刺激の下例示的な装置（３００）に関しては、第一のＰＭＯＳトランジスター（３０２ａ）の接合（３１０ａ）がバイアスされて導電性になり、論理０に対応し（例えば「ＯＮ」）、及び第二のＰＭＯＳトランジスター（３０２ｂ）の他の接合（３１０ｂ）はバイアスされて非導電性になり論理１に対応する（例えば「ＯＦＦ」）。更に、第二のＮＭＯＳトランジスター（３０４ｂ）の接合（３１２ｂ）がＯＮである一方で、第一のＮＭＯＳトランジスター（３０４ａ）の接合（３１２ａ）はＯＦＦである。導電性のパスは、ＨＩＧＨの出力をもたらす（例えば論理１）導電性の接合（３１０ａ）を通して出力Ｙ及びＶｄｄの間で確立されるであろう。本明細書で記述するＥＢＩＣ／ＯＢＩＣ技術の下での状態では眼に見えないので、他のトランジスター接合はバイアスされて論理的にＨＩＧＨのレベルに対応することを推測することができる。入力が０、１として同定できるように、一旦セル（３００）の接合レイアウトが機能的装置（例えば２入力ＮＡＮＤ）と一致すると、前記推測は自明なものとなるであろう。前記入力条件の下、機能セル（例えばＮＡＮＤ）の知見を用いて、出力Ｙは論理１であると決定することができる。異なる刺激、そしてこの例においてはすべての可能な入力刺激設計の下、同一の機能セル（３００）の観察から、機能的な真理値表を設計することができる。従って、図４Ｃは０、１入力に関する観察可能な接合設計を図示している。再び、出力Ｙは論理１である。同様に、図４Ｄは１、１入力に関する観察可能な接合設計を図示している。前記刺激の下、ＰＭＯＳトランジスタ（３０２ａ、３０２ｂ）の接合（３１０ａ、３１０ｂ）の何れも導電性ではないのに対して、ＮＭＯＳトランジスタ（３０４ａ、３０４ｂ）の両方の接合（３１２ａ、３１２ｂ）は導電性である。従って、出力ＹはＶｓｓ（例えばグランド）に対してＬＯＷとなり、論理的には０を表す。結果となる真理値表は以下表１の通りである。
【００４３】
【表１】
【００４４】
少なくとも幾つかの実施形態において、セルの全ての接合（即ちゲート）が機能して（即ち導電性になる）、少なくとも一度刺激される間、本明細書中に記述する技術によって観察可能となることを確実にするために、全ての可能な入力が機能セルに提供される。図４Ａ〜４Ｄの図は、２入力ＮＡＮＤセルのための前記アプローチを表す。刺激を終えたときに、全てのゲートの位置が特定のセルに関して分かるようにするため、同一の関連付け（例えばファイル及び／又は画像）において導電性が記録され及び保存されるときに各ゲートの位置が決定される。図３Ｂの装置の黒領域（即ち長方形）は、前記分析の結果を表すことができる。結果的となるパターン、この例においては４つの長方形は、パターンマッチングによって、スタンダードセルライブラリーの特定のセル（例えば、２入力ＮＡＮＤ）に関連づけることができる。前記パターン発生及びマッチングは、所与の半導体装置の全ての前記セルに関して繰り返すことができる。
【００４５】
大体の例において、セルタイプを決定するために全ての接合をＯＮにするやり方で全てのトランジスターを機能化させなければならないことに依存する必要が無い程度に、通常は充分に機能セルはユニークである。セルライブラリーの機能セルに対する前記パターン認識は、全ての接合のサブセットに依存して行われる。もし、多重の可能なマッチ間で識別するためにより詳細なパターンが必要であると決定した場合には、信頼できるマッチが行われるまで、追加の入力刺激を与えてより多くのトランジスターを機能化させ、より多くの接合をＯＮにすることができる。ネットリストを推測するのに必要な分析時間を減らすために全ての接合よりも少ない数を同定することでパターンマッチングを成し遂げることが好ましい。
【００４６】
図５は、未知の半導体装置の機能を決定するためのプロセス（４００）の特定の実施形態の例示的な操作を詳述したフローチャートを示す。半導体装置の表面は４１０のところで照射される。放射線源は、同定するために最も小さい接合を識別するのに充分な小さい領域を照射する。放射線源は、レーザー等によって供給される、電磁放射線であってもよい。或いは／更には、放射線は電子ビーム源からであってもよい。少なくとも幾つかの実施形態において、装置に含まれる多数の接合が個々に独立して照射されるように、照射された領域はスキャンされ、さもなければ装置表面に関して再配置される。少なくとも幾つかの実施形態において、スキャンニングと再配置は、実質的に全ての装置の接合が、個別に照射されることを可能にするのに充分である。
【００４７】
複数の半導体接合の少なくとも幾つかのレイアウトは、照射に反応して４２０の所で決定される。装置を照射している間に同定された接合に関して、接合の設計は装置中の又は装置上のそれぞれの位置に関連して同定される。設計情報には、接合位置（例えば装置表面に沿ってのX-Y位置）、接合サイズ（例えば長さ、幅、面積）、及び方向（例えば水平、垂直）のうち１以上を含むことができる。
【００４８】
複数の半導体接合のうち少なくとも幾つかのグルーピングは、４３０で決定されたレイアウト内で同定される。各グルーピングは予め決定された幾つかの機能セルのそれぞれの機能セルを表している。従って、照射プロセス中に検出されるそれらの物理的な接合のレイアウトを決定すると、前記接合のグルーピングを、予め決定されている機能セルの接合設計及び／又は接合機能と比較することが可能となる。例えば、半導体装置製造装置は、機能セル装置のライブラリを提供する等、前記グルーピングのライブラリーに接合のグルーピングの接合設計を関連付けるために使用可能である。
【００４９】
半導体製造工場ではスタンダードセルライブラリーを製造する。特定のレイアウトデータは必ずしも前記ライブラリ中に提供されるとは限らないかもしれないが、他の手段によって得ることが可能であることができる。例えば、前記製造工場が要求時に前記データを提供することができる。或いは／更には、前記レイアウト情報は他の独立したアプローチによって確認することができる。例えば、所与のスタンダードセルライブラリーの異なる各機能セルの少なくとも１つは、高度顕微鏡の下で（例えば走査型電子顕微鏡によって）、同定及び観察することができる。各セルの物理的な前記観察によって、基礎となるレイアウトに関する洞察が得られる。そして、前記アプローチによって決定されるレイアウトをそれぞれの機能セルと関連付けることができる。複数のレイアウトが単一のスタンダードセルと関連づけることができると考えられる。もしそうであるならば、前記プロセスはライブラリーが完成するまで異なるレイアウトに関して繰り返される。
【００５０】
一旦可能性のあるグルーピングが同定されると、候補の機能セルと関連づけることができる。もし同一の接合の設計を用いて複数の候補の機能セルを同定できることが決定されると、ゲートの論理的な機能に従って特定の機能セルを同定することができる。例えば図４Ａ〜図４Ｄ及び表１の様々な接合設計を参照されたい。前記決定には、異なる入力刺激の下で多重スキャンを行う必要がある。機能セルの同定終了の際には、おそらくは半導体装置内の位置や方向と共に、特定の機能セルが知られる。論理的な視点のために、接合設計のグルーピングをそれぞれの論理的な機能に置き換えることによって画像を準備することができる。一般的に機能セルはこの時点では相互接続してないであろう。
【００５１】
機能セルの相互接続が、異なる刺激条件下での繰り返される接合の同定を通して推測することができる。装置が機能している間、本明細書で記述したように接合の同定を完遂できることが識別のために重要である。即ち、装置は電力の下、外部接続可能な接点で適用される適切な刺激を用いて稼動する。前記刺激はテストベクトルということもできる（例えば、外部アクセス可能な接点（例えばシグナル接点）の適切な幾つかに与えられる電気入力値に相当する１及び０の列）。多数の外部アクセス可能な接点の少なくとも１つに対する刺激が４４０で変化する。前記変化にはテストベクトル中の１以上のデジットの変化を含む。前記変化は決定された一連のテストベクトル刺激に関して連続的に成し遂げられる。相互接続された複数の機能セルの１以上の接続性は、以下更に記述するように、変化した刺激に応答して、４５０で推測される。
【００５２】
図６は未知の半導体装置の機能を決定することに関して、プロセスの特定の実施形態の例示的な操作について詳述したより詳細なフローチャートを図示する。５０５で半導体装置の表面の小さな部位を照射する。例えば、レーザーや電子線が半導体装置の支持表面（即ち「背面」）に向けられる。少なくとも幾つかの実施形態において、支持層の一部は、研削及びエッチングのうち１以上を含む薄化加工によって除去される（例えば、投与した放射線から電子ホールの発生を促進するために、１５０ミクロンから約５０ミクロンまで薄くする）。５１０では、半導体装置の接合に電力を供給する電源の電流を、照射している間モニターする。前記モニタリングは、例えばピコ電流計（２０６）（図２）を用いて、達成できる。電流の変化が検出されないときには、装置のスキャンが完了しているかどうかを５２５で決定する。もし、そうでない場合には、５２５で、照射源は別の異なる小部位に向けられる。前記方法は、半導体装置のスキャンが完全に行われるまで継続する（例えば、実質的に半導体装置の全体のアクティブな表面をスキャンした後）。
【００５３】
もし電流変化を検出した場合、５１５で、照射部位は接合と関連づけられる。例えば、Ｘ−Ｙ平面を定義する装置の表面部位上で、接合の位置が特定のＸ−Ｙ座標（即ちｘ1、ｙ1）と関連付けられる。前記接合の位置を追跡するレイアウト（例えば表及び／又はグラフィック画像）は、５２０で小部位（ｘ1、ｙ1）での接合を説明するために更新される。
【００５４】
５２５でスキャンが完全に行われたという決定がなされると（例えば実質的に半導体装置の全体のアクティブな表面がスキャンされると）、前記プロセスは継続して５３０で機能セルの同定を行う。前記機能セルの同定は、上記図５に関連して定義したようにして達成される。例えば、接合はグループ化されて、同じライブラリーにおいて予め定義された可能な機能セルと比較することができる。分析される半導体装置の実質的に全ての機能セルを決定すると、５３０で半導体装置に対する刺激が変化する。再度、半導体装置の機能的操作の下、校正された設計及び最終的には機能的な装置を表す校正されたレイアウトを生み出す接合の検出が行われることが好ましい。
【００５５】
刺激を変化させた後、５４０で、半導体装置の小さな表面部位を照射する。幾つかの実施形態では、５０５での照射に関連して記述されたようにして、照射を進める（例えば、半導体装置の実質的に全ての機能的表面を照射する）。或いは／更には、少なくとも幾つかの予め同定された接合、又は機能セルの決定から推測される接合（例えば、各同定又は推測された接合におけるピクセル等の１つの小さい表面部位）に対応する表面のサブセットに関して、表面照射が行われる。スキャン領域における前記縮小は、スキャン時間の縮小において価値がある。前記縮小されたスキャンは、接合のバイアスを決定するのに充分である。
【００５６】
前記放射接合に対する変化は５４５で決定される。例えば適切なバイアスを表す予め同定された接合は、例えば０から１への変化といった５３５での変化した刺激を投与した後で再スキャンした際に連続して検出可能ではない可能性がある。同様に、（機能セルの同定から推測することができる）予め検出されていない接合は、再スキャンによって検出可能になる可能性がある。前記状態変化に従って、機能セルの接続に関する推測を行うことができる。機能セルの相互接続を記録するネットリストは、５５０で、必要に応じ、入力刺激及び接合の状態の変化の分析に反応して更新される。ネットリストが５６０で決定されるように充分に完成するまで、同様の態様で前記方法が継続される。前記完成は、予め決定された論理レベル（例えば第三レベル）の相互接続を決定する等、適切な測定によって決定することができる。或いは／更には、完成を決定するための別の測定によって、全ての機能セルよりも小さい、全ての又は幾つかの予め決定された値に関する相互接続を推測することができる。もしネットリストが充分に完成していないときには、刺激を変化させて、前記方法を必要に応じて繰り返す。
【００５７】
図７Ａ〜７Ｅは、異なる刺激条件の下、例示的な機能セルに関してそれぞれの接合レイアウト画像を図示している。図７Ａは、本明細書で記述した方法で検出するために適切にバイアスされた６つの接合の設計を図示している。前記接合は、半導体表面の一部をスキャンして得られた結果を表している。より詳細には、６つの接合は、図に示すように３つの異なる機能セル：Ｉ０；Ｉ１；及びＩ２のそれぞれに関連付けられた２つの接合でグループ化されている。大きな破線の長方形は、各機能セルそれぞれをくくる半導体装置の領域を表す。特定の例において、同定された接合の設計は、各機能セルが、２入力ＮＡＮＤ装置であることを示している。図８Ａは、相互接続を示すことなく図示された、ネットがまだ完成していない３つの機能セルの論理図を示している。
【００５８】
導電性又は非導電性の接合の設計は、装置の入力ピンＡ、Ｂ、Ｃ、及びＤそれぞれに与えられる、入力刺激テストベクトル「００００」に関して、観察される（例えば図１を参照）。機能セルＩ０及びＩ１の接合の設計では、両者が入力０、０で稼動することを示しているため、図７Ａで観察及び図示された接合の設計からすれば、更なる分析しなければ確実な程度にまで推測するには早すぎるものの、全ての４つの入力が１以上の入力ピンによって稼動する可能性がある。第三の機能セルＩ２の入力は、入力ピンによって稼動することは不可能である。なぜなら、それぞれの接合のバイアスによって決定されるように入力が１であるためである。従って、図８Ａに図示した部分的なネットリストでは、最初の２つのセルを第三のセルの左、論理セルの入力ピンのより近くに配置している。
【００５９】
相互接続を推測する努力において、入力刺激を変更する。前記アプローチの１つとして、「ウォーキング・ワン」（ｗａｌｋｉｎｇ ｏｎｅ）と呼ばれる。前記アプローチを用いて、入力の１つは「１」に駆動され、即ち残りの入力は０のまま入力Ａは１に駆動されてテストベクトルは１０００となる。図７Ｂは続いて起こるスキャンによって得られる同６つの接合の設計を示す。導電性及び非導電性接合の設計の観察から決定できるように、とりわけ第一セルＩ０の１つの入力（即ち「Ｉｎ０」）が状態を「０」から「１」へ変更する。他の２つのセルＩ１及びＩ２の残りの入力は変更しないままにする。また、第一セルＩ０の出力「ｙ」が１から０へ状態を変化させ、入力１、０に関する２入力ＮＡＮＤの論理真理表と一致することが、推測できる。従って、第一セルＩ０の第一入力Ｉｎ０は、入力ピンＡに接続されていることが推測できる。図８Ｂは入力ピンＡからセルＩ０の入力Ｉｎ０までひかれた推測された相互接続をとらえている。
【００６０】
「ウォーキング・ワン」アプローチでの更に続く入力ベクトルは０１００で表される。従って、論理的な１は入力ピンＡから入力ピンＢへ移動する。再度、同６つの接合の設計が、続いて行われるスキャンによって得られ、その結果は図７Ｃに示される。とりわけ、導電性及び非導電性の接合の設計の観察から決定されるように、第一の入力Ｉｎ０が０に戻る間に、第一のセルＩ０の第二の入力（即ち「Ｉｎ１」）は、状態を０から１へ変化させる。他の２つのセルＩ１及びＩ２の他の入力は変更しないままにする。入力０、１に関する２入力ＮＡＮＤに関して正しくあるように、出力「ｙ」は０のままであることが推測される。従って、第一セルＩ０の第二の入力Ｉｎ１は入力ピンＢに接続されていると推測することができる。図８Ｃは、入力ピンＢからセルＩ０の入力ピンＩｎ１までひかれた推測された相互接続をとらえている。
【００６１】
前記「ウォーキング・ワン」アプローチは、入力ピンＣでは１、他の全てのピンは０の入力テストベクトル００１０で継続する。図７Ｄは、前記入力刺激の下、観察される接合設計を図示する。導電性及び非導電性接合の設計の観察からすると、第二のセルＩ１の第一入力Ｉｎ０は１へ遷移して、入力１、０に関する２入力ＮＡＮＤセルに関して予想されるように、出力１から０への対応する変化につながることが決定される。従って、第二のセルＩ１の第一の入力Ｉｎ０は入力ピンＣへ接続していることが推測できる。図８Ｄは、入力ピンＣからセルＩ１の入力Ｉｎ０までひかれた推測された相互接続をとらえている。同様に、入力テストベクトル０００１に関して、図７Ｅに図示された観察される接合は、図８Ｅに図示されるように第二ゲートＩ１の第二入力Ｉｎ１は入力ピンＤに接続されているという推測につながる入力０、１を示している。
【００６２】
第一のセルと第二のセルＩ０、Ｉ１は間に機能セルが介在することなく入力ピンと接続しているため、第一レベルの論理セルと呼ぶ。第二レベルの論理セルに関する入力は、第一レベルのセルの出力によって駆動することができる。接続性を推測して、入力ピンの第一レベルのセルへの接続性をとらえるための適切な回路図及び／又はネットリストを開発すると、ウォーキング・ワンを用いたように追加のテストベクトルを構築して、アプローチを第二レベルまで拡張することが可能とあり、第二レベルの装置のネットリストの決定まで拡張可能となる。より一般的には、後に続く論理レベルは、より低いレベルの論理セルの出力によって駆動することができる。論理レベルの深さは数百万のトランジスタの可能性にも関わらず、無限に広がるものではない。レベルの数は一般的に回路のタイミング要求に応じて決定される。
【００６３】
必ずしも外部のアクセス可能な接点に直接接続されているとは限らない内側のレベル（例えば第二層、第三層）に取り組むために、機能装置試験でよく確立された技術を用いて、前記「ネット」上の論理値を制御することが可能である。例えば、全ての相互接続がネットの全ての駆動ゲートを通して後方にあることが知られている内側層のネット上の論理値を制御するために形式的な方法を用いることができる。前記形式的な方法を用いて、外部の入力がネットの論理値を制御するために構築され、それによって、全ての可能な入力を用いた内側層の駆動される機能セルを刺激することができる。例えば、ＣＡＤＥＮＣＥ（登録商標） ＣＯＮＦＯＲＭＡＬ（登録商標）システム等のブール論理等価チェッカーで、任意のネットが定数「０」及び定数「１」と比較することができる。そして前記システムは、ネットを表すテストベクトルが比較される定数以外の値となりえる、逆の場合をもたらす。
【００６４】
任意のコントローラ（例えばソフトウェアの実装）は、テストベクトルを作成するブール論理等価チェッカーに見出される等の形式的な証明エンジンを含むべきである。少なくとも幾つかの実施形態において、コントローラ（例えばコンピュータプログラム）を稼動させて、所与の装置（複数可）の存在するゲートを特定するやり方でネットを刺激するのに必要なテストベクトルの数を最小化することができる。単純なアプローチは、ネットごとに２つのベクトルを提案することである。しかし、図７Ａ〜７Ｅの例において、４つのネット（即ちＡ、Ｂ、Ｃ、Ｄ）があり、たった５つのテストベクトル（単純なアプローチで予想される４×２＝８未満）であることが明らかである。また、減少したベクトルセットの幾つかを、さらに続くレベルでの相互接続を推測するために使用することができる。例示的な実施例において、第二層の装置への相互接続を決定するのにたった２つの追加ベクトルしか必要とせず、１２のテストベクトル（８＋２×２）の代わりに、全体で７つのテストベクトルですむ。同様のアプローチが他のネット及び他の装置へも拡張できる。
【００６５】
ラッチ（例えばフリップフロップ）に関して、入力ベクトルは上述したように設定することができ、特定のラッチの特性に従ってラッチされる。他の装置に関して、加算器、半加算器等は組合せ回路であり、さもなくば本明細書中に記載した技術で同定可能なより低いレベルの機能セルのネットによって定義される。
【００６６】
用語「未知の」は、分析される半導体装置に関連して本明細書中で使用されるが、装置の設計及び／又は製造に携わる幾つかの又は全ての態様は実際に知られている可能性もある。例えば、前記方法が製造を確認するために行われるシナリオにおいては、「未知の」とは半導体装置の実際の実装に関する先験的知識が欠けていることを示す。たとえ機能セルの特定の設計及びそれらの相互接続に関する前記見識が予め知られていないとしても、装置技術及び／又は探索するためのスタンダードセルの適切なライブラリー等少なくとも幾つかの詳細は既知であるか、そうでなくとも発見可能である。
【００６７】
中央処理装置（２１２）及び放射線源コントローラ（２１０）等、本明細書で記述する１以上の様々なモジュールは、任意の形態の処理構成部品を表す又は含むことができ、前記構成部品には汎用目的のコンピュータ、専用マイクロプロセッサ、又は電子的な情報を処理することができる他の処理装置が含まれる。処理装置の例には、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途用集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、及び他の適切な特定目的又は汎用目的処理装置が含まれる。本明細書で記述する例にはモジュールの特定の実施形態に関するものではあるが、各モジュールは、各処理構成部品又は更に一般的には任意の適切な数の処理装置を含むことができる。
【００６８】
任意のモジュールには、例えば関連した処理値及び／又は指示を保存するメモリ（例えばメモリ２１８）が含まれる。任意の前記メモリには、データを保存するのに適した揮発性の又は不揮発性の構成部品の集合体又は配置を含まれる。例えば、任意の前記メモリには、ランダムアクセスメモリ（ＲＡＭ）装置、リードオンリーメモリ（ＲＯＭ）装置、磁気保存装置、光学的保存装置、又は任意の他の適切なデータ保存装置が含まれる。特定の実施形態において、前記任意のメモリは、コンピューターの指示及び／又は論理をエンコードするためのコンピュータ読み取り可能保存媒体を、一部意味することができる。前記実施形態において、様々なモジュールの所望の機能の幾つか又は全ては（例えばジッターエラー測定モジュール、タイミングエラー検出モジュール、及びエラー訂正モジュール）、前述した媒体上にエンコードされる指示を実行する処理装置（図示しない）によって提供することができる。
【００６９】
一般的に、各モジュール、例えばユーザーインターフェース（２２０）、中央処理装置（２１２）、放射線源コントローラー（２１０）、及び試験発生器（２１４）は、所望の機能を供するために適切なハードウェア及び／又はソフトウェアの任意の適切な組合せを表すことができる。更には、任意の２以上のモジュールには、ありふれた素子を表したり、又は含むことができる。
【００７０】
上述したシステム及び方法は、コンピューターハードウェア、ファームウェア及び／又はソフトウェアおけるデジタル電子回路で実施することができる。前記実施は、コンピュータープログラム製品（即ち、情報キャリア中に具体的に実施されるコンピュータープログラム）であることができる。例えば前記実施は、データ処理装置によって実行するために又はその操作をコントロールするために、機械読み取り可能保存媒体中及び／又は伝播シグナル中であることができる。例えば、前記実施はプログラム制御可能な処理装置、コンピュータ及び／又はマルチコンピュータであることができる。
【００７１】
コンピュータプログラムは任意のプログラム言語の形式であることがよく、コンパイル言語及び／又はインタプリタ言語も含む。そして、コンピュータプログラムは任意の形式で配置することができ、スタンドアロンプログラムやサブルーチン、コンポーネント（ｅｌｅｍｅｎｔ）及び／又はコンピューティング環境での使用に適した他のユニットを含む。コンピュータプログラムは一つのコンピュータ上で実行するために配置することができ、又はあるサイトの多数のコンピュータ上で実行するために配置することができる。
【００７２】
入力データを操作し出力を発生させることによる本発明の機能を実行するためのコンピュータプログラムを実行する１以上のプログラム制御可能な処理装置によって、方法のステップを実行することができる。また、方法のステップは特定目的の論理回路によって実行することができ、装置は前記特定目的の論理回路によって実装されることができる。例えば、回路はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及び／又はＡＳＩＣ（特定用途用集積回路）であることができる。モジュール、サブルーチン、及びソフトウェアエージェントは、その機能を実装するためのコンピュータプログラムの一部、処理装置の一部、特別回路の一部、ソフトウェアの一部、及び／又はハードウェアの一部を意味することができる。
【００７３】
例示的な意味で、コンピュータプログラムの実行に適した処理装置は、汎用目的及び特定目的の両マイクロプロセッサ、及び任意の種類のデジタルコンピュータの任意の１以上の処理装置を含む。一般的に、処理装置は指示及びデータをリードオンリメモリ若しくはランダムアクセスメモリ又はその両方から受け取る。コンピュータの本質的な要素は指示を実行するための処理装置、並びに指示及びデータを保存するための１以上のメモリ装置である。一般的にコンピュータは、データを保存するための１以上のマスストレージデバイス（例えば磁気、光磁気ディスク、又は光学ディスク）を含むことができ、又は機能的に連結して前記デバイスからデータを受け取り、及び／若しくは前記デバイスへデータを転送することができる。
【００７４】
また、データ伝送及び指示は通信ネットワークを介して発生することができる。コンピュータプログラムの指示及びデータを実施するための適切な情報キャリアは、全て不揮発性メモリの形式を含み、例示的な意味で半導体メモリ装置を含む。例えば、前記情報キャリアはＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置、磁気ディスク、内蔵型ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、及び又はＤＶＤ−ＲＯＭディスクであることができる。前記処理装置及びメモリは、特定目的の論理回路に補足されることができ、及び／又は前記論理回路に組み込まれることができる。
【００７５】
ユーザーとの相互作用を提供するために、上述した技術は、（例えばユーザーインターフェース（２２０）の一部として）ディスプレイ装置を有するコンピューティング装置上で実施されても良い。前記ディスプレイ装置は、例えば、ブラウン管（ＣＲＴ）、及び／又は液晶ディスプレイ（ＬＣＤ）モニター、及び／又は発光ダイオード（ＬＥＤ）モニターであっても良い。ユーザーとの相互作用は、例えばユーザーに情報を表示することであってもよいし、ユーザーがコンピューティングデバイスに入力を提供するキーボード及びポインティングデバイス（例えばマウス又はトラックボール）であってもよい（例えばユーザーインタフェース要素との相互作用）。他の種類の装置は、ユーザーとの相互作用を提供するために使用することができる。他の装置は、例えば、任意のセンサーフィードバック（例えば視覚的なフィードバック、聴覚的なフィードバック、又は触覚的なフィードバック）形態でユーザーに提供されるフィードバックであることができる。ユーザーからの入力は例えば、任意の形式で受け取ることができ、音響上の、スピーチの及び／又は触覚の入力を含む。
【００７６】
上述した技術は、バックエンド構成部品を含む流通したコンピューティングシステム内で実施することができる。例えば、バックエンド構成部品は、データサーバー、ミドルウェア構成部品、及び／又はアプリケーションサーバーであることができる。上述した技術は、フロントエンド構成部品を含む分散コンピューティングシステム内で実施することができる。例えば、フロントエンド構成部品は、グラフィカルユーザーインターフェースを有するクライアントコンピューティング装置、ユーザーが例示的な実装と相互作用することができるウェブブラウザ、及び又は装置を伝送するための他のグラフィカルユーザーインタフェースであることができる。システムの構成部品は、任意の形態、又はデジタルデータ通信（例えば通信ネットワーク）の媒体で相互接続することができる。通信ネットワークの例として、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット、有線ネットワーク、及び／又は無線ネットワークを含む。
【００７７】
システムはクライアント及びサーバを含むことができる。クライアント及びサーバーは一般的には互いに離れており、典型的には通信ネットワークを介して相互作用をする。クライアント及びサーバの関係は、それぞれのコンピューティングデバイス上で実行され、互いにクライアントサーバーの関係を有するコンピュータプログラムの効力で発生する。
【００７８】
通信ネットワークには、パケットベースのネットワークが含まれ、例えばインターネット、キャリアインターネットプロトコル（ＩＰ）ネットワーク（例えばローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、キャンパスエリアネットワーク、メトロポリタンエリアネットワーク（ＭＡＮ）、ホームエリアネットワーク（ＨＡＮ））、プライベートＩＰネットワーク、ＩＰプライベートブランチエクスチェンジ（ＩＰＢＸ）、無線ネットワーク（例えば、無線アクセスネットワーク（ＲＡＮ）、８０２．１１ネットワーク、８０２．１６ネットワーク、ゲネラルパケット無線サービス（ＧＰＲＳ）ネットワーク、ハイパーＬＡＮ）及び／又は他のパケットベースネットワークが含まれる。回路ベースのネットワークには例えば、公衆電話交換回線ネットワーク（ＰＳＴＮ）、構内交換機（ＰＢＸ）、無線ネットワーク（例えば、ＲＡＮ、ＢＬＵＥＴＯＯＴＨ（登録商標）、符号分割多重接続（ＣＤＭＡ）ネットワーク、時間分割多重接続（ＴＤＭＡ）ネットワーク、モバイル通信用グローバルシステム（ＧＳＭ）ネットワーク）、及び／又は他の回路ベースネットワークを含むことができる。
【００７９】
例えば、コンピューティング装置には、コンピュータ、ブラウザ装置を搭載したコンピュータ、電話、ＩＰ電話、モバイル装置（例えば、携帯電話、個人用情報端末（ＰＤＡ）装置、ラップトップコンピューター、電子メール装置）、及び／又は他の通信装置を含むことができる。ブラウザ装置には、例えば、ＷＷＷブラウザ（例えば、マイクロソフト社から入手可能なマイクロソフト（登録商標）のインターネットエクスプローラ（登録商標）、モジラ社から入手可能なＭｏｚｉｌｌａ（登録商標）Ｆｉｒｅｆｏｘ（登録商標））を搭載したコンピュータ（例えばデスクトップコンピュータ、ラップトップコンピュータ）を含む。携帯コンピューティング装置には例えばブラックベリー（登録商標）が含まれる。
【００８０】
「含む」（ｃｏｍｐｒｉｓｅ、ｉｎｃｌｕｄｅ）及び／又は複数形はオープンエンドであり、リストされた部分を含み、且つリストされていない追加部分を含むことができる。「及び／又は」は、オープンエンドであり、１以上のリストされた部分と前記リストされた部分の組合せを含む。
【００８１】
当業者は、本発明が本発明の思想又はその本質的特性から離れることなく他の特定の形態で実施できることを理解するであろう。従って、上記実施形態は全ての点において、本明細書中で記述した本発明を限定するというよりは例示的なものとして考慮すべきものである。よって、本発明の範囲は、上記記述よりは、添付した特許請求の範囲によって表される。そして、前記特許請求の範囲の意味及び均等物の範囲に入る全ての変更は、本発明に含まれることを企図する。
【技術分野】
【０００１】
本明細書中では、概して集積回路等のリバースエンジニアリングに関する様々な実施形態について記述する。より詳細には、外部放射線に応答する接合の分析を通した機能推測による集積回路の非破壊的なリバースエンジニアリングに関する。
【背景技術】
【０００２】
リバースエンジニアリングは、その構造、機能及び操作を分析することにより、装置、物体、又はシステムの技術的原理を発見する方法である。該方法では、しばしば何か（例えば機械装置、電気的構成部品、又はソフトウェアプログラム）を分解し、その作用を詳細に分析することを伴う。リバースエンジニアリングは、通常その内部機構を明らかにするために半導体集積回路に適用される。前記のようなことを行う少なくとも１つの動機付けとして、競業者の製品が特許権侵害又は著作権侵害を含んでいるかを決定することが挙げられる。別の理由として、特定の集積回路の組み立てが、基底デザインと一致しているかどうか、組み立て施設が「正しく稼動しているか」を確認することが挙げられる。
【０００３】
半導体装置は、複雑で、１．０ミクロンの単一のメタルバイポーラチップから、０．３５ミクロンのＢｉＣＭＯＳ、拡散ＭＯＳ（ＢＣＤＭＯＳ）チップ、６５ｎｍの１２メタルマイクロプロセッサーまで、及びその合間にあらゆるものにわたる。アルミニウムと銅の両方とも、同一チップ上の金属として使用できる。プロセス生成に応じて、ポリシリコンゲート及びソース／ドレインが、異なるケイ素化合物を使用することができる。種々の低誘電体層間絶縁膜（ｌｏｗ−Ｋ ｄｉｅｌｅｃｔｒｉｃｓ）は、フッ化ケイ素硝子（ＦＳＧ）、ホスホ−シリケート硝子（ＰＳＧ）、及びＳｉＯ2を用いて散在させることができる。層の厚さは大きく異なる。現時点では、前記装置は１２金属層まで有することができ、導体及び絶縁体の両方を作成するために難解な材料の組合せを用いることができる。前記装置は、何百もの、何百万もの論理ゲート、プラスヒュージアナログ（ｐｌｕｓ ｈｕｇｅ ａｎａｌｏｇ）、ＲＦ、メモリ及び他のマクロセル領域を持つことができる。ＭＥＭ、インダクター及び他の装置もチップ上に統合される。
【０００４】
前記装置のリバースエンジニアリングは、通常は侵襲的且つ破壊的な方法である。多層装置の各層は、例えば研削によって除去される。各層の画像（例えば写真）は、例えば電子顕微鏡によって取られる。半導体装置の内部機構は前記の技術を用いて得ることができるが、努力と特殊装置とにおける重要な投資を行うことなく得ることはできない。例えば、前記調査者にとって少なくとも１つの問題点として、全てがどのように作用しているかを見出すために全てを正しい順序にふさなければならない。
【０００５】
半導体ベースの製品のリバースエンジニアリングは、広く幾つかの形態をとっており、以下のものが含まれる：
（ｉ）システムレベルでの分析 − 操作及びシグナル経路の分析；並びに
（ｉｉ）相互接続及び回路の抽出 − トランジスターレベルまで脱レイヤー化し、その後回路図を作成するために相互接続と構成部品を抽出することによって通常は成し遂げられる。
【０００６】
パッケージを除去している間、パッケージは腐食性の酸溶液でエッチングをはがす。様々な温度で種々の酸が、構成部品及び特定のパッケージのサイズに応じて使用される。これらの溶液はパッケージ材料を溶出させるがチップにダメージを及ぼさない。気密性のセラミックパッケージでは、異なる技術が必要となり、通常は機械的処理又は熱処理を伴い、リッド若しくはダイスを基板から除去し、又はセラミック基板を洗い流す。
【０００７】
脱レイヤー化実験室では、各金属層及びポリシリコントランジスターゲートレベルにおいて半導体装置の単一のサンプルを作成する必要がある。そのようにして、表面を平坦に保ちながら、一度に各層を正確にはがす必要がある。このためには、各層を除去するための詳細な手法が必要となる。これらの手法には、プラスマ（ドライ）エッチング、ウェットエッチング、及びポリッシング等の方法の組合せが含まれる。チップの複雑さ及びバリエーションが増すにつれて、手法の数も増えていく。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
完全な回路抽出を行うためには、全てのトランジスター、キャパシター、ダイオード及び他の構成部品、全ての相互接続層、並びに全ての接点及びバイアスを記録することが必要となる。このことは手動で行うこともでき、又はオートメーションを用いて行うこともできる。完全な回路抽出は、全てのトランジスター、全ての接点／レベル間バイアス、及び全ての各レベルでの相互接続を記録し、そして、それらを設計エンジニアが読める回路図に纏めることを意味する。通常回路ブロックは、一度に抽出され、その後要すれば完全な回路図が利用可能になるよう、相互参照される。残念ながら、前記のようなアプローチはコスト的に複雑で破壊的である。
【課題を解決するための手段】
【０００９】
本明細書では、外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術の実施について記述する。特に、半導体装置は前記方法を完了する間及びその後でも操作性を維持する。
【００１０】
一つの態様において、本明細書で記述する少なくとも１つの実施形態は、以下の方法をサポートする。
少なくとも１つの電源と電気的に導通した複数の半導体接合（部）を含む半導体装置の機能を決定において使用するための方法であって、前記半導体接合は複数の相互接続されたセルにグループ化されており、また前記装置は複数の半導体接合のうち少なくとも幾つかと電気的に導通した複数の外部アクセス可能な接点を含む。前記方法は以下を含む：
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。
【００１１】
別の態様において、本明細書中に記述する少なくとも１つの実施形態は、半導体の機能を決定する際に使用するための情報キャリアにおいて具体的に実現されたコンピュータプログラム製品に関する。前記コンピュータプログラム製品は、半導体装置試験機に対して以下の動作を行わせるように操作可能な指示を含む：
・複数の半導体接合に相互接続された電源の電流及び電圧のうち少なくとも１つにおける変化に応答する半導体装置の複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること。
特に前記変化は半導体装置の表面の照射に応答する。前記指示は、決定されたレイアウト内で、複数の半導体接合のうち少なくとも幾つかのグルーピングを更に同定する。各グルーピングは複数の予め決定された機能セルのうちそれぞれの機能セルを表す。半導体装置の複数の外部アクセス可能な接点のうち少なくとも１つに対する刺激を変化させる。外部アクセス可能な複数の接点のうち少なくとも幾つかが、１以上の予め決定された機能セルと電気的に導通している。前記指示は、変化した刺激に応答して相互接続された複数の機能セルのうち１以上の接続性について更に推測する。
【００１２】
更に別の態様において、本明細書中に記述する少なくとも１つの実施形態は、半導体装置の機能について決定において使用するためのシステムをサポートする。前記システムは、半導体装置の表面を照射するための手段を含む。前記半導体装置は、それ自身、少なくとも１つの電源と電気的に導通している幾つかの半導体接合、及び複数の半導体接合の少なくとも幾つかと電気的に導通した複数の外部接続可能な接点を含む。前記半導体接合は、幾つかの相互接続された機能セルにグループ化される。また、前記システムは照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定するための手段を含む。また、予め決められたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定するための手段も提供する。一般的に、半導体接合の各グルーピングは、予め決定された複数の機能セルのそれぞれの機能セルを表す。更に前記システムは、外部接続可能な複数の接点の少なくとも１つに対する刺激を変化させる手段を含み、そして、前記変化した刺激に応答して相互接続した複数の機能セルのうち１以上の接続性を推測するための手段を含む。
【００１３】
添付された図面に示されるように、本発明の上記及び他の物体、特徴並びに利点は、以下本発明の好ましい実施形態のより詳細な記述から明らかになるであろう。ここで異なる図全体を通して同一の文字は同一の部品を表す。図面は必ずしも縮尺製図されるわけではなく、代わりに本発明の原理を示す際に強調される。
【図面の簡単な説明】
【００１４】
【図１】半導体装置の実施例の簡略化した回路図を表す。
【図２】半導体試験システムの１種の例の回路図を表す。
【図３】図３Ａ及び図３Ｂは、２入力ＮＡＮＤ機能セルに関する半導体装置のレイアウト図の例のそれぞれ平面図を示す。
【図４】図４Ａ〜４Ｄは、異なる刺激の下で、図３Ａ〜３Ｂに図示された機能セルの接合レイアウト画像を示す。
【図５】図５は、未知の半導体装置の機能を決定するための方法の特定の実施の例示的な操作を詳説したフローチャートを示す。
【図６】図６は、未知の半導体装置の機能を決定するための方法の特定の実施の例示的な操作を詳説したより詳細なフローチャートを示す。
【図７】図７Ａ〜図７Ｅは、異なる刺激の下例示的な機能セルに関するそれぞれの接合レイアウト画像を示す。
【図８】図８Ａ〜図８Ｅは、図７Ａ〜図７Ｅの接合レイアウト画像に起因する異なる刺激条件に応答する機能セルの推測された接続性を示す。
【発明を実施するための形態】
【００１５】
本明細書では、外部放射線に応答する接合を分析することを通して機能を推測することによって集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術の実施を記述する。半導体の接合内の電子ホールペアを誘導することができる外部線源によって、電気的に無傷の半導体装置は照射される。適切にバイアスされた接合内で刺激された前記電子ホールペアは、観察可能な電流を引き起こす内部の電場によって駆動される。前記電流は、装置と相互接続された電源の電流又は電圧の変動を通して観察される。照射される部位は所与の装置中で予想される最も小さい個々の接合を識別するのに充分に小さいことが好ましい。放射線源には、電子線誘起電流法（ＥＢＩＣ）と呼ばれる技術の中で接合電流を誘起する能力のある電子線が含まれる。同様に放射線源には、光学ビーム誘起電流（ＯＢＩＣ）と呼ばれる技術の中で接合電流を誘起する能力のある光学的（例えばレーザー）ソース等の電磁放射が含まれる。
【００１６】
電源電流の前記変化を通した接合の検出を半導体装置上の位置（例えばＸ−Ｙ座標）と関連づけることができるように、照射部位は、半導体装置の表面に関連して移動することができる。少なくとも幾つかの実施形態において、前記移動は、装置表面の少なくとも１つの部位のラスタライズ化したスキャンニングを含む。幾つかの実施形態において、検出された接合の位置は、半導体装置のトランジスターレベルのレイアウトを示す画像を生成するために使用することができる。少なくとも幾つかの半導体装置のクラスが、スタンダード機能セルを用いて開発されているため、前記セルの同定は、スタンダードセルライブラリに従った接合レイアウトから推測することができる。
【００１７】
図１は、半導体装置（１００）の例の簡略化した回路図を示す。前記装置（１００）は、支持層（１０４）上に配置された１以上の装置及び／又は相互接続層（１０２）を含む。例えば、シリコン装置において、支持層は、約１５０ミクロンの厚さであるシリコン層であることができる。多数の半導体接合（１０６、即ちｐ−ｎ）は装置（１００）にわたって配置される。接合（１０６）は、金属−酸化膜−半導体（ＭＯＳ）トランジスタ等の電界効果トランジスタのゲート等のトランジスター装置の接合であることができる。少なくとも幾つかの接合（１０６）は、機能セル（１０８）中に構築される。前記グルーピングと共に、多数の前記機能セル（１０８）が、支持層（１０４）にわたって配置することができる。図示したように、機能セル（１０８）（即ち前記セルの接合）は、１以上の電源端子（１１０）に相互接続されている。また、外部アクセス可能な接点（１１２）の例示的な配置も示す。前記接点は、例えば、装置の試験を促すために設計者によって含められる装置（１００）及び／又は内部のテストポイントの入力／出力ピンを表すことができる。前記外部アクセス可能な接点（１１２）の特定のルーティング、前記電源相互接続、及びゲートからゲートへのルーティングは、１以上の装置及び／又は相互接続層（１０２）中で定義される導電性のワイヤートレース及びバイアスの組合せを通して達成される。
【００１８】
本明細書中で提供される実施例は、デジタルＣＭＯＳテクノロージーを図示している。前記実施例は決して本明細書中に記述された技術の応用を前記テクノロージーに制限することを意味するのではない。同様の技術を、適切な（例えば、スタンダード）セルライブラリを有する任意の半導体技術に応用することができ、該セルに関して前記技術（例えばＥＢＩＣ及びＯＢＩＣ）によって得られた画像が、セルへの入力のバイアス条件に基づく変化を反映させる。任意の前記半導体技術を用いて、セルの関連ライブラリーの各機能セルのレイアウトの違いがＥＢＩＣ／ＯＢＩＣ技術によって区別可能であることが好ましい。
【００１９】
本明細書中で使用する語句「スタンダードセル」又は「機能セル」は、一群のトランジスターを含み、ブール論理機能（例えばＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、インバーター）又はストレージ機能（例えば、フリップフロップ又はラッチ）を提供する相互接続構造を含む。通常はもっと複雑なセルが使用されるが（２ビット全加算器、又はマックスＤ入力フリップフロップ（ｍｕｘｅｄ Ｄ−ｉｎｐｕｔ ｆｌｉｐ−ｆｌｏｐ））、最も単純なセルは、素子ＮＡＮＤ、ＮＯＲ、及びＸＯＲのブール機能を直接的に表現した物である。セルのブールロジック機能はその論理学的な観点で呼ばれている。機能的なふるまいは、真理値表若しくは（組合せの論理に関する）ブール論理式、又は（順序回路に関する）状態遷移表の形態でとらえることができる。
【００２０】
本明細書中で使用する語句、「スタンダードセルライブラリー」又は「機能セルライブラリー」は、ＡＮＤ、ＯＲ、反転、フリップフロップ、ラッチ、及びバッファ等の低レベルの論理機能の集合を含む。これらのセルは通常固定された高さ、様々な幅のフルカスタムセルとして具現化されている。これらのライブラリーに関するキーとなる態様は、これらは固定された高さを持つことにあり、それによって列をなして配置することが可能となり自動化したデジタルレイアウトの加工を容易にしている。また前記特徴は接合の適切なグルーピングの決定を促し、従って関連する機能セル（１０８）の境界の決定を促す。２入力ＮＡＮＤ又はＮＯＲ機能は、任意のブール機能セットを形成するのに充分である。しかし、近年のＡＳＩＣ設計においては、セルのかなりの大きさのライブラリー（複数可）を用いて、スタンダードセル方法論が実践されている。前記ライブラリーは、同一の論理機能を多数実装することを含み、分野とスピードが異なる。
【００２１】
装置の特定の接合のバイアスは、少なくともある程度は、装置の外部接続可能な接点に与えられた外部の刺激に依存するであろう。前記刺激は論理レベルを表す電圧レベルを含むことができる（例えば、＋５Ｖが論理学的な「１」に関するものであり、そして０Ｖが論理学的な「０」に関するものである）。多重入力の中の入力値の前記配列は、テストベクトルと呼ぶことができる。異なるテストベクトルを、以下より詳細に記述するように異なる時間で適用することができる。
【００２２】
本明細書中で記述する技術によって半導体装置の機能セルを同定した後、外部の刺激に応答して前記セルの相互接続性を推測することが可能となる。即ち、テストベクトルを前記装置に適用して、接合はスキャンされて、どの接合がテストベクトルに応答して適切にバイアスされるかを決定する。結果は、同定されたスタンダードセルの論理ビューと比較することができる。刺激は、例えば連続して異なるテストベクトルを適用することによって変更することができ、入力及び出力が「１」又は「０」の状態である。接合は再度スキャンされ、変化した刺激に応答してバイアスの変化を検出する。例えば、選択的にテストベクトル刺激を選ぶことによって、１以上の外部アクセス可能な接点と電気的に導通している第一のレベルの機能セルを決定することが可能になる。前記相互接続性を推測して、ネットリストを開発し、機能セルの装置の相互接続を追跡することができる。
【００２３】
本明細書中で使用する語句「トランジスターネットリスト」は、相互接続及び外部環境への端子（ポート）のスタンダードセル（トランジスターの節を記述したもの）のトランジスターレベルの設計を含む。互いに１以上の装置のゲートを相互接続した電子回路の記述、幾つかの例では外部アクセス可能な接点、テストポイント等と相互接続した電子回路の記述についてネットは参照する。本明細書中で使用する語句「レイアウトビュー」は、スタンダードセルを物理的に表現したものを含み（該セルは基底層に配置され、トランジスター装置の異なる構造に対応する）、そして相互接続ラインを含む（トランジスターフォーメーションの端子と結合する）。本明細書中で使用する用語「ネットリスト」は、トランジスタの条件に関係なく、一般的に論理ビューレベルでの、ＡＳＩＣ設計のスタンダードセルの表現物を含み、スタンダードセルライブラリーゲート及びゲート間のポート接続性の例から構成される。
【００２４】
認識すべき重要な点として、半導体装置の機能性は装置が機能している間成し遂げられる。即ち、装置が適切に電源供給され、例えば装置の入力接点においてテストベクトルの形態で外部刺激を与えられる。本明細書中で記述するスキャンニング方法は、前記装置のトランジスター接合又はゲートが意図したとおりに外部の刺激に反応するように通常の意味で機能的な装置に依存する。相互接続（即ちワイヤー）、バイアス、及び／又は装置を含む前記装置の任意の層が除去されると、本明細書中で記述するように依存される通常の機能性が可能となる可能性はほとんど無い。
【００２５】
図２は、半導体装置試験システム（２００）の１種の例の回路図を図示している。前記システム（２００）は、半導体装置（１００）の表面に向かって放射線ビームを発生させる放射線源（２０４）を含む。少なくとも幾つかの実施形態において、放射線ビームは、ビームダイレクティング装置（２０８）によって、前記装置に向かうか、そうでなければ向けられる。前記ビームダイレクティング装置（２０８）は、ビーム（２０６）及び装置（１００）に関する相対的な位置（複数可）に従って放射線ビームを反射させるように適合した設置可能な反射装置を含むことができる。或いは／更には、１以上の放射線源（２０４）及び分析される半導体装置は、互いに設置することができる。例えば、放射線源（２０４）は、該放射線源（２０４）自身を舵取りするために設計されたジンバル中に設置することができる。同様に、前記システム（２００）は、分析される装置（１００）を支えるチャック（２０７）を含むことができる。前記チャックは設置可能で、例えば分析される装置（１００）のｘ−ｙ変移を提供する。前記システム（２００）は、１以上の放射線源（２０４）、ビームダイレクティング装置（２０８）及びチャック（２０７）と導通している放射線源コントローラ（２１０）を含む。
【００２６】
高密度ＶＬＳＩ半導体装置は、極端に小さい内部特性を持ち、例えば幾つかの例ではサブミクロンである。前記のようなスケールでは特別な配慮が必要となる。例えば、５０ｎｍトランジスターゲートの長さは光学顕微鏡の解像度を超える。従って、単にトランジスターを見るだけのために電子顕微鏡がしばしば必要となる。ＴＥＭ（透過型電子顕微鏡）は、装置の構造の高解像度画像を提供するためにサンプル全体を観察する；ＳＣＭ（走査型静電容量顕微鏡）は、シリコンチップ中の実際に機能しているトランジスター、抵抗などを構成する正ドーピング及び負ドーピングを見る手段である。
【００２７】
走査型電子顕微鏡（ＳＥＭ）等の電子ビームが半導体サンプルにぶつかると、ビーム相互作用するボリューム内で電子ホールペアが発生する。もし、サンプルがｐ−ｎ接合又はショットキー接合を含む場合、接合の電場内又はその付近で発生した電子ホールペアは分離する。電場は電子をｎ側に、ホールをｐ側に移動させる。ｐ側及びｎ側は、ピコ電流計又は電流増幅器を通ってそれぞれ電源又はグランドに接続され、そして分離した電子及びホールは回路を流れ、電子線誘起電流（ＥＢＩＣ）を生じる。
【００２８】
チップのサイズ、及び進んだ特性のサイズに必要な高倍率には、ＥＢＩＣソース及び装置の正確な設置が必要となる。例えば、自動化されたステッパーを有するシステムは放射線源と結合する。２次元（例えばｘ−ｙ）ステッパーを使用することができる。平面図イメージングによって、機能的又はスタンダードセルの回路を含む（図３Ｂ参照）トランジスター（Ｔ１）のゲート、及びリセットトランジスター（Ｔ２）のゲート、及びソースフォロワートランジスター（Ｔ３）のゲートを示す制限されたプロセス情報が与えられる。
【００２９】
ＣＭＯＳ装置等、幾つかの装置においてｎ型及びｐ型のＭＯＳトランジスターを通常操作する電気的状態は、特別に設計したシステムを用いて決定することができる。前記システム等には、例えば、標準的な金属顕微鏡及び市場で入手可能であるガルバノメータミラースキャナーを用いた、半導体装置上のラスタパターン中でスキャン可能なＨｅ−Ｎｅレーザースポットを含む。前記スキャンニングビームは、約２ミクロンのボリュームで、半径が５ミクロン未満の深さでホール電子ペアを生成する。どちらの大きさもレーザー波長に依存する。逆バイアスをかけたウェル又はドレイン接合のおおよその拡散長内で発生するキャリアは、電源装置電流内で集合して、変化として表れる。
【００３０】
装置（１００）は、少なくとも１つの電源（１０８）に相互接続され、装置（１００）の機能セル（１０８）（図１）の接合（１０６）（図１）に電力を供給する。メータ装置（２０９）を配置して、装置（１００）によって引かれる１以上の電流Ｉ又は電圧Ｖをモニターする。例えば電流計（例えばピコ電流計）を、装置と電源の間のインラインに接続して、装置（１００）によって引かれる電流の微細な変化を検出する。中央処理装置（２１２）は、供給時に放射線源コントローラ（２１０）、ピコ電流計（２０９）、及び設置可能なチャック（２０７）のうち１以上と導通している。少なくとも幾つかの実施形態において、中央処理装置（２１２）は、本明細書で記述した機能を実施するために調整されたエンコードされた指示で設計されたメモリを含むか、又はそうでない場合には該メモリにアクセスする。例えば、中央処理装置（２１２）は、ソフトウェアコードで設計して、分析される装置（１００）の表面にわたって放射線（２０６）をスキャンして、装置電流のあらゆる変化を記録し、前記各電流変化に関連付けられた装置（１００）の表面に関するスキャンしたビーム（２０６）のｘ−ｙ位置を記録し、又はそうではない場合には関連づける。
【００３１】
少なくとも幾つかの実施形態において、システム（２００）は、１以上の電気的にアクセス可能な接点（１１２）（図１）への選択可能な入力（例えばテストベクトル）を提供するために設計された試験刺激器（２１４）を含む。幾つかの実施形態において、前記試験刺激器（２１４）は、中央処理装置（２１２）によって制御可能である。或いは／更には、前記試験刺激器（２１４）は、好ましい連続テストベクトルを分析される装置（１００）に適用するために予めプログラムすることができる別の装置を表すことができる。
【００３２】
市場で入手可能である試験サポートシステムは、テストベクトルの生成を促すために使用することができる。ＣＡＤＥＮＣＥ（登録商標）ＥＮＣＯＵＮＴＥＲ（登録商標）ＣＯＮＦＯＲＭＡＬ（登録商標）等価判定装置が、カルフォルニア州サンノゼのカデンスデザインシステムインクから商業的に入手可能ではあるが、ＥＮＣＯＵＮＴＥＲシステムの一部として利用可能な形式的検証ツールである。形式的証明エンジンは、カウンターケース（即ち、テストベクトル）を、網羅的な刺激よりはむしろ数学的方法を用いて作成する。幾つかの方法で形式的証明エンジンの周辺に構築される他のツールを同様のアプローチで使用することもできる。また、既に定義されたネット等の内部の利用可能性を活用して前記分析において前記ツールを適用することも可能である。ＣＯＮＦＯＲＭＡＬシステムは、テストベクトルを生成するシステムでなくともよいが、それと同様に使用することができる。形式的証明エンジンはテストベクトルとして使用可能なカウンタターケースを作成する。
【００３３】
また、システムはスタンダードセルのデータベース（２１６）を含む。前記データベース（２１６）は、ローカルに保存されてもよく、別のシステムからアクセス可能であっても良い。少なくとも幾つかの実施例において、データベース（２１６）はインターネット等のネットワークを介してアクセス可能である。また、前記システムは、操作者が半導体装置（１００）の分析結果をセットアップし、モニターし、及び後処理するための相互作用するコンソールを提供するユーザーインターフェース（２２０）を含む。
【００３４】
機能的な分析には機能的な操作中のシステムモニタリングを含む。必要な場所であればどこでも、半導体装置にはプローブが備わっている。幾つかの例で、マイクロプロービングはオンチップシグナルをモニターするために使用することができる。テストケースを開発しなければならず、その機能モードの中でシステムを稼動させるために刺激が作成される。シグナル発生器、論理アナライザー、及びオシロスコープを用いることができ、システムを稼動させ、結果を収集する。そして信号及び全体のシステムが分析される。無論、任意の前記装置は非破壊的な態様で実装すべきである。
【００３５】
図３Ａ及び図３Ｂは、２入力ＮＡＮＤ機能セル（３００）のＣＭＯＳ実装のための半導体装置レイアウト図の例のそれぞれの平面図を図示している。図３Ａは重なった下位層が見えるように透明に表した半導体装置の全ての層を図示している。外側の長方形の破線は、２入力ＮＡＮＤ機能セル（３００）をくくる領域（３０１）を定義する。前記平面図において、機能セル（３００）の内部構成部品又は素子は、セル境界（３０１）内に含まれている。前記装置は典型的には、１以上の電源（図示しない）からの電圧及び／又は電流を分配するためのパワーグリッドを形成する１以上の金属層を含む。例示的な実施例において、層（３０６）は金属電源層（例えば、Ｖｄｄ）であり；一方で層（３０８）は、半導体装置の回路素子に関する電気的なグランドリファレンスとなることができる別のパワーグリッド（例えばＶｓｓ）を形成する金属層である。金属層（３０６及び３０８）は、２つの層（３０６及び３０８）が接触していない、さもなければ電源と短絡していない限りは、半導体装置の同一の物理的な層の上にあっても良く、又は異なる層の上にあってもよい。層（３０６）及び層（３０８）のいずれか又は両方が、回路（例えばワイヤー相互接続）と共に同一又は異なる層の上にあってもよい。
【００３６】
入力トランジスタ装置（３０２）は半導体材料内で定義され、トランジスタ、ダイオード等の形成とともに、適切に設置された導電性の端子を含む。２入力ＣＭＯＳ ＮＡＮＤセルの特定の例において、セル（３００）は２つのＰＭＯＳトランジスター（３０２ａ、３０２ｂ（概して３０２））、及び２つのＮＭＯＳトランジスター（３０４ａ、３０４ｂ（概して３０４））を含む。
【００３７】
図３Ｂは接合をより分かりやすく図示するために幾つかの層を除去した同じ半導体装置レイアウトの平面図を示す。装置は、第一のポリシリコンゲート３０３ａへ相互接続された第一の入力Ｉｎ０、及び第二のポリシリコンゲート３０３ｂへ相互接続された第二の入力Ｉｎ１を含む。各ゲート３０３ａ及び３０３ｂは、ＰＭＯＳトランジスタ（３０２）に関してはＮ型拡散層（３０５）上に広がっており、ＮＭＯＳトランジスタ（３０４）に関してはＰ型拡散層上（３０７）に広がっている。即ち２つの各ＰＭＯＳトランジスタ装置（３０２）（図３Ａ）は、ポリシリコンゲート３０３ａ、３０３ｂ及びＮ型拡散層（３０５）のそれぞれ一つと重なることによって形成される各接合（３１０ａ及び３１０ｂ）を含む。同様に２つの各ＮＭＯＳトランジスタ装置（３０４）（図３Ａ）は、ポリシリコンゲート３０３ａ、３０３ｂ及びＰ型拡散層（３０７）のそれぞれ一つと重なることによって形成される各接合（３１２ａ及び３１２ｂ）を含む。接合（３１０ａ、３１０ｂ、３１２ａ、３１２ｂ）の暗色化した部位は、それぞれのトランジスタゲートの領域を表す。
【００３８】
図３Ａ又は図３Ｂに示されるセルレイアウトの詳細は、必ずしも本明細書中に記述するＥＢＩＣ／ＯＢＩＣ技術によって観測可能なものであるとは限らない。しかし、前記技術によって、所与の機能セルのトランジスターのどれがＯＮになってどれがＯＦＦになっているかを決定することが可能となる。幾つかの例において前記技術で得られる画像は、アクティブなトランジスタのほかに他の詳細部分を含むことができる。例えば、分離したウェルの境界における接合も観測可能であってもよい。
【００３９】
図４Ａ〜図４Ｄは、異なる刺激条件下で図３Ａ及び図３Ｂに図示された機能セル（３００）に関するそれぞれの接合レイアウト画像を示す。前記画像は、装置が稼動している間、本明細書中に記述した放射線源を用いた半導体装置のスキャンによって得ることができる。適切なバイアスの下での接合で、放射線によって誘起された電子ホールペアが測定可能な電流を引き起こす電場を生み出す。従って、適切にバイアスされた接合が同定され、装置の表面での位置と関連付けることができる。充分な数の前記同定された表面位置を用いて、適切にバイアスされた接合の画像を形成することができる。例えば、幾つかの実施形態において、各スキャンされた位置はピクセルに対応することができる。前記ピクセルは一般的には、放射線の領域ごとに定義される（例えば、あるレベルの放射線が含まれる表面領域又はスポット）。異なるピクセルがスキャンされ、それらが適切にバイアスされた接合に対応しているかどうかの決定がなされれば、装置の接合レイアウトの写真を形成することができる。例示的な実施例において、暗色化した又は影付きの長方形は、１以上の前記ピクセルを同定した結果から生じる。示したように、解像度はその大きさごとに幾つかの接合を識別するのに充分である。この例において、ＰＭＯＳ接合は第一の長さＬ1及び幅Ｗを有しており、一方でＮＭＯＳ接合は異なる（即ちより短い）長さＬ2を有する。
【００４０】
破線の長方形は、例の機能セル（３００）の接合（３１０ａ、３１０ｂ、３１２ａ、３１２ｂ）の物理的な位置を表している。電気を通すためにバイアスされた接合（例えば「ＯＮ」）は、影付きになっている。従って、図４Ａを参照すると、ＰＭＯＳトランジスター（３０２）（図３Ａ）の接合３１０ａ、３１０ｂの両方が論理的にＬＯＷレベル（例えば、０，０）に対応してバイアスされる。ＰＭＯＳトランジスタ（３０２）の接合（３１０ａ、３１０ｂ）が電気を流し、ＮＭＯＳトランジスタ（３０４）の接合（３１２ａ、３１２ｂ）が電気を流さないように、所与のセルに関して２つの入力がＬＯＷである。出力ＹとＶｄｄの間で、導電性の接合（３１０ａ、３１０ｂ）を通して、導電性のパスが確立され、出力がＨＩＧＨになる（例えば、論理的に１）。
【００４１】
セルの同定は、そこに基礎をなす技術等の特定の半導体装置、並びに関連するライブラリー等の設計及び／又は製造の他の態様に依存する。接合部位によって決定される正確に同一のサインを２つの機能セルが有することなく、機能セルを同定することができる。従って、接合サイズ、数、特定の機能セルのレイアウトに対する位置、及び方向のような１以上の特性は特定のセルの識別性を確立するために用いることができる。例示的な実施例において、明らかに４つの接合のうち少なくとも２つが適切にバイアスされ（例えば論理的に「０」）、暗色化された図示された領域につながる電源の電圧及び／又は電流における変化の検出を生む。従って、データベースの他の機能セルメンバー依存して、可能性のある入力設計の任意の１つの下で、１回の観察（即ち機能セルのスキャン）から、２入力ＮＡＮＤ機能として機能セル（３００）を同定することが可能かもしれない。前記同定の際に、既知の又はそうでない場合には予め決定された機能セルに関連付けることによって、他の接合の位置、サイズ等を推測することが可能である。そして、破線部によって適切にバイアスされていないゲートを同定することが可能となる。
【００４２】
特に図４Ｂは１つのインプットがＬＯＷでもう１つのインプットがＨＩＧＨである２入力ＮＡＮＤ機能セル（３００）を表している。前記刺激の下例示的な装置（３００）に関しては、第一のＰＭＯＳトランジスター（３０２ａ）の接合（３１０ａ）がバイアスされて導電性になり、論理０に対応し（例えば「ＯＮ」）、及び第二のＰＭＯＳトランジスター（３０２ｂ）の他の接合（３１０ｂ）はバイアスされて非導電性になり論理１に対応する（例えば「ＯＦＦ」）。更に、第二のＮＭＯＳトランジスター（３０４ｂ）の接合（３１２ｂ）がＯＮである一方で、第一のＮＭＯＳトランジスター（３０４ａ）の接合（３１２ａ）はＯＦＦである。導電性のパスは、ＨＩＧＨの出力をもたらす（例えば論理１）導電性の接合（３１０ａ）を通して出力Ｙ及びＶｄｄの間で確立されるであろう。本明細書で記述するＥＢＩＣ／ＯＢＩＣ技術の下での状態では眼に見えないので、他のトランジスター接合はバイアスされて論理的にＨＩＧＨのレベルに対応することを推測することができる。入力が０、１として同定できるように、一旦セル（３００）の接合レイアウトが機能的装置（例えば２入力ＮＡＮＤ）と一致すると、前記推測は自明なものとなるであろう。前記入力条件の下、機能セル（例えばＮＡＮＤ）の知見を用いて、出力Ｙは論理１であると決定することができる。異なる刺激、そしてこの例においてはすべての可能な入力刺激設計の下、同一の機能セル（３００）の観察から、機能的な真理値表を設計することができる。従って、図４Ｃは０、１入力に関する観察可能な接合設計を図示している。再び、出力Ｙは論理１である。同様に、図４Ｄは１、１入力に関する観察可能な接合設計を図示している。前記刺激の下、ＰＭＯＳトランジスタ（３０２ａ、３０２ｂ）の接合（３１０ａ、３１０ｂ）の何れも導電性ではないのに対して、ＮＭＯＳトランジスタ（３０４ａ、３０４ｂ）の両方の接合（３１２ａ、３１２ｂ）は導電性である。従って、出力ＹはＶｓｓ（例えばグランド）に対してＬＯＷとなり、論理的には０を表す。結果となる真理値表は以下表１の通りである。
【００４３】
【表１】
【００４４】
少なくとも幾つかの実施形態において、セルの全ての接合（即ちゲート）が機能して（即ち導電性になる）、少なくとも一度刺激される間、本明細書中に記述する技術によって観察可能となることを確実にするために、全ての可能な入力が機能セルに提供される。図４Ａ〜４Ｄの図は、２入力ＮＡＮＤセルのための前記アプローチを表す。刺激を終えたときに、全てのゲートの位置が特定のセルに関して分かるようにするため、同一の関連付け（例えばファイル及び／又は画像）において導電性が記録され及び保存されるときに各ゲートの位置が決定される。図３Ｂの装置の黒領域（即ち長方形）は、前記分析の結果を表すことができる。結果的となるパターン、この例においては４つの長方形は、パターンマッチングによって、スタンダードセルライブラリーの特定のセル（例えば、２入力ＮＡＮＤ）に関連づけることができる。前記パターン発生及びマッチングは、所与の半導体装置の全ての前記セルに関して繰り返すことができる。
【００４５】
大体の例において、セルタイプを決定するために全ての接合をＯＮにするやり方で全てのトランジスターを機能化させなければならないことに依存する必要が無い程度に、通常は充分に機能セルはユニークである。セルライブラリーの機能セルに対する前記パターン認識は、全ての接合のサブセットに依存して行われる。もし、多重の可能なマッチ間で識別するためにより詳細なパターンが必要であると決定した場合には、信頼できるマッチが行われるまで、追加の入力刺激を与えてより多くのトランジスターを機能化させ、より多くの接合をＯＮにすることができる。ネットリストを推測するのに必要な分析時間を減らすために全ての接合よりも少ない数を同定することでパターンマッチングを成し遂げることが好ましい。
【００４６】
図５は、未知の半導体装置の機能を決定するためのプロセス（４００）の特定の実施形態の例示的な操作を詳述したフローチャートを示す。半導体装置の表面は４１０のところで照射される。放射線源は、同定するために最も小さい接合を識別するのに充分な小さい領域を照射する。放射線源は、レーザー等によって供給される、電磁放射線であってもよい。或いは／更には、放射線は電子ビーム源からであってもよい。少なくとも幾つかの実施形態において、装置に含まれる多数の接合が個々に独立して照射されるように、照射された領域はスキャンされ、さもなければ装置表面に関して再配置される。少なくとも幾つかの実施形態において、スキャンニングと再配置は、実質的に全ての装置の接合が、個別に照射されることを可能にするのに充分である。
【００４７】
複数の半導体接合の少なくとも幾つかのレイアウトは、照射に反応して４２０の所で決定される。装置を照射している間に同定された接合に関して、接合の設計は装置中の又は装置上のそれぞれの位置に関連して同定される。設計情報には、接合位置（例えば装置表面に沿ってのX-Y位置）、接合サイズ（例えば長さ、幅、面積）、及び方向（例えば水平、垂直）のうち１以上を含むことができる。
【００４８】
複数の半導体接合のうち少なくとも幾つかのグルーピングは、４３０で決定されたレイアウト内で同定される。各グルーピングは予め決定された幾つかの機能セルのそれぞれの機能セルを表している。従って、照射プロセス中に検出されるそれらの物理的な接合のレイアウトを決定すると、前記接合のグルーピングを、予め決定されている機能セルの接合設計及び／又は接合機能と比較することが可能となる。例えば、半導体装置製造装置は、機能セル装置のライブラリを提供する等、前記グルーピングのライブラリーに接合のグルーピングの接合設計を関連付けるために使用可能である。
【００４９】
半導体製造工場ではスタンダードセルライブラリーを製造する。特定のレイアウトデータは必ずしも前記ライブラリ中に提供されるとは限らないかもしれないが、他の手段によって得ることが可能であることができる。例えば、前記製造工場が要求時に前記データを提供することができる。或いは／更には、前記レイアウト情報は他の独立したアプローチによって確認することができる。例えば、所与のスタンダードセルライブラリーの異なる各機能セルの少なくとも１つは、高度顕微鏡の下で（例えば走査型電子顕微鏡によって）、同定及び観察することができる。各セルの物理的な前記観察によって、基礎となるレイアウトに関する洞察が得られる。そして、前記アプローチによって決定されるレイアウトをそれぞれの機能セルと関連付けることができる。複数のレイアウトが単一のスタンダードセルと関連づけることができると考えられる。もしそうであるならば、前記プロセスはライブラリーが完成するまで異なるレイアウトに関して繰り返される。
【００５０】
一旦可能性のあるグルーピングが同定されると、候補の機能セルと関連づけることができる。もし同一の接合の設計を用いて複数の候補の機能セルを同定できることが決定されると、ゲートの論理的な機能に従って特定の機能セルを同定することができる。例えば図４Ａ〜図４Ｄ及び表１の様々な接合設計を参照されたい。前記決定には、異なる入力刺激の下で多重スキャンを行う必要がある。機能セルの同定終了の際には、おそらくは半導体装置内の位置や方向と共に、特定の機能セルが知られる。論理的な視点のために、接合設計のグルーピングをそれぞれの論理的な機能に置き換えることによって画像を準備することができる。一般的に機能セルはこの時点では相互接続してないであろう。
【００５１】
機能セルの相互接続が、異なる刺激条件下での繰り返される接合の同定を通して推測することができる。装置が機能している間、本明細書で記述したように接合の同定を完遂できることが識別のために重要である。即ち、装置は電力の下、外部接続可能な接点で適用される適切な刺激を用いて稼動する。前記刺激はテストベクトルということもできる（例えば、外部アクセス可能な接点（例えばシグナル接点）の適切な幾つかに与えられる電気入力値に相当する１及び０の列）。多数の外部アクセス可能な接点の少なくとも１つに対する刺激が４４０で変化する。前記変化にはテストベクトル中の１以上のデジットの変化を含む。前記変化は決定された一連のテストベクトル刺激に関して連続的に成し遂げられる。相互接続された複数の機能セルの１以上の接続性は、以下更に記述するように、変化した刺激に応答して、４５０で推測される。
【００５２】
図６は未知の半導体装置の機能を決定することに関して、プロセスの特定の実施形態の例示的な操作について詳述したより詳細なフローチャートを図示する。５０５で半導体装置の表面の小さな部位を照射する。例えば、レーザーや電子線が半導体装置の支持表面（即ち「背面」）に向けられる。少なくとも幾つかの実施形態において、支持層の一部は、研削及びエッチングのうち１以上を含む薄化加工によって除去される（例えば、投与した放射線から電子ホールの発生を促進するために、１５０ミクロンから約５０ミクロンまで薄くする）。５１０では、半導体装置の接合に電力を供給する電源の電流を、照射している間モニターする。前記モニタリングは、例えばピコ電流計（２０６）（図２）を用いて、達成できる。電流の変化が検出されないときには、装置のスキャンが完了しているかどうかを５２５で決定する。もし、そうでない場合には、５２５で、照射源は別の異なる小部位に向けられる。前記方法は、半導体装置のスキャンが完全に行われるまで継続する（例えば、実質的に半導体装置の全体のアクティブな表面をスキャンした後）。
【００５３】
もし電流変化を検出した場合、５１５で、照射部位は接合と関連づけられる。例えば、Ｘ−Ｙ平面を定義する装置の表面部位上で、接合の位置が特定のＸ−Ｙ座標（即ちｘ1、ｙ1）と関連付けられる。前記接合の位置を追跡するレイアウト（例えば表及び／又はグラフィック画像）は、５２０で小部位（ｘ1、ｙ1）での接合を説明するために更新される。
【００５４】
５２５でスキャンが完全に行われたという決定がなされると（例えば実質的に半導体装置の全体のアクティブな表面がスキャンされると）、前記プロセスは継続して５３０で機能セルの同定を行う。前記機能セルの同定は、上記図５に関連して定義したようにして達成される。例えば、接合はグループ化されて、同じライブラリーにおいて予め定義された可能な機能セルと比較することができる。分析される半導体装置の実質的に全ての機能セルを決定すると、５３０で半導体装置に対する刺激が変化する。再度、半導体装置の機能的操作の下、校正された設計及び最終的には機能的な装置を表す校正されたレイアウトを生み出す接合の検出が行われることが好ましい。
【００５５】
刺激を変化させた後、５４０で、半導体装置の小さな表面部位を照射する。幾つかの実施形態では、５０５での照射に関連して記述されたようにして、照射を進める（例えば、半導体装置の実質的に全ての機能的表面を照射する）。或いは／更には、少なくとも幾つかの予め同定された接合、又は機能セルの決定から推測される接合（例えば、各同定又は推測された接合におけるピクセル等の１つの小さい表面部位）に対応する表面のサブセットに関して、表面照射が行われる。スキャン領域における前記縮小は、スキャン時間の縮小において価値がある。前記縮小されたスキャンは、接合のバイアスを決定するのに充分である。
【００５６】
前記放射接合に対する変化は５４５で決定される。例えば適切なバイアスを表す予め同定された接合は、例えば０から１への変化といった５３５での変化した刺激を投与した後で再スキャンした際に連続して検出可能ではない可能性がある。同様に、（機能セルの同定から推測することができる）予め検出されていない接合は、再スキャンによって検出可能になる可能性がある。前記状態変化に従って、機能セルの接続に関する推測を行うことができる。機能セルの相互接続を記録するネットリストは、５５０で、必要に応じ、入力刺激及び接合の状態の変化の分析に反応して更新される。ネットリストが５６０で決定されるように充分に完成するまで、同様の態様で前記方法が継続される。前記完成は、予め決定された論理レベル（例えば第三レベル）の相互接続を決定する等、適切な測定によって決定することができる。或いは／更には、完成を決定するための別の測定によって、全ての機能セルよりも小さい、全ての又は幾つかの予め決定された値に関する相互接続を推測することができる。もしネットリストが充分に完成していないときには、刺激を変化させて、前記方法を必要に応じて繰り返す。
【００５７】
図７Ａ〜７Ｅは、異なる刺激条件の下、例示的な機能セルに関してそれぞれの接合レイアウト画像を図示している。図７Ａは、本明細書で記述した方法で検出するために適切にバイアスされた６つの接合の設計を図示している。前記接合は、半導体表面の一部をスキャンして得られた結果を表している。より詳細には、６つの接合は、図に示すように３つの異なる機能セル：Ｉ０；Ｉ１；及びＩ２のそれぞれに関連付けられた２つの接合でグループ化されている。大きな破線の長方形は、各機能セルそれぞれをくくる半導体装置の領域を表す。特定の例において、同定された接合の設計は、各機能セルが、２入力ＮＡＮＤ装置であることを示している。図８Ａは、相互接続を示すことなく図示された、ネットがまだ完成していない３つの機能セルの論理図を示している。
【００５８】
導電性又は非導電性の接合の設計は、装置の入力ピンＡ、Ｂ、Ｃ、及びＤそれぞれに与えられる、入力刺激テストベクトル「００００」に関して、観察される（例えば図１を参照）。機能セルＩ０及びＩ１の接合の設計では、両者が入力０、０で稼動することを示しているため、図７Ａで観察及び図示された接合の設計からすれば、更なる分析しなければ確実な程度にまで推測するには早すぎるものの、全ての４つの入力が１以上の入力ピンによって稼動する可能性がある。第三の機能セルＩ２の入力は、入力ピンによって稼動することは不可能である。なぜなら、それぞれの接合のバイアスによって決定されるように入力が１であるためである。従って、図８Ａに図示した部分的なネットリストでは、最初の２つのセルを第三のセルの左、論理セルの入力ピンのより近くに配置している。
【００５９】
相互接続を推測する努力において、入力刺激を変更する。前記アプローチの１つとして、「ウォーキング・ワン」（ｗａｌｋｉｎｇ ｏｎｅ）と呼ばれる。前記アプローチを用いて、入力の１つは「１」に駆動され、即ち残りの入力は０のまま入力Ａは１に駆動されてテストベクトルは１０００となる。図７Ｂは続いて起こるスキャンによって得られる同６つの接合の設計を示す。導電性及び非導電性接合の設計の観察から決定できるように、とりわけ第一セルＩ０の１つの入力（即ち「Ｉｎ０」）が状態を「０」から「１」へ変更する。他の２つのセルＩ１及びＩ２の残りの入力は変更しないままにする。また、第一セルＩ０の出力「ｙ」が１から０へ状態を変化させ、入力１、０に関する２入力ＮＡＮＤの論理真理表と一致することが、推測できる。従って、第一セルＩ０の第一入力Ｉｎ０は、入力ピンＡに接続されていることが推測できる。図８Ｂは入力ピンＡからセルＩ０の入力Ｉｎ０までひかれた推測された相互接続をとらえている。
【００６０】
「ウォーキング・ワン」アプローチでの更に続く入力ベクトルは０１００で表される。従って、論理的な１は入力ピンＡから入力ピンＢへ移動する。再度、同６つの接合の設計が、続いて行われるスキャンによって得られ、その結果は図７Ｃに示される。とりわけ、導電性及び非導電性の接合の設計の観察から決定されるように、第一の入力Ｉｎ０が０に戻る間に、第一のセルＩ０の第二の入力（即ち「Ｉｎ１」）は、状態を０から１へ変化させる。他の２つのセルＩ１及びＩ２の他の入力は変更しないままにする。入力０、１に関する２入力ＮＡＮＤに関して正しくあるように、出力「ｙ」は０のままであることが推測される。従って、第一セルＩ０の第二の入力Ｉｎ１は入力ピンＢに接続されていると推測することができる。図８Ｃは、入力ピンＢからセルＩ０の入力ピンＩｎ１までひかれた推測された相互接続をとらえている。
【００６１】
前記「ウォーキング・ワン」アプローチは、入力ピンＣでは１、他の全てのピンは０の入力テストベクトル００１０で継続する。図７Ｄは、前記入力刺激の下、観察される接合設計を図示する。導電性及び非導電性接合の設計の観察からすると、第二のセルＩ１の第一入力Ｉｎ０は１へ遷移して、入力１、０に関する２入力ＮＡＮＤセルに関して予想されるように、出力１から０への対応する変化につながることが決定される。従って、第二のセルＩ１の第一の入力Ｉｎ０は入力ピンＣへ接続していることが推測できる。図８Ｄは、入力ピンＣからセルＩ１の入力Ｉｎ０までひかれた推測された相互接続をとらえている。同様に、入力テストベクトル０００１に関して、図７Ｅに図示された観察される接合は、図８Ｅに図示されるように第二ゲートＩ１の第二入力Ｉｎ１は入力ピンＤに接続されているという推測につながる入力０、１を示している。
【００６２】
第一のセルと第二のセルＩ０、Ｉ１は間に機能セルが介在することなく入力ピンと接続しているため、第一レベルの論理セルと呼ぶ。第二レベルの論理セルに関する入力は、第一レベルのセルの出力によって駆動することができる。接続性を推測して、入力ピンの第一レベルのセルへの接続性をとらえるための適切な回路図及び／又はネットリストを開発すると、ウォーキング・ワンを用いたように追加のテストベクトルを構築して、アプローチを第二レベルまで拡張することが可能とあり、第二レベルの装置のネットリストの決定まで拡張可能となる。より一般的には、後に続く論理レベルは、より低いレベルの論理セルの出力によって駆動することができる。論理レベルの深さは数百万のトランジスタの可能性にも関わらず、無限に広がるものではない。レベルの数は一般的に回路のタイミング要求に応じて決定される。
【００６３】
必ずしも外部のアクセス可能な接点に直接接続されているとは限らない内側のレベル（例えば第二層、第三層）に取り組むために、機能装置試験でよく確立された技術を用いて、前記「ネット」上の論理値を制御することが可能である。例えば、全ての相互接続がネットの全ての駆動ゲートを通して後方にあることが知られている内側層のネット上の論理値を制御するために形式的な方法を用いることができる。前記形式的な方法を用いて、外部の入力がネットの論理値を制御するために構築され、それによって、全ての可能な入力を用いた内側層の駆動される機能セルを刺激することができる。例えば、ＣＡＤＥＮＣＥ（登録商標） ＣＯＮＦＯＲＭＡＬ（登録商標）システム等のブール論理等価チェッカーで、任意のネットが定数「０」及び定数「１」と比較することができる。そして前記システムは、ネットを表すテストベクトルが比較される定数以外の値となりえる、逆の場合をもたらす。
【００６４】
任意のコントローラ（例えばソフトウェアの実装）は、テストベクトルを作成するブール論理等価チェッカーに見出される等の形式的な証明エンジンを含むべきである。少なくとも幾つかの実施形態において、コントローラ（例えばコンピュータプログラム）を稼動させて、所与の装置（複数可）の存在するゲートを特定するやり方でネットを刺激するのに必要なテストベクトルの数を最小化することができる。単純なアプローチは、ネットごとに２つのベクトルを提案することである。しかし、図７Ａ〜７Ｅの例において、４つのネット（即ちＡ、Ｂ、Ｃ、Ｄ）があり、たった５つのテストベクトル（単純なアプローチで予想される４×２＝８未満）であることが明らかである。また、減少したベクトルセットの幾つかを、さらに続くレベルでの相互接続を推測するために使用することができる。例示的な実施例において、第二層の装置への相互接続を決定するのにたった２つの追加ベクトルしか必要とせず、１２のテストベクトル（８＋２×２）の代わりに、全体で７つのテストベクトルですむ。同様のアプローチが他のネット及び他の装置へも拡張できる。
【００６５】
ラッチ（例えばフリップフロップ）に関して、入力ベクトルは上述したように設定することができ、特定のラッチの特性に従ってラッチされる。他の装置に関して、加算器、半加算器等は組合せ回路であり、さもなくば本明細書中に記載した技術で同定可能なより低いレベルの機能セルのネットによって定義される。
【００６６】
用語「未知の」は、分析される半導体装置に関連して本明細書中で使用されるが、装置の設計及び／又は製造に携わる幾つかの又は全ての態様は実際に知られている可能性もある。例えば、前記方法が製造を確認するために行われるシナリオにおいては、「未知の」とは半導体装置の実際の実装に関する先験的知識が欠けていることを示す。たとえ機能セルの特定の設計及びそれらの相互接続に関する前記見識が予め知られていないとしても、装置技術及び／又は探索するためのスタンダードセルの適切なライブラリー等少なくとも幾つかの詳細は既知であるか、そうでなくとも発見可能である。
【００６７】
中央処理装置（２１２）及び放射線源コントローラ（２１０）等、本明細書で記述する１以上の様々なモジュールは、任意の形態の処理構成部品を表す又は含むことができ、前記構成部品には汎用目的のコンピュータ、専用マイクロプロセッサ、又は電子的な情報を処理することができる他の処理装置が含まれる。処理装置の例には、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途用集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、及び他の適切な特定目的又は汎用目的処理装置が含まれる。本明細書で記述する例にはモジュールの特定の実施形態に関するものではあるが、各モジュールは、各処理構成部品又は更に一般的には任意の適切な数の処理装置を含むことができる。
【００６８】
任意のモジュールには、例えば関連した処理値及び／又は指示を保存するメモリ（例えばメモリ２１８）が含まれる。任意の前記メモリには、データを保存するのに適した揮発性の又は不揮発性の構成部品の集合体又は配置を含まれる。例えば、任意の前記メモリには、ランダムアクセスメモリ（ＲＡＭ）装置、リードオンリーメモリ（ＲＯＭ）装置、磁気保存装置、光学的保存装置、又は任意の他の適切なデータ保存装置が含まれる。特定の実施形態において、前記任意のメモリは、コンピューターの指示及び／又は論理をエンコードするためのコンピュータ読み取り可能保存媒体を、一部意味することができる。前記実施形態において、様々なモジュールの所望の機能の幾つか又は全ては（例えばジッターエラー測定モジュール、タイミングエラー検出モジュール、及びエラー訂正モジュール）、前述した媒体上にエンコードされる指示を実行する処理装置（図示しない）によって提供することができる。
【００６９】
一般的に、各モジュール、例えばユーザーインターフェース（２２０）、中央処理装置（２１２）、放射線源コントローラー（２１０）、及び試験発生器（２１４）は、所望の機能を供するために適切なハードウェア及び／又はソフトウェアの任意の適切な組合せを表すことができる。更には、任意の２以上のモジュールには、ありふれた素子を表したり、又は含むことができる。
【００７０】
上述したシステム及び方法は、コンピューターハードウェア、ファームウェア及び／又はソフトウェアおけるデジタル電子回路で実施することができる。前記実施は、コンピュータープログラム製品（即ち、情報キャリア中に具体的に実施されるコンピュータープログラム）であることができる。例えば前記実施は、データ処理装置によって実行するために又はその操作をコントロールするために、機械読み取り可能保存媒体中及び／又は伝播シグナル中であることができる。例えば、前記実施はプログラム制御可能な処理装置、コンピュータ及び／又はマルチコンピュータであることができる。
【００７１】
コンピュータプログラムは任意のプログラム言語の形式であることがよく、コンパイル言語及び／又はインタプリタ言語も含む。そして、コンピュータプログラムは任意の形式で配置することができ、スタンドアロンプログラムやサブルーチン、コンポーネント（ｅｌｅｍｅｎｔ）及び／又はコンピューティング環境での使用に適した他のユニットを含む。コンピュータプログラムは一つのコンピュータ上で実行するために配置することができ、又はあるサイトの多数のコンピュータ上で実行するために配置することができる。
【００７２】
入力データを操作し出力を発生させることによる本発明の機能を実行するためのコンピュータプログラムを実行する１以上のプログラム制御可能な処理装置によって、方法のステップを実行することができる。また、方法のステップは特定目的の論理回路によって実行することができ、装置は前記特定目的の論理回路によって実装されることができる。例えば、回路はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及び／又はＡＳＩＣ（特定用途用集積回路）であることができる。モジュール、サブルーチン、及びソフトウェアエージェントは、その機能を実装するためのコンピュータプログラムの一部、処理装置の一部、特別回路の一部、ソフトウェアの一部、及び／又はハードウェアの一部を意味することができる。
【００７３】
例示的な意味で、コンピュータプログラムの実行に適した処理装置は、汎用目的及び特定目的の両マイクロプロセッサ、及び任意の種類のデジタルコンピュータの任意の１以上の処理装置を含む。一般的に、処理装置は指示及びデータをリードオンリメモリ若しくはランダムアクセスメモリ又はその両方から受け取る。コンピュータの本質的な要素は指示を実行するための処理装置、並びに指示及びデータを保存するための１以上のメモリ装置である。一般的にコンピュータは、データを保存するための１以上のマスストレージデバイス（例えば磁気、光磁気ディスク、又は光学ディスク）を含むことができ、又は機能的に連結して前記デバイスからデータを受け取り、及び／若しくは前記デバイスへデータを転送することができる。
【００７４】
また、データ伝送及び指示は通信ネットワークを介して発生することができる。コンピュータプログラムの指示及びデータを実施するための適切な情報キャリアは、全て不揮発性メモリの形式を含み、例示的な意味で半導体メモリ装置を含む。例えば、前記情報キャリアはＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置、磁気ディスク、内蔵型ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、及び又はＤＶＤ−ＲＯＭディスクであることができる。前記処理装置及びメモリは、特定目的の論理回路に補足されることができ、及び／又は前記論理回路に組み込まれることができる。
【００７５】
ユーザーとの相互作用を提供するために、上述した技術は、（例えばユーザーインターフェース（２２０）の一部として）ディスプレイ装置を有するコンピューティング装置上で実施されても良い。前記ディスプレイ装置は、例えば、ブラウン管（ＣＲＴ）、及び／又は液晶ディスプレイ（ＬＣＤ）モニター、及び／又は発光ダイオード（ＬＥＤ）モニターであっても良い。ユーザーとの相互作用は、例えばユーザーに情報を表示することであってもよいし、ユーザーがコンピューティングデバイスに入力を提供するキーボード及びポインティングデバイス（例えばマウス又はトラックボール）であってもよい（例えばユーザーインタフェース要素との相互作用）。他の種類の装置は、ユーザーとの相互作用を提供するために使用することができる。他の装置は、例えば、任意のセンサーフィードバック（例えば視覚的なフィードバック、聴覚的なフィードバック、又は触覚的なフィードバック）形態でユーザーに提供されるフィードバックであることができる。ユーザーからの入力は例えば、任意の形式で受け取ることができ、音響上の、スピーチの及び／又は触覚の入力を含む。
【００７６】
上述した技術は、バックエンド構成部品を含む流通したコンピューティングシステム内で実施することができる。例えば、バックエンド構成部品は、データサーバー、ミドルウェア構成部品、及び／又はアプリケーションサーバーであることができる。上述した技術は、フロントエンド構成部品を含む分散コンピューティングシステム内で実施することができる。例えば、フロントエンド構成部品は、グラフィカルユーザーインターフェースを有するクライアントコンピューティング装置、ユーザーが例示的な実装と相互作用することができるウェブブラウザ、及び又は装置を伝送するための他のグラフィカルユーザーインタフェースであることができる。システムの構成部品は、任意の形態、又はデジタルデータ通信（例えば通信ネットワーク）の媒体で相互接続することができる。通信ネットワークの例として、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット、有線ネットワーク、及び／又は無線ネットワークを含む。
【００７７】
システムはクライアント及びサーバを含むことができる。クライアント及びサーバーは一般的には互いに離れており、典型的には通信ネットワークを介して相互作用をする。クライアント及びサーバの関係は、それぞれのコンピューティングデバイス上で実行され、互いにクライアントサーバーの関係を有するコンピュータプログラムの効力で発生する。
【００７８】
通信ネットワークには、パケットベースのネットワークが含まれ、例えばインターネット、キャリアインターネットプロトコル（ＩＰ）ネットワーク（例えばローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、キャンパスエリアネットワーク、メトロポリタンエリアネットワーク（ＭＡＮ）、ホームエリアネットワーク（ＨＡＮ））、プライベートＩＰネットワーク、ＩＰプライベートブランチエクスチェンジ（ＩＰＢＸ）、無線ネットワーク（例えば、無線アクセスネットワーク（ＲＡＮ）、８０２．１１ネットワーク、８０２．１６ネットワーク、ゲネラルパケット無線サービス（ＧＰＲＳ）ネットワーク、ハイパーＬＡＮ）及び／又は他のパケットベースネットワークが含まれる。回路ベースのネットワークには例えば、公衆電話交換回線ネットワーク（ＰＳＴＮ）、構内交換機（ＰＢＸ）、無線ネットワーク（例えば、ＲＡＮ、ＢＬＵＥＴＯＯＴＨ（登録商標）、符号分割多重接続（ＣＤＭＡ）ネットワーク、時間分割多重接続（ＴＤＭＡ）ネットワーク、モバイル通信用グローバルシステム（ＧＳＭ）ネットワーク）、及び／又は他の回路ベースネットワークを含むことができる。
【００７９】
例えば、コンピューティング装置には、コンピュータ、ブラウザ装置を搭載したコンピュータ、電話、ＩＰ電話、モバイル装置（例えば、携帯電話、個人用情報端末（ＰＤＡ）装置、ラップトップコンピューター、電子メール装置）、及び／又は他の通信装置を含むことができる。ブラウザ装置には、例えば、ＷＷＷブラウザ（例えば、マイクロソフト社から入手可能なマイクロソフト（登録商標）のインターネットエクスプローラ（登録商標）、モジラ社から入手可能なＭｏｚｉｌｌａ（登録商標）Ｆｉｒｅｆｏｘ（登録商標））を搭載したコンピュータ（例えばデスクトップコンピュータ、ラップトップコンピュータ）を含む。携帯コンピューティング装置には例えばブラックベリー（登録商標）が含まれる。
【００８０】
「含む」（ｃｏｍｐｒｉｓｅ、ｉｎｃｌｕｄｅ）及び／又は複数形はオープンエンドであり、リストされた部分を含み、且つリストされていない追加部分を含むことができる。「及び／又は」は、オープンエンドであり、１以上のリストされた部分と前記リストされた部分の組合せを含む。
【００８１】
当業者は、本発明が本発明の思想又はその本質的特性から離れることなく他の特定の形態で実施できることを理解するであろう。従って、上記実施形態は全ての点において、本明細書中で記述した本発明を限定するというよりは例示的なものとして考慮すべきものである。よって、本発明の範囲は、上記記述よりは、添付した特許請求の範囲によって表される。そして、前記特許請求の範囲の意味及び均等物の範囲に入る全ての変更は、本発明に含まれることを企図する。
【特許請求の範囲】
【請求項１】
少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための方法であり、
前記半導体接合は複数の相互接続された機能セルにグループ化されており、また前記装置は前記複数の半導体接合のうち少なくとも幾つかと電気的に導通している外部アクセス可能な複数の接点を含む、前記方法であって：
・前記半導体装置の表面を照射すること；
・照射に応答する前記複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・前記決定されたレイアウト内で、前記複数の半導体接合の少なくとも幾つかに関するグルーピングを同定すること、ここで各グルーピングは複数の予め決定された機能セルのうちのそれぞれの機能セルを表す；
・前記複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して前記複数の相互接続された機能セルの１つ以上の接続を推測すること
を含む方法。
【請求項２】
請求項１に記載の方法であって、照射する動作が：
・前記半導体装置の表面の比較的小さい部位を照射すること；及び
・前記半導体装置の表面の少なくとも一部にわたって照射される部位をスキャンすること
を含む該方法。
【請求項３】
請求項２に記載の方法であって、半導体の表面の比較的小さい部位を照射する前記動作がレーザー照射を用いて照射することを含む該方法。
【請求項４】
請求項２に記載の方法であって、半導体の表面の比較的小さい部位を照射する前記動作が電子ビームを用いて照射することを含む該方法。
【請求項５】
請求項２に記載の方法であって、レイアウトを決定することが：
・スキャン中に少なくとも１つの前記電源の少なくとも１つの電流及び電圧の変化を検出し；及び
・照射される前記半導体表面の比較的小さな部位を前記複数の半導体接合のうち各１つに関連づける
ことを含む該方法。
【請求項６】
請求項５に記載の方法であって、複数の半導体接合と関連づけられた比較的小さい前記表面部位の平面画像を生成することを更に含み、前記画像は、半導体装置表面から見た前記複数の半導体接合のうちの少なくとも幾つかの前記決定された代表的レイアウトを表す、該方法。
【請求項７】
請求項１に記載の方法であって、前記半導体装置の支持層を薄くし、前記薄くした支持層の露出表面を照射することを更に含む該方法。
【請求項８】
請求項１に記載の方法であって、前記予め決定されたそれぞれの機能セルを同定することが、予め決定された機能セルのライブラリーと、複数の半導体接合のうち少なくとも幾つかの前記各グルーピングを比較することを含む該方法。
【請求項９】
請求項１に記載の方法であって、前記相互接続された複数の機能セルのうちどれが、前記刺激の変化に応答して状態が変化するかを同定することを更に含む該方法。
【請求項１０】
請求項９に記載の方法であって、前記相互接続された複数の機能セルのサブセットの同定された状態変化に基づいて、前記相互接続された複数の機能セルのうち、少なくとも前記サブセットが実際にどのように相互接続されているかを決定することを更に含む該方法。
【請求項１１】
情報キャリアにおいて具体的に実現されたコンピュータプログラム製品であって、前記コンピュータプログラム製品は、半導体装置試験機に対して以下の動作を行わせるように操作可能な指示を含む製品：
・複数の半導体接合に相互接続された電源の電流及び電圧のうち少なくとも１つにおける変化に応答する半導体装置の複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること、ここで前記変化は半導体装置の表面の照射に応答する；
・前記決定されたレイアウト内で、前記複数の半導体接合のうち少なくとも幾つかのグルーピングを同定すること、ここで各グルーピングは複数の予め決定された機能セルのうちそれぞれの機能セルを表す；
・前記半導体装置の複数の外部アクセス可能な接点のうち少なくとも１つ、及び１以上の予め決定された機能セルと電気的に導通している外部アクセス可能な複数の接点のうち幾つかに対する刺激を変化させること、；及び
・前記変化した刺激に応答する相互接続された複数の機能セルのうち１以上の接続性について推測すること。
【請求項１２】
請求項１１に記載のコンピュータプログラム製品であって、前記レイアウトの決定が以下を含む製品：
・半導体装置表面の比較的小さい部位を照射するために調整された放射線源によって前記半導体装置の表面をスキャンしている間に、少なくとも１つの電源の前記電圧及び電流の少なくとも１つの変化を検出すること；及び
・前記変化の検出された際に、前記スキャンされたそれぞれの比較的小さい表面部位を、前記複数の半導体接合のそれぞれ１つと関連付けること。
【請求項１３】
請求項１２に記載のコンピュータプログラム製品であって、前記比較的小さい表面部位の平面画像を生成するために操作可能な指示を更に含み、前記画像は、前記半導体装置表面から見た複数の半導体接合の少なくとも幾つかの前記決定された代表的レイアウトを示す、該製品。
【請求項１４】
請求項１１に記載のコンピュータプログラム製品であって、それぞれ前記予め決定された機能セルの同定が、前記複数の半導体接合の少なくとも幾つかの各グループと、予め決定された機能セルのライブラリーとを比較することを更に含む、該製品。
【請求項１５】
請求項１１に記載のコンピュータプログラム製品であって、前記刺激の変化に応答して前記複数の相互接続された機能セルうちどれが状態変化するかを同定するための操作可能な指示を更に含む、該製品。
【請求項１６】
請求項１５に記載のコンピュータプログラム製品であって、前記複数の相互接続された機能セルのうち少なくともサブセットが、前記複数の相互接続された機能セルのサブセットの同定された状態変化に基づいて実際にどのように相互接続されているかを決定するための操作可能な指示を更に含む、該製品。
【請求項１７】
半導体装置の機能性を決定するための装置であって、以下を含む該装置：
・前記半導体装置表面を照射するための手段、ここで前記半導体装置は少なくとも１つの電源と電気的に導通した複数の半導体接合を含み、前記半導体接合は複数の相互接続された機能セルにグループ化され、そして前記半導体装置は、前記複数の半導体接合の少なくとも幾つかと電気的に導通した複数の外部アクセス可能な接点も含む；
・前記照射に応答する複数の半導体接合の少なくとも幾つかのレイアウトを決定するための手段；
・前記決定されたレイアウトの中で、前記複数の半導体接合の少なくとも幾つかのグルーピングを同定するための手段、ここで各グルーピングは、複数の予め決定された機能セルのそれぞれ機能セルを表す；
・前記外部アクセス可能な複数の接点の少なくとも１つに対する刺激を変化させるための手段；及び
・前記変化した刺激に応答して前記相互接続された複数の機能セルの１以上の接続性を推測するための手段。
【請求項１】
少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための方法であり、
前記半導体接合は複数の相互接続された機能セルにグループ化されており、また前記装置は前記複数の半導体接合のうち少なくとも幾つかと電気的に導通している外部アクセス可能な複数の接点を含む、前記方法であって：
・前記半導体装置の表面を照射すること；
・照射に応答する前記複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・前記決定されたレイアウト内で、前記複数の半導体接合の少なくとも幾つかに関するグルーピングを同定すること、ここで各グルーピングは複数の予め決定された機能セルのうちのそれぞれの機能セルを表す；
・前記複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して前記複数の相互接続された機能セルの１つ以上の接続を推測すること
を含む方法。
【請求項２】
請求項１に記載の方法であって、照射する動作が：
・前記半導体装置の表面の比較的小さい部位を照射すること；及び
・前記半導体装置の表面の少なくとも一部にわたって照射される部位をスキャンすること
を含む該方法。
【請求項３】
請求項２に記載の方法であって、半導体の表面の比較的小さい部位を照射する前記動作がレーザー照射を用いて照射することを含む該方法。
【請求項４】
請求項２に記載の方法であって、半導体の表面の比較的小さい部位を照射する前記動作が電子ビームを用いて照射することを含む該方法。
【請求項５】
請求項２に記載の方法であって、レイアウトを決定することが：
・スキャン中に少なくとも１つの前記電源の少なくとも１つの電流及び電圧の変化を検出し；及び
・照射される前記半導体表面の比較的小さな部位を前記複数の半導体接合のうち各１つに関連づける
ことを含む該方法。
【請求項６】
請求項５に記載の方法であって、複数の半導体接合と関連づけられた比較的小さい前記表面部位の平面画像を生成することを更に含み、前記画像は、半導体装置表面から見た前記複数の半導体接合のうちの少なくとも幾つかの前記決定された代表的レイアウトを表す、該方法。
【請求項７】
請求項１に記載の方法であって、前記半導体装置の支持層を薄くし、前記薄くした支持層の露出表面を照射することを更に含む該方法。
【請求項８】
請求項１に記載の方法であって、前記予め決定されたそれぞれの機能セルを同定することが、予め決定された機能セルのライブラリーと、複数の半導体接合のうち少なくとも幾つかの前記各グルーピングを比較することを含む該方法。
【請求項９】
請求項１に記載の方法であって、前記相互接続された複数の機能セルのうちどれが、前記刺激の変化に応答して状態が変化するかを同定することを更に含む該方法。
【請求項１０】
請求項９に記載の方法であって、前記相互接続された複数の機能セルのサブセットの同定された状態変化に基づいて、前記相互接続された複数の機能セルのうち、少なくとも前記サブセットが実際にどのように相互接続されているかを決定することを更に含む該方法。
【請求項１１】
情報キャリアにおいて具体的に実現されたコンピュータプログラム製品であって、前記コンピュータプログラム製品は、半導体装置試験機に対して以下の動作を行わせるように操作可能な指示を含む製品：
・複数の半導体接合に相互接続された電源の電流及び電圧のうち少なくとも１つにおける変化に応答する半導体装置の複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること、ここで前記変化は半導体装置の表面の照射に応答する；
・前記決定されたレイアウト内で、前記複数の半導体接合のうち少なくとも幾つかのグルーピングを同定すること、ここで各グルーピングは複数の予め決定された機能セルのうちそれぞれの機能セルを表す；
・前記半導体装置の複数の外部アクセス可能な接点のうち少なくとも１つ、及び１以上の予め決定された機能セルと電気的に導通している外部アクセス可能な複数の接点のうち幾つかに対する刺激を変化させること、；及び
・前記変化した刺激に応答する相互接続された複数の機能セルのうち１以上の接続性について推測すること。
【請求項１２】
請求項１１に記載のコンピュータプログラム製品であって、前記レイアウトの決定が以下を含む製品：
・半導体装置表面の比較的小さい部位を照射するために調整された放射線源によって前記半導体装置の表面をスキャンしている間に、少なくとも１つの電源の前記電圧及び電流の少なくとも１つの変化を検出すること；及び
・前記変化の検出された際に、前記スキャンされたそれぞれの比較的小さい表面部位を、前記複数の半導体接合のそれぞれ１つと関連付けること。
【請求項１３】
請求項１２に記載のコンピュータプログラム製品であって、前記比較的小さい表面部位の平面画像を生成するために操作可能な指示を更に含み、前記画像は、前記半導体装置表面から見た複数の半導体接合の少なくとも幾つかの前記決定された代表的レイアウトを示す、該製品。
【請求項１４】
請求項１１に記載のコンピュータプログラム製品であって、それぞれ前記予め決定された機能セルの同定が、前記複数の半導体接合の少なくとも幾つかの各グループと、予め決定された機能セルのライブラリーとを比較することを更に含む、該製品。
【請求項１５】
請求項１１に記載のコンピュータプログラム製品であって、前記刺激の変化に応答して前記複数の相互接続された機能セルうちどれが状態変化するかを同定するための操作可能な指示を更に含む、該製品。
【請求項１６】
請求項１５に記載のコンピュータプログラム製品であって、前記複数の相互接続された機能セルのうち少なくともサブセットが、前記複数の相互接続された機能セルのサブセットの同定された状態変化に基づいて実際にどのように相互接続されているかを決定するための操作可能な指示を更に含む、該製品。
【請求項１７】
半導体装置の機能性を決定するための装置であって、以下を含む該装置：
・前記半導体装置表面を照射するための手段、ここで前記半導体装置は少なくとも１つの電源と電気的に導通した複数の半導体接合を含み、前記半導体接合は複数の相互接続された機能セルにグループ化され、そして前記半導体装置は、前記複数の半導体接合の少なくとも幾つかと電気的に導通した複数の外部アクセス可能な接点も含む；
・前記照射に応答する複数の半導体接合の少なくとも幾つかのレイアウトを決定するための手段；
・前記決定されたレイアウトの中で、前記複数の半導体接合の少なくとも幾つかのグルーピングを同定するための手段、ここで各グルーピングは、複数の予め決定された機能セルのそれぞれ機能セルを表す；
・前記外部アクセス可能な複数の接点の少なくとも１つに対する刺激を変化させるための手段；及び
・前記変化した刺激に応答して前記相互接続された複数の機能セルの１以上の接続性を推測するための手段。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−８４８４９（Ｐ２０１２−８４８４９Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−１７２０４４（Ｐ２０１１−１７２０４４）
【出願日】平成２３年８月５日（２０１１．８．５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（５０３４５５３６３）レイセオン カンパニー (244)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−１７２０４４（Ｐ２０１１−１７２０４４）
【出願日】平成２３年８月５日（２０１１．８．５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（５０３４５５３６３）レイセオン カンパニー (244)
【Ｆターム（参考）】
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