【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】配線レイアウトのパターン形状に依存した効果をＬＰＥに容易に取込む。
【解決手段】半導体集積回路の設計支援装置は、図形演算機能を有する第１の情報処理部１１０と、第２の情報処理部１２０とを備える。第１の情報処理部１１０は、レイアウト情報に含まれる各配線層のレイアウトパターンに対して図形演算を施すことによって、予め定める特定形状の配線パターンを抽出する。第２の情報処理部１２０は、製造プロセスに依存した配線または配線層間の絶縁層の厚みの設計値からのずれの大きさを、レイアウト情報から抽出した配線幅および配線密度の情報と、抽出された特定形状の配線パターンに関する情報とに基づいて予測する。そして、第２の情報処理部１２０は、予測した設計値からのずれの大きさを取り入れた配線および配線層間の絶縁層の厚みに基づいて、配線の寄生パラメータを抽出する。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】 ＥＳＤ耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから２つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、２ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 （もっと読む）

【課題】クロックツリーにおけるクロックスキューの調整において、精度の確保とデューティ保持とを両立させる。
【解決手段】レイアウト装置（１０）において、ＭＯＳトランジスタ１段で形成された第１セルと、ＭＯＳトランジスタ複数段で形成された第２セルとがライブラリ化されたテーブルを設ける。また、上記レイアウト装置には、上記第１セルと上記第２セルとの組み合わせによるコンビネーションチェーンを上記クロックツリーに挿入することで、上記クロックツリーにおける異なるクロック系統間のクロックスキューを調整可能な演算処理部（１２）を設ける。上記コンビネーションチェーンによってクロックスキューの調整を行うことで、個々の第１セルでの遅延誤差が伝播されるのを抑制し、遅延計算における遅延誤差の低減を図る。また、第１セルはＭＯＳトランジスタ１段で形成され、そこで論理反転されるため、デューティ保持の観点で有利とされる。 （もっと読む）

【課題】 本発明の課題は、デカップリング容量効果を最適化した回路設計を行うことを目的とする。
【解決手段】 上記課題は、回路を構成する複数のセル間のネット毎の高電位電源側及び低電位電源側の配線容量と、各入力ピンの該高電位電源側及び該低電位電源側の容量とを記憶する記憶部と、前記記憶部に記憶された前記各ネットの配線容量と、前記各入力ピンの容量とを参照して、前記構成における非動作パスに対して、セルの置換前の該セルの組み合せと、セルを置換する際の制約に従った置換後のセルの組み合せのうち、該非動作パスの信号値の遷移状態に応じた、各ネット及び各入力ピンの前記高電位電源側又は前記低電位電源側の容量を加算した総容量に基づいて、該総容量が最大となるセルに置換することによって、デカップリング容量効果を最適化する最適化処理部と、を有する回路設計装置により達成される。 （もっと読む）

【課題】レイアウトデータの検証を行うＬＶＳ処理やＤＲＣ処理と、ＯＰＣ処理には、プログラムの実装に重複（冗長）な処理が存在する。そこで、これらの処理を、統合することも考えられる。しかし、そのような統合を実際に行えば、プログラムの変更が大規模になり、半導体設計装置のコストを上昇させてしまう。そのため、既存のリソースを有効活用しつつ、ＯＰＣ処理の処理スピードを向上させた半導体設計装置が、望まれる。
【解決手段】半導体設計装置は、半導体集積回路のレイアウトデータの検証を行うレイアウトデータ検証部と、レイアウトデータ検証部が生成するＯＰＣ処理用中間データを用いて、ＯＰＣ処理を行うＯＰＣ処理部と、を備えている。 （もっと読む）

【課題】複数の階層ブロックが互いに重なり合うことを許容しつつレイアウト設計を行う際に、設計期間の長期化を防ぐこと。
【解決手段】複数の内部要素をそれぞれ含む複数の階層ブロックを、内部要素を割り当て可能な内部要素リソースが配置された実装領域に対してレイアウトする場合に、第１の階層ブロックと第２の階層ブロックとが重複領域において重なり合うとき、第１の階層ブロックの内部要素のうちの重複領域に含まれる第１の内部要素の個数と、第２の階層ブロックの内部要素のうちの重複領域に含まれる第２の内部要素の個数との合計が、重複領域に含まれる内部要素リソースの個数以下となるように、第１の階層ブロックおよび第２の階層ブロックを配置し、第１の内部要素の個数と第２の内部要素の個数との比に応じて、重複領域に含まれる内部要素リソースを、第１の階層ブロックと第２の階層ブロックに割り当てる。 （もっと読む）

【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）

【課題】クロック到着時間の同時性を保証するクロック分配ネットワークの設計を容易にする。
【解決手段】クロック・ネットワークを構築する方法は、クロック・ネットワークについての設計仕様を受け取る段階を含む。本方法はさらに、前記設計仕様に基づいて前記クロック・ネットワークのトポロジーを決定する段階を含む。本方法はさらに、決定されたトポロジーに基づいて前記クロック・ネットワークについての設計パラメータを決定し、前記設計パラメータを含むクロック・ネットワーク合成ツール仕様ファイルを生成することを含む。本方法はまた、前記仕様ファイルを使って、前記クロック・ネットワークが前記決定されたトポロジーを含み、前記クロック・ネットワークがクロック発生器から前記クロック・ネットワークのエンドポイントまでクロック信号を同期的に分配するよう、前記クロック・ネットワークを合成することを含む。 （もっと読む）

【課題】チップ面積増大を回避し、適切にリピータバッファを挿入する
【解決手段】レイアウト対象の半導体装置は、第１及び第２の電源ドメインを有し、第２の電源ドメインに属する接続元と接続先を接続する配線を有する。配線禁止許可領域設定部１２０は、第１の電源ドメイン内に排他的配線禁止領域及び通過配線許可領域を、リピータバッファが駆動可能な最大配線長であるリピータ配線最大長に基づいて設定する。配線設定部１３０は、排他的配線禁止領域及び通過配線許可領域に基づいて、配線を修正する。リピータ挿入部１４０は、リピータ配線最大長に応じ、配線に挿入するリピータバッファを設定する。排他的配線禁止領域は、第１の電源ドメイン内で接続する配線は許容し、通過配線を禁止する。通過配線許可領域は、第１の電源ドメインから排他的配線禁止領域を除外した領域であり、通過配線が許容される。 （もっと読む）

【課題】遅延時間計算プログラム、装置及び方法において、回路におけるネットの遅延時間を高精度に計算することを目的とする。
【解決手段】回路内のネットの遅延時間を計算する遅延時間計算処理は、ネットが第１の条件を満たす場合にネットの遅延時間を計算するための第１の遅延計算手順を選択する第１の手順と、第１の手順で第１の遅延計算手順が選択されない場合、第２の条件をネットが満たすか否かに応じて、第１の遅延計算手順及びネットの遅延時間を計算するための第２の遅延計算手順のいずれか一方を選択する第２の手順と、第１の手順或いは第２の手順のいずれかで選択された遅延計算手順によりネットの遅延時間を計算する第３の手順を含むように構成する。 （もっと読む）

【課題】マクロの全端子で配線が引き出し可能かを判定できるレイアウト設計装置、レイアウト設計方法およびレイアウト設計プログラムを提供する。
【解決手段】記憶部１１は内部にマクロを含んだ多層回路の階層レイアウトの設計データを記憶する。チャネル数算出部１３は設計データに基づいて、マクロの各端子から所定の配線層まで配線を引き出すために使用可能なチャネル数を端子毎に算出する。経路算出部１５は算出したチャネル数の少ない端子から順に、端子から所定の配線層まで配線を引き出すための経路を算出する。経路判定部１６はマクロの全ての端子について引き出し経路を算出できたか否かを判定する。 （もっと読む）

【課題】レイアウト設計において、複数のＩ／Ｏバッファセルを２列以上に配列する場合、Ｉ／Ｏバッファ領域の近傍にリピータを挿入する領域を確保し、手戻りをできるだけ抑えることができる、半導体集積回路設計支援装置、半導体集積回路設計方法およびプログラムを提供する。
【解決手段】リピータを含まないフィルセル（ＦＣ）と、リピータを含むフィルセル（ＦＣＲ）とが用いられる。フィルセル（ＦＣ）は、同列で互いに隣接したＩ／Ｏバッファセル（Ｂ_{ｍ＝１、ｎ}、Ｂ_{ｍ＝１、ｎ＋１}など）間に配置される。なお、複数のＩ／Ｏバッファセルは、２列に配置されている。Ｉ／Ｏバッファセルからプリミティブセルまでの配線長に基づいて、すでに配置されているフィルセル（ＦＣ）が、リピータを含むフィルセル（ＦＣＲ）に置換される。 （もっと読む）

【課題】不定値を適切に扱うことができるソフトウェアシミュレーションを実現するシミュレーション装置、シミュレーション方法、及びプログラムを提供すること
【解決手段】所定回路シミュレータ９０は、所定の回路（たとえばフリップフロップ回路、メモリ回路）の動作を模擬（シミュレーション）する。不定値変換手段３０は、所定回路シミュレータ９０からの出力が不定値である場合に"０"または"１"に変換して後段のシミュレータに出力する。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮し、且つ、レイアウトエラー確率を低減する。
【解決手段】本発明の実施形態のネットリスト変換装置は、半導体集積回路を構成する複数のセルであって、第１遅延時間だけスキャン用データ信号を遅延させる第１スキャンフリップフロップを含む複数のセルの接続関係を示すネットリストを変換する。そのようなネットリスト変換装置は、論理ライブラリ３０と、ネットリスト変換部１８と、を備える。論理ライブラリ３０は、半導体集積回路を構成する複数のセルの論理的機能を示す情報を含むセル論理情報であって、第１スキャンフリップフロップの論理的機能を示す情報と、第１遅延時間より大きいスキャン用第２遅延時間だけデータ信号を遅延させる第２スキャンフリップフロップの論理的機能を示す情報と、を含むセル論理情報を記憶する。ネットリスト変換部１８は、セル論理情報を参照して、ネットリストの第１スキャンフリップフロップを第２スキャンフリップフロップに置換する。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）