遅延発生装置及びＩＣテスタ
【課題】回路規模を抑制する遅延発生装置及びＩＣテスタを実現することを目的にする。
【解決手段】本発明は、基準クロックによりカウントを行うカウンタと、このカウンタのカウント値と遅延データとを加算する加算器と、遅延トリガ信号と基準クロックとを入力し、論理積を行う論理積回路と、この論理積回路の出力を書き込みクロックとして、加算器の出力を入力するＦＩＦＯと、このＦＩＦＯの出力とカウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号をＦＩＦＯの読み出しクロックとする一致検出回路とを備えたことを特徴とするものである。
【解決手段】本発明は、基準クロックによりカウントを行うカウンタと、このカウンタのカウント値と遅延データとを加算する加算器と、遅延トリガ信号と基準クロックとを入力し、論理積を行う論理積回路と、この論理積回路の出力を書き込みクロックとして、加算器の出力を入力するＦＩＦＯと、このＦＩＦＯの出力とカウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号をＦＩＦＯの読み出しクロックとする一致検出回路とを備えたことを特徴とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路規模を抑制する遅延発生装置及びＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタに用いられるタイミング発生器に搭載される遅延発生装置は、基準クロックのＮ倍（Ｎ：２以上の自然数）までの遅延を発生できる。このような装置は、例えば、下記特許文献１に記載されている。以下、図３を用いて説明する。
【０００３】
図３において、カウンタ１０は、基準クロック１００により０から２ｋ−１（ｋ：自然数）までカウントを繰り返し、ｋビットのカウント値を出力する。加算器２０は、カウンタ１０のカウント値とｋビットの遅延データ１０１とを加算する。ＡＮＤゲート３０は、基準クロック１００と遅延トリガ信号１０２とを入力し、論理積を行う。レジスタ４１〜４Ｎは、直列に接続され、ＡＮＤゲート３０の出力をクロックとして、加算器２０のｋビット出力を順次保持する。ＥＸＯＲゲート５１〜５Ｎは、それぞれ、レジスタ４１〜４Ｎのｋビット出力とカウンタ１０のｋビット出力とを入力し、排他的論理和を行い、反転して出力を行う。ＯＲゲート６０は、ＥＸＯＲゲート５１〜５Ｎの出力を入力し、論理和を行い、遅延信号１０３を出力する。
【０００４】
このような装置の動作を以下に説明する。図４は図３に示す装置の動作を示したタイミングチャートである。
【０００５】
加算器２０が、遅延データ１０１”４”とカウンタ１０の出力”０”を加算し、”４”を出力する。そして、基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”１”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”４”を保持する（ａ）。その他のレジスタ４２〜４Ｎは、”０”を保持する。
【０００６】
遅延データ１０１が”５”になり、この遅延データ１０１”５”を、加算器２０がカウンタ１０の出力”１”と加算し、”６”を出力する。そして、次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”２”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”６”を保持し、レジスタ４２がレジスタ４１の前出力”４”を保持する（ｂ）。その他のレジスタ４３〜４Ｎは、”０”を保持する。そして、加算器２０は、遅延データ１０１”５”とカウンタ２０の出力”２”とを加算し、”７”を出力する。
【０００７】
次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”３”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”７”を保持し、レジスタ４２がレジスタ４１の前出力”６”を保持し、レジスタ４３がレジスタ４２の前出力”４”を保持する（ｃ）。その他のレジスタ４４〜４Ｎは、”０”を保持する。
【０００８】
再び、基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”４”を出力する（ｄ）。この結果、カウンタ１０の出力”４”がレジスタ４３の出力”４”と一致し、図示しないＥＸＯＲゲート５３がハイレベルを出力する（ｅ）。このＥＸＯＲゲート５３の出力により、ＯＲゲート６０の出力である遅延信号１０３が立ち上がる（ｆ）。
【０００９】
次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”５”を出力する（ｇ）。この結果、カウンタ１０の出力”５”がレジスタ４３の出力”４”と不一致となり、図示しないＥＸＯＲゲート５３がロウレベルになる（ｈ）。このＥＸＯＲゲート５３の出力により、ＯＲゲート６０の出力である遅延信号１０３が立ち下がる（ｉ）。
【００１０】
このように、遅延トリガ信号１０２がハイレベルである区間の基準クロック１００の３サイクルが、”４，５，５”のサイクル分の順の遅延で、遅延信号１０３が出力される。しかし、基準クロック１００の２サイクル目と３サイクル目の遅延信号は、同じ遅延量のため、遅延信号１０３がハイレベルの状態のままとなり、つながっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】実開平７−２６７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このような装置が、被試験対象のＩＣ等に対するドライバ波形の反転位置（エッジ）を定めている。このため、ＩＣテスタにおいては、複雑なパターンを発生するために、多くのエッジを与える必要があり、１ピンに対して、数エッジが必要となっている。上記装置では、回路規模の縮小に寄与したが、１ピン当たりのエッジ数が近年さらに増加し、ＩＣテスタのピン数も増加傾向にあり、回路規模の抑制ができないという問題点があった。
【００１３】
そこで、本発明の目的は、回路規模を抑制する遅延発生装置及びＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
基準クロックによりカウントを行うカウンタと、
このカウンタのカウント値と遅延データとを加算する加算器と、
遅延トリガ信号と前記基準クロックとを入力し、論理積を行う論理積回路と、
この論理積回路の出力を書き込みクロックとして、前記加算器の出力を入力するＦＩＦＯと、
このＦＩＦＯの出力と前記カウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号を前記ＦＩＦＯの読み出しクロックとする一致検出回路と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
前記論理積回路の出力をクロックとして、前記加算器の出力を保持するレジスタと、
このレジスタの出力と前記加算器の出力とにより、エラーを検出するエラー検出回路と
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明であって、
前記エラー検出回路は、前記加算器の出力から前記レジスタの出力を減算し、遅延データの変化順に遅延信号出力が行われていないエラーを検出することを特徴とするものである。
請求項４記載の発明は、請求項２または３記載の発明であって、
前記エラー検出回路は、近接間隔データを入力し、前記加算器の出力から前記レジスタの出力を減算し、減算結果が近接間隔データより小さいとき、エラーを検出することを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明であって、
前記一致検出回路は、
前記ＦＩＦＯの出力と前記カウンタの出力とを入力し、排他的論理和を行う排他的論理和回路と、
この排他的論理和回路の出力を入力し、前記ＦＩＦＯからデータが存在しないことを示すエンプティフラグが入力されない場合、前記排他的論理和回路の出力を遅延信号とするゲート回路を設けたことを特徴とするものである。
請求項６記載の発明は、
請求項１〜５のいずれかに記載の遅延発生装置を用いたことを特徴とするＩＣテスタである。
【発明の効果】
【００１５】
本発明によれば、ＦＩＦＯが、カウンタのカウント値と遅延データとを加算した加算器の出力を保持して出力し、この出力と一致検出回路がカウンタのカウント値の一致を検出し、遅延信号を出力するので、複数のＥＸＯＲゲートを設ける必要がなく、ＦＩＦＯによりレジスタと比較しても回路規模が小さくなり、回路規模の増加を抑制することができる。
【００１６】
請求項２〜４によれば、エラー検出回路が、カウンタのカウント値と遅延データとを加算する加算器の出力とこの加算器の前出力を保持するレジスタの出力により、遅延信号の前後の設定を確認することができ、遅延データの設定違反を検出することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】従来の遅延発生装置の構成を示した図である。
【図４】図３に示す装置の動作を示したタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１９】
図１において、カウンタ１は、ｋ＋１ビットのバイナリー・フリーラン・カウンタで、基準クロック１１０により０から２ｋ＋１−１までカウントを繰り返し、ｋ＋１ビットのカウント値を出力する。加算器２は、ｋ＋１ビットのカウンタ１のカウント値とｋビットの遅延データ１１１とを加算する。ＡＮＤゲート３は論理積回路で、遅延トリガ信号１１２と基準クロック１１０とを入力し、論理積を行う。ＦＩＦＯ（First-In First-Out）４はＮ段で構成され、ＡＮＤゲート３の出力を書き込みクロックとして、加算器２の下位ｋビット出力を入力すると共に、データを存在しないことを示すエンプティフラグを出力する。ここで、ＦＩＦＯ４は、エンプティ状態でライトすると、リードポートにそのままライトしたデータが現れるものである。ＥＸＯＲゲート５は排他的論理和回路で、ＦＩＦＯ４のｋビット出力とカウンタ１の下位ｋビット出力とを入力し、排他的論理和を行い、一致を検出する。ＡＮＤゲート６はゲート回路で、ＦＩＦＯ４のエンプティフラグとＥＸＯＲゲート５の出力とを入力し、遅延信号１１５を出力すると共に、この遅延信号１１５をＦＩＦＯ４の読み出しクロックとする。レジスタ７は、ＡＮＤゲート３の出力をクロックとして、加算器２のｋ＋１ビット出力を保持する。エラー検出回路８は、ＦＩＦＯ４のエンプティフラグとレジスタ７のｋ＋１ビット出力と加算器２のｋ＋１ビット出力とにより、エラーを検出し、エラー信号１１６を出力する。ここで、ＥＸＯＲゲート５とＡＮＤゲート６とが、一致検出回路となる。
【００２０】
このような装置の動作を以下に説明する。
【００２１】
（１）まず、遅延発生動作について説明する。
カウンタ１が基準クロック１１０に同期して、０から２ｋ＋１−１までインクリメントして、再び、０に戻り、インクリメントを行う。このカウンタ１のカウント値と遅延データ１１１とを加算器２が加算し、ＦＩＦＯ４に出力する。そして、ＦＩＦＯ４は、基準クロック１１０と遅延トリガ信号１１２との論理積の結果をＡＮＤゲート３から入力し、このＡＮＤゲート３の出力ごとに、加算器２の下位ｋビット出力を保存する。
【００２２】
ＦＩＦＯ４にデータが存在する場合、ＥＸＯＲゲート５は、ＦＩＦＯ４の出力とカウンタ１の下位ｋビット出力との排他的論理和を行い、一致したときに、ハイレベルとして出力する。
【００２３】
このＥＸＯＲゲート５の出力をＡＮＤゲート６で、ＦＩＦＯ４のエンプティフラグと論理積を行い、遅延信号１１５を出力する。この遅延信号１１５を読み出しクロックとして、ＦＩＦＯ４は、次のデータを出力し、ＦＩＦＯ４にデータ存在する場合、上述の一致検出を繰り返す。
【００２４】
遅延トリガ信号１１２が連続して与えられている場合、ＦＩＦＯ４に保存されているデータに着目すると、その値は、Ｎサイクル分までしか格納できない。それまでに一致検出が終わっていないと、遅延信号１１５が正しく発生できないことから、遅延トリガ信号１１２を無制限に連続して与えるためには、（遅延データ１１１）≦Ｎでなければならない。
【００２５】
そして、Ｎを増加させたい場合は、ＦＩＦＯ４の段数を増加させればよい。ＦＩＦＯは一般的にメモリマクロなどで構成されることが多く、段数を増加させても、回路規模はフリップフロップでの構成に比較すると増加量は小さい。
【００２６】
このように、ＦＩＦＯ４が、カウンタ１のカウント値と遅延データ１１１とを加算した加算器２の出力を保持して出力し、この出力とＥＸＯＲゲート５がカウンタ１のカウント値の一致を検出し、ＡＮＤゲート６で、ＦＩＦＯ４のエンプティフラグでゲートし、遅延信号１１５を出力するので、複数のＥＸＯＲゲートを設ける必要がなく、ＦＩＦＯによりレジスタと比較しても回路規模が小さくなり、回路規模の増加を抑制することができる。
【００２７】
（２）次に、エラー検出動作について説明する。
カウンタ１が基準クロック１１０に同期して、０から２ｋ＋１−１までインクリメントして、再び、０に戻り、インクリメントを行う。このカウンタ１のカウント値と遅延データ１１１とを加算器２が加算し、レジスタ７、エラー検出回路８に出力する。そして、レジスタ７は、基準クロック１１０と遅延トリガ信号１１２との論理積の結果をＡＮＤゲート３から入力し、このＡＮＤゲート３の出力ごとに、加算器２のｋ＋１ビット出力を保存する。
【００２８】
そして、ＦＩＦＯ４のエンプティフラグがハイの場合（ＦＩＦＯ４にデータが存在しない場合）、エラー検出回路８は、何も行わない。
【００２９】
ＦＩＦＯ４のエンプティフラグがロウの場合（ＦＩＦＯ４にデータが存在する場合）、エラー検出回路８は、図２に示すように、加算器２のｋ＋１ビット出力からレジスタ７のｋ＋１ビット出力を減算する。この減算結果の最上位ビットが”０”の場合、エラー検出回路８は、遅延データの変化順に遅延信号出力が行われていないエラーとして、エラー信号を出力する。そして、最上位ビットが”１”の場合、エラー検出回路８はエラー信号を出力しない。また、減算結果が近接間隔データ１１４より大きいまたは等しい場合は、エラー検出回路８はエラー信号を出力せず、近接間隔データ１１４より小さい場合は、エラー検出回路８は、連続した遅延信号１１５が近接できる範囲外のエラーとして、エラー信号を出力する。
【００３０】
このように、エラー検出回路８が、カウンタ１のカウント値と遅延データ１１１とを加算する加算器２の出力とこの加算器２の前出力を保持するレジスタ７の出力により、遅延信号１１５の前後の設定を確認することができ、遅延データ１１１の設定違反を検出することができる。
【００３１】
なお、本発明はこれに限定されるものではなく、エラー検出回路８は、エンプティフラグを入力する構成を示したが、入力せずに、エラー信号１１６を出力する構成でもよい。
【００３２】
また、エラー検出回路８を設けない構成にした場合、カウンタ１、加算器２の出力は、ｋビットでよい。
【００３３】
また、エラー検出回路８は、エラーの種類が異なっても同じエラー信号１１６を出力したが、エラーの種類ごとにエラー信号を設けてもよい。
【００３４】
また、エラー検出回路８は、減算結果が近接間データ１１４と等しい場合は、エラー信号を出力しない構成を示したが、エラー信号を出力する構成にしてもよい。
【００３５】
そして、ＡＮＤゲート６を設けた構成を示したが、ＦＩＦＯ４が、データがなくなった場合に、前のデータを出力する構成であれば、ＡＮＤゲート６を必要とせずに、ＥＸＯＲゲート５の出力を、遅延信号１１５としてもよい。あるいは、遅延トリガ信号１１２を無制限に与える構成にすれば、ＦＩＦＯ４のデータがエンプティにならないので、ＡＮＤゲート６を必要としない。
【符号の説明】
【００３６】
１ カウンタ
２ 加算器
３ ＡＮＤゲート
４ ＦＩＦＯ
５ ＥＸＯＲゲート
６ ＡＮＤゲート
７ レジスタ
８ エラー検出回路
【技術分野】
【０００１】
本発明は、回路規模を抑制する遅延発生装置及びＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタに用いられるタイミング発生器に搭載される遅延発生装置は、基準クロックのＮ倍（Ｎ：２以上の自然数）までの遅延を発生できる。このような装置は、例えば、下記特許文献１に記載されている。以下、図３を用いて説明する。
【０００３】
図３において、カウンタ１０は、基準クロック１００により０から２ｋ−１（ｋ：自然数）までカウントを繰り返し、ｋビットのカウント値を出力する。加算器２０は、カウンタ１０のカウント値とｋビットの遅延データ１０１とを加算する。ＡＮＤゲート３０は、基準クロック１００と遅延トリガ信号１０２とを入力し、論理積を行う。レジスタ４１〜４Ｎは、直列に接続され、ＡＮＤゲート３０の出力をクロックとして、加算器２０のｋビット出力を順次保持する。ＥＸＯＲゲート５１〜５Ｎは、それぞれ、レジスタ４１〜４Ｎのｋビット出力とカウンタ１０のｋビット出力とを入力し、排他的論理和を行い、反転して出力を行う。ＯＲゲート６０は、ＥＸＯＲゲート５１〜５Ｎの出力を入力し、論理和を行い、遅延信号１０３を出力する。
【０００４】
このような装置の動作を以下に説明する。図４は図３に示す装置の動作を示したタイミングチャートである。
【０００５】
加算器２０が、遅延データ１０１”４”とカウンタ１０の出力”０”を加算し、”４”を出力する。そして、基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”１”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”４”を保持する（ａ）。その他のレジスタ４２〜４Ｎは、”０”を保持する。
【０００６】
遅延データ１０１が”５”になり、この遅延データ１０１”５”を、加算器２０がカウンタ１０の出力”１”と加算し、”６”を出力する。そして、次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”２”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”６”を保持し、レジスタ４２がレジスタ４１の前出力”４”を保持する（ｂ）。その他のレジスタ４３〜４Ｎは、”０”を保持する。そして、加算器２０は、遅延データ１０１”５”とカウンタ２０の出力”２”とを加算し、”７”を出力する。
【０００７】
次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”３”を出力する。そして、遅延トリガ信号１０２がハイレベルなので、ＡＮＤゲート３０の出力により、レジスタ４１が加算器２０の前出力”７”を保持し、レジスタ４２がレジスタ４１の前出力”６”を保持し、レジスタ４３がレジスタ４２の前出力”４”を保持する（ｃ）。その他のレジスタ４４〜４Ｎは、”０”を保持する。
【０００８】
再び、基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”４”を出力する（ｄ）。この結果、カウンタ１０の出力”４”がレジスタ４３の出力”４”と一致し、図示しないＥＸＯＲゲート５３がハイレベルを出力する（ｅ）。このＥＸＯＲゲート５３の出力により、ＯＲゲート６０の出力である遅延信号１０３が立ち上がる（ｆ）。
【０００９】
次の基準クロック１００の立ち上がりで、カウンタ１０がカウントアップし、”５”を出力する（ｇ）。この結果、カウンタ１０の出力”５”がレジスタ４３の出力”４”と不一致となり、図示しないＥＸＯＲゲート５３がロウレベルになる（ｈ）。このＥＸＯＲゲート５３の出力により、ＯＲゲート６０の出力である遅延信号１０３が立ち下がる（ｉ）。
【００１０】
このように、遅延トリガ信号１０２がハイレベルである区間の基準クロック１００の３サイクルが、”４，５，５”のサイクル分の順の遅延で、遅延信号１０３が出力される。しかし、基準クロック１００の２サイクル目と３サイクル目の遅延信号は、同じ遅延量のため、遅延信号１０３がハイレベルの状態のままとなり、つながっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】実開平７−２６７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このような装置が、被試験対象のＩＣ等に対するドライバ波形の反転位置（エッジ）を定めている。このため、ＩＣテスタにおいては、複雑なパターンを発生するために、多くのエッジを与える必要があり、１ピンに対して、数エッジが必要となっている。上記装置では、回路規模の縮小に寄与したが、１ピン当たりのエッジ数が近年さらに増加し、ＩＣテスタのピン数も増加傾向にあり、回路規模の抑制ができないという問題点があった。
【００１３】
そこで、本発明の目的は、回路規模を抑制する遅延発生装置及びＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
基準クロックによりカウントを行うカウンタと、
このカウンタのカウント値と遅延データとを加算する加算器と、
遅延トリガ信号と前記基準クロックとを入力し、論理積を行う論理積回路と、
この論理積回路の出力を書き込みクロックとして、前記加算器の出力を入力するＦＩＦＯと、
このＦＩＦＯの出力と前記カウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号を前記ＦＩＦＯの読み出しクロックとする一致検出回路と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
前記論理積回路の出力をクロックとして、前記加算器の出力を保持するレジスタと、
このレジスタの出力と前記加算器の出力とにより、エラーを検出するエラー検出回路と
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明であって、
前記エラー検出回路は、前記加算器の出力から前記レジスタの出力を減算し、遅延データの変化順に遅延信号出力が行われていないエラーを検出することを特徴とするものである。
請求項４記載の発明は、請求項２または３記載の発明であって、
前記エラー検出回路は、近接間隔データを入力し、前記加算器の出力から前記レジスタの出力を減算し、減算結果が近接間隔データより小さいとき、エラーを検出することを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明であって、
前記一致検出回路は、
前記ＦＩＦＯの出力と前記カウンタの出力とを入力し、排他的論理和を行う排他的論理和回路と、
この排他的論理和回路の出力を入力し、前記ＦＩＦＯからデータが存在しないことを示すエンプティフラグが入力されない場合、前記排他的論理和回路の出力を遅延信号とするゲート回路を設けたことを特徴とするものである。
請求項６記載の発明は、
請求項１〜５のいずれかに記載の遅延発生装置を用いたことを特徴とするＩＣテスタである。
【発明の効果】
【００１５】
本発明によれば、ＦＩＦＯが、カウンタのカウント値と遅延データとを加算した加算器の出力を保持して出力し、この出力と一致検出回路がカウンタのカウント値の一致を検出し、遅延信号を出力するので、複数のＥＸＯＲゲートを設ける必要がなく、ＦＩＦＯによりレジスタと比較しても回路規模が小さくなり、回路規模の増加を抑制することができる。
【００１６】
請求項２〜４によれば、エラー検出回路が、カウンタのカウント値と遅延データとを加算する加算器の出力とこの加算器の前出力を保持するレジスタの出力により、遅延信号の前後の設定を確認することができ、遅延データの設定違反を検出することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】従来の遅延発生装置の構成を示した図である。
【図４】図３に示す装置の動作を示したタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１９】
図１において、カウンタ１は、ｋ＋１ビットのバイナリー・フリーラン・カウンタで、基準クロック１１０により０から２ｋ＋１−１までカウントを繰り返し、ｋ＋１ビットのカウント値を出力する。加算器２は、ｋ＋１ビットのカウンタ１のカウント値とｋビットの遅延データ１１１とを加算する。ＡＮＤゲート３は論理積回路で、遅延トリガ信号１１２と基準クロック１１０とを入力し、論理積を行う。ＦＩＦＯ（First-In First-Out）４はＮ段で構成され、ＡＮＤゲート３の出力を書き込みクロックとして、加算器２の下位ｋビット出力を入力すると共に、データを存在しないことを示すエンプティフラグを出力する。ここで、ＦＩＦＯ４は、エンプティ状態でライトすると、リードポートにそのままライトしたデータが現れるものである。ＥＸＯＲゲート５は排他的論理和回路で、ＦＩＦＯ４のｋビット出力とカウンタ１の下位ｋビット出力とを入力し、排他的論理和を行い、一致を検出する。ＡＮＤゲート６はゲート回路で、ＦＩＦＯ４のエンプティフラグとＥＸＯＲゲート５の出力とを入力し、遅延信号１１５を出力すると共に、この遅延信号１１５をＦＩＦＯ４の読み出しクロックとする。レジスタ７は、ＡＮＤゲート３の出力をクロックとして、加算器２のｋ＋１ビット出力を保持する。エラー検出回路８は、ＦＩＦＯ４のエンプティフラグとレジスタ７のｋ＋１ビット出力と加算器２のｋ＋１ビット出力とにより、エラーを検出し、エラー信号１１６を出力する。ここで、ＥＸＯＲゲート５とＡＮＤゲート６とが、一致検出回路となる。
【００２０】
このような装置の動作を以下に説明する。
【００２１】
（１）まず、遅延発生動作について説明する。
カウンタ１が基準クロック１１０に同期して、０から２ｋ＋１−１までインクリメントして、再び、０に戻り、インクリメントを行う。このカウンタ１のカウント値と遅延データ１１１とを加算器２が加算し、ＦＩＦＯ４に出力する。そして、ＦＩＦＯ４は、基準クロック１１０と遅延トリガ信号１１２との論理積の結果をＡＮＤゲート３から入力し、このＡＮＤゲート３の出力ごとに、加算器２の下位ｋビット出力を保存する。
【００２２】
ＦＩＦＯ４にデータが存在する場合、ＥＸＯＲゲート５は、ＦＩＦＯ４の出力とカウンタ１の下位ｋビット出力との排他的論理和を行い、一致したときに、ハイレベルとして出力する。
【００２３】
このＥＸＯＲゲート５の出力をＡＮＤゲート６で、ＦＩＦＯ４のエンプティフラグと論理積を行い、遅延信号１１５を出力する。この遅延信号１１５を読み出しクロックとして、ＦＩＦＯ４は、次のデータを出力し、ＦＩＦＯ４にデータ存在する場合、上述の一致検出を繰り返す。
【００２４】
遅延トリガ信号１１２が連続して与えられている場合、ＦＩＦＯ４に保存されているデータに着目すると、その値は、Ｎサイクル分までしか格納できない。それまでに一致検出が終わっていないと、遅延信号１１５が正しく発生できないことから、遅延トリガ信号１１２を無制限に連続して与えるためには、（遅延データ１１１）≦Ｎでなければならない。
【００２５】
そして、Ｎを増加させたい場合は、ＦＩＦＯ４の段数を増加させればよい。ＦＩＦＯは一般的にメモリマクロなどで構成されることが多く、段数を増加させても、回路規模はフリップフロップでの構成に比較すると増加量は小さい。
【００２６】
このように、ＦＩＦＯ４が、カウンタ１のカウント値と遅延データ１１１とを加算した加算器２の出力を保持して出力し、この出力とＥＸＯＲゲート５がカウンタ１のカウント値の一致を検出し、ＡＮＤゲート６で、ＦＩＦＯ４のエンプティフラグでゲートし、遅延信号１１５を出力するので、複数のＥＸＯＲゲートを設ける必要がなく、ＦＩＦＯによりレジスタと比較しても回路規模が小さくなり、回路規模の増加を抑制することができる。
【００２７】
（２）次に、エラー検出動作について説明する。
カウンタ１が基準クロック１１０に同期して、０から２ｋ＋１−１までインクリメントして、再び、０に戻り、インクリメントを行う。このカウンタ１のカウント値と遅延データ１１１とを加算器２が加算し、レジスタ７、エラー検出回路８に出力する。そして、レジスタ７は、基準クロック１１０と遅延トリガ信号１１２との論理積の結果をＡＮＤゲート３から入力し、このＡＮＤゲート３の出力ごとに、加算器２のｋ＋１ビット出力を保存する。
【００２８】
そして、ＦＩＦＯ４のエンプティフラグがハイの場合（ＦＩＦＯ４にデータが存在しない場合）、エラー検出回路８は、何も行わない。
【００２９】
ＦＩＦＯ４のエンプティフラグがロウの場合（ＦＩＦＯ４にデータが存在する場合）、エラー検出回路８は、図２に示すように、加算器２のｋ＋１ビット出力からレジスタ７のｋ＋１ビット出力を減算する。この減算結果の最上位ビットが”０”の場合、エラー検出回路８は、遅延データの変化順に遅延信号出力が行われていないエラーとして、エラー信号を出力する。そして、最上位ビットが”１”の場合、エラー検出回路８はエラー信号を出力しない。また、減算結果が近接間隔データ１１４より大きいまたは等しい場合は、エラー検出回路８はエラー信号を出力せず、近接間隔データ１１４より小さい場合は、エラー検出回路８は、連続した遅延信号１１５が近接できる範囲外のエラーとして、エラー信号を出力する。
【００３０】
このように、エラー検出回路８が、カウンタ１のカウント値と遅延データ１１１とを加算する加算器２の出力とこの加算器２の前出力を保持するレジスタ７の出力により、遅延信号１１５の前後の設定を確認することができ、遅延データ１１１の設定違反を検出することができる。
【００３１】
なお、本発明はこれに限定されるものではなく、エラー検出回路８は、エンプティフラグを入力する構成を示したが、入力せずに、エラー信号１１６を出力する構成でもよい。
【００３２】
また、エラー検出回路８を設けない構成にした場合、カウンタ１、加算器２の出力は、ｋビットでよい。
【００３３】
また、エラー検出回路８は、エラーの種類が異なっても同じエラー信号１１６を出力したが、エラーの種類ごとにエラー信号を設けてもよい。
【００３４】
また、エラー検出回路８は、減算結果が近接間データ１１４と等しい場合は、エラー信号を出力しない構成を示したが、エラー信号を出力する構成にしてもよい。
【００３５】
そして、ＡＮＤゲート６を設けた構成を示したが、ＦＩＦＯ４が、データがなくなった場合に、前のデータを出力する構成であれば、ＡＮＤゲート６を必要とせずに、ＥＸＯＲゲート５の出力を、遅延信号１１５としてもよい。あるいは、遅延トリガ信号１１２を無制限に与える構成にすれば、ＦＩＦＯ４のデータがエンプティにならないので、ＡＮＤゲート６を必要としない。
【符号の説明】
【００３６】
１ カウンタ
２ 加算器
３ ＡＮＤゲート
４ ＦＩＦＯ
５ ＥＸＯＲゲート
６ ＡＮＤゲート
７ レジスタ
８ エラー検出回路
【特許請求の範囲】
【請求項１】
基準クロックによりカウントを行うカウンタと、
このカウンタのカウント値と遅延データとを加算する加算器と、
遅延トリガ信号と前記基準クロックとを入力し、論理積を行う論理積回路と、
この論理積回路の出力を書き込みクロックとして、前記加算器の出力を入力するＦＩＦＯと、
このＦＩＦＯの出力と前記カウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号を前記ＦＩＦＯの読み出しクロックとする一致検出回路と
を備えたことを特徴とする遅延発生装置。
【請求項２】
前記論理積回路の出力をクロックとして、前記加算器の出力を保持するレジスタと、
このレジスタの出力と前記加算器の出力とにより、エラーを検出するエラー検出回路と
を設けたことを特徴とする請求項１記載の遅延発生装置。
【請求項３】
前記エラー検出回路は、前記加算器の出力から前記レジスタの出力を減算し、遅延データの変化順に遅延信号出力が行われていないエラーを検出することを特徴とする請求項２記載の遅延発生装置。
【請求項４】
前記エラー検出回路は、近接間隔データを入力し、前記加算器の出力から前記レジスタの出力を減算し、減算結果が近接間隔データより小さいとき、エラーを検出することを特徴とする請求項２または３記載の遅延発生装置。
【請求項５】
前記一致検出回路は、
前記ＦＩＦＯの出力と前記カウンタの出力とを入力し、排他的論理和を行い、一致を検出する排他的論理和回路と、
この排他的論理和回路の出力を入力し、前記ＦＩＦＯからデータが存在しないことを示すエンプティフラグが入力されない場合、前記排他的論理和回路の出力を遅延信号とするゲート回路と
を設けたことを特徴とする請求項１〜４のいずれかに記載の遅延発生装置。
【請求項６】
請求項１〜５のいずれかに記載の遅延発生装置を用いたことを特徴とするＩＣテスタ。
【請求項１】
基準クロックによりカウントを行うカウンタと、
このカウンタのカウント値と遅延データとを加算する加算器と、
遅延トリガ信号と前記基準クロックとを入力し、論理積を行う論理積回路と、
この論理積回路の出力を書き込みクロックとして、前記加算器の出力を入力するＦＩＦＯと、
このＦＩＦＯの出力と前記カウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号を前記ＦＩＦＯの読み出しクロックとする一致検出回路と
を備えたことを特徴とする遅延発生装置。
【請求項２】
前記論理積回路の出力をクロックとして、前記加算器の出力を保持するレジスタと、
このレジスタの出力と前記加算器の出力とにより、エラーを検出するエラー検出回路と
を設けたことを特徴とする請求項１記載の遅延発生装置。
【請求項３】
前記エラー検出回路は、前記加算器の出力から前記レジスタの出力を減算し、遅延データの変化順に遅延信号出力が行われていないエラーを検出することを特徴とする請求項２記載の遅延発生装置。
【請求項４】
前記エラー検出回路は、近接間隔データを入力し、前記加算器の出力から前記レジスタの出力を減算し、減算結果が近接間隔データより小さいとき、エラーを検出することを特徴とする請求項２または３記載の遅延発生装置。
【請求項５】
前記一致検出回路は、
前記ＦＩＦＯの出力と前記カウンタの出力とを入力し、排他的論理和を行い、一致を検出する排他的論理和回路と、
この排他的論理和回路の出力を入力し、前記ＦＩＦＯからデータが存在しないことを示すエンプティフラグが入力されない場合、前記排他的論理和回路の出力を遅延信号とするゲート回路と
を設けたことを特徴とする請求項１〜４のいずれかに記載の遅延発生装置。
【請求項６】
請求項１〜５のいずれかに記載の遅延発生装置を用いたことを特徴とするＩＣテスタ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２０６６０３（Ｐ２０１０−２０６６０３Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５０６７８（Ｐ２００９−５０６７８）
【出願日】平成２１年３月４日（２００９．３．４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月４日（２００９．３．４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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