【課題】簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することを課題とする。
【解決手段】各々が記憶回路を有する複数の被試験デバイス（２１１〜２１４）の試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタン（ＤＴ０〜ＤＴ３）を読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタン（ＰＴＮ０〜ＰＴＮ３）を供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する試験方法が提供される。 （もっと読む）

【課題】内蔵の記憶装置の試験回路を自動的に作成し、その試験回路を用いて記憶装置の試験を自動的に行うことで、記憶装置の試験にかかる時間を短縮することが可能なプログラム可能論理デバイスを提供する。
【解決手段】データを記憶する記憶部１を備える。論理回路記憶部２は、記憶部１への書き込み及び読み出しを伴うデータ処理を行う論理回路である内部回路を格納する。部品回路記憶部５は、記憶部１の試験のための部品回路を予め記憶しておく。ピン情報記憶部３は、記憶部１のピン情報を取得する。試験部４は、ピン情報及び部品回路を基にメモリ試験回路を生成し論理回路記憶部２に格納させ、メモリ試験回路を用いて記憶部１の試験を行う。 （もっと読む）

【課題】テストパタンの準備を行うことなく論理検証を実行できる論理回路設計検証装置及び論理回路設計検証方法を提供すること
【解決手段】検証モデル生成部１１０は検証基準回路ＲＴＬ２１０と、検証対象回路ＲＴＬ２２０と、に基づいて検証基準回路と検証対象回路に同一信号を入力し、かつ各々の回路から異なる出力信号を出力する検証モデル１４０を生成する。アサーション生成部１２０は、検証基準回路と前記検証対象回路との等価性検証に用いる条件を含む情報が記述された設計ファイルに基づいて、検証基準回路からの出力信号と、検証対象回路からの出力信号と、が一致することを検証するためのアサーションを生成する。プロパティ検証部１３０は検証モデル１４０と、アサーション１５０と、を用いて検証対象回路が検証基準回路と論理的に等価であるか否かを検証する。 （もっと読む）

試験装置ＴＤによってセキュアドチップＳＣへのアクセスを認証する方法。試験装置は少なくとも１つの共通鍵ＣＫ及び１つの試験鍵ＴＫを格納し、セキュアドチップＳＣは同じ共通鍵ＣＫ及び試験鍵ＴＫへの暗号関数の適用から生じる基準ダイジェストＦ（ＴＫ）を格納する。本方法は、試験装置ＴＤによって、セキュアドチップＳＣにより生成されたチャレンジＲを受信するステップと、試験装置ＴＤによって、双方向数値演算（ｏｐ）を適用することにより、受信されたチャレンジＲを試験鍵ＴＫと組み合わせ、共通鍵ＣＫでその結果（ＴＫ ｏｐ Ｒ）を暗号化し、暗号ＣＫ（ＴＫ ｏｐ Ｒ）を得るステップと、暗号ＣＫ（ＴＫ ｏｐ Ｒ）をセキュアドチップＳＣに送信するステップと、セキュアドチップＳＣによって、共通鍵ＣＫで暗号ＣＫ（ＴＫ ｏｐ Ｒ）を解読し、チャレンジＲで、試験装置ＴＤによって以前に用いられた数値演算（ｏｐ）の逆演算（ｏｐ−１）を適用することによって、試験鍵ＴＫを表すイメージ鍵ＴＫ′を得るステップと、暗号一方向性関数でイメージ鍵ＴＫ′の予想されるダイジェストＦ（ＴＫ′）を算出するステップと、予想されたダイジェストＦ（ＴＫ′）を基準ダイジェストＦ（ＴＫ）と比較することによって有効性を確認するステップと、イメージ鍵ＴＫ′のダイジェストＦ（ＴＫ′）と基準ダイジェストＦ（ＴＫ）の比較の結果がポジティブである場合には、試験装置ＴＤによって、試験モードでセキュアドチップＳＣにアクセスするステップと、を含む。 （もっと読む）

【課題】 マイクロコンピュータ等の半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにする。
【解決手段】 半導体集積回路（１００）は、プログラムメモリ（１１４）と、中央処理ユニット（１１１）と、内部情報レジスタ（１３１ａ）とを備える。中央処理ユニット（１１１）は、ユーザモード時にはプログラムメモリ（１１４）に格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタ（１３１ａ）は、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。 （もっと読む）

【課題】機能を制限することによって利用可能な半導体装置の作製方法を提供する。
【解決手段】半導体装置が有する、同時に使用する複数の機能回路の検査を行う。検査によって動作が規格に則していないと判定された機能回路と制御回路とを電気的に接続する信号線を、レーザーを用いて切断することによって、制御回路によって機能回路が制御されず、動作しない状態とする。また、規格に則していないと判定された機能回路に電気的に接続された第１の信号線と、機能回路が動作しない電位に固定された第２の信号線と、を絶縁する絶縁体を、レーザーを用いて除去することによって、第１の信号線と第２の信号線とを電気的に接続し、機能回路が動作しない状態とする。 （もっと読む）

【課題】半導体集積回路の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法を提供する。
【解決手段】規定値を記憶保持する不揮発性記憶素子と、規定値を一時的に記憶保持する揮発性記憶素子と、規定値を不揮発性記憶素子及び揮発性記憶素子から読み出し、且つ規定値を揮発性記憶素子に書き込むＣＰＵと、を有する半導体集積回路の電流不良を検査する電流不良検査方法であって、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における半導体集積回路の消費電流をテスタによって測定し、消費電流に基づいて、半導体集積回路の電流不良の検査を行う検査工程を、揮発性記憶素子の各々に書き込まれる規定値の組み合わせパターン全てについて順次行う。 （もっと読む）

【課題】複数の論理回路に対して共通的な故障を抽出し、結果を表示する。外観検査で得た物理欠陥と論理診断で得た故障欠陥とを一致判定の距離パラメータを使用せずに正確に照合する。
【解決手段】論理回路のテスト結果から取得されたフェイル情報に基づき論理回路の故障箇所を推定する。入力処理ステップとデータ抽出処理ステップと診断処理ステップと出力処理ステップとを備えた構成であり、入力処理ステップでは、故障診断ツールで得られる論理回路ごとの故障候補データについて、複数個の論理回路の故障候補データが入力され、データ抽出処理ステップでは、各論理回路の故障候補データから、故障候補データ内の項目が抽出され、出力処理ステップでは、診断処理で集計した結果が出力される。 （もっと読む）

走査技術を提供する。一部の実施形態では、チップは、第１及び第２の走査チェーンセグメントを含み、その各々は、レジスタと、走査入力期間中に走査入力信号及び捕捉期間中に捕捉出力信号をこのレジスタに供給するマルチプレクサとを含む。チップはまた、第１及び第２の走査チェーンセグメントのレジスタにそれぞれ第１及び第２の試験クロック信号を供給する回路を含み、第２の試験クロック信号は、捕捉期間中のものとは異なる走査入力期間中の回路内の信号経路によって供給され、走査入力期間中に、第２の試験クロック信号は、第１の試験クロック信号に対して歪曲される。他の実施形態も説明して特許請求する。 （もっと読む）

【課題】シュミット回路の試験を、短時間で行うことが可能なシュミット回路の試験方法を提供する。
【解決手段】入力電圧をローレベルからハイレベルへシフトさせた場合に、出力電圧がローレベルからハイレベルに変化する方向の特性を有するシュミット回路における試験方法であって、前記シュミット回路への入力電圧として、出力がハイレベルとなるべき最小の電圧として定義されるスペック電圧Ｖt+minを印加して、前記シュミット回路からの出力がハイレベルであればパス、ローレベルであればフェイルと判定を行う第１の判定ステップと、前記シュミット回路への入力電圧として、出力がローレベルとなるべき最大の電圧として定義されるスペック電圧Ｖt-maxを印加して、前記シュミット回路からの出力がローレベルであればパス、ハイレベルであればフェイルと判定を行う第２の判定ステップとを有する。 （もっと読む）