半導体集積回路
【課題】 マイクロコンピュータ等の半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにする。
【解決手段】 半導体集積回路（１００）は、プログラムメモリ（１１４）と、中央処理ユニット（１１１）と、内部情報レジスタ（１３１ａ）とを備える。中央処理ユニット（１１１）は、ユーザモード時にはプログラムメモリ（１１４）に格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタ（１３１ａ）は、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。
【解決手段】 半導体集積回路（１００）は、プログラムメモリ（１１４）と、中央処理ユニット（１１１）と、内部情報レジスタ（１３１ａ）とを備える。中央処理ユニット（１１１）は、ユーザモード時にはプログラムメモリ（１１４）に格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタ（１３１ａ）は、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
一般に、マイクロコンピュータ等のＬＳＩ（Large Scale Integration）では、内蔵のプログラムメモリに格納されたプログラムをＣＰＵ（Central Processing Unit）が実行するユーザモードと、外部装置（テスタ装置等）から供給されるプログラムをＣＰＵが実行するテストモードとが設けられている。通常、ＬＳＩがどちらのモードで動作するかについては、モード設定用外部端子（モード端子）の入力信号に応じて決定される。
【０００３】
この種のＬＳＩの試験工程では、ＬＳＩがユーザモードで正常に動作することを確認するための試験（ユーザモード動作試験）が行われる。この試験は、例えば、試験用プログラムをプログラムメモリに格納することで実現される。
【０００４】
また、回路動作の一部または全部を停止させて電源電流を制御できる回路構成にすることで、マイクロコンピュータがユーザモードで動作していることを電源電流の測定によって確認できるようにする技術が考案されている（例えば、特許文献１を参照）。
【０００５】
ユーザモード動作試験を行うために試験用プログラムをプログラムメモリに格納する場合、次のような問題がある。プログラムメモリがフラッシュメモリ等の書き換え可能なメモリであれば、試験用プログラムを書き込んで試験を行った後に試験用プログラムを消去することになる。このため、試験時間が長くなり、ＬＳＩのコストが増大してしまう。プログラムメモリがマスクＲＯＭ（Read Only Memory）等の書き換え可能でないメモリであれば、ユーザプログラムとともに試験用プログラムをプログラムメモリに予め格納しておくことになる。このため、ユーザが使用できるメモリ領域が減少してしまう。
【０００６】
また、特許文献１の技術では、試験用プログラムをプログラムメモリに格納する必要はなくなるが、マイクロコンピュータがユーザモードで動作しているか否かを電源電流の測定結果に基づいて判定することになるため、試験時間が長くなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０１−２５８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
マイクロコンピュータ等のＬＳＩ（半導体集積回路）がユーザモードで正常に動作することを、プログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにすることが望ましい。
【課題を解決するための手段】
【０００９】
本発明の一態様では、半導体集積回路は、プログラムメモリと、中央処理ユニットと、内部情報レジスタとを備える。中央処理ユニットは、ユーザモード時にはプログラムメモリに格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタは、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。
【発明の効果】
【００１０】
半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態を示す図である。
【図２】本発明の第１実施形態におけるユーザモード動作試験を示す図である。
【図３】本発明の比較例を示す図である。
【図４】本発明の比較例におけるユーザモード動作試験を示す図である。
【図５】本発明の第２実施形態を示す図である。
【図６】本発明の第２実施形態におけるユーザモード動作試験を示す図である。
【図７】本発明の第３実施形態を示す図である。
【図８】本発明の第３実施形態におけるユーザモード動作試験を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を用いて説明する。
【００１３】
図１は、本発明の第１実施形態を示している。本発明の第１実施形態のＬＳＩ１００は、ユーザモードおよびテストモードを有するシングルチップマイクロコンピュータとして形成されている。ＬＳＩ１００は、ＣＰＵ１１１、内部バスブリッジ１１２、ＲＯＭインタフェース（ＲＯＭＩ／Ｆ）１１３、ＲＯＭ１１４、ＲＡＭ（Random Access Memory）インタフェース（ＲＡＭＩ／Ｆ）１１５、ＲＡＭ１１６、ＤＭＡ（Direct Memory Access）コントローラ１２１、周辺バスブリッジ１２２、外部バスブリッジ１２３、モードデコーダ１３１および周辺リソース１３２を有している。
【００１４】
ＣＰＵ１１１は、モードデコーダ１３１から出力されるユーザモード信号１５１が“１”に設定されている場合（ユーザモードが選択されている場合）、ＲＯＭ１１４に格納されているプログラムを実行する。また、ＣＰＵ１１１は、ユーザモード信号１５１が“０”に設定されている場合（テストモードが選択されている場合）、外部バスブリッジ１２３を介して外部装置から供給されるプログラムを実行する。
【００１５】
内部バスブリッジ１１２は、ＣＰＵバス（ＣＰＵ１１１の命令バスおよびデータバス）と、メモリバス（ＲＯＭ１１４のバスおよびＲＡＭ１１６のバス）と、内部バス（ＤＭＡコントローラ１２１等が接続されるバス）との間におけるデータの受け渡しを行う。
【００１６】
ＲＯＭインタフェース１１３は、ＲＯＭ１１４に対するアクセスを制御する。ＲＯＭ１１４は、ユーザプログラムが格納されるプログラムメモリである。ＲＡＭインタフェース１１５は、ＲＡＭ１１６に対するアクセスを制御する。ＲＡＭ１１６は、ＣＰＵ１１１の処理結果等が一時的に格納されるワークメモリである。
【００１７】
ＤＭＡコントローラ１２１は、メモリおよび周辺リソース間等のＤＭＡ転送を制御する。周辺パスブリッジ１２２は、内部バスと、周辺バス（モードデコーダ１３１等が接続されるパス）との間におけるデータの受け渡しを行う。外部バスブリッジ１２３は、内部バスと、外部バス（外部装置が接続されるバス）との間におけるデータの受け渡しを行う。
【００１８】
モードデコーダ１３１は、モード端子１４１の入力信号に応じてユーザモード信号１５１を出力する。例えば、ユーザモード信号１５１は、モード端子１４１の入力信号がユーザモードを示している場合に“１”に設定され、モード端子１４１の入力信号がテストモードを示している場合に“０”に設定される。
【００１９】
モードデコーダ１３１には、ＬＳＩ１００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして、モード情報レジスタ１３１ａが設けられている。モード情報レジスタ１３１ａは、モード端子１４１の入力信号がユーザモードを示している状態でＬＳＩ１００に対するリセットが解除されると、モード端子１４１の入力信号を格納する。なお、モード情報レジスタ１３１ａは、テストモード時にのみ、ＣＰＵ１１１によるリードアクセス／ライトアクセスが許可されるようになっている。これにより、ユーザによるモード情報レジスタ１３１ａの使用が防止される。
【００２０】
周辺リソース１３２は、例えば、汎用入出力端子１４２に関する汎用入出力（ＧＰＩＯ：General-Purpose Input/Output）機能を具現している。なお、図示を省略しているが、ＬＳＩ１００では、汎用入出力機能を具現する周辺リソース１３２の他に、タイマ機能や通信機能等を具現する周辺リソースも設けられている。
【００２１】
図２は、本発明の第１実施形態におけるユーザモード動作試験を示している。本発明の第１実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ１００に対して電源投入およびリセットが行われる（ステップＳ１０１）。次に、ＬＳＩ１００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ１０２）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１０３）。
【００２２】
そして、テスタ装置において、ＬＳＩ１００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ１０４）。これにより、ＬＳＩ１００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａが所定値（モード端子１４１の入力信号におけるユーザモードを示す場合の値とは異なる値）に初期化される（ステップＳ１０５）。
【００２３】
次に、テスタ装置において、再度、ＬＳＩ１００に対するリセットが行なわれる（ステップＳ１０６）。そして、ＬＳＩ１００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ１０７）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１０８）。これに伴って、ＬＳＩ１００において、モード端子１４１の入力信号がモード情報レジスタ１３１ａに格納される（ステップＳ１０９）。
【００２４】
この後、テスタ装置において、再度、ＬＳＩ１００に対するリセットが行われる（ステップＳ１１０）。そして、ＬＳＩ１００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ１１１）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１１２）。
【００２５】
そして、テスタ装置において、ＬＳＩ１００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ１１３）。これにより、ＬＳＩ１００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａの格納値が読み出されて正常値（モード端子１４１の入力信号におけるユーザモードを示す場合の値）と一致するか否かが確認された後、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ１１４）。例えば、周辺リソース１３２の方向レジスタが出力機能用の値に設定されるとともに、周辺リソース１３２のデータレジスタが確認結果に応じた値（例えば、“１”：一致、“０”：不一致）に設定される。
【００２６】
そして、テスタ装置において、ＬＳＩ１００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ１１５）。このとき、汎用入出力端子１４２の出力値が期待値と一致すれば、ＬＳＩ１００はユーザモードで正常に動作すると判定される（パス判定）。一方、汎用入出力端子１４２の出力値が期待値と一致しなければ、ＬＳＩ１００はユーザモードで正常に動作しないと判定される（フェイル判定）。このように、ＬＳＩ１００がユーザモードで正常に動作するか否か（ＬＳＩ１００がユーザモードで起動されるか否か）をＲＯＭ１１４に試験用プログラムを格納せずに確認することが可能である。
【００２７】
図３は、本発明の比較例を示している。なお、本発明の比較例を説明するにあたって、本発明の第１実施形態で説明した要素と同一の要素については、本発明の第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２８】
本発明の比較例のＬＳＩ５００は、本発明の第１実施形態（図１）のＬＳＩ１００についてモードデコーダ１３１をモードデコーダ５３１に置き換えたものである。モードデコーダ５３１は、モードデコーダ１３１からモード情報レジスタ１３１ａを取り除いたものである。
【００２９】
図４は、本発明の比較例におけるユーザモード動作試験を示している。本発明の比較例におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ５００に対して電源投入およびリセットが行われる（ステップＳ５０１）。次に、ＬＳＩ５００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ５０２）、その後、ＬＳＩ５００に対するリセットが解除される（ステップＳ５０３）。
【００３０】
これにより、ＬＳＩ５００において、ＲＯＭ１１４に格納された試験用プログラムがＣＰＵ１１１によって実行される。その結果、ＣＰＵ１１１により、汎用入出力端子１４２から所定値（例えば、“１”）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ５０４）。そして、テスタ装置において、ＬＳＩ５００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ５０５）。
【００３１】
このように、本発明の比較例では、ＬＳＩ５００がユーザモードで正常に動作するか否かを確認するには、試験用プログラムをＲＯＭ（プログラムメモリ）１１４に格納する必要がある。従って、ＲＯＭ１１４がフラッシュメモリ等であれば、試験用プログラムを書き込んで試験を行った後に試験用プログラムを消去する必要があるため、試験時間が長くなり、ＬＳＩ５００のコストが増大してしまう。ＲＯＭ１１４がマスクＲＯＭ等であれば、ユーザプログラムとともに試験用プログラムをＲＯＭ１１４に予め格納しておく必要があるため、ユーザが使用できるメモリ領域が減少してしまう。
【００３２】
これに対して、前述のような本発明の第１実施形態では、ユーザモード動作試験についても、その他の試験（各種機能の試験等）と同様に、テスタ装置から試験用プログラムを供給して試験を行うことができる。即ち、ユーザモード動作試験を行うために試験用プログラムをＲＯＭ（プログラムメモリ）１１４に格納する必要がない。このため、ＲＯＭ１１４がフラッシュメモリ等であれば、試験用プログラムの書き込み／消去が不要になり、試験時間を短縮することができる。ＲＯＭ１１４がマスクＲＯＭ等であれば、試験用プログラを格納するためにメモリ領域を割く必要がなくなり、ユーザが使用できるメモリ領域を増大させることができる。
【００３３】
また、ＬＳＩ１００がユーザモードで正常に動作するか否かを汎用入出力端子１４２の出力値から判定可能であるため、電源電流の測定結果から判定する場合（特許文献１）に比べて、ユーザモード動作試験を短時間で行うことができる。
【００３４】
図５は、本発明の第２実施形態を示している。なお、本発明の第２実施形態を説明するにあたって、本発明の第１実施形態で説明した要素と同一の要素については、本発明の第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３５】
本発明の第２実施形態のＬＳＩ２００は、本発明の第１実施形態（図１）のＬＳＩ１００についてＲＯＭインタフェース１１３およびモードデコーダ１３１をＲＯＭインタフェース１１３’およびモードデコーダ１３１’にそれぞれ置き換えたものである。
【００３６】
ＲＯＭインタフェース１１３’は、ＲＯＭインタフェース１１３にＣＰＵ情報レジスタ１１３ａを追加したものである。モードデコーダ１３１’は、モードデコーダ１３１からモード情報レジスタ１３１ａを取り除いたものである。
【００３７】
ＣＰＵ情報レジスタ１１３ａは、ＬＳＩ２００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして設けられている。ＣＰＵ情報レジスタ１１３ａは、モード端子１４１の入力信号がユーザモードを示している状態（ユーザモード信号１５１が“１”を示している状態）でＬＳＩ２００に対するリセットが解除された後、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードの少なくとも一方を格納する。ここでは、ユーザプログラムの開始アドレスおよび命令コードの双方がＣＰＵ情報レジスタ１１３ａに格納されるものとする。
【００３８】
なお、ＣＰＵ情報レジスタ１１３ａは、テストモード時にのみ、ＣＰＵ１１１によるリードアクセス／ライトアクセスが許可されるようになっている。これにより、ユーザによるＣＰＵ情報レジスタ１１３ａの使用が防止される。
【００３９】
図６は、本発明の第２実施形態におけるユーザモード動作試験を示している。本発明の第２実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ２００に対して電源投入およびリセットが行われる（ステップＳ２０１）。次に、ＬＳＩ２００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ２０２）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２０３）。
【００４０】
そして、テスタ装置において、ＬＳＩ２００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ２０４）。これにより、ＬＳＩ２００において、ＣＰＵ１１１により、ＣＰＵ情報レジスタ１１３ａが所定値（ユーザプログラムの開始アドレスおよび命令コードの値とは異なる値）に初期化される（ステップＳ２０５）。
【００４１】
次に、テスタ装置において、再度、ＬＳＩ２００に対するリセットが行なわれる（ステップＳ２０６）。そして、ＬＳＩ２００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ２０７）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２０８）。これにより、ＬＳＩ２００において、ＲＯＭ１１４に格納されたユーザプログラムがＣＰＵ１１１によって実行される。その結果、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードがＣＰＵ情報レジスタ１１３ａに格納される（ステップＳ２０９）。
【００４２】
この後、テスタ装置において、再度、ＬＳＩ２００に対するリセットが行われる（ステップＳ２１０）。そして、ＬＳＩ２００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ２１１）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２１２）。
【００４３】
そして、テスタ装置において、ＬＳＩ２００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ２１３）。これにより、ＬＳＩ２００において、ＣＰＵ１１１により、ＣＰＵ情報レジスタ１１３ａの格納値が読み出されて正常値（ユーザプログラムの開始アドレスおよび命令コードの値）と一致するか否かが確認された後、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ２１４）。そして、テスタ装置において、ＬＳＩ２００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ２１５）。
【００４４】
以上のような本発明の第２実施形態でも、本発明の第１実施形態と同様の効果が得られる。また、例えば、ユーザモード信号１５１用の信号線が断線しているような場合、本発明の第１実施形態（モード情報レジスタ１３１ａを設けた場合）におけるユーザモード動作試験では故障を検出できないが、本発明の第２実施形態（ＣＰＵ情報レジスタ１１３ａを設けた場合）におけるユーザモード動作試験では故障を検出可能である。従って、故障検出率の向上に寄与することができる。
【００４５】
図７は、本発明の第３実施形態を示している。なお、本発明の第３実施形態を説明するにあたって、本発明の第１および第２実施形態で説明した要素と同一の要素については、本発明の第１および第２実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００４６】
本発明の第３実施形態のＬＳＩ３００は、本発明の第１実施形態（図１）のＬＳＩ１００についてＲＯＭインタフェース１１３をＲＯＭインタフェース１１３’（図５）に置き換えたものである。即ち、ＬＳＩ３００では、ＬＳＩ３００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａが設けられている。
【００４７】
図８は、本発明の第３実施形態におけるユーザモード動作試験を示している。本発明の第３実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ３００に対して電源投入およびリセットが行われる（ステップＳ３０１）。次に、ＬＳＩ３００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ３０２）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３０３）。
【００４８】
そして、テスタ装置において、ＬＳＩ３００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ３０４）。これにより、ＬＳＩ３００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａが所定値にそれぞれ初期化される（ステップＳ３０５）。なお、モード情報レジスタ１３１ａに関する所定値は、モード端子１４１の入力信号におけるユーザモードを示す場合の値とは異なる値である。ＣＰＵ情報レジスタ１１３ａに関する所定値は、ユーザプログラムの開始アドレスおよび命令コードの値とは異なる値である。
【００４９】
次に、テスタ装置において、再度、ＬＳＩ３００に対するリセットが行なわれる（ステップＳ３０６）。そして、ＬＳＩ３００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ３０７）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３０８）。これに伴って、ＬＳＩ３００において、モード端子１４１の入力信号がモード情報レジスタ１３１ａに格納された後、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードがＣＰＵ情報レジスタ１１３ａに格納される（ステップＳ３０９）。
【００５０】
この後、テスタ装置において、再度、ＬＳＩ３００に対するリセットが行われる（ステップＳ３１０）。そして、ＬＳＩ３００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ３１１）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３１２）。
【００５１】
そして、テスタ装置において、ＬＳＩ３００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ３１３）。これにより、ＬＳＩ３００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａの格納値が読み出されて正常値と一致するか否かがそれぞれ確認され、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ３１４）。なお、モード情報レジスタ１３１ａに関する正常値は、モード端子１４１の入力信号におけるユーザモードを示す場合の値である。ＣＰＵ情報レジスタ１１３ａに関する正常値は、ユーザプログラムの開始アドレスおよび命令コードの値である。そして、テスタ装置において、ＬＳＩ３００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ３１５）。
【００５２】
以上のような本発明の第３実施形態でも、本発明の第１および第２実施形態と同様の効果が得られる。更に、モード情報レジスタ１３１ａに加えてＣＰＵ情報レジスタ１１３ａも設けられることで、ユーザモード動作試験の信頼性を向上させることができる。また、ユーザモード動作試験の際に、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａの各々について確認結果（正常値との一致／不一致）を出力させることで、不良解析（故障箇所の特定）の効率向上に寄与することができる。
【００５３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００５４】
１００，２００，３００‥ＬＳＩ；１１１‥ＣＰＵ；１１２‥内部バスブリッジ；１１３，１１３’‥ＲＯＭインタフェース；１１３ａ‥ＣＰＵ情報レジスタ；１１４‥ＲＯＭ；１１５‥ＲＡＭインタフェース；１１６‥ＲＡＭ；１２１‥ＤＭＡコントローラ；１２２‥周辺バスブリッジ；１２３‥外部バスブリッジ；１３１，１３１’‥モードデコーダ；１３１ａ‥モード情報レジスタ；１３２‥周辺リソース；１４１‥モード端子；１４２‥汎用入出力端子；１５１‥ユーザモード信号
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
一般に、マイクロコンピュータ等のＬＳＩ（Large Scale Integration）では、内蔵のプログラムメモリに格納されたプログラムをＣＰＵ（Central Processing Unit）が実行するユーザモードと、外部装置（テスタ装置等）から供給されるプログラムをＣＰＵが実行するテストモードとが設けられている。通常、ＬＳＩがどちらのモードで動作するかについては、モード設定用外部端子（モード端子）の入力信号に応じて決定される。
【０００３】
この種のＬＳＩの試験工程では、ＬＳＩがユーザモードで正常に動作することを確認するための試験（ユーザモード動作試験）が行われる。この試験は、例えば、試験用プログラムをプログラムメモリに格納することで実現される。
【０００４】
また、回路動作の一部または全部を停止させて電源電流を制御できる回路構成にすることで、マイクロコンピュータがユーザモードで動作していることを電源電流の測定によって確認できるようにする技術が考案されている（例えば、特許文献１を参照）。
【０００５】
ユーザモード動作試験を行うために試験用プログラムをプログラムメモリに格納する場合、次のような問題がある。プログラムメモリがフラッシュメモリ等の書き換え可能なメモリであれば、試験用プログラムを書き込んで試験を行った後に試験用プログラムを消去することになる。このため、試験時間が長くなり、ＬＳＩのコストが増大してしまう。プログラムメモリがマスクＲＯＭ（Read Only Memory）等の書き換え可能でないメモリであれば、ユーザプログラムとともに試験用プログラムをプログラムメモリに予め格納しておくことになる。このため、ユーザが使用できるメモリ領域が減少してしまう。
【０００６】
また、特許文献１の技術では、試験用プログラムをプログラムメモリに格納する必要はなくなるが、マイクロコンピュータがユーザモードで動作しているか否かを電源電流の測定結果に基づいて判定することになるため、試験時間が長くなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０１−２５８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
マイクロコンピュータ等のＬＳＩ（半導体集積回路）がユーザモードで正常に動作することを、プログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにすることが望ましい。
【課題を解決するための手段】
【０００９】
本発明の一態様では、半導体集積回路は、プログラムメモリと、中央処理ユニットと、内部情報レジスタとを備える。中央処理ユニットは、ユーザモード時にはプログラムメモリに格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタは、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。
【発明の効果】
【００１０】
半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態を示す図である。
【図２】本発明の第１実施形態におけるユーザモード動作試験を示す図である。
【図３】本発明の比較例を示す図である。
【図４】本発明の比較例におけるユーザモード動作試験を示す図である。
【図５】本発明の第２実施形態を示す図である。
【図６】本発明の第２実施形態におけるユーザモード動作試験を示す図である。
【図７】本発明の第３実施形態を示す図である。
【図８】本発明の第３実施形態におけるユーザモード動作試験を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を用いて説明する。
【００１３】
図１は、本発明の第１実施形態を示している。本発明の第１実施形態のＬＳＩ１００は、ユーザモードおよびテストモードを有するシングルチップマイクロコンピュータとして形成されている。ＬＳＩ１００は、ＣＰＵ１１１、内部バスブリッジ１１２、ＲＯＭインタフェース（ＲＯＭＩ／Ｆ）１１３、ＲＯＭ１１４、ＲＡＭ（Random Access Memory）インタフェース（ＲＡＭＩ／Ｆ）１１５、ＲＡＭ１１６、ＤＭＡ（Direct Memory Access）コントローラ１２１、周辺バスブリッジ１２２、外部バスブリッジ１２３、モードデコーダ１３１および周辺リソース１３２を有している。
【００１４】
ＣＰＵ１１１は、モードデコーダ１３１から出力されるユーザモード信号１５１が“１”に設定されている場合（ユーザモードが選択されている場合）、ＲＯＭ１１４に格納されているプログラムを実行する。また、ＣＰＵ１１１は、ユーザモード信号１５１が“０”に設定されている場合（テストモードが選択されている場合）、外部バスブリッジ１２３を介して外部装置から供給されるプログラムを実行する。
【００１５】
内部バスブリッジ１１２は、ＣＰＵバス（ＣＰＵ１１１の命令バスおよびデータバス）と、メモリバス（ＲＯＭ１１４のバスおよびＲＡＭ１１６のバス）と、内部バス（ＤＭＡコントローラ１２１等が接続されるバス）との間におけるデータの受け渡しを行う。
【００１６】
ＲＯＭインタフェース１１３は、ＲＯＭ１１４に対するアクセスを制御する。ＲＯＭ１１４は、ユーザプログラムが格納されるプログラムメモリである。ＲＡＭインタフェース１１５は、ＲＡＭ１１６に対するアクセスを制御する。ＲＡＭ１１６は、ＣＰＵ１１１の処理結果等が一時的に格納されるワークメモリである。
【００１７】
ＤＭＡコントローラ１２１は、メモリおよび周辺リソース間等のＤＭＡ転送を制御する。周辺パスブリッジ１２２は、内部バスと、周辺バス（モードデコーダ１３１等が接続されるパス）との間におけるデータの受け渡しを行う。外部バスブリッジ１２３は、内部バスと、外部バス（外部装置が接続されるバス）との間におけるデータの受け渡しを行う。
【００１８】
モードデコーダ１３１は、モード端子１４１の入力信号に応じてユーザモード信号１５１を出力する。例えば、ユーザモード信号１５１は、モード端子１４１の入力信号がユーザモードを示している場合に“１”に設定され、モード端子１４１の入力信号がテストモードを示している場合に“０”に設定される。
【００１９】
モードデコーダ１３１には、ＬＳＩ１００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして、モード情報レジスタ１３１ａが設けられている。モード情報レジスタ１３１ａは、モード端子１４１の入力信号がユーザモードを示している状態でＬＳＩ１００に対するリセットが解除されると、モード端子１４１の入力信号を格納する。なお、モード情報レジスタ１３１ａは、テストモード時にのみ、ＣＰＵ１１１によるリードアクセス／ライトアクセスが許可されるようになっている。これにより、ユーザによるモード情報レジスタ１３１ａの使用が防止される。
【００２０】
周辺リソース１３２は、例えば、汎用入出力端子１４２に関する汎用入出力（ＧＰＩＯ：General-Purpose Input/Output）機能を具現している。なお、図示を省略しているが、ＬＳＩ１００では、汎用入出力機能を具現する周辺リソース１３２の他に、タイマ機能や通信機能等を具現する周辺リソースも設けられている。
【００２１】
図２は、本発明の第１実施形態におけるユーザモード動作試験を示している。本発明の第１実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ１００に対して電源投入およびリセットが行われる（ステップＳ１０１）。次に、ＬＳＩ１００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ１０２）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１０３）。
【００２２】
そして、テスタ装置において、ＬＳＩ１００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ１０４）。これにより、ＬＳＩ１００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａが所定値（モード端子１４１の入力信号におけるユーザモードを示す場合の値とは異なる値）に初期化される（ステップＳ１０５）。
【００２３】
次に、テスタ装置において、再度、ＬＳＩ１００に対するリセットが行なわれる（ステップＳ１０６）。そして、ＬＳＩ１００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ１０７）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１０８）。これに伴って、ＬＳＩ１００において、モード端子１４１の入力信号がモード情報レジスタ１３１ａに格納される（ステップＳ１０９）。
【００２４】
この後、テスタ装置において、再度、ＬＳＩ１００に対するリセットが行われる（ステップＳ１１０）。そして、ＬＳＩ１００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ１１１）、その後、ＬＳＩ１００に対するリセットが解除される（ステップＳ１１２）。
【００２５】
そして、テスタ装置において、ＬＳＩ１００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ１１３）。これにより、ＬＳＩ１００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａの格納値が読み出されて正常値（モード端子１４１の入力信号におけるユーザモードを示す場合の値）と一致するか否かが確認された後、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ１１４）。例えば、周辺リソース１３２の方向レジスタが出力機能用の値に設定されるとともに、周辺リソース１３２のデータレジスタが確認結果に応じた値（例えば、“１”：一致、“０”：不一致）に設定される。
【００２６】
そして、テスタ装置において、ＬＳＩ１００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ１１５）。このとき、汎用入出力端子１４２の出力値が期待値と一致すれば、ＬＳＩ１００はユーザモードで正常に動作すると判定される（パス判定）。一方、汎用入出力端子１４２の出力値が期待値と一致しなければ、ＬＳＩ１００はユーザモードで正常に動作しないと判定される（フェイル判定）。このように、ＬＳＩ１００がユーザモードで正常に動作するか否か（ＬＳＩ１００がユーザモードで起動されるか否か）をＲＯＭ１１４に試験用プログラムを格納せずに確認することが可能である。
【００２７】
図３は、本発明の比較例を示している。なお、本発明の比較例を説明するにあたって、本発明の第１実施形態で説明した要素と同一の要素については、本発明の第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２８】
本発明の比較例のＬＳＩ５００は、本発明の第１実施形態（図１）のＬＳＩ１００についてモードデコーダ１３１をモードデコーダ５３１に置き換えたものである。モードデコーダ５３１は、モードデコーダ１３１からモード情報レジスタ１３１ａを取り除いたものである。
【００２９】
図４は、本発明の比較例におけるユーザモード動作試験を示している。本発明の比較例におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ５００に対して電源投入およびリセットが行われる（ステップＳ５０１）。次に、ＬＳＩ５００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ５０２）、その後、ＬＳＩ５００に対するリセットが解除される（ステップＳ５０３）。
【００３０】
これにより、ＬＳＩ５００において、ＲＯＭ１１４に格納された試験用プログラムがＣＰＵ１１１によって実行される。その結果、ＣＰＵ１１１により、汎用入出力端子１４２から所定値（例えば、“１”）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ５０４）。そして、テスタ装置において、ＬＳＩ５００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ５０５）。
【００３１】
このように、本発明の比較例では、ＬＳＩ５００がユーザモードで正常に動作するか否かを確認するには、試験用プログラムをＲＯＭ（プログラムメモリ）１１４に格納する必要がある。従って、ＲＯＭ１１４がフラッシュメモリ等であれば、試験用プログラムを書き込んで試験を行った後に試験用プログラムを消去する必要があるため、試験時間が長くなり、ＬＳＩ５００のコストが増大してしまう。ＲＯＭ１１４がマスクＲＯＭ等であれば、ユーザプログラムとともに試験用プログラムをＲＯＭ１１４に予め格納しておく必要があるため、ユーザが使用できるメモリ領域が減少してしまう。
【００３２】
これに対して、前述のような本発明の第１実施形態では、ユーザモード動作試験についても、その他の試験（各種機能の試験等）と同様に、テスタ装置から試験用プログラムを供給して試験を行うことができる。即ち、ユーザモード動作試験を行うために試験用プログラムをＲＯＭ（プログラムメモリ）１１４に格納する必要がない。このため、ＲＯＭ１１４がフラッシュメモリ等であれば、試験用プログラムの書き込み／消去が不要になり、試験時間を短縮することができる。ＲＯＭ１１４がマスクＲＯＭ等であれば、試験用プログラを格納するためにメモリ領域を割く必要がなくなり、ユーザが使用できるメモリ領域を増大させることができる。
【００３３】
また、ＬＳＩ１００がユーザモードで正常に動作するか否かを汎用入出力端子１４２の出力値から判定可能であるため、電源電流の測定結果から判定する場合（特許文献１）に比べて、ユーザモード動作試験を短時間で行うことができる。
【００３４】
図５は、本発明の第２実施形態を示している。なお、本発明の第２実施形態を説明するにあたって、本発明の第１実施形態で説明した要素と同一の要素については、本発明の第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３５】
本発明の第２実施形態のＬＳＩ２００は、本発明の第１実施形態（図１）のＬＳＩ１００についてＲＯＭインタフェース１１３およびモードデコーダ１３１をＲＯＭインタフェース１１３’およびモードデコーダ１３１’にそれぞれ置き換えたものである。
【００３６】
ＲＯＭインタフェース１１３’は、ＲＯＭインタフェース１１３にＣＰＵ情報レジスタ１１３ａを追加したものである。モードデコーダ１３１’は、モードデコーダ１３１からモード情報レジスタ１３１ａを取り除いたものである。
【００３７】
ＣＰＵ情報レジスタ１１３ａは、ＬＳＩ２００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして設けられている。ＣＰＵ情報レジスタ１１３ａは、モード端子１４１の入力信号がユーザモードを示している状態（ユーザモード信号１５１が“１”を示している状態）でＬＳＩ２００に対するリセットが解除された後、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードの少なくとも一方を格納する。ここでは、ユーザプログラムの開始アドレスおよび命令コードの双方がＣＰＵ情報レジスタ１１３ａに格納されるものとする。
【００３８】
なお、ＣＰＵ情報レジスタ１１３ａは、テストモード時にのみ、ＣＰＵ１１１によるリードアクセス／ライトアクセスが許可されるようになっている。これにより、ユーザによるＣＰＵ情報レジスタ１１３ａの使用が防止される。
【００３９】
図６は、本発明の第２実施形態におけるユーザモード動作試験を示している。本発明の第２実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ２００に対して電源投入およびリセットが行われる（ステップＳ２０１）。次に、ＬＳＩ２００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ２０２）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２０３）。
【００４０】
そして、テスタ装置において、ＬＳＩ２００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ２０４）。これにより、ＬＳＩ２００において、ＣＰＵ１１１により、ＣＰＵ情報レジスタ１１３ａが所定値（ユーザプログラムの開始アドレスおよび命令コードの値とは異なる値）に初期化される（ステップＳ２０５）。
【００４１】
次に、テスタ装置において、再度、ＬＳＩ２００に対するリセットが行なわれる（ステップＳ２０６）。そして、ＬＳＩ２００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ２０７）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２０８）。これにより、ＬＳＩ２００において、ＲＯＭ１１４に格納されたユーザプログラムがＣＰＵ１１１によって実行される。その結果、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードがＣＰＵ情報レジスタ１１３ａに格納される（ステップＳ２０９）。
【００４２】
この後、テスタ装置において、再度、ＬＳＩ２００に対するリセットが行われる（ステップＳ２１０）。そして、ＬＳＩ２００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ２１１）、その後、ＬＳＩ２００に対するリセットが解除される（ステップＳ２１２）。
【００４３】
そして、テスタ装置において、ＬＳＩ２００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ２１３）。これにより、ＬＳＩ２００において、ＣＰＵ１１１により、ＣＰＵ情報レジスタ１１３ａの格納値が読み出されて正常値（ユーザプログラムの開始アドレスおよび命令コードの値）と一致するか否かが確認された後、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ２１４）。そして、テスタ装置において、ＬＳＩ２００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ２１５）。
【００４４】
以上のような本発明の第２実施形態でも、本発明の第１実施形態と同様の効果が得られる。また、例えば、ユーザモード信号１５１用の信号線が断線しているような場合、本発明の第１実施形態（モード情報レジスタ１３１ａを設けた場合）におけるユーザモード動作試験では故障を検出できないが、本発明の第２実施形態（ＣＰＵ情報レジスタ１１３ａを設けた場合）におけるユーザモード動作試験では故障を検出可能である。従って、故障検出率の向上に寄与することができる。
【００４５】
図７は、本発明の第３実施形態を示している。なお、本発明の第３実施形態を説明するにあたって、本発明の第１および第２実施形態で説明した要素と同一の要素については、本発明の第１および第２実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００４６】
本発明の第３実施形態のＬＳＩ３００は、本発明の第１実施形態（図１）のＬＳＩ１００についてＲＯＭインタフェース１１３をＲＯＭインタフェース１１３’（図５）に置き換えたものである。即ち、ＬＳＩ３００では、ＬＳＩ３００のユーザモードでの起動の証拠となる内部情報を格納するテストレジスタとして、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａが設けられている。
【００４７】
図８は、本発明の第３実施形態におけるユーザモード動作試験を示している。本発明の第３実施形態におけるユーザモード動作試験では、まず、テスタ装置において、ＬＳＩ３００に対して電源投入およびリセットが行われる（ステップＳ３０１）。次に、ＬＳＩ３００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ３０２）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３０３）。
【００４８】
そして、テスタ装置において、ＬＳＩ３００の外部バス（外部バスブリッジ１２３）に対してレジスタ初期化用プログラムが供給される（ステップＳ３０４）。これにより、ＬＳＩ３００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａが所定値にそれぞれ初期化される（ステップＳ３０５）。なお、モード情報レジスタ１３１ａに関する所定値は、モード端子１４１の入力信号におけるユーザモードを示す場合の値とは異なる値である。ＣＰＵ情報レジスタ１１３ａに関する所定値は、ユーザプログラムの開始アドレスおよび命令コードの値とは異なる値である。
【００４９】
次に、テスタ装置において、再度、ＬＳＩ３００に対するリセットが行なわれる（ステップＳ３０６）。そして、ＬＳＩ３００のモード端子１４１に対してユーザモードを示す信号が入力され（ステップＳ３０７）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３０８）。これに伴って、ＬＳＩ３００において、モード端子１４１の入力信号がモード情報レジスタ１３１ａに格納された後、ＣＰＵ１１１のフェッチ動作によりＲＯＭ１１４から順次読み出されるユーザプログラムの開始アドレスおよび命令コードがＣＰＵ情報レジスタ１１３ａに格納される（ステップＳ３０９）。
【００５０】
この後、テスタ装置において、再度、ＬＳＩ３００に対するリセットが行われる（ステップＳ３１０）。そして、ＬＳＩ３００のモード端子１４１に対してテストモードを示す信号が入力され（ステップＳ３１１）、その後、ＬＳＩ３００に対するリセットが解除される（ステップＳ３１２）。
【００５１】
そして、テスタ装置において、ＬＳＩ３００の外部バスに対してレジスタ確認用プログラムが供給される（ステップＳ３１３）。これにより、ＬＳＩ３００において、ＣＰＵ１１１により、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａの格納値が読み出されて正常値と一致するか否かがそれぞれ確認され、汎用入出力端子１４２から確認結果（一致／不一致）が出力されるように周辺リソース（ＧＰＩＯ）１３２のレジスタが設定される（ステップＳ３１４）。なお、モード情報レジスタ１３１ａに関する正常値は、モード端子１４１の入力信号におけるユーザモードを示す場合の値である。ＣＰＵ情報レジスタ１１３ａに関する正常値は、ユーザプログラムの開始アドレスおよび命令コードの値である。そして、テスタ装置において、ＬＳＩ３００の汎用入出力端子１４２の出力値が期待値と比較される（ステップＳ３１５）。
【００５２】
以上のような本発明の第３実施形態でも、本発明の第１および第２実施形態と同様の効果が得られる。更に、モード情報レジスタ１３１ａに加えてＣＰＵ情報レジスタ１１３ａも設けられることで、ユーザモード動作試験の信頼性を向上させることができる。また、ユーザモード動作試験の際に、モード情報レジスタ１３１ａおよびＣＰＵ情報レジスタ１１３ａの各々について確認結果（正常値との一致／不一致）を出力させることで、不良解析（故障箇所の特定）の効率向上に寄与することができる。
【００５３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００５４】
１００，２００，３００‥ＬＳＩ；１１１‥ＣＰＵ；１１２‥内部バスブリッジ；１１３，１１３’‥ＲＯＭインタフェース；１１３ａ‥ＣＰＵ情報レジスタ；１１４‥ＲＯＭ；１１５‥ＲＡＭインタフェース；１１６‥ＲＡＭ；１２１‥ＤＭＡコントローラ；１２２‥周辺バスブリッジ；１２３‥外部バスブリッジ；１３１，１３１’‥モードデコーダ；１３１ａ‥モード情報レジスタ；１３２‥周辺リソース；１４１‥モード端子；１４２‥汎用入出力端子；１５１‥ユーザモード信号
【特許請求の範囲】
【請求項１】
プログラムメモリと、
ユーザモード時には前記プログラムメモリに格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する中央処理ユニットと、
前記ユーザモードでの起動時に前記ユーザモードでの起動の証拠となる内部情報を格納する内部情報レジスタとを備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記内部情報レジスタは、モードを指示する信号を前記内部情報として格納することを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２に記載の半導体集積回路において、
前記内部情報レジスタは、前記中央処理ユニットが前記プログラムメモリから取得するプログラム開始アドレスを前記内部情報として格納することを特徴とする半導体集積回路。
【請求項４】
請求項１乃至請求項３の何れかに記載の半導体集積回路において、
前記内部情報レジスタは、前記中央処理ユニットが前記プログラムメモリからプログラム開始アドレスに続いて取得する命令コードを前記内部情報として格納することを特徴とする半導体集積回路。
【請求項５】
請求項１乃至請求項４の何れかに記載の半導体集積回路において、
前記内部情報レジスタは、前記テストモード時にのみ前記中央処理ユニットによるアクセスが許可されることを特徴とする半導体集積回路。
【請求項１】
プログラムメモリと、
ユーザモード時には前記プログラムメモリに格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する中央処理ユニットと、
前記ユーザモードでの起動時に前記ユーザモードでの起動の証拠となる内部情報を格納する内部情報レジスタとを備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記内部情報レジスタは、モードを指示する信号を前記内部情報として格納することを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２に記載の半導体集積回路において、
前記内部情報レジスタは、前記中央処理ユニットが前記プログラムメモリから取得するプログラム開始アドレスを前記内部情報として格納することを特徴とする半導体集積回路。
【請求項４】
請求項１乃至請求項３の何れかに記載の半導体集積回路において、
前記内部情報レジスタは、前記中央処理ユニットが前記プログラムメモリからプログラム開始アドレスに続いて取得する命令コードを前記内部情報として格納することを特徴とする半導体集積回路。
【請求項５】
請求項１乃至請求項４の何れかに記載の半導体集積回路において、
前記内部情報レジスタは、前記テストモード時にのみ前記中央処理ユニットによるアクセスが許可されることを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２２５１２１（Ｐ２０１０−２２５１２１Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７４７５８（Ｐ２００９−７４７５８）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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