半導体装置
【課題】複数箇所のタイミング違反検出を、小規模な回路構成で実現する。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、タイミング違反検出機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の大規模化、高速化に伴い、ＬＳＩチップ内にタイミング条件が厳しいクリティカルパスが多数存在するようになってきている。そのようなＬＳＩを実機に搭載して動作テスト行った場合、特に高負荷条件（高温、低電圧、高負荷動作）で、クリティカルパスにおいてタイミング違反が生じ、種々の不具合が発生することがある。例えば、画像表示装置用のＬＳＩの場合には、表示画像にノイズが混じる不具合が発生することがある。このような場合、設計者は、実機評価結果と設計データの相関により、回路のどの部分に不具合が起きているかを予想して、不具合発生要因の解析を進めていくことになる。しかしながら、タイミング違反は、実動作状態におけるノイズやＩＲドロップ等に起因しているため、回路レベルで不具合が発生している箇所を特定することは非常に難しいという問題がある。
【０００３】
上記したタイミング違反による不具合解析を効率よく行うための方法として、例えば特許文献１には、ＬＳＩを装置実装した実動作状態において、電源ノイズやクロストークノイズなどに起因したタイミング不良を検出し、発生場所を特定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５６６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明により与えられる。
【０００６】
図５は、特許文献１に記載された半導体装置の要部（フリップフロップ回路部）を示す回路図である。図５に示すように、通常動作するフリップフロップ回路ＦＦ１に、タイミング不良検出用として動作するフリップフロップ回路ＦＦ２、比較回路Ｅ−ＯＲ１、ディレイ素子などを付加し、通常のクロック信号ＣＫと、このクロック信号を遅延した遅延クロック信号との２つのタイミングにおけるデータを観測することにより、両者のデータの不一致を検出してＬＳＩ動作状態（実動作状態）でのタイミング不良を検出している。
【０００７】
しかしながら、特許文献１に記載された半導体装置では、１ビットの信号に対し図５で示された回路が必要であり、検出対象信号を増やそうとした場合、その分の検出回路を挿入しなくてはならないため、回路規模が増加する問題が生じる。また、自動的にタイミング違反の回避を行うには、さらに回路規模は大きくなってしまう。
【０００８】
以上のように、クリティカルパスが多数存在する半導体装置において、複数箇所のタイミング違反を検出する半導体装置を小規模な回路構成で実現することが、望まれている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体装置は、複数の信号をクロック信号に同期して、夫々複数の異なるフリップフロップ回路でラッチする半導体装置において、選択信号に基づいて、前記複数の信号からいずれか１つを選択する第１のセレクタと、前記選択信号に基づいて、前記ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、前記クロック信号を所定時間遅延する遅延回路と、前記遅延回路により遅延したクロック信号に同期して、前記第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、前記タイミング違反検出用フリップフロップ回路の出力と前記第２のセレクタの出力とを比較する比較回路とを、備える。
【発明の効果】
【００１０】
本発明の半導体装置によれば、小規模な回路構成で、複数箇所のタイミング違反を検出することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体装置の詳細を示すブロック図である。
【図２】本発明の実施形態１に係る半導体装置の動作を示すタイミングチャートである。
【図３】本発明の実施形態１に係る半導体装置全体を示すブロック図である。
【図４】本発明の実施形態２に係る半導体装置の詳細を示すブロック図である。
【図５】特許文献１に記載された半導体装置の要部（フリップフロップ回路部）を示す回路図である。
【発明を実施するための形態】
【００１２】
まず、本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は、理解を助けるため実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
本発明の一実施形態における半導体装置は、図１に示すように、複数の信号（Ｓ０〜ＳＮ−１）をクロック信号ＣＬＫに同期して、夫々複数の異なるフリップフロップ回路（８、１１、１４等）でラッチする半導体装置において、選択信号ＡＤＤＲに基づいて、複数の信号（Ｓ０〜ＳＮ−１）からいずれか１つを選択する第１のセレクタ４１と、選択信号ＡＤＤＲに基づいて、ラッチされた複数の信号（ＬＳ０〜ＬＳＮ−１）からいずれか１つを選択する第２のセレクタ４２と、クロック信号ＣＬＫを所定時間遅延する遅延回路４４と、遅延回路４４により遅延したクロック信号ＣＬＫｄに同期して、第１のセレクタ４１の出力Ｓ＿ＳＥＬをラッチするタイミング違反検出用フリップフロップ回路４５と、タイミング違反検出用フリップフロップ回路４５の出力と第２のセレクタ４２の出力ＬＳ＿ＳＥＬとを比較する比較回路４６とを、備える。
【００１４】
このような構成により、複数の信号（Ｓ０〜ＳＮ−１）に対して、個別に検出回路を設けずに、第１及び第２のセレクタ（４１、４２）、遅延回路４４、タイミング違反検出用フリップフロップ回路４５、及び比較回路４６から構成される１つの回路（タイミング違反検出回路４８）でタイミング違反検出を行うことができる。
【００１５】
ここで、第２のセレクタ４２は、第１のセレクタ４１で選択された信号がラッチされた信号を選択する構成が好適である。即ち、図１において、第１のセレクタ４１で、信号Ｓｉ（但し、ｉ＝０、．．．、Ｎ−１）が選択された場合、第２のセレクタ４２では、信号Ｓｉがラッチされた信号ＬＳｉを選択する。
【００１６】
また、上記半導体装置は、図４に示すように、選択信号ＡＤＤＲをカウント動作により出力するカウンタ２４を、更に備えるようにしてもよい。このような構成により、複数の信号（Ｓ０〜ＳＮ−１）、複数のラッチされた信号（ＬＳ０〜ＬＳＮ−１）を第１及び第２のセレクタ（４１、４２）で自動的に切り替えて、タイミング違反検出を行うことが可能になる。
【００１７】
また、上記半導体装置は、図１、図３に示すように、比較回路４６の比較結果（タイミング違反検出信号ＥＲＲ）を、選択信号ＡＤＤＲと対応付けて取り込む制御部３２を更に備えるようにしてもよい。このような構成により、制御部３２において、選択信号ＡＤＤＲと、タイミング違反検出信号ＥＲＲを対応付けることができる。
【００１８】
複数の信号（Ｓ０〜ＳＮ−１）は、夫々、クロック信号ＣＬＫに同期して動作する複数の論理回路（１、３、５等）の出力信号としてもよい。これにより、複数の信号（Ｓ０〜ＳＮ−１）はタイミング違反を検出する対象の論理回路（１、３、５等）の出力信号とすることができる。
【００１９】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００２０】
［実施形態１］
（実施形態１の構成）
図３は、本発明の実施形態１に係る半導体装置５０全体を示すブロック図である。図３に示すように、半導体装置５０は、Ｎ個のクリティカルパス（２０、２１、２２等）と、タイミング違反検出回路４８と、制御部３２と、レジスタ３０で構成される。ここで、クリティカルパスとは、信号の伝播に時間がかかり、受信側のフリップフロップ回路で正しいデータを受け取るタイミング条件が厳しいパスのことをいう。
【００２１】
図１は、図３のクリティカルパス２０、２１、２２と、タイミング違反検出回路４８をより詳細に示したブロック図である。Ｎ個のクリティカルパスには、図１に示すように、アドレス０〜Ｎ−１を割り振っておく。図１に示すように、論理回路１、２はフリップフロップ回路７、８、９で挟まれて、互いに直列接続されている。また、論理回路３、４はフリップフロップ回路１０、１１、１２で挟まれて、互いに直列接続されている。また、論理回路５、６はフリップフロップ回路１３、１４、１５で挟まれて、互いに直列接続されている。ここで、これらのフリップフロップ回路（７〜１５）は、いずれもクロック信号ＣＬＫに同期してラッチ動作を行う。具体的には、送信側のフリップフロップ回路７は送信信号ＴＳ０を出力し、論理回路１に入力する。論理回路１は信号Ｓ０を出力する。そして、受信側のフリップフロップ回路８は信号Ｓ０をラッチし、ラッチされた信号ＬＳ０を出力する。同様に、送信側のフリップフロップ回路１０は送信信号ＴＳ１を出力し、論理回路３に入力する。論理回路３は信号Ｓ１を出力する。そして、受信側のフリップフロップ回路１１は信号Ｓ１をラッチし、ラッチされた信号ＬＳ１を出力する。また、同様に、送信側のフリップフロップ回路１３は送信信号ＴＳＮ−１を出力し、論理回路５に入力する。論理回路５は信号ＳＮ−１を出力する。そして、受信側のフリップフロップ回路１４は信号ＳＮ−１をラッチし、ラッチされた信号ＬＳＮ−１を出力する。
【００２２】
半導体装置５０には、このような論理回路とフリップフロップ回路が直列接続された回路が、複数個含まれている。これらのうち、設計段階で分かっているタイミングの厳しいパスを、クリティカルパスとして予め選択しておく。図１において、クリティカルパスがＮ個選択されている。具体的には、夫々破線枠で示したクリティカルパス２０、２１、２２などである。クリティカルパス２０では、信号Ｓ０を受信側のフリップフロップ回路８でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳ０には正しい信号が出力されない。同様に、クリティカルパス２１では、信号Ｓ１を受信側のフリップフロップ回路１１でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳ１には正しい信号が出力されない。また、同様に、クリティカルパス２２では、信号ＳＮ−１を受信側のフリップフロップ回路１４でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳＮ−１には正しい信号が出力されない。
【００２３】
一方、論理回路２とフリップフロップ回路９のパス、論理回路４とフリップフロップ回路１２のパス、及び論理回路６とフリップフロップ回路１５のパスは、動作タイミングに余裕があるため、クリティカルパスとして選択しない。
【００２４】
次に、図１のタイミング違反検出回路４８の詳細な構成について説明する。タイミング違反検出回路４８は、第１のセレクタ（図１のＭＵＸ０）４１と、第２のセレクタ（図１のＭＵＸ１）４２と、遅延回路４４と、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５と、比較回路４６により構成される。
【００２５】
第１のセレクタ４１のＮ個の入力端子には、各クリティカルパスにおける信号Ｓ０〜ＳＮ−１が供給される。一方、第２のセレクタ４２のＮ個の入力端子には、各クリティカルパスにおいてラッチされた信号ＬＳ０〜ＬＳＮ−１が供給される。また、第１及び第２のセレクタ（４１、４２）に対し、選択信号ＡＤＤＲを供給し、切り替えを制御する。具体的には、選択信号ＡＤＤＲがｉの場合、第１のセレクタ４１ではＳｉ、第２のセレクタ４２ではＬＳｉが夫々選択されるように制御する。
【００２６】
また、遅延回路４４はクロック信号ＣＬＫを所定時間（図２のτ）だけ遅延する回路であり、遅延クロック信号ＣＬＫｄを出力する。ここで、遅延する所定時間は、固定値でもよいが、制御部３２（図３）からレジスタ３０（図３）を介して、設定するように構成してもよい。
【００２７】
また、タイミング違反検出用フリップフロップ回路４５のクロック入力端子には、遅延クロック信号ＣＬＫｄが供給される。また、タイミング違反検出用フリップフロップ回路４５の入力端子には、第１のセレクタ４１の出力Ｓ＿ＳＥＬが入力される。そして、タイミング違反検出用フリップフロップ回路４５でラッチされた信号は、比較回路４６の一方の端子に供給される。
【００２８】
また、比較回路４６の他方の端子には、第２のセレクタの出力ＬＳ＿ＳＥＬが供給される。比較回路４６では、入力された２つの信号が一致しているか否かを判定し、一致している場合には、タイミング違反検出信号ＥＲＲをＬｏｗレベルに出力し、一致していない場合（すなわち、タイミング違反を検出した場合）には、タイミング違反検出信号ＥＲＲをＨｉｇｈレベルに出力する。
【００２９】
図３において、選択信号ＡＤＤＲはレジスタ３０を介して、制御部３２から切り替えられ、タイミング違反検出回路４８に供給される。タイミング違反検出回路４８の比較回路４６が出力するタイミング違反検出信号ＥＲＲは制御部３２に転送され、制御部３２は、タイミング違反検出信号ＥＲＲを選択信号ＡＤＤＲに対応付けて取り込む。このように、タイミング違反検出信号ＥＲＲを選択信号ＡＤＤＲに対応付けて取り込むことにより、制御部３２は、複数のクリティカルパスのうち、どのクリティカルパスでタイミング違反が発生しているかを判定することができる。また、制御部３２は、外部のテスタ（不図示）と接続されており、外部のテスタの表示画面に制御部３２の判定結果を表示する。それにより、半導体装置５０でタイミング違反の検出を行っているユーザに対して、判定結果を通知することができる。
【００３０】
（実施形態１の動作）
次に、図２を参照しながら、実施形態１に係る半導体装置５０の動作について説明する。図２は、半導体装置５０の動作を示すタイミングチャートである。以下に示す動作説明において、説明を簡単にするために、Ｎ個のクリティカルパスのうち、２つのクリティカルパス（２０、２１）のみに対して、タイミング違反検出を行う場合について説明する。この場合、選択信号ＡＤＤＲは、０と、１を切り替える制御を行うことになる。
【００３１】
図２において、上から順に、ＣＬＫ信号、送信側のフリップフロップ回路７が出力する送信信号ＴＳ０、送信側のフリップフロップ回路１０が出力する送信信号ＴＳ１、論理回路１の出力である信号Ｓ０、論理回路３の出力である信号Ｓ１、信号Ｓ０が受信側のフリップフロップ回路８によりラッチされた信号ＬＳ０、信号Ｓ１が受信側のフリップフロップ回路１１によりラッチされた信号ＬＳ１、第１及び第２のセレクタ（４１、４２）の選択を制御する選択信号ＡＤＤＲ、第２のセレクタ４２の出力ＬＳ＿ＳＥＬ、遅延クロック信号ＣＬＫｄ、第１のセレクタ４１の出力Ｓ＿ＳＥＬ、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５の出力、及び比較回路４６の比較結果であるタイミング違反検出信号ＥＲＲを示している。
【００３２】
図２に示すように、クリティカルパス２０における送信側のフリップフロップ回路７が、送信信号ＴＳ０として、クロック信号ＣＬＫに同期して信号値Ａ→Ｂ→Ｃ→Ｄを順次出力し、クリティカルパス２１における送信側のフリップフロップ回路１０が、送信信号ＴＳ１として、クロック信号ＣＬＫに同期して信号値Ｅ→Ｆ→Ｇ→Ｈを順次出力する場合を想定する。また、選択信号ＡＤＤＲは、タイミングｔ１〜ｔ６において０、タイミングｔ６で切り替わり、タイミングｔ７〜ｔ１２において１になる。即ち、前半の期間ｔ１〜ｔ６において第１及び第２のセレクタ（４１、４２）でクリティカルパス２０からの信号が選択され、Ｓ＿ＳＥＬ＝Ｓ０、ＬＳ＿ＳＥＬ＝ＬＳ０となり、後半の期間ｔ７〜ｔ１２において第１及び第２のセレクタ（４１、４２）でクリティカルパス２１からの信号が選択され、Ｓ＿ＳＥＬ＝Ｓ１、ＬＳ＿ＳＥＬ＝ＬＳ１となる。
【００３３】
次に、各タイミングにおける信号値Ａ〜Ｄ、Ｅ〜Ｈの伝達について図２を参照しながら、説明する。クリティカルパス２０の送信側のフリップフロップ回路７の出力ＴＳ０は、論理回路１に入力され、論理回路１から信号Ｓ０として出力されるが、何らかの要因により遅延量が増加し、タイミング条件を満たせなくなる場合が発生する。例えば、信号Ｓ０において、信号値Ａはタイミングｔ２においてタイミング条件を満す遅延量で受け取れるが、信号値Ｂは遅延量が増加し、タイミングｔ４では未だＡからＢに遷移されておらず、信号値Ｂを受け取ることができない。具体的には、図２に示すように、τ１だけ遅延量が増加したことにより、クロックの立ち上がりのタイミングｔ４でＡからＢに遷移されていない。その結果、クロック信号ＣＬＫに同期してラッチされた信号ＬＳ０は、期間ｔ３〜ｔ６では全て信号値Ａとなり、信号値Ｂの情報が欠落する。
【００３４】
同様に、クリティカルパス２１の送信側のフリップフロップ回路１０の出力ＴＳ１は、論理回路３に入力され、論理回路３から信号Ｓ１として出力されるが、何らかの要因により遅延量が増加し、タイミング条件を満たせなくなる場合が発生する。例えば、信号Ｓ１において、信号値Ｇはタイミングｔ６においてタイミング条件を満す遅延量で受け取れるが、信号値Ｈは遅延量が増加し、タイミングｔ８では未だＧからＨに遷移されておらず、信号値Ｈを受け取ることができない。具体的には、図２に示すように、τ２だけ遅延量が増加したことにより、クロックの立ち上がりのタイミングｔ８でＧからＨに遷移されていない。その結果、クロック信号ＣＬＫに同期してラッチされた信号ＬＳ１は、期間ｔ７〜ｔ１０では全て信号値Ｇとなり、信号値Ｈの情報が欠落する。
【００３５】
従って、第２のセレクタ４２の出力ＬＳ＿ＳＥＬは、図２に示すように、選択信号ＡＤＤＲが０である期間ｔ３〜ｔ６で信号値Ａ、選択信号ＡＤＤＲが１である期間ｔ７〜ｔ１０で信号値Ｇとなる。
【００３６】
次に、第１のセレクタ４１の出力Ｓ＿ＳＥＬは、ＡＤＤＲが０である期間ｔ１〜ｔ６で信号Ｓ０、ＡＤＤＲが１である期間ｔ７〜ｔ１２で信号Ｓ１となる。次に、信号Ｓ＿ＳＥＬを遅延クロック信号ＣＬＫｄでラッチした場合には、タイミングｔ３、ｔ５、ｔ７、ｔ９で夫々タイミング条件を満足し、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５でラッチすることにより、信号値Ａ、Ｂ、Ｇ、Ｈを欠落することなく出力することができる。
【００３７】
次に、比較回路４６で、第２のセレクタ４２の出力ＬＳ＿ＳＥＬが、タイミング違反検出用フリップフロップ回路４５の出力と比較され、不一致の箇所がＨｉｇｈレベルになり、タイミング違反検出信号ＥＲＲとして出力される。その結果、タイミング違反検出用フリップフロップ回路４５の出力が信号値Ｂ、及び信号値Ｈの期間において、タイミング違反検出信号ＥＲＲはＨｉｇｈレベルになる。尚、タイミング違反検出信号ＥＲＲは制御部３２に選択信号ＡＤＤＲと対応付けて取り込まれ、制御部３２においてクリティカルパス２０においてタイミングｔ４で信号値Ｂを受け取れないタイミング違反が発生し、クリティカルパス２１においてタイミングｔ８で信号値Ｈを受け取れないタイミング違反が発生したことを判定する。そして、判定結果は外部接続されたテスタに通知される。
【００３８】
以上説明したように、実施形態１に係る半導体装置によれば、複数のクリティカルパスを有する半導体装置において、個別にタイミング違反検出回路を設けずに、１つのタイミング違反検出回路４８により、複数箇所のタイミング違反検出を行うことができる。それにより、小規模な回路で複数箇所のタイミング違反検出が実現できるという効果が得られる。
【００３９】
尚、実施形態１の動作説明では、選択信号ＡＤＤＲが０、１に切り替わる場合について説明したが、Ｎ個のクリティカルパスを全てテストするように、選択信号ＡＤＤＲを０〜Ｎ−１の範囲でインクリメントした場合には、図２に示したのと同様な動作が繰り返されることになる。また、選択信号ＡＤＤＲの入力を、任意のパターンとすることもできる。いずれの場合においても、実施形態１で示した効果が得られるのは勿論である。
【００４０】
［実施形態２］
次に、本発明の実施形態２に係る半導体装置について説明する。図４は、実施形態２に係る半導体装置の詳細を示すブロック図である。図４の図１に対する違いは、タイミング違反検出回路５６が新たにカウンタ２４を備えている点である。その他については実施形態１と同じであり、同じ参照符号を付し説明は省略する。
【００４１】
実施形態２では、カウンタ２４がカウント動作したカウント値を、選択信号ＡＤＤＲとして使用している。カウンタ２４はクロック信号ＣＬＫに基づいて動作し、ある周期で選択信号ＡＤＤＲをインクリメントし、ある周期で再び０に戻る。ここで、検出対象となるクリティカルパスの個数Ｎに応じてカウンタ出力ビット数ｍを設定することが望ましく、具体的には、２ｍ≧Ｎを満足するようにするように設定するとよい。
【００４２】
実施形態１の半導体装置全体を示す図３において、実施形態２では、選択信号ＡＤＤＲをレジスタ３０から供給するのではなく、タイミング違反検出回路５６のカウンタ２４で自動的に生成する。そして、生成された選択信号ＡＤＤＲによりテストするクリティカルパスを切り替えて、タイミング違反検出を行い、タイミング違反検出信号ＥＲＲは、選択信号ＡＤＤＲと共に、制御部３２に転送され、制御部３２はタイミング違反検出信号ＥＲＲと選択信号ＡＤＤＲを対応付けて取り込む。
【００４３】
以上説明したように、本発明の実施形態２に係る半導体装置によれば、実施形態１と同様な効果が得られ、更にカウンタ２４による選択信号ＡＤＤＲの制御により、複数のクリティカルパスを自動的に切り替えてタイミング違反検出を行うことができるという効果が得られる。
【産業上の利用可能性】
【００４４】
本発明は、タイミングの厳しいパスを複数有する回路を実機搭載して動作テストを行う際に、タイミング違反を検出し、発生箇所の特定を行うのに使用することができる。
【００４５】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４６】
１、２、３、４、５、６：論理回路
７、８、９、１０、１１、１２、１３、１４、１５：フリップフロップ回路
２０、２１、２２：クリティカルパス
２４：カウンタ
３０：レジスタ
３２：制御部
４１：第１のセレクタ
４２：第２のセレクタ
４４：遅延回路
４５：タイミング違反検出用フリップフロップ回路
４６：比較回路
４８、５６：タイミング違反検出回路
５０：半導体装置
ＴＳ０〜ＴＳＮ−１：送信信号
Ｓ０〜ＳＮ−１：信号
ＬＳ０〜ＬＳＮ−１：ラッチされた信号
Ｓ＿ＳＥＬ：第１のセレクタの出力
ＬＳ＿ＳＥＬ：第２のセレクタの出力
ＡＤＤＲ：選択信号
ＥＲＲ：タイミング違反検出信号
ＣＬＫ：クロック信号
ＣＬＫｄ：遅延クロック信号
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、タイミング違反検出機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の大規模化、高速化に伴い、ＬＳＩチップ内にタイミング条件が厳しいクリティカルパスが多数存在するようになってきている。そのようなＬＳＩを実機に搭載して動作テスト行った場合、特に高負荷条件（高温、低電圧、高負荷動作）で、クリティカルパスにおいてタイミング違反が生じ、種々の不具合が発生することがある。例えば、画像表示装置用のＬＳＩの場合には、表示画像にノイズが混じる不具合が発生することがある。このような場合、設計者は、実機評価結果と設計データの相関により、回路のどの部分に不具合が起きているかを予想して、不具合発生要因の解析を進めていくことになる。しかしながら、タイミング違反は、実動作状態におけるノイズやＩＲドロップ等に起因しているため、回路レベルで不具合が発生している箇所を特定することは非常に難しいという問題がある。
【０００３】
上記したタイミング違反による不具合解析を効率よく行うための方法として、例えば特許文献１には、ＬＳＩを装置実装した実動作状態において、電源ノイズやクロストークノイズなどに起因したタイミング不良を検出し、発生場所を特定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５６６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明により与えられる。
【０００６】
図５は、特許文献１に記載された半導体装置の要部（フリップフロップ回路部）を示す回路図である。図５に示すように、通常動作するフリップフロップ回路ＦＦ１に、タイミング不良検出用として動作するフリップフロップ回路ＦＦ２、比較回路Ｅ−ＯＲ１、ディレイ素子などを付加し、通常のクロック信号ＣＫと、このクロック信号を遅延した遅延クロック信号との２つのタイミングにおけるデータを観測することにより、両者のデータの不一致を検出してＬＳＩ動作状態（実動作状態）でのタイミング不良を検出している。
【０００７】
しかしながら、特許文献１に記載された半導体装置では、１ビットの信号に対し図５で示された回路が必要であり、検出対象信号を増やそうとした場合、その分の検出回路を挿入しなくてはならないため、回路規模が増加する問題が生じる。また、自動的にタイミング違反の回避を行うには、さらに回路規模は大きくなってしまう。
【０００８】
以上のように、クリティカルパスが多数存在する半導体装置において、複数箇所のタイミング違反を検出する半導体装置を小規模な回路構成で実現することが、望まれている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体装置は、複数の信号をクロック信号に同期して、夫々複数の異なるフリップフロップ回路でラッチする半導体装置において、選択信号に基づいて、前記複数の信号からいずれか１つを選択する第１のセレクタと、前記選択信号に基づいて、前記ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、前記クロック信号を所定時間遅延する遅延回路と、前記遅延回路により遅延したクロック信号に同期して、前記第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、前記タイミング違反検出用フリップフロップ回路の出力と前記第２のセレクタの出力とを比較する比較回路とを、備える。
【発明の効果】
【００１０】
本発明の半導体装置によれば、小規模な回路構成で、複数箇所のタイミング違反を検出することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体装置の詳細を示すブロック図である。
【図２】本発明の実施形態１に係る半導体装置の動作を示すタイミングチャートである。
【図３】本発明の実施形態１に係る半導体装置全体を示すブロック図である。
【図４】本発明の実施形態２に係る半導体装置の詳細を示すブロック図である。
【図５】特許文献１に記載された半導体装置の要部（フリップフロップ回路部）を示す回路図である。
【発明を実施するための形態】
【００１２】
まず、本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は、理解を助けるため実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
本発明の一実施形態における半導体装置は、図１に示すように、複数の信号（Ｓ０〜ＳＮ−１）をクロック信号ＣＬＫに同期して、夫々複数の異なるフリップフロップ回路（８、１１、１４等）でラッチする半導体装置において、選択信号ＡＤＤＲに基づいて、複数の信号（Ｓ０〜ＳＮ−１）からいずれか１つを選択する第１のセレクタ４１と、選択信号ＡＤＤＲに基づいて、ラッチされた複数の信号（ＬＳ０〜ＬＳＮ−１）からいずれか１つを選択する第２のセレクタ４２と、クロック信号ＣＬＫを所定時間遅延する遅延回路４４と、遅延回路４４により遅延したクロック信号ＣＬＫｄに同期して、第１のセレクタ４１の出力Ｓ＿ＳＥＬをラッチするタイミング違反検出用フリップフロップ回路４５と、タイミング違反検出用フリップフロップ回路４５の出力と第２のセレクタ４２の出力ＬＳ＿ＳＥＬとを比較する比較回路４６とを、備える。
【００１４】
このような構成により、複数の信号（Ｓ０〜ＳＮ−１）に対して、個別に検出回路を設けずに、第１及び第２のセレクタ（４１、４２）、遅延回路４４、タイミング違反検出用フリップフロップ回路４５、及び比較回路４６から構成される１つの回路（タイミング違反検出回路４８）でタイミング違反検出を行うことができる。
【００１５】
ここで、第２のセレクタ４２は、第１のセレクタ４１で選択された信号がラッチされた信号を選択する構成が好適である。即ち、図１において、第１のセレクタ４１で、信号Ｓｉ（但し、ｉ＝０、．．．、Ｎ−１）が選択された場合、第２のセレクタ４２では、信号Ｓｉがラッチされた信号ＬＳｉを選択する。
【００１６】
また、上記半導体装置は、図４に示すように、選択信号ＡＤＤＲをカウント動作により出力するカウンタ２４を、更に備えるようにしてもよい。このような構成により、複数の信号（Ｓ０〜ＳＮ−１）、複数のラッチされた信号（ＬＳ０〜ＬＳＮ−１）を第１及び第２のセレクタ（４１、４２）で自動的に切り替えて、タイミング違反検出を行うことが可能になる。
【００１７】
また、上記半導体装置は、図１、図３に示すように、比較回路４６の比較結果（タイミング違反検出信号ＥＲＲ）を、選択信号ＡＤＤＲと対応付けて取り込む制御部３２を更に備えるようにしてもよい。このような構成により、制御部３２において、選択信号ＡＤＤＲと、タイミング違反検出信号ＥＲＲを対応付けることができる。
【００１８】
複数の信号（Ｓ０〜ＳＮ−１）は、夫々、クロック信号ＣＬＫに同期して動作する複数の論理回路（１、３、５等）の出力信号としてもよい。これにより、複数の信号（Ｓ０〜ＳＮ−１）はタイミング違反を検出する対象の論理回路（１、３、５等）の出力信号とすることができる。
【００１９】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００２０】
［実施形態１］
（実施形態１の構成）
図３は、本発明の実施形態１に係る半導体装置５０全体を示すブロック図である。図３に示すように、半導体装置５０は、Ｎ個のクリティカルパス（２０、２１、２２等）と、タイミング違反検出回路４８と、制御部３２と、レジスタ３０で構成される。ここで、クリティカルパスとは、信号の伝播に時間がかかり、受信側のフリップフロップ回路で正しいデータを受け取るタイミング条件が厳しいパスのことをいう。
【００２１】
図１は、図３のクリティカルパス２０、２１、２２と、タイミング違反検出回路４８をより詳細に示したブロック図である。Ｎ個のクリティカルパスには、図１に示すように、アドレス０〜Ｎ−１を割り振っておく。図１に示すように、論理回路１、２はフリップフロップ回路７、８、９で挟まれて、互いに直列接続されている。また、論理回路３、４はフリップフロップ回路１０、１１、１２で挟まれて、互いに直列接続されている。また、論理回路５、６はフリップフロップ回路１３、１４、１５で挟まれて、互いに直列接続されている。ここで、これらのフリップフロップ回路（７〜１５）は、いずれもクロック信号ＣＬＫに同期してラッチ動作を行う。具体的には、送信側のフリップフロップ回路７は送信信号ＴＳ０を出力し、論理回路１に入力する。論理回路１は信号Ｓ０を出力する。そして、受信側のフリップフロップ回路８は信号Ｓ０をラッチし、ラッチされた信号ＬＳ０を出力する。同様に、送信側のフリップフロップ回路１０は送信信号ＴＳ１を出力し、論理回路３に入力する。論理回路３は信号Ｓ１を出力する。そして、受信側のフリップフロップ回路１１は信号Ｓ１をラッチし、ラッチされた信号ＬＳ１を出力する。また、同様に、送信側のフリップフロップ回路１３は送信信号ＴＳＮ−１を出力し、論理回路５に入力する。論理回路５は信号ＳＮ−１を出力する。そして、受信側のフリップフロップ回路１４は信号ＳＮ−１をラッチし、ラッチされた信号ＬＳＮ−１を出力する。
【００２２】
半導体装置５０には、このような論理回路とフリップフロップ回路が直列接続された回路が、複数個含まれている。これらのうち、設計段階で分かっているタイミングの厳しいパスを、クリティカルパスとして予め選択しておく。図１において、クリティカルパスがＮ個選択されている。具体的には、夫々破線枠で示したクリティカルパス２０、２１、２２などである。クリティカルパス２０では、信号Ｓ０を受信側のフリップフロップ回路８でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳ０には正しい信号が出力されない。同様に、クリティカルパス２１では、信号Ｓ１を受信側のフリップフロップ回路１１でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳ１には正しい信号が出力されない。また、同様に、クリティカルパス２２では、信号ＳＮ−１を受信側のフリップフロップ回路１４でラッチするタイミングが厳しく、タイミング違反が発生した場合、ラッチされた信号ＬＳＮ−１には正しい信号が出力されない。
【００２３】
一方、論理回路２とフリップフロップ回路９のパス、論理回路４とフリップフロップ回路１２のパス、及び論理回路６とフリップフロップ回路１５のパスは、動作タイミングに余裕があるため、クリティカルパスとして選択しない。
【００２４】
次に、図１のタイミング違反検出回路４８の詳細な構成について説明する。タイミング違反検出回路４８は、第１のセレクタ（図１のＭＵＸ０）４１と、第２のセレクタ（図１のＭＵＸ１）４２と、遅延回路４４と、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５と、比較回路４６により構成される。
【００２５】
第１のセレクタ４１のＮ個の入力端子には、各クリティカルパスにおける信号Ｓ０〜ＳＮ−１が供給される。一方、第２のセレクタ４２のＮ個の入力端子には、各クリティカルパスにおいてラッチされた信号ＬＳ０〜ＬＳＮ−１が供給される。また、第１及び第２のセレクタ（４１、４２）に対し、選択信号ＡＤＤＲを供給し、切り替えを制御する。具体的には、選択信号ＡＤＤＲがｉの場合、第１のセレクタ４１ではＳｉ、第２のセレクタ４２ではＬＳｉが夫々選択されるように制御する。
【００２６】
また、遅延回路４４はクロック信号ＣＬＫを所定時間（図２のτ）だけ遅延する回路であり、遅延クロック信号ＣＬＫｄを出力する。ここで、遅延する所定時間は、固定値でもよいが、制御部３２（図３）からレジスタ３０（図３）を介して、設定するように構成してもよい。
【００２７】
また、タイミング違反検出用フリップフロップ回路４５のクロック入力端子には、遅延クロック信号ＣＬＫｄが供給される。また、タイミング違反検出用フリップフロップ回路４５の入力端子には、第１のセレクタ４１の出力Ｓ＿ＳＥＬが入力される。そして、タイミング違反検出用フリップフロップ回路４５でラッチされた信号は、比較回路４６の一方の端子に供給される。
【００２８】
また、比較回路４６の他方の端子には、第２のセレクタの出力ＬＳ＿ＳＥＬが供給される。比較回路４６では、入力された２つの信号が一致しているか否かを判定し、一致している場合には、タイミング違反検出信号ＥＲＲをＬｏｗレベルに出力し、一致していない場合（すなわち、タイミング違反を検出した場合）には、タイミング違反検出信号ＥＲＲをＨｉｇｈレベルに出力する。
【００２９】
図３において、選択信号ＡＤＤＲはレジスタ３０を介して、制御部３２から切り替えられ、タイミング違反検出回路４８に供給される。タイミング違反検出回路４８の比較回路４６が出力するタイミング違反検出信号ＥＲＲは制御部３２に転送され、制御部３２は、タイミング違反検出信号ＥＲＲを選択信号ＡＤＤＲに対応付けて取り込む。このように、タイミング違反検出信号ＥＲＲを選択信号ＡＤＤＲに対応付けて取り込むことにより、制御部３２は、複数のクリティカルパスのうち、どのクリティカルパスでタイミング違反が発生しているかを判定することができる。また、制御部３２は、外部のテスタ（不図示）と接続されており、外部のテスタの表示画面に制御部３２の判定結果を表示する。それにより、半導体装置５０でタイミング違反の検出を行っているユーザに対して、判定結果を通知することができる。
【００３０】
（実施形態１の動作）
次に、図２を参照しながら、実施形態１に係る半導体装置５０の動作について説明する。図２は、半導体装置５０の動作を示すタイミングチャートである。以下に示す動作説明において、説明を簡単にするために、Ｎ個のクリティカルパスのうち、２つのクリティカルパス（２０、２１）のみに対して、タイミング違反検出を行う場合について説明する。この場合、選択信号ＡＤＤＲは、０と、１を切り替える制御を行うことになる。
【００３１】
図２において、上から順に、ＣＬＫ信号、送信側のフリップフロップ回路７が出力する送信信号ＴＳ０、送信側のフリップフロップ回路１０が出力する送信信号ＴＳ１、論理回路１の出力である信号Ｓ０、論理回路３の出力である信号Ｓ１、信号Ｓ０が受信側のフリップフロップ回路８によりラッチされた信号ＬＳ０、信号Ｓ１が受信側のフリップフロップ回路１１によりラッチされた信号ＬＳ１、第１及び第２のセレクタ（４１、４２）の選択を制御する選択信号ＡＤＤＲ、第２のセレクタ４２の出力ＬＳ＿ＳＥＬ、遅延クロック信号ＣＬＫｄ、第１のセレクタ４１の出力Ｓ＿ＳＥＬ、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５の出力、及び比較回路４６の比較結果であるタイミング違反検出信号ＥＲＲを示している。
【００３２】
図２に示すように、クリティカルパス２０における送信側のフリップフロップ回路７が、送信信号ＴＳ０として、クロック信号ＣＬＫに同期して信号値Ａ→Ｂ→Ｃ→Ｄを順次出力し、クリティカルパス２１における送信側のフリップフロップ回路１０が、送信信号ＴＳ１として、クロック信号ＣＬＫに同期して信号値Ｅ→Ｆ→Ｇ→Ｈを順次出力する場合を想定する。また、選択信号ＡＤＤＲは、タイミングｔ１〜ｔ６において０、タイミングｔ６で切り替わり、タイミングｔ７〜ｔ１２において１になる。即ち、前半の期間ｔ１〜ｔ６において第１及び第２のセレクタ（４１、４２）でクリティカルパス２０からの信号が選択され、Ｓ＿ＳＥＬ＝Ｓ０、ＬＳ＿ＳＥＬ＝ＬＳ０となり、後半の期間ｔ７〜ｔ１２において第１及び第２のセレクタ（４１、４２）でクリティカルパス２１からの信号が選択され、Ｓ＿ＳＥＬ＝Ｓ１、ＬＳ＿ＳＥＬ＝ＬＳ１となる。
【００３３】
次に、各タイミングにおける信号値Ａ〜Ｄ、Ｅ〜Ｈの伝達について図２を参照しながら、説明する。クリティカルパス２０の送信側のフリップフロップ回路７の出力ＴＳ０は、論理回路１に入力され、論理回路１から信号Ｓ０として出力されるが、何らかの要因により遅延量が増加し、タイミング条件を満たせなくなる場合が発生する。例えば、信号Ｓ０において、信号値Ａはタイミングｔ２においてタイミング条件を満す遅延量で受け取れるが、信号値Ｂは遅延量が増加し、タイミングｔ４では未だＡからＢに遷移されておらず、信号値Ｂを受け取ることができない。具体的には、図２に示すように、τ１だけ遅延量が増加したことにより、クロックの立ち上がりのタイミングｔ４でＡからＢに遷移されていない。その結果、クロック信号ＣＬＫに同期してラッチされた信号ＬＳ０は、期間ｔ３〜ｔ６では全て信号値Ａとなり、信号値Ｂの情報が欠落する。
【００３４】
同様に、クリティカルパス２１の送信側のフリップフロップ回路１０の出力ＴＳ１は、論理回路３に入力され、論理回路３から信号Ｓ１として出力されるが、何らかの要因により遅延量が増加し、タイミング条件を満たせなくなる場合が発生する。例えば、信号Ｓ１において、信号値Ｇはタイミングｔ６においてタイミング条件を満す遅延量で受け取れるが、信号値Ｈは遅延量が増加し、タイミングｔ８では未だＧからＨに遷移されておらず、信号値Ｈを受け取ることができない。具体的には、図２に示すように、τ２だけ遅延量が増加したことにより、クロックの立ち上がりのタイミングｔ８でＧからＨに遷移されていない。その結果、クロック信号ＣＬＫに同期してラッチされた信号ＬＳ１は、期間ｔ７〜ｔ１０では全て信号値Ｇとなり、信号値Ｈの情報が欠落する。
【００３５】
従って、第２のセレクタ４２の出力ＬＳ＿ＳＥＬは、図２に示すように、選択信号ＡＤＤＲが０である期間ｔ３〜ｔ６で信号値Ａ、選択信号ＡＤＤＲが１である期間ｔ７〜ｔ１０で信号値Ｇとなる。
【００３６】
次に、第１のセレクタ４１の出力Ｓ＿ＳＥＬは、ＡＤＤＲが０である期間ｔ１〜ｔ６で信号Ｓ０、ＡＤＤＲが１である期間ｔ７〜ｔ１２で信号Ｓ１となる。次に、信号Ｓ＿ＳＥＬを遅延クロック信号ＣＬＫｄでラッチした場合には、タイミングｔ３、ｔ５、ｔ７、ｔ９で夫々タイミング条件を満足し、タイミング違反検出用フリップフロップ回路（ＦＦｄ）４５でラッチすることにより、信号値Ａ、Ｂ、Ｇ、Ｈを欠落することなく出力することができる。
【００３７】
次に、比較回路４６で、第２のセレクタ４２の出力ＬＳ＿ＳＥＬが、タイミング違反検出用フリップフロップ回路４５の出力と比較され、不一致の箇所がＨｉｇｈレベルになり、タイミング違反検出信号ＥＲＲとして出力される。その結果、タイミング違反検出用フリップフロップ回路４５の出力が信号値Ｂ、及び信号値Ｈの期間において、タイミング違反検出信号ＥＲＲはＨｉｇｈレベルになる。尚、タイミング違反検出信号ＥＲＲは制御部３２に選択信号ＡＤＤＲと対応付けて取り込まれ、制御部３２においてクリティカルパス２０においてタイミングｔ４で信号値Ｂを受け取れないタイミング違反が発生し、クリティカルパス２１においてタイミングｔ８で信号値Ｈを受け取れないタイミング違反が発生したことを判定する。そして、判定結果は外部接続されたテスタに通知される。
【００３８】
以上説明したように、実施形態１に係る半導体装置によれば、複数のクリティカルパスを有する半導体装置において、個別にタイミング違反検出回路を設けずに、１つのタイミング違反検出回路４８により、複数箇所のタイミング違反検出を行うことができる。それにより、小規模な回路で複数箇所のタイミング違反検出が実現できるという効果が得られる。
【００３９】
尚、実施形態１の動作説明では、選択信号ＡＤＤＲが０、１に切り替わる場合について説明したが、Ｎ個のクリティカルパスを全てテストするように、選択信号ＡＤＤＲを０〜Ｎ−１の範囲でインクリメントした場合には、図２に示したのと同様な動作が繰り返されることになる。また、選択信号ＡＤＤＲの入力を、任意のパターンとすることもできる。いずれの場合においても、実施形態１で示した効果が得られるのは勿論である。
【００４０】
［実施形態２］
次に、本発明の実施形態２に係る半導体装置について説明する。図４は、実施形態２に係る半導体装置の詳細を示すブロック図である。図４の図１に対する違いは、タイミング違反検出回路５６が新たにカウンタ２４を備えている点である。その他については実施形態１と同じであり、同じ参照符号を付し説明は省略する。
【００４１】
実施形態２では、カウンタ２４がカウント動作したカウント値を、選択信号ＡＤＤＲとして使用している。カウンタ２４はクロック信号ＣＬＫに基づいて動作し、ある周期で選択信号ＡＤＤＲをインクリメントし、ある周期で再び０に戻る。ここで、検出対象となるクリティカルパスの個数Ｎに応じてカウンタ出力ビット数ｍを設定することが望ましく、具体的には、２ｍ≧Ｎを満足するようにするように設定するとよい。
【００４２】
実施形態１の半導体装置全体を示す図３において、実施形態２では、選択信号ＡＤＤＲをレジスタ３０から供給するのではなく、タイミング違反検出回路５６のカウンタ２４で自動的に生成する。そして、生成された選択信号ＡＤＤＲによりテストするクリティカルパスを切り替えて、タイミング違反検出を行い、タイミング違反検出信号ＥＲＲは、選択信号ＡＤＤＲと共に、制御部３２に転送され、制御部３２はタイミング違反検出信号ＥＲＲと選択信号ＡＤＤＲを対応付けて取り込む。
【００４３】
以上説明したように、本発明の実施形態２に係る半導体装置によれば、実施形態１と同様な効果が得られ、更にカウンタ２４による選択信号ＡＤＤＲの制御により、複数のクリティカルパスを自動的に切り替えてタイミング違反検出を行うことができるという効果が得られる。
【産業上の利用可能性】
【００４４】
本発明は、タイミングの厳しいパスを複数有する回路を実機搭載して動作テストを行う際に、タイミング違反を検出し、発生箇所の特定を行うのに使用することができる。
【００４５】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４６】
１、２、３、４、５、６：論理回路
７、８、９、１０、１１、１２、１３、１４、１５：フリップフロップ回路
２０、２１、２２：クリティカルパス
２４：カウンタ
３０：レジスタ
３２：制御部
４１：第１のセレクタ
４２：第２のセレクタ
４４：遅延回路
４５：タイミング違反検出用フリップフロップ回路
４６：比較回路
４８、５６：タイミング違反検出回路
５０：半導体装置
ＴＳ０〜ＴＳＮ−１：送信信号
Ｓ０〜ＳＮ−１：信号
ＬＳ０〜ＬＳＮ−１：ラッチされた信号
Ｓ＿ＳＥＬ：第１のセレクタの出力
ＬＳ＿ＳＥＬ：第２のセレクタの出力
ＡＤＤＲ：選択信号
ＥＲＲ：タイミング違反検出信号
ＣＬＫ：クロック信号
ＣＬＫｄ：遅延クロック信号
【特許請求の範囲】
【請求項１】
複数の信号をクロック信号に同期して、夫々複数の異なるフリップフロップ回路でラッチする半導体装置において、
選択信号に基づいて、前記複数の信号からいずれか１つを選択する第１のセレクタと、
前記選択信号に基づいて、前記ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、
前記クロック信号を所定時間遅延する遅延回路と、
前記遅延回路により遅延したクロック信号に同期して、前記第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、
前記タイミング違反検出用フリップフロップ回路の出力と前記第２のセレクタの出力とを比較する比較回路と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のセレクタは、前記第１のセレクタで選択された信号がラッチされた信号を選択することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記選択信号をカウント動作により出力するカウンタを、更に備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記比較回路の比較結果を前記選択信号と対応付けて取り込む制御部を更に備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の信号は、夫々、前記クロック信号に同期して動作する複数の論理回路の出力信号であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１】
複数の信号をクロック信号に同期して、夫々複数の異なるフリップフロップ回路でラッチする半導体装置において、
選択信号に基づいて、前記複数の信号からいずれか１つを選択する第１のセレクタと、
前記選択信号に基づいて、前記ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、
前記クロック信号を所定時間遅延する遅延回路と、
前記遅延回路により遅延したクロック信号に同期して、前記第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、
前記タイミング違反検出用フリップフロップ回路の出力と前記第２のセレクタの出力とを比較する比較回路と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のセレクタは、前記第１のセレクタで選択された信号がラッチされた信号を選択することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記選択信号をカウント動作により出力するカウンタを、更に備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記比較回路の比較結果を前記選択信号と対応付けて取り込む制御部を更に備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の信号は、夫々、前記クロック信号に同期して動作する複数の論理回路の出力信号であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−９６７２７（Ｐ２０１３−９６７２７Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７０９９（Ｐ２０１１−２３７０９９）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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