【課題】出力信号の応答特性および消費電流を一定にする。
【解決手段】入力信号の論理に応じた電圧の出力信号を出力するドライバ回路であって、定電圧のバイアス電圧を発生する定電圧発生部と、内部に流れる定電流の電流値に応じて出力信号の振幅が定まり、バイアス電圧の電圧値に応じて出力信号の電位が定まり、入力信号の論理に応じた電圧の出力信号を出力する電流モードロジック回路と、定電圧発生部におけるバイアス電圧の出力端から、設定された電流値の定電流を流し出す調整用定電流源と、電流モードロジック回路内に流れる定電流の電流値に応じて、調整用定電流源に流す定電流の電流値を予め設定する電流設定部とを備えるドライバ回路を提供する。 （もっと読む）

【課題】不具合の発生が抑制された半導体集積回路を提供する。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。 （もっと読む）

【課題】占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、主に、第１の信号（Ｖ_ＩＮ）をレベルシフトして第２の信号（Ｖ_ｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ_１）を出力するＣＭＯＳインバータ回路部３２、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ_３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ_５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するＤ−ＦＦ素子３５、を含む出力バッファ部３０と、を備える。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】トランシーバ回路３０等の通信回路に接続される通信線１０を構成するＨライン通信線１０Ｈ，Ｌライン通信線１０Ｌ間にリンギング抑制回路１が設けられる。リンギング抑制回路１において、バイポーラトランジスタＴ１のエミッタはＨライン通信線１０Ｈに接続され、コレクタはＬライン通信線１０Ｌに接続され、ベースはコンデンサＣ１の一方電極及び抵抗Ｒ１の一端に接続され、コンデンサＣ１の他方電極はＬライン通信線１０Ｌに接続され、抵抗Ｒ１の他端はＨライン通信線１０Ｈに接続される。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】トランジスタ製造工程をｎｐｎ型の製造工程のみとして、使用可能な化合物半導体の自由度を高め、単相のデジタル信号により外部から出力透過／遮断を切替制御する。
【解決手段】トランジスタとしてｎｐｎ型を用いて構成し、入力バッファ１１で、外部入力された単相切替指示信号１０Ｓを、互いの位相が反転している差動切替指示信号１１Ｓに変換し、発生制御回路１３で、差動切替指示信号１１Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力し、制御電圧発生回路１４で、発生制御信号１３Ｓに基づいて、単相切替指示信号１０Ｓの論理に応じて電圧値が変化する制御電圧ＶＣＳを発生させて出力し、出力回路１５で、入力された差動入力信号ＩＮをインピーダンス変換し差動出力信号ＯＵＴとして出力し、制御電圧ＶＣＳに基づいて当該差動入力信号ＩＮの出力透過／遮断を切り替える。 （もっと読む）

【課題】本発明は、電源回路を提供することを目的とする。
【解決手段】本発明の電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、スイッチングユニットは、第一端、第二端、第一端と第二端との間の接続及び切断を制御するスイッチング端を備え、第一端は、電源に接続され、第二端は、１つのロードに接続され、スイッチング端は、制御端に接続され、第二電力供給回路及び第三電力供給回路は、全て遅延回路をさらに備え、遅延回路は、制御回路の制御端とスイッチングユニットのスイッチング端との間に接続され、第三電力供給回路の遅延回路の遅延時間は、第二電力供給回路の遅延回路の遅延時間より大きい。 （もっと読む）

【課題】コンデンサの供給する電源電圧の低下により、誤動作を起こす虞がある。
【解決手段】通常動作より低い消費電力状態である低消費電力モードを有する半導体集積回路であって、前記低消費電力モード状態時に、電源電圧レベルを検出する検出手段と、前記検出した電源電圧レベルを記憶する記憶手段と、前記通常動作時よりも小さい電流を流すことで、前記電源電圧を低下させる擬似負荷手段と、前記擬似負荷手段により電流を流す前に前記記憶手段で記憶した第１の電圧レベルに応じて前記検出手段の検出レベルを第２の電圧レベルに切り換える切換え手段と、前記擬似負荷手段により電流を流すことにより低下した前記電源電圧が、前記第２の電圧レベルとなるかを判定し、前記低消費電力モードを解除するか否かの制御を行う制御手段と、を有する半導体集積回路。 （もっと読む）

【課題】ロジック回路の動作時の貫通電流が、ロジック回路を構成するＰ型トランジスタとＮ型トランジスタの閾値電圧ばらつきの影響により過大とならず、消費電流を抑えることが可能な、内部電源電圧生成回路の提供。
【解決手段】内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路であって、ゲートに与えられる電圧をソースフォロワ出力するトランジスタを有し、内部電源電圧の値が、Ｎ型トランジスタの閾値電圧と、Ｐ型トランジスタの閾値電圧の絶対値の和に基づいて与えられ、前記Ｎ型トランジスタは、前記ロジック回路内部のＮ型トランジスタと同一の製造プロセスで形成され、前記Ｐ型トランジスタは、前記ロジック回路内部のＰ型トランジスタと同一の製造プロセスで形成される、内部電源電圧生成回路、とした。 （もっと読む）

【課題】ロジック回路の動作時、貫通電流が、製造ばらつきの影響により過大とならず、消費電流を抑えることが可能な、内部電源電圧生成回路の提供。
【解決手段】内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路であって、ゲートに与えられる電圧をソースフォロワ出力するトランジスタと、前記ゲートに与えられる電圧をソースフォロワ出力するトランジスタの最大電流を制限する電流制限回路と、を備え、ロジック回路への最大電流、及び消費電流を抑えることが可能な構成とした。 （もっと読む）

【課題】低消費電力なクロック入力インターフェース回路を提供する。
【解決手段】クロック入力インターフェース回路１は、インピーダンス整合・出力電圧調整抵抗Ｒ１１，Ｒ１３と、出力電圧調整抵抗Ｒ１２，Ｒ１４と、電流安定化抵抗Ｒ１５，Ｒ１６と、反射防止終端抵抗Ｒ１７と、ＤＣレベル阻止容量Ｃ１，Ｃ２と、ＲＦバイパス容量Ｃ３，Ｃ４と、電流源トランジスタＱ１，Ｑ２とから成る。クロック入力端子ＣＫにクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の回路の入力端子で必要とされるＤＣバイアス電圧を出力端子ＯＴ，ＯＣに与えることができるように、抵抗Ｒ１１〜Ｒ１４，Ｒ１７の値および容量Ｃ１〜Ｃ４の値が設定される。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

【課題】 入出力信号が変化する際の過渡期間に出力バッファを構成するトランジスタへのバイアス電流を一時的に増強することで、バッファ回路全体の定常的なバイアス電流を抑制しつつ、高スルーレートが得られるバッファ回路を提供する。
【解決手段】 ドライバ回路200は信号レベル発生回路100により発生した信号SGOを出力バッファ回路110を駆動する回路150(プリバッファ回路)を介し、出力バッファ回路110により伝送線路120を駆動することで測定対象回路DUT140に伝える。プリバッファ回路150とこれを模擬したレプリカバッファ回路160とを互いに並列に備え、信号SGOが変化する際の入出力新信号の過渡期間において、レプリカバッファ回路160の出力電流に基づいて出力バッファ回路110の出力段トランジスタQN12、QP22の入力バイアス電流を一時的に増強する。 （もっと読む）

【課題】Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる双方向性スイッチング手段を提供する。
【解決手段】どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る２つのオン・オフ制御スイッチング手段が有って、その両オン・オフ制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、一方の開放された主電極と一方の制御電極の間に一方のオン・オフ駆動手段を設け、一方の開放された主電極と他方の制御電極の間に他方のオン・オフ駆動手段を設け、その両オン・オフ制御スイッチング手段の直列回路を双方向性のスイッチとして使用する。 （もっと読む）

【課題】入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａの駆動力は、ＣＤＲ回路のバースト応答時間が仕様の範囲内で最大となるように予め設定される。 （もっと読む）

【課題】より簡単な構成で、正弦波と同様に緩やかに変化する波形でスイッチング素子を制御できる信号出力回路を提供する。
【解決手段】ＮチャネルＭＯＳＦＥＴ８Ｔは、ゲートに与えられるＰＷＭ信号のレベル変化に応じてカレントミラー回路７の動作を制御し、カレントミラー回路７が動作すると電流源６が発生した電流がミラー電流として流れ、ＮチャネルＭＯＳＦＥＴ１のゲートを介してゲート−ソース間の容量成分に充電されている電荷を放電させる電流が流れる。カレントミラー回路７の動作が停止すると、カレントミラー回路５より電流源６を介して流れる電流が、ＮチャネルＭＯＳＦＥＴ１のゲートに充電電流として供給される。 （もっと読む）

【課題】バッテリの電源投入時等の電源電圧の急激なオーバーシュートに対する耐性を向上させるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、バッテリからの高電圧レベルの入力信号Ｖ_ＩＮを入力するレベルシフト部１０と、レベルシフト部１０の中間信号Ｖｍを一定以下に制限するクランプ部２０と、中間信号をより低電圧のＣＭＯＳレベルで出力する出力バッファ部３０とを備える。出力バッファ部３０の初段においてｐＭＯＳトランジスタ３１の負荷を抵抗３２とすることにより、電源電圧のオーバーシュートに対する耐性を向上させる。 （もっと読む）

【課題】省電力化および信頼性の向上、または小面積化を実現可能な半導体装置を提供する。
【解決手段】電源遮断が行われない内部電源Ｖｉｎｔ０と電源遮断が行われる内部電源Ｖｉｎｔ１との間を接続する電源スイッチＳＷと、電源遮断が行われる内部電源Ｖｉｎｔ１の電圧を判定する内部電圧判定回路ＶＩＮＴＤＥＴを設ける。電源遮断が行われる内部電源Ｖｉｎｔ１は、外部電源Ｖｅｘｔからレギュレータ回路ＶＲＥＧを用いて生成する。Ｖｉｎｔ１の電源遮断時は、ＳＷをオフにし、ＶＲＥＧのオフおよびＶＲＥＧ出力の接地電位ＧＮＤへのショートを行い、Ｖｉｎｔ１の電源復帰時は、ＶＲＥＧのオンおよびショートの解除を行い、上昇したＶｉｎｔ１の電圧をＶＩＮＴＤＥＴで判定した上で回路ブロックＢＬＫ１の動作開始およびＳＷのオンを行う。 （もっと読む）

【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供する。
【解決手段】電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図る。 （もっと読む）