半導体集積回路
【課題】不具合の発生が抑制された半導体集積回路を提供する。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、例えば非特許文献１に示されるように、ＲＯＭ書込システムが提案されている。このＲＯＭ書込システムは、ホストコンピュータと、該ホストコンピュータのデータをマイコンに書き込むＲＯＭ書込装置と、上記したマイコン及びマイコンに駆動電圧を供給する電源部が内蔵されたユーザーボードと、ＲＯＭ書込装置に駆動電圧を供給する、着脱可能なＡＣアダプタと、を有する。ＡＣアダプタを着脱することで、交流電圧及びＬｏ信号が異なるタイミングでＲＯＭ書込システムに入力され、電源部からは、常時Ｈｉ信号が入力される。
【０００３】
ＲＯＭ書込装置は、ＡＣアダプタから供給される交流電圧を直流電圧に変換する電源部と、該電源部と電源ノードにて接続された制御部と、該制御部とマイコンとの間で信号の送受信を行うためのインタフェース部と、を有する。インタフェース部は、マイコンから読み出されるデータを受信して、制御部に送信する３ステートバッファを有している。３ステートバッファは、制御端子に入力される信号がＨのときに、入力端子に入力された信号を出力端子に伝え、制御端子に入力される信号がＬのときに、出力端子をハイインピーダンスにする。３ステートバッファの入力端子はマイコンに接続され、制御端子は電源ノードに接続され、出力端子は電源ノードとグランドとの間に逆方向接続となるように直列接続された２つの保護ダイオードの中点、及び、制御部に接続されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】沖電気工業株式会社「ＰＷ６６Ｋフラッシュライタシステム ユーザーズマニュアル」（１９９９−５−１９）ｐ．６−８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、非特許文献１に示されるＲＯＭ書込システムでは、電源ノードに、制御部と、２つの保護ダイオードの内の一方のカソード電極とが接続され、２つの保護ダイオードの中点に、３ステートバッファの出力端子が接続されている。ＡＣアダプタがＲＯＭ書込装置に取り付けられている場合、電源ノードには直流電圧（Ｈｉ信号）が印加されるので、保護ダイオードには逆方向電圧が印加される。そのため、３ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力されることはない。しかしながら、ＡＣアダプタがＲＯＭ書込み装置から外された場合、電源ノードに直流電圧（Ｈｉ信号）が印加されず、Ｌｏ信号が入力されるので、保護ダイオードには順方向電圧が印加される。そのため、３ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力される虞がある。
【０００６】
このような意図しない電流の流動を防ぐ構成として、中点と３ステートバッファとの間にＰｃｈＭＯＳＦＥＴなどを構成要素として含むスイッチング素子を設ける構成が考えられる。しかしながら、この場合、ＭＯＳＦＥＴの寄生ダイオードのために、ＭＯＳＦＥＴに電流が流れ、制御部に３ステートバッファの出力信号が入力される虞がある。このような、意図しない電流が制御部に流れ込むと、制御部に不具合が生じる虞がある。
【０００７】
そこで、本発明は上記問題点に鑑み、不具合の発生が抑制された半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した目的を達成するために、請求項１に記載の発明は、電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となることを特徴とする。
【０００９】
このように本発明によれば、第２入力端子とグランドとの間にスイッチング素子が設けられている。したがって、スイッチング素子がＯＮ状態になると、第２入力端子はグランドと接続され、第２入力端子から常時入力されるＨｉ信号がグランドへ流れ込む。このため、第２入力端子と素子との間に、ＰｃｈＭＯＳＦＥＴを構成要素として含むスイッチング素子が設けられた構成とは異なり、第２入力端子から半導体集積回路内の素子にＨｉ信号が入力することが抑制される。
【００１０】
請求項１に記載の発明では、第１入力端子にＬｏ信号が入力されている時に、スイッチング素子がＯＮ状態となる。換言すれば、素子が第２動作状態に制御されている時に、第２入力端子から常時入力されるＨｉ信号がグランドへ流れ込む。したがって、第２入力端子から常時入力されるＨｉ信号のために、素子に印加される電圧レベルが上昇することが抑制され、素子の第２動作状態が変動することが抑制される。この結果、素子に誤動作などの不具合が生じることが抑制される。
【００１１】
請求項２に記載のように、スイッチング素子は、Ｐｃｈ型ＭＯＳＦＥＴであり、該スイッチング素子のゲート電極と第１入力端子とが電気的に接続された構成が良い。これによれば、第１入力端子にＨｉ信号が入力されると、スイッチング素子がＯＦＦ状態となり、第１入力端子にＬｏ信号が入力されると、スイッチング素子がＯＮ状態となる。このように、第１入力端子に入力される信号が、スイッチング素子の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路の体格の増大、及び、コストの増大が抑制される。
【００１２】
請求項３に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同等なので、その記載を省略する。
【００１３】
請求項４に記載のように、第２入力端子とスイッチング素子との間に、電流制限抵抗が設けられた構成が良い。これによれば、スイッチング素子に印加される第２入力端子の電圧が低減されるので、スイッチング素子の故障及び破壊が抑制される。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る半導体集積回路を示す概略図である。
【図２】図１に示す半導体集積回路の回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体集積回路を示す概略図である。図２は、図１に示す半導体集積回路の回路図である。
【００１６】
図１に示すように、半導体集積回路１００は、要部として、第１入力端子１０と、第２入力端子２０と、スイッチング素子３０と、を有する。第１入力端子１０には、リレー（図示略）を介して第１直流電源１１０が接続され、第２入力端子２０には、プルアップ抵抗１２１を介して第２直流電源１２０が接続されている。この構成により、第２入力端子２０には、絶えず第２直流電源１２０の第２電圧が入力されるが、第１入力端子１０には、リレーの切り替えによって、第１直流電源１１０の第１電圧が入力される時と、入力されない時とがある。本実施形態に係る半導体集積回路１００は、第２入力端子２０とグランドとの間に接続されたスイッチング素子３０を特徴とするが、それについては後述する。
【００１７】
図２に示すように、半導体集積回路１００は、インピーダンス変換回路４０と、センサ回路６０と、これら２つの回路４０，６０を制御する制御回路８０と、を有する。これら３つの回路４０，６０，８０それぞれは、第１電圧によって駆動されるため、第１直流電源１１０と第１入力端子１０との接続が切れると、その駆動が停止する。第１直流電源１１０と第１入力端子１０とが電気的に接続されている際の回路４０，６０，８０の動作状態が、特許請求の範囲に記載の第１動作状態に相当し、第１直流電源１１０と第１入力端子１０との電気的な接続が切れている際の回路４０，６０，８０の動作状態が、特許請求の範囲に記載の第２動作状態に相当する。
【００１８】
インピーダンス変換回路４０は、制御回路８０から出力される制御信号を反転する複数のインバータ４１〜４３と、これら複数のインバータ４１〜４３の出力信号によってＯＮ／ＯＦＦ状態となるＰｃｈＭＯＳＦＥＴ４４及びＮｃｈＭＯＳＦＥＴ４５と、これら２つのＭＯＳＦＥＴ４４，４５を介して入力される第２電圧が一方の入力端子に入力され、他方の入力端子が自身の出力端子に接続されたバッファ４６と、を有する。インバータ４１〜４３、ＰｃｈＭＯＳＦＥＴ４４、バッファ４６それぞれは、第１入力端子１０と電気的に接続されており、第１入力端子１０の電圧によってその動作が決定されるようになっている。
【００１９】
図２に示すように、２つのＭＯＳＦＥＴ４４，４５は、第２入力端子２０とバッファ４６との間で並列接続され、２つのＭＯＳＦＥＴ４４，４５が開状態となると、第２電圧がバッファに入力されるようになっている。また、３つのインバータ４１〜４３が、ＰｃｈＭＯＳＦＥＴ４４のゲート電極と制御回路８０の出力端子との間で直列接続され、第２インバータ４２の出力端子が、ＮｃｈＭＯＳＦＥＴ４５のゲート電極と接続されている。この構成により、３つのインバータ４１〜４３によって３回電圧レベルが反転された制御信号が、ＰｃｈＭＯＳＦＥＴ４４のゲート電極に入力され、２つのインバータ４１，４２によって２回電圧レベルが反転された制御信号が、ＮｃｈＭＯＳＦＥＴ４５のゲート電極に入力される。したがって、各ＭＯＳＦＥＴ４４，４５には、電圧レベルの反転した制御信号が入力される。
【００２０】
ＰｃｈＭＯＳＦＥＴ４４は、ゲート電極にＬｏ信号が入力されるとＯＮ状態、Ｈｉ信号が入力されるとＯＦＦ状態となる。これとは反対に、ＮｃｈＭＯＳＦＥＴ４５は、ゲート電極にＨｉ信号が入力されるとＯＮ状態、Ｌｏ信号が入力されるとＯＦＦ状態となる。そのため、各ＭＯＳＦＥＴ４４，４５は、同一のタイミングでＯＮ状態／ＯＦＦ状態となる。例えば、制御回路８０から電圧レベルがＨｉレベルの制御信号（Ｈｉ信号）が入力されると、ＰｃｈＭＯＳＦＥＴ４４にＬｏ信号が入力され、ＮｃｈＭＯＳＦＥＴ４５にＨｉ信号が入力されるので、各ＭＯＳＦＥＴ４４，４５ともにＯＮ状態となる。これとは反対に、制御回路８０から電圧レベルがＬｏレベルの制御信号（Ｌｏ信号）が入力されると、ＰｃｈＭＯＳＦＥＴ４４にＨｉ信号が入力され、ＮｃｈＭＯＳＦＥＴ４５にＬｏ信号が入力されるので、各ＭＯＳＦＥＴ４４，４５ともにＯＦＦ状態となる。各ＭＯＳＦＥＴ４４，４５がＯＮ状態になると、第２電圧がＭＯＳＦＥＴ４４，４５を介してバッファ４６に入力され、インピーダンスの変換された信号が、バッファ４６から後段側の素子に出力される。
【００２１】
センサ回路６０は、制御信号を反転する複数のインバータ６１〜６３と、これら複数のインバータ６１〜６３の出力信号によってＯＮ／ＯＦＦ状態となるＰｃｈＭＯＳＦＥＴ６４及びＮｃｈＭＯＳＦＥＴ６５と、第１入力端子１０とグランドとの間で、逆方向接続となるように、直列接続された２つの保護ダイオード６６，６７と、保護ダイオード６６，６７の中点を介して、ＭＯＳＦＥＴ６４，６５と接続されたセンサ素子６８と、を有する。インバータ６１〜６３、ＰｃｈＭＯＳＦＥＴ６４、保護ダイオード６６それぞれは、第１入力端子１０と電気的に接続されており、第１入力端子１０の電圧によってその動作が決定されるようになっている。
【００２２】
図２に示すように、２つのＭＯＳＦＥＴ６４，６５は、インピーダンス変換回路４０とセンサ素子６８との間で並列接続され、２つのＭＯＳＦＥＴ６４，６５が開状態となると、インピーダンス変換回路４０とセンサ素子６８とが電気的に接続されるようになっている。また、３つのインバータ６１〜６３が、ＰｃｈＭＯＳＦＥＴ６４のゲート電極と制御回路８０の出力端子との間で直列接続され、第２インバータ６２の出力端子が、ＮｃｈＭＯＳＦＥＴ６５のゲート電極と接続されている。この構成により、３つのインバータ６１〜６３によって３回電圧レベルが反転された制御信号が、ＰｃｈＭＯＳＦＥＴ６４のゲート電極に入力され、２つのインバータ６１，６２によって２回電圧レベルが反転された制御信号が、ＮｃｈＭＯＳＦＥＴ６５のゲート電極に入力される。この構成により、各ＭＯＳＦＥＴ６４，６５には、電圧レベルの反転した制御信号が入力されるため、各ＭＯＳＦＥＴ６４，６５は、同一のタイミングでＯＮ状態／ＯＦＦ状態となる。なお、本実施形態に係るセンサ素子６８は、水温センサである。
【００２３】
制御回路８０は、制御信号を、インバータ４１〜４３，６１〜６３を介して、ＭＯＳＦＥＴ４４，４５，６４，６５のゲート電極に入力することで、ＭＯＳＦＥＴ４４，４５，６４，６５をＯＮ／ＯＦＦ制御するものである。インバータ４１〜４３に入力される制御信号と、インバータ６１〜６３に入力される制御信号の電圧レベルは反転しており、ＭＯＳＦＥＴ４４，４５とＭＯＳＦＥＴ６４，６５とがＯＮ状態となるタイミングが異なっている。したがって、ＭＯＳＦＥＴ４４，４５がＯＮ状態となっている場合、ＭＯＳＦＥＴ６４，６５はＯＦＦ状態となっているので、第２電圧はセンサ素子６８に入力されず、バッファ４６だけに入力される。
【００２４】
次に、本実施形態に係る半導体集積回路１００の特徴点であるスイッチング素子３０を説明する。本実施形態に係るスイッチング素子３０は、ＰｃｈＭＯＳＦＥＴであり、そのゲート電極が第１入力端子１０と電気的に接続され、そのソース電極が第２入力端子２０とＭＯＳＦＥＴ４４，４５との間に接続され、そのドレイン電極がグランドに接続されている。この構成により、第１入力端子１０と第１直流電源１１０とが電気的に接続されている場合、スイッチング素子３０はＯＦＦ状態となり、第１入力端子１０と第１直流電源１１０との電気的な接続が切れると、ＯＮ状態となる。なお、本実施形態では、電流制限抵抗３１が、第２入力端子２０とスイッチング素子３０のソース電極との間に配置されている。
【００２５】
次に、本実施形態に係る半導体集積回路１００の作用効果を説明する。上記したように、第２入力端子２０とグランドとの間にスイッチング素子３０が設けられている。したがって、スイッチング素子３０がＯＮ状態になると、第２入力端子２０はグランドに接続され、第２入力端子２０から常時入力されるＨｉ信号（第２電圧）がグランドへ流れ込む。このため、第２入力端子２０とインピーダンス変換回路４０との間に、ＰｃｈＭＯＳＦＥＴを構成要素として含むスイッチング素子が設けられた構成とは異なり、ＭＯＳＦＥＴの寄生ダイオードのために、第２入力端子２０からインピーダンス変換回路４０にＨｉ信号が入力することが抑制される。
【００２６】
本実施形態では、第１入力端子１０と第１直流電源１１０との電気的な接続が切れると、スイッチング素子３０がＯＮ状態となる。換言すれば、回路４０，６０，８０が駆動を停止している時に、第２入力端子２０から常時入力されるＨｉ信号がグランドへ流れ込む。したがって、第１入力端子１０と第１直流電源１１０との電気的な接続が切れているにも関わらず、第２入力端子２０から常時入力されるＨｉ信号のために、回路４０，６０，８０に印加される電圧レベルが上昇することが抑制され、回路４０，６０，８０の停止状態が変動することが抑制される。この結果、回路４０，６０，８０に誤動作などの不具合が生じることが抑制される。
【００２７】
スイッチング素子３０のゲート電極が第１入力端子１０と電気的に接続されている。これによれば、第１入力端子１０にＨｉ信号が入力されると、スイッチング素子３０がＯＦＦ状態となり、第１入力端子１０にＬｏ信号が入力されると、スイッチング素子３０がＯＮ状態となる。このように、第１入力端子１０に入力される信号が、スイッチング素子３０の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路１００の体格の増大、及び、コストの増大が抑制される。
【００２８】
電流制限抵抗３１が、第２入力端子２０とスイッチング素子３０のソース電極との間に配置されている。これによれば、スイッチング素子３０に印加される第２入力端子２０の電圧が低減されるので、スイッチング素子３０の故障及び破壊が抑制される。
【００２９】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００３０】
本実施形態では、スイッチング素子３０がＰｃｈＭＯＳＦＥＴである例を示した。しかしながら、スイッチング素子３０としては、上記例に限定されず、例えば、ＮＰＮバイポーラトランジスタを採用することもできる。
【００３１】
本実施形態では、半導体集積回路１００は、インピーダンス変換回路４０と、センサ回路６０と、これら２つの回路４０，６０を制御する制御回路８０と、を有する例を示した。しかしながら、半導体集積回路１００が有する素子（回路）、すなわち、スイッチング素子３０の後段に位置する素子（回路）としては、上記例に限定されない。第１入力端子１０と第１直流電源１１０とが電気的に接続された場合に第１動作状態、第１入力端子１０と第１直流電源１１０との電気的な接続が切れた場合に第２動作状態に動作し、第２入力端子２０と電気的に接続された素子（回路）であれば、適宜採用することができる。
【符号の説明】
【００３２】
１０・・・第１入力端子
２０・・・第２入力端子
３０・・・スイッチング素子
４０・・・インピーダンス変換回路
６０・・・センサ回路
８０・・・制御回路
１００・・・半導体集積回路
【技術分野】
【０００１】
本発明は、電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、例えば非特許文献１に示されるように、ＲＯＭ書込システムが提案されている。このＲＯＭ書込システムは、ホストコンピュータと、該ホストコンピュータのデータをマイコンに書き込むＲＯＭ書込装置と、上記したマイコン及びマイコンに駆動電圧を供給する電源部が内蔵されたユーザーボードと、ＲＯＭ書込装置に駆動電圧を供給する、着脱可能なＡＣアダプタと、を有する。ＡＣアダプタを着脱することで、交流電圧及びＬｏ信号が異なるタイミングでＲＯＭ書込システムに入力され、電源部からは、常時Ｈｉ信号が入力される。
【０００３】
ＲＯＭ書込装置は、ＡＣアダプタから供給される交流電圧を直流電圧に変換する電源部と、該電源部と電源ノードにて接続された制御部と、該制御部とマイコンとの間で信号の送受信を行うためのインタフェース部と、を有する。インタフェース部は、マイコンから読み出されるデータを受信して、制御部に送信する３ステートバッファを有している。３ステートバッファは、制御端子に入力される信号がＨのときに、入力端子に入力された信号を出力端子に伝え、制御端子に入力される信号がＬのときに、出力端子をハイインピーダンスにする。３ステートバッファの入力端子はマイコンに接続され、制御端子は電源ノードに接続され、出力端子は電源ノードとグランドとの間に逆方向接続となるように直列接続された２つの保護ダイオードの中点、及び、制御部に接続されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】沖電気工業株式会社「ＰＷ６６Ｋフラッシュライタシステム ユーザーズマニュアル」（１９９９−５−１９）ｐ．６−８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、非特許文献１に示されるＲＯＭ書込システムでは、電源ノードに、制御部と、２つの保護ダイオードの内の一方のカソード電極とが接続され、２つの保護ダイオードの中点に、３ステートバッファの出力端子が接続されている。ＡＣアダプタがＲＯＭ書込装置に取り付けられている場合、電源ノードには直流電圧（Ｈｉ信号）が印加されるので、保護ダイオードには逆方向電圧が印加される。そのため、３ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力されることはない。しかしながら、ＡＣアダプタがＲＯＭ書込み装置から外された場合、電源ノードに直流電圧（Ｈｉ信号）が印加されず、Ｌｏ信号が入力されるので、保護ダイオードには順方向電圧が印加される。そのため、３ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力される虞がある。
【０００６】
このような意図しない電流の流動を防ぐ構成として、中点と３ステートバッファとの間にＰｃｈＭＯＳＦＥＴなどを構成要素として含むスイッチング素子を設ける構成が考えられる。しかしながら、この場合、ＭＯＳＦＥＴの寄生ダイオードのために、ＭＯＳＦＥＴに電流が流れ、制御部に３ステートバッファの出力信号が入力される虞がある。このような、意図しない電流が制御部に流れ込むと、制御部に不具合が生じる虞がある。
【０００７】
そこで、本発明は上記問題点に鑑み、不具合の発生が抑制された半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した目的を達成するために、請求項１に記載の発明は、電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となることを特徴とする。
【０００９】
このように本発明によれば、第２入力端子とグランドとの間にスイッチング素子が設けられている。したがって、スイッチング素子がＯＮ状態になると、第２入力端子はグランドと接続され、第２入力端子から常時入力されるＨｉ信号がグランドへ流れ込む。このため、第２入力端子と素子との間に、ＰｃｈＭＯＳＦＥＴを構成要素として含むスイッチング素子が設けられた構成とは異なり、第２入力端子から半導体集積回路内の素子にＨｉ信号が入力することが抑制される。
【００１０】
請求項１に記載の発明では、第１入力端子にＬｏ信号が入力されている時に、スイッチング素子がＯＮ状態となる。換言すれば、素子が第２動作状態に制御されている時に、第２入力端子から常時入力されるＨｉ信号がグランドへ流れ込む。したがって、第２入力端子から常時入力されるＨｉ信号のために、素子に印加される電圧レベルが上昇することが抑制され、素子の第２動作状態が変動することが抑制される。この結果、素子に誤動作などの不具合が生じることが抑制される。
【００１１】
請求項２に記載のように、スイッチング素子は、Ｐｃｈ型ＭＯＳＦＥＴであり、該スイッチング素子のゲート電極と第１入力端子とが電気的に接続された構成が良い。これによれば、第１入力端子にＨｉ信号が入力されると、スイッチング素子がＯＦＦ状態となり、第１入力端子にＬｏ信号が入力されると、スイッチング素子がＯＮ状態となる。このように、第１入力端子に入力される信号が、スイッチング素子の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路の体格の増大、及び、コストの増大が抑制される。
【００１２】
請求項３に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同等なので、その記載を省略する。
【００１３】
請求項４に記載のように、第２入力端子とスイッチング素子との間に、電流制限抵抗が設けられた構成が良い。これによれば、スイッチング素子に印加される第２入力端子の電圧が低減されるので、スイッチング素子の故障及び破壊が抑制される。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る半導体集積回路を示す概略図である。
【図２】図１に示す半導体集積回路の回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体集積回路を示す概略図である。図２は、図１に示す半導体集積回路の回路図である。
【００１６】
図１に示すように、半導体集積回路１００は、要部として、第１入力端子１０と、第２入力端子２０と、スイッチング素子３０と、を有する。第１入力端子１０には、リレー（図示略）を介して第１直流電源１１０が接続され、第２入力端子２０には、プルアップ抵抗１２１を介して第２直流電源１２０が接続されている。この構成により、第２入力端子２０には、絶えず第２直流電源１２０の第２電圧が入力されるが、第１入力端子１０には、リレーの切り替えによって、第１直流電源１１０の第１電圧が入力される時と、入力されない時とがある。本実施形態に係る半導体集積回路１００は、第２入力端子２０とグランドとの間に接続されたスイッチング素子３０を特徴とするが、それについては後述する。
【００１７】
図２に示すように、半導体集積回路１００は、インピーダンス変換回路４０と、センサ回路６０と、これら２つの回路４０，６０を制御する制御回路８０と、を有する。これら３つの回路４０，６０，８０それぞれは、第１電圧によって駆動されるため、第１直流電源１１０と第１入力端子１０との接続が切れると、その駆動が停止する。第１直流電源１１０と第１入力端子１０とが電気的に接続されている際の回路４０，６０，８０の動作状態が、特許請求の範囲に記載の第１動作状態に相当し、第１直流電源１１０と第１入力端子１０との電気的な接続が切れている際の回路４０，６０，８０の動作状態が、特許請求の範囲に記載の第２動作状態に相当する。
【００１８】
インピーダンス変換回路４０は、制御回路８０から出力される制御信号を反転する複数のインバータ４１〜４３と、これら複数のインバータ４１〜４３の出力信号によってＯＮ／ＯＦＦ状態となるＰｃｈＭＯＳＦＥＴ４４及びＮｃｈＭＯＳＦＥＴ４５と、これら２つのＭＯＳＦＥＴ４４，４５を介して入力される第２電圧が一方の入力端子に入力され、他方の入力端子が自身の出力端子に接続されたバッファ４６と、を有する。インバータ４１〜４３、ＰｃｈＭＯＳＦＥＴ４４、バッファ４６それぞれは、第１入力端子１０と電気的に接続されており、第１入力端子１０の電圧によってその動作が決定されるようになっている。
【００１９】
図２に示すように、２つのＭＯＳＦＥＴ４４，４５は、第２入力端子２０とバッファ４６との間で並列接続され、２つのＭＯＳＦＥＴ４４，４５が開状態となると、第２電圧がバッファに入力されるようになっている。また、３つのインバータ４１〜４３が、ＰｃｈＭＯＳＦＥＴ４４のゲート電極と制御回路８０の出力端子との間で直列接続され、第２インバータ４２の出力端子が、ＮｃｈＭＯＳＦＥＴ４５のゲート電極と接続されている。この構成により、３つのインバータ４１〜４３によって３回電圧レベルが反転された制御信号が、ＰｃｈＭＯＳＦＥＴ４４のゲート電極に入力され、２つのインバータ４１，４２によって２回電圧レベルが反転された制御信号が、ＮｃｈＭＯＳＦＥＴ４５のゲート電極に入力される。したがって、各ＭＯＳＦＥＴ４４，４５には、電圧レベルの反転した制御信号が入力される。
【００２０】
ＰｃｈＭＯＳＦＥＴ４４は、ゲート電極にＬｏ信号が入力されるとＯＮ状態、Ｈｉ信号が入力されるとＯＦＦ状態となる。これとは反対に、ＮｃｈＭＯＳＦＥＴ４５は、ゲート電極にＨｉ信号が入力されるとＯＮ状態、Ｌｏ信号が入力されるとＯＦＦ状態となる。そのため、各ＭＯＳＦＥＴ４４，４５は、同一のタイミングでＯＮ状態／ＯＦＦ状態となる。例えば、制御回路８０から電圧レベルがＨｉレベルの制御信号（Ｈｉ信号）が入力されると、ＰｃｈＭＯＳＦＥＴ４４にＬｏ信号が入力され、ＮｃｈＭＯＳＦＥＴ４５にＨｉ信号が入力されるので、各ＭＯＳＦＥＴ４４，４５ともにＯＮ状態となる。これとは反対に、制御回路８０から電圧レベルがＬｏレベルの制御信号（Ｌｏ信号）が入力されると、ＰｃｈＭＯＳＦＥＴ４４にＨｉ信号が入力され、ＮｃｈＭＯＳＦＥＴ４５にＬｏ信号が入力されるので、各ＭＯＳＦＥＴ４４，４５ともにＯＦＦ状態となる。各ＭＯＳＦＥＴ４４，４５がＯＮ状態になると、第２電圧がＭＯＳＦＥＴ４４，４５を介してバッファ４６に入力され、インピーダンスの変換された信号が、バッファ４６から後段側の素子に出力される。
【００２１】
センサ回路６０は、制御信号を反転する複数のインバータ６１〜６３と、これら複数のインバータ６１〜６３の出力信号によってＯＮ／ＯＦＦ状態となるＰｃｈＭＯＳＦＥＴ６４及びＮｃｈＭＯＳＦＥＴ６５と、第１入力端子１０とグランドとの間で、逆方向接続となるように、直列接続された２つの保護ダイオード６６，６７と、保護ダイオード６６，６７の中点を介して、ＭＯＳＦＥＴ６４，６５と接続されたセンサ素子６８と、を有する。インバータ６１〜６３、ＰｃｈＭＯＳＦＥＴ６４、保護ダイオード６６それぞれは、第１入力端子１０と電気的に接続されており、第１入力端子１０の電圧によってその動作が決定されるようになっている。
【００２２】
図２に示すように、２つのＭＯＳＦＥＴ６４，６５は、インピーダンス変換回路４０とセンサ素子６８との間で並列接続され、２つのＭＯＳＦＥＴ６４，６５が開状態となると、インピーダンス変換回路４０とセンサ素子６８とが電気的に接続されるようになっている。また、３つのインバータ６１〜６３が、ＰｃｈＭＯＳＦＥＴ６４のゲート電極と制御回路８０の出力端子との間で直列接続され、第２インバータ６２の出力端子が、ＮｃｈＭＯＳＦＥＴ６５のゲート電極と接続されている。この構成により、３つのインバータ６１〜６３によって３回電圧レベルが反転された制御信号が、ＰｃｈＭＯＳＦＥＴ６４のゲート電極に入力され、２つのインバータ６１，６２によって２回電圧レベルが反転された制御信号が、ＮｃｈＭＯＳＦＥＴ６５のゲート電極に入力される。この構成により、各ＭＯＳＦＥＴ６４，６５には、電圧レベルの反転した制御信号が入力されるため、各ＭＯＳＦＥＴ６４，６５は、同一のタイミングでＯＮ状態／ＯＦＦ状態となる。なお、本実施形態に係るセンサ素子６８は、水温センサである。
【００２３】
制御回路８０は、制御信号を、インバータ４１〜４３，６１〜６３を介して、ＭＯＳＦＥＴ４４，４５，６４，６５のゲート電極に入力することで、ＭＯＳＦＥＴ４４，４５，６４，６５をＯＮ／ＯＦＦ制御するものである。インバータ４１〜４３に入力される制御信号と、インバータ６１〜６３に入力される制御信号の電圧レベルは反転しており、ＭＯＳＦＥＴ４４，４５とＭＯＳＦＥＴ６４，６５とがＯＮ状態となるタイミングが異なっている。したがって、ＭＯＳＦＥＴ４４，４５がＯＮ状態となっている場合、ＭＯＳＦＥＴ６４，６５はＯＦＦ状態となっているので、第２電圧はセンサ素子６８に入力されず、バッファ４６だけに入力される。
【００２４】
次に、本実施形態に係る半導体集積回路１００の特徴点であるスイッチング素子３０を説明する。本実施形態に係るスイッチング素子３０は、ＰｃｈＭＯＳＦＥＴであり、そのゲート電極が第１入力端子１０と電気的に接続され、そのソース電極が第２入力端子２０とＭＯＳＦＥＴ４４，４５との間に接続され、そのドレイン電極がグランドに接続されている。この構成により、第１入力端子１０と第１直流電源１１０とが電気的に接続されている場合、スイッチング素子３０はＯＦＦ状態となり、第１入力端子１０と第１直流電源１１０との電気的な接続が切れると、ＯＮ状態となる。なお、本実施形態では、電流制限抵抗３１が、第２入力端子２０とスイッチング素子３０のソース電極との間に配置されている。
【００２５】
次に、本実施形態に係る半導体集積回路１００の作用効果を説明する。上記したように、第２入力端子２０とグランドとの間にスイッチング素子３０が設けられている。したがって、スイッチング素子３０がＯＮ状態になると、第２入力端子２０はグランドに接続され、第２入力端子２０から常時入力されるＨｉ信号（第２電圧）がグランドへ流れ込む。このため、第２入力端子２０とインピーダンス変換回路４０との間に、ＰｃｈＭＯＳＦＥＴを構成要素として含むスイッチング素子が設けられた構成とは異なり、ＭＯＳＦＥＴの寄生ダイオードのために、第２入力端子２０からインピーダンス変換回路４０にＨｉ信号が入力することが抑制される。
【００２６】
本実施形態では、第１入力端子１０と第１直流電源１１０との電気的な接続が切れると、スイッチング素子３０がＯＮ状態となる。換言すれば、回路４０，６０，８０が駆動を停止している時に、第２入力端子２０から常時入力されるＨｉ信号がグランドへ流れ込む。したがって、第１入力端子１０と第１直流電源１１０との電気的な接続が切れているにも関わらず、第２入力端子２０から常時入力されるＨｉ信号のために、回路４０，６０，８０に印加される電圧レベルが上昇することが抑制され、回路４０，６０，８０の停止状態が変動することが抑制される。この結果、回路４０，６０，８０に誤動作などの不具合が生じることが抑制される。
【００２７】
スイッチング素子３０のゲート電極が第１入力端子１０と電気的に接続されている。これによれば、第１入力端子１０にＨｉ信号が入力されると、スイッチング素子３０がＯＦＦ状態となり、第１入力端子１０にＬｏ信号が入力されると、スイッチング素子３０がＯＮ状態となる。このように、第１入力端子１０に入力される信号が、スイッチング素子３０の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路１００の体格の増大、及び、コストの増大が抑制される。
【００２８】
電流制限抵抗３１が、第２入力端子２０とスイッチング素子３０のソース電極との間に配置されている。これによれば、スイッチング素子３０に印加される第２入力端子２０の電圧が低減されるので、スイッチング素子３０の故障及び破壊が抑制される。
【００２９】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００３０】
本実施形態では、スイッチング素子３０がＰｃｈＭＯＳＦＥＴである例を示した。しかしながら、スイッチング素子３０としては、上記例に限定されず、例えば、ＮＰＮバイポーラトランジスタを採用することもできる。
【００３１】
本実施形態では、半導体集積回路１００は、インピーダンス変換回路４０と、センサ回路６０と、これら２つの回路４０，６０を制御する制御回路８０と、を有する例を示した。しかしながら、半導体集積回路１００が有する素子（回路）、すなわち、スイッチング素子３０の後段に位置する素子（回路）としては、上記例に限定されない。第１入力端子１０と第１直流電源１１０とが電気的に接続された場合に第１動作状態、第１入力端子１０と第１直流電源１１０との電気的な接続が切れた場合に第２動作状態に動作し、第２入力端子２０と電気的に接続された素子（回路）であれば、適宜採用することができる。
【符号の説明】
【００３２】
１０・・・第１入力端子
２０・・・第２入力端子
３０・・・スイッチング素子
４０・・・インピーダンス変換回路
６０・・・センサ回路
８０・・・制御回路
１００・・・半導体集積回路
【特許請求の範囲】
【請求項１】
電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、
Ｈｉ信号が常時入力される第２入力端子と、
前記第１入力端子のＨｉ信号によって第１動作状態、前記第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、
前記第２入力端子と前記グランドとの間にスイッチング素子が設けられており、
該スイッチング素子は、前記第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、前記第１入力端子にＬｏ信号が入力されている時にＯＮ状態となることを特徴とする半導体集積回路。
【請求項２】
前記スイッチング素子は、Ｐｃｈ型ＭＯＳＦＥＴであり、
該スイッチング素子のゲート電極と前記第１入力端子とが電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スイッチング素子は、ＮＰＮバイポーラトランジスタであり、
前記スイッチング素子のベース電極と前記第１入力端子とが電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第２入力端子と前記スイッチング素子との間に、電流制限抵抗が設けられていることを特徴とする請求項１〜３いずれか１項に記載の半導体集積回路。
【請求項１】
電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、
Ｈｉ信号が常時入力される第２入力端子と、
前記第１入力端子のＨｉ信号によって第１動作状態、前記第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、
前記第２入力端子と前記グランドとの間にスイッチング素子が設けられており、
該スイッチング素子は、前記第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、前記第１入力端子にＬｏ信号が入力されている時にＯＮ状態となることを特徴とする半導体集積回路。
【請求項２】
前記スイッチング素子は、Ｐｃｈ型ＭＯＳＦＥＴであり、
該スイッチング素子のゲート電極と前記第１入力端子とが電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スイッチング素子は、ＮＰＮバイポーラトランジスタであり、
前記スイッチング素子のベース電極と前記第１入力端子とが電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第２入力端子と前記スイッチング素子との間に、電流制限抵抗が設けられていることを特徴とする請求項１〜３いずれか１項に記載の半導体集積回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−９０２４８（Ｐ２０１３−９０２４８Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１０５６（Ｐ２０１１−２３１０５６）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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