【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】不具合の発生が抑制された半導体集積回路を提供する。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。 （もっと読む）

【課題】積層され、貫通電極で相互に接続された複数の半導体チップの出力インピーダンスのバラツキを抑える。
【解決手段】半導体装置１００は、第１の被制御チップ１１０と、第１の被制御チップ１１０を制御する制御チップ１２０とを備える。第１の被制御チップ１１０は、第１の出力回路と同一の構成を持つ第１のレプリカ出力回路１１１と、第１のレプリカ出力回路１１１に接続される第１のＺＱ端子１１２と、第１のＺＱ端子に接続される第１の貫通電極１１３と、第１のレプリカ出力回路１１１のインピーダンスを設定する第１の制御回路１１４と、を含む。制御チップ１２０は、第１の貫通電極１１３に接続される第２のＺＱ端子１２１と、第２のＺＱ端子１２１の電圧と参照電圧Ｖｒｅｆとを比較する比較回路１２２と、比較回路１２２からの比較結果に応じて処理を行う第２の制御回路１２３と、を含む。 （もっと読む）

【課題】受信動作への切換時に発生するノイズを抑制する。
【解決手段】受信回路１０は、圧電センサ２の受信信号ＳＰ及びＳＮを増幅するアンプ１５と、圧電センサ２の一端とアンプ１５の一端との間に並列接続されて受信動作への切換時に位相をずらしてオンされる複数のトランジスタ１１ａ及び１１ｂ（ないしは１２ａ及び１２ｂ）と、を有する。 （もっと読む）

【課題】消費電力が小さく抑えられ、出力される電位の振幅が小さくなるのを防ぐことができる、単極性のトランジスタを用いた半導体装置。
【解決手段】第１電位を有する第１配線、第２電位を有する第２配線、及び第３電位を有する第３配線と、極性が同じである第１トランジスタ及び第２トランジスタと、第１トランジスタ及び第２トランジスタのゲートに第１電位を与えるか、第１トランジスタ及び第２トランジスタのゲートに第３電位を与えるかを選択し、なおかつ、第１トランジスタ及び第２トランジスタのドレイン端子に、１電位を与えるか否かを選択する複数の第３トランジスタと、を有し、第１トランジスタのソース端子は、第２配線に接続され、第２トランジスタのソース端子は、第３配線に接続されている半導体装置。 （もっと読む）

【課題】従来の半導体装置では、エンファシスの有無により消費電流が変動する問題があった。
【解決手段】本発明の半導体装置は、抵抗値を、エンファシスモードにおいて第１の抵抗値とし、非エンファシスモードにおいて第１の抵抗値よりも小さな第２の抵抗値とする可変抵抗３０と、出力インピーダンスを、エンファシスモードにおいて第３の抵抗値とし、非エンファシスモードにおいて前記第３の抵抗値よりも大きな第４の抵抗値とする第１の駆動部１０と、出力インピーダンスを、エンファシスモードにおいて第５の抵抗値とし、非エンファシスモードにおいて第５の抵抗値よりも大きな第６の抵抗値とする第２の駆動部１１と、入力信号に応じて第１、第２の駆動部の導通状態を制御すると共に、エンファシスモードと非エンファシスモードとにおいて第１、第２の駆動部の出力インピーダンスと可変抵抗の抵抗値を切り換える制御部と、を有する。 （もっと読む）

【課題】本発明は、出力駆動回路及びトランジスタ出力回路を提供する。
【解決手段】第１のスイッチ１１３のオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給する第１のトランジスタ１１１を含む第１の駆動回路部１１０と、第１のスイッチ１１３と相補的に動作する第２のスイッチ１３３のオン動作によって生成されたワンショットパルスによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させる第２のトランジスタ１３１を含む第２の駆動回路部１３０と、第１の駆動回路部１１０と並列されるように高電圧電源端と出力トランジスタのゲートとの間に配置され、第２のスイッチ１３３のオン動作によって放電した出力トランジスタのゲート電位を保持させる出力駆動電圧クランピング部１５０とを含む。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】トランシーバ回路３０等の通信回路に接続される通信線１０を構成するＨライン通信線１０Ｈ，Ｌライン通信線１０Ｌ間にリンギング抑制回路１が設けられる。リンギング抑制回路１において、バイポーラトランジスタＴ１のエミッタはＨライン通信線１０Ｈに接続され、コレクタはＬライン通信線１０Ｌに接続され、ベースはコンデンサＣ１の一方電極及び抵抗Ｒ１の一端に接続され、コンデンサＣ１の他方電極はＬライン通信線１０Ｌに接続され、抵抗Ｒ１の他端はＨライン通信線１０Ｈに接続される。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】２つの出力信号間のタイミングのずれを低減すること。
【解決手段】入力信号ＩＮ，ＸＩＮはトランジスタＭ１，Ｍ２のゲートに供給される。トランジスタＭ１のドレインはトランジスタＭ３のドレインとトランジスタＭ４のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ３のゲートとトランジスタＭ４のドレインに接続される。また、トランジスタＭ１，Ｍ２のドレインは差動対のトランジスタＭ１１，Ｍ１２のゲートに接続される。トランジスタＭ３，Ｍ４のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ５が接続される。トランジスタＭ１１，Ｍ１２のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ１３が接続される。 （もっと読む）

【課題】本発明は、ハイレベルの入力信号に混入されたローレベルのノイズ及びローレベルの入力信号に混入されたハイレベルのノイズをより効果よく取り除くことができる半導体回路を提供する。
【解決手段】 入力信号を所定時間遅延して出力する遅延部１２０、２２０、３２０と、該入力信号のレベルによって電圧を充放電させる電圧調整部１４０、２４０、３４０と、該入力信号のレベル及び遅延部１２０、２２０、３２０から出力される信号のレベルを用いて生成された信号によって、電圧調整部１４０、２４０、３４０の充放電動作を制御する組合せ部１６０、２６０、３６０とを含む。 （もっと読む）

【課題】出力回路のインピーダンス調整の精度を向上する半導体装置を提供する。
【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファを含む出力回路（出力バッファ１０１）と、複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（出力制御回路１５０）と、複数の単位バッファのそれぞれのインピーダンスを調整するインピーダンス調整部であって、当該インピーダンス調整部は、制御回路によって選択的に活性化された１又は複数個の単位バッファ回路の個数が変化することに応じて複数の単位バッファのそれぞれのインピーダンスを調整する、インピーダンス調整部（インピーダンス調整部３０）と、を備える。 （もっと読む）

【課題】より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＮチャネルＭＯＳＦＥＴ７を接続し、制御回路１４は、伝送線路３を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、ＮチャネルＭＯＳＦＥＴ７を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にＮチャネルＭＯＳＦＥＴ７が導通することで信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。 （もっと読む）

【課題】データ送信における電圧ジッターを減少させる送信器回路を提供すること。
【解決手段】第一の電流源と、該第一の電流源と第一のノードとの間に結合されている第一のフィルタと、該第一の電流源と第二のノードとの間に結合されている第二のフィルタと、第二の電流源と、該第二の電流源と第三のノードとの間に結合されている第三のフィルタと、該第二の電流源と第四のノードとの間に結合されている第四のフィルタと、該第一のノード、該第二のノード、該第三のノードおよび該第四のノードに結合されているドライバースイッチ回路などを含む、送信器回路。 （もっと読む）

【課題】本発明は、電源回路を提供することを目的とする。
【解決手段】本発明の電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、スイッチングユニットは、第一端、第二端、第一端と第二端との間の接続及び切断を制御するスイッチング端を備え、第一端は、電源に接続され、第二端は、１つのロードに接続され、スイッチング端は、制御端に接続され、第二電力供給回路及び第三電力供給回路は、全て遅延回路をさらに備え、遅延回路は、制御回路の制御端とスイッチングユニットのスイッチング端との間に接続され、第三電力供給回路の遅延回路の遅延時間は、第二電力供給回路の遅延回路の遅延時間より大きい。 （もっと読む）

【課題】回路規模の増大を抑制しながら、コネクタに接続されたチャージャーの種類を的確に認識する。
【解決手段】電源検出回路１２は、ＶＢＵＳ端子への外部からの給電を検出する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の電圧を検出することにより、チャージャーの種類を特定する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の少なくとも一方のオープン、プルアップ、プルダウンまたは両端子間のショートを検出する。 （もっと読む）

【課題】レベル変換時の信号の立ち上がりを速くすることのできるレベル変換バススイッチを提供する。
【解決手段】実施形態のレベル変換バススイッチは、低電圧レベル信号が伝送される低電圧レベル信号線と高電圧レベル信号が伝送される高電圧レベル信号線との間に、低電圧レベルの制御信号により導通が制御されるＭＯＳトランジスタ型のスイッチ１が接続され、高電圧レベル信号線と高電圧電源線ＶｃｃＢとの間に、プルアップ抵抗２が接続される。このレベル変換バススイッチでは、加速回路３が、高電圧レベル信号の立ち上がりをプルアップ抵抗２による立ち上がりよりも速くし、加速期間制御回路４が、加速回路３の作動期間を制御する。 （もっと読む）

【課題】出力バッファーの面積・体積・部品点数の増加を抑制するとともに、ドライブ能力を向上させることが可能な出力バッファー回路を提供する。
【解決手段】第一駆動信号ＬＩＮを伝達する第一入力経路４ａ、第二駆動信号ＲＩＮを伝達する第二入力経路４ｂ、第一入力経路４ａと対応する第一出力バッファー６ａ及び第二入力経路４ｂと対応する第二出力バッファー６ｂを備える出力バッファー回路１において、入力経路切り替え手段８が、ステレオモード及びモノラルモードのうち、モノラルモードでは、第一入力経路４ａと第一出力バッファー６ａ及び第二出力バッファー６ｂとを電気的に接続させ、出力経路切り替え手段１０が、第一出力バッファー６ａ及び第二出力バッファー６ｂと、第一入力経路４ａ及び第一出力バッファー６ａと対応する第一負荷２ａとを、電気的に接続させる。 （もっと読む）

【課題】可変抵抗回路の抵抗値の調整可能範囲が大きな半導体装置を提供する。
【解決手段】この半導体装置は、複数組の抵抗素子ＲＡ，ＲＢおよび複数組のトランジスタＰ，Ｑを含む出力バッファＤＯＢと、複数のレプリカ回路ＲＰと、複数組の演算増幅器ＡＰ，ＡＮとを備え、出力バッファＤＯＢの出力インピーダンスＺｐ，Ｚｎが所定値になるように、複数組のトランジスタＰ，Ｑのドレイン電流を調整する。したがって、製造プロセスなどの変動によって抵抗素子ＲＡ，ＲＢの抵抗値が大きく変動した場合でも、出力インピーダンスＺｐ，Ｚｎを所定値に設定できる。 （もっと読む）

【課題】低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供すること。
【解決手段】本発明にかかる判定帰還型イコライズ回路は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３を備える。ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎをサンプリングし、サンプリングした信号を加算したサンプル信号ＳＳ及びＳＳＢを出力する。ラッチ回路２は、差動サンプル信号サンプル信号ＳＳ及びＳＳＢの差電圧を増幅し、増幅した信号を保持する。なお、ラッチ回路２は、差動サンプル信号ＳＳ及びＳＳＢが過渡状態にあるときの差電圧を増幅する。バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 （もっと読む）