リンギング抑制回路
【課題】より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線3P,3N間に、NチャネルMOSFET7を接続し、制御回路14は、伝送線路3を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、NチャネルMOSFET7を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にNチャネルMOSFET7が導通することで信号線3P,3N間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。
【解決手段】一対の信号線3P,3N間に、NチャネルMOSFET7を接続し、制御回路14は、伝送線路3を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、NチャネルMOSFET7を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にNチャネルMOSFET7が導通することで信号線3P,3N間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一対の高電位側信号線,低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【0002】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み,すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献1では、伝送路の終端回路11において、信号の電圧レベルがロー,ハイ間で遷移する場合に、遅延回路13において付与される遅延時間の間、終端5のインピーダンスを一時的に低下させる技術が開示されている。
【0003】
特許文献1では、従来使用されている終端切換回路40に対して並列に補助切換回路41を接続しており、補助切換回路41では、電源Vccとグランドとの間に4個のMOSFETを直列に接続し、それらのスイッチング制御を、終端5に伝送された信号と、当該信号を3直列のインバータ21〜23により遅延させ、且つ反転させた信号とにより行っている。しかしながら、このような構成では、終端5を電源Vcc又はグランドに一時的に接続する際に過渡的に、両者の間に複数のMOSFETのオン抵抗が直列に、若しくは直列及び並列に接続される状態となる。このため、終端5のインピーダンスを十分に低下させることができない。オン抵抗を低下させるにはMOSFETのサイズを大きくする必要があるが、そうすると、終端回路11が大型化することになる。
【0004】
また、特許文献2では、差動信号を伝送する高電圧信号線路102,低電圧信号線路103の間にスイッチ202を接続し、波形歪検出部201が線路102,103間電圧の大小関係が逆転したことを検出すると、スイッチ202を閉じて線路102,103間を短絡させる構成が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−127805号公報(図1参照)
【特許文献2】特開2010−103944号公報(図8参照)
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献2のように、線路102,103間を短絡させれば線路間インピーダンスはゼロになり、伝送された信号を受信するノードの近傍では信号波形の歪みを低減することができる。しかしながら、短絡の場合は波形の歪み成分のエネルギーが消費されないため、そのエネルギーは短絡点より反射して信号を送信したノードの側に到達することになる。したがって、他のノードに悪影響を及ぼす結果となる。
【0007】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【0008】
請求項1記載のリンギング抑制回路によれば、伝送線路を構成する一対の信号線間に、電圧駆動型で単一の線間スイッチング素子を接続し、制御手段は、伝送線路を介して伝送される差動信号のレベルがハイ,ローの間で変化したことを検出すると、線間スイッチング素子を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間に線間スイッチング素子が導通することで信号線間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【0009】
請求項2記載のリンギング抑制回路によれば、制御手段を、差動信号のレベルを反転して出力する反転回路と、差動信号のレベルを一定期間遅延させて出力する遅延回路とを備えて構成し、反転回路より出力される信号と、遅延回路より出力される信号との論理積信号によって線間スイッチング素子のスイッチング動作を制御する。尚、ここで言う「論理積」は、入出力が正論理,負論理の何れでも良く、例えば入力が正論理で出力が負論理であっても良い。斯様に構成すれば、遅延回路によって付与される一定期間の間に、反転回路の出力信号と遅延回路の出力信号とが同じ論理となるので、その論理積信号により線間スイッチング素子を導通させればリンギングを抑制できる。
【0010】
請求項3記載のリンギング抑制回路によれば、反転回路を第1スイッチング素子で構成し、遅延回路を、第2及び第3スイッチング素子と、RCフィルタ回路とを備えて構成しする。そして、第3スイッチング素子の非基準側導通端子を第2スイッチング素子の制御端子に接続し、RCフィルタ回路を、一対の信号線の一方と第3スイッチング素子の制御端子との間に接続する。すなわち、第1スイッチング素子を介すことで信号レベルを反転させることができ、RCフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、RCフィルタ回路を介して遅延させた信号により第3及び第2スイッチング素子をスイッチング動作させて、並列に接続されている第1スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【0011】
ところで、伝送線路を介して差動信号を伝送する構成では、送信側のノードは、自身のグランド電位を基準に信号線をドライブすることで信号を送信する。しかしながら、伝送線路が長くなり、送信側のノードと受信側のノード若しくは終端回路との距離が離れている状態では、各ノードにおけるグランド電位が数V程度相違することがある。したがって、リンギング抑制回路と送信側のノードとの間でグランド電位が相違しているためRCフィルタ回路を構成するコンデンサの充放電時間が変化すると、リンギングの抑制効果を十分に得られなくなることが想定される。
【0012】
これに対して請求項3の構成では、RCフィルタ回路が伝送路間に接続されているので(コンデンサが第2スイッチング素子の制御端子と信号線の他方との間に接続される)、たとえノード間にグランド電位差があったとしてもコンデンサの充放電時間は差動信号の電位差で決まるので、線間スイッチング素子を導通させる時間が一定となる。したがって、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【0013】
請求項4記載のリンギング抑制回路によれば、第3スイッチング素子の制御端子を、一対の信号線の一方に接続し、RCフィルタ回路を、第3スイッチング素子の非基準側導通端子と第2スイッチング素子の制御端子との間に接続する。このように構成すれば、差動信号のレベルが変化したことをトリガとし、第2スイッチング素子を介してRCフィルタ回路を構成するコンデンサの充電状態を変化させ、前記充電状態の変化に応じて第3スイッチング素子のスイッチング状態を変化させて一定期間の遅延を付与することができる。
【0014】
すなわち、第1スイッチング素子を介すことで信号レベルを反転させることができ、RCフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、RCフィルタ回路を介して遅延させた信号により第2スイッチング素子をスイッチング動作させて、並列に接続されている第1スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【0015】
請求項5記載のリンギング抑制回路によれば、一対の信号線間に、各スイッチング素子が、低電位側信号線の電位を基準電位としてスイッチング動作する第1抑制回路と、各スイッチング素子が、高電位側信号線の電位を基準電位としてスイッチング動作する第2抑制回路とを並列に接続する。すなわち、電圧駆動型のスイッチング素子は、電位基準側導通端子との制御端子との電位差(端子間電位差と称す)に応じてスイッチング動作する。したがって、基準電位とする低電位側信号線の電位又は高電位側信号線の電位が変化すると、各スイッチング素子の導電型や接続状態に応じて、端子間電位差が拡がる場合と狭まる場合とがある。
【0016】
第1抑制回路を構成する各スイッチング素子は、低電位側信号線の電位を基準電位としてスイッチング動作するので、低電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。また、第2抑制回路を構成する各スイッチング素子は、高電位側信号線の電位を基準電位としてスイッチング動作するので、高電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。
【0017】
そして、請求項4について述べたように、各ノード間のグランド電位に差があることで、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して高くなっていれば、制御端子と低電位側信号線との電位差が狭まることで第1抑制回路側のスイッチング素子はスイッチング動作し難くなる。しかしこの時、高電位側信号線の電位も、抑制回路側のグランドレベルに対して通常より高くなるため、第2抑制回路側のスイッチング素子はスイッチング動作し易くなる。
【0018】
逆に、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して低くなっていれば、制御端子と低電位側信号線との電位差が拡がることで第1抑制回路側のスイッチング素子はスイッチング動作し易くなるが、高電位側信号線の電位も抑制回路側のグランドレベルに対して通常より低くなるため、第2抑制回路側のスイッチング素子はスイッチング動作し難くなる。そこで、一対の信号線間に第1及び第2抑制回路を並列に接続すれば、ノード間のグランド電位に差がある状態でも第1又は第2抑制回路の何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【0019】
請求項6記載のリンギング抑制回路によれば、線間スイッチング素子並びに第1〜第3スイッチング素子を、第0〜第3NチャネルMOSFETで構成する。この場合、各NチャネルMOSFETの電位基準側導通端子であるソースは何れも低電位側信号線に接続され、第1NチャネルMOSFETは、ゲートに接続される高電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン,ローレベルであればオフする。
【0020】
第3NチャネルMOSFETは、ドレインが抵抗素子を介してプルアップされ、請求項3に対応する構成では差動信号レベルがハイの場合にオン状態となり、RCフィルタ回路のコンデンサを放電させる。これにより、第2NチャネルMOSFETはオフとなっているが、第1NチャネルMOSFETがオンしているので、第0NチャネルMOSFETのゲート電位はローレベルとなり、オフ状態となっている。
【0021】
そして、差動信号レベルがハイからローに変化すると第1NチャネルMOSFETがターンオフするので、第0NチャネルMOSFETは、ゲート電位がハイレベルとなりターンオンする。これにより、1対の信号線間は第0NチャネルMOSFETのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第3NチャネルMOSFETがターンオフしてRCフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第2NチャネルMOSFETがターンオンするので、第0NチャネルMOSFETは、ゲート電位がローレベルとなりターンオフする。
【0022】
また、請求項4に対応する構成では第3NチャネルMOSFETとRCフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はRCフィルタ回路のコンデンサは充電されており、第3NチャネルMOSFETがオンして第2NチャネルMOSFETはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第3NチャネルMOSFETがターンオフして第2NチャネルMOSFETがターンオンする。したがって、第2NチャネルMOSFET以降の動作は請求項3の場合と同様になる。
【0023】
請求項7記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値がプルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、電源より線間スイッチング素子のゲートを充電する電流を流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【0024】
請求項8記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、前記通信ノードの制御部とする。そして、遮断用素子制御手段は、第0NチャネルMOSFETと第2NチャネルMOSFETとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【0025】
すなわち、請求項6又は7の構成では、第2NチャネルMOSFETは、ゲートがプルアップされているので差動信号がローレベルとなる期間にオン状態となっている。そのため、電流が電源から第2NチャネルMOSFETを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【0026】
請求項9記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が0V(ローレベル)になっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【0027】
請求項10記載のリンギング抑制回路によれば、一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、直列回路の共通接続点を第1NチャネルMOSFETのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第1NチャネルMOSFETのゲート電位を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第1NチャネルMOSFETがターンオンすることを抑制し、第0NチャネルMOSFETが一時的にターンオフすることを防止できる。
【0028】
請求項11記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第1NチャネルMOSFETを直ちにターンオフさせることができる。
【0029】
請求項12記載のリンギング抑制回路によれば、線間スイッチング素子並びに第1〜第3スイッチング素子を、第0〜第3PチャネルMOSFETで構成する。この場合、各PチャネルMOSFETの電位基準側導通端子であるソースは何れも高電位側信号線に接続され、第1PチャネルMOSFETは、ゲートに接続される低電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン,ローレベルであればオフする。
【0030】
第3PチャネルMOSFETは、ドレインが抵抗素子を介してプルダウンされ、請求項3に対応する構成では差動信号レベルがハイの場合にオン状態となり、RCフィルタ回路のコンデンサを放電させる。これにより、第2PチャネルMOSFETはオフとなっているが、第1PチャネルMOSFETがオンしているので、第0PチャネルMOSFETのゲート電位はローレベルとなり、オフ状態となっている。
【0031】
そして、差動信号レベルがハイからローに変化すると第1PチャネルMOSFETがターンオフするので、第0PチャネルMOSFETは、ゲート電位がローレベルとなりターンオンする。これにより、1対の信号線間は第0PチャネルMOSFETのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第3PチャネルMOSFETがターンオフしてRCフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第2PチャネルMOSFETがターンオンするので、第0PチャネルMOSFETは、ゲート電位がハイレベルとなりターンオフする。
【0032】
また、請求項4に対応する構成では第3PチャネルMOSFETとRCフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はRCフィルタ回路のコンデンサは充電されており、第3PチャネルMOSFETがオンして第2PチャネルMOSFETはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第3PチャネルMOSFETがターンオフして第2PチャネルMOSFETがターンオンする。したがって、第2PチャネルMOSFET以降の動作は請求項3の場合と同様になる。
【0033】
請求項13記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値がプルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、線間スイッチング素子のゲートを放電する電流を低電位側信号線に流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【0034】
請求項14記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、通信ノードの制御部とする。そして、遮断用素子制御手段は、第0PチャネルMOSFETと第2PチャネルMOSFETとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【0035】
すなわち、請求項12又は13の構成では、第2PチャネルMOSFETは、ゲートがプルダウンされているので差動信号が非伝送状態となる期間にオン状態となっている。そのため、電流が電源から第2PチャネルMOSFETを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【0036】
請求項15記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が0Vになっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【0037】
請求項16記載のリンギング抑制回路によれば、一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、直列回路の共通接続点を第1PチャネルMOSFETのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第1PチャネルMOSFETのソース−ゲート間電圧を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第1PチャネルMOSFETがターンオンすることを抑制し、第0PチャネルMOSFETが一時的にターンオフすることを防止できる。
【0038】
請求項17記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第1PチャネルMOSFETを直ちにターンオフさせることができる。
【図面の簡単な説明】
【0039】
【図1】第1実施例であり、リンギング抑制回路の構成を示す図
【図2】リンギング抑制回路の動作を示すタイミングチャート
【図3】第2実施例を示す図1相当図
【図4】図2相当図
【図5】第3実施例を示す図1相当図
【図6】第4実施例を示す図1相当図
【図7】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図8】第5実施例を示す図1相当図
【図9】図7相当図(グランドオフセット0Vの場合)
【図10】図7相当図(グランドオフセット−7.5Vの場合)
【図11】図7相当図(グランドオフセット+9.5Vの場合)
【図12】第6実施例を示す図1相当図
【図13】図7相当図(グランドオフセット0Vの場合)
【図14】図7相当図(グランドオフセット−7.5Vの場合)
【図15】図7相当図(グランドオフセット+9.5Vの場合)
【図16】第7実施例を示す図12相当図
【図17】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図18】第8実施例を示す図5相当図
【図19】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図20】通信ノードの構成を概略的に示すブロック図
【図21】第9実施例を示す図18相当図
【図22】図2相当図
【図23】第10実施例を示す図18相当図
【発明を実施するための形態】
【0040】
(第1実施例)
以下、第1実施例について図1及び図2を参照して説明する。図1は、リンギング抑制回路の構成を示している。リンギング抑制回路1は、送信回路(又は受信回路でも良い)2と共に、高電位側信号線3P,低電位側信号線3Nよりなる伝送線路3の間に並列に接続されている。リンギング抑制回路1は、ソース(電位基準側導通端子)が何れも低電位側信号線3Nに接続される4つのNチャネルMOSFET4〜7(第3〜第0NチャネルMOSFET)を備え、NチャネルMOSFET4及び6のゲート(制御端子)は、高電位側信号線3Pに接続されている。
【0041】
NチャネルMOSFET7(線間スイッチング素子)のドレイン(非基準側導通端子)は、高電位側信号線3Pに接続されており、NチャネルMOSFET4及び6のドレインは、NチャネルMOSFET7のゲートに接続されていると共に抵抗素子8を介してハイレベル(電源レベル;Vcc)にプルアップされている。NチャネルMOSFET4(第3スイッチング素子)のドレインは、抵抗素子9を介してハイレベルにプルアップされていると共に、抵抗素子10を介してNチャネルMOSFET5(第2スイッチング素子)のゲートに接続されている。また、前記ゲートは、コンデンサ11を介して低電位側信号線3Nに接続されている。
すなわち、抵抗素子10及びコンデンサ11は、RCフィルタ回路12を構成している。そして、NチャネルMOSFET4及び5,抵抗素子9及びRCフィルタ回路12は遅延回路13を構成しており、遅延回路13と、抵抗素子8及びNチャネルMOSFET6(第1スイッチング素子)とは制御回路(制御手段)14を構成している。
【0042】
次に、第1実施例の作用について図2を参照して説明する。伝送線路3は、例えば車載LANの1つであるCANのように、伝送線路3によりハイレベル,ローレベルの2値信号を差動信号として伝送する。例えば電源電圧が5Vの場合、高電位側信号線3P(CAN−H),低電位側信号線3N(CAN−L)は、非ドライブ状態において何れも中間電位である2.5Vに設定され、差動電圧は0Vであり、差動信号はローレベル(レセッシブ)となる。
【0043】
そして、送信回路2が伝送線路3をドライブすると、高電位側信号線3Pは例えば3.5V以上に、低電位側信号線3Nは例えば1.5V以下にドライブされ、差動電圧は2V以上となり、差動信号はハイレベル(ドミナント)となる。また、図示しないが、高電位側信号線3P,低電位側信号線3Nの両端は120Ωの抵抗素子により終端されている。したがって、差動信号レベルがハイからローに変化する際には、伝送線路3が非ドライブ状態となり伝送線路3のインピーダンスが高くなることから、差動信号波形にリンギングが発生する。
【0044】
図2は、(a)差動信号レベルがハイからローに変化する際の各NチャネルMOSFET4〜7のゲート電位,すなわちオンオフ状態を示している。差動信号レベルがハイの場合、(c)NチャネルMOSFET4及び6はオンしているので、(d)NチャネルMOSFET5はオフしている。したがって、(b)NチャネルMOSFET7はオフ状態となっている。
【0045】
この状態から、(a)差動信号レベルがハイからローに変化すると、(c)NチャネルMOSFET4及び6がターンオフするので(b)NチャネルMOSFET7がターンオンする。すると、高電位側信号線3P,低電位側信号線3N間はNチャネルMOSFET7のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【0046】
NチャネルMOSFET4がターンオフすると、コンデンサ11が抵抗素子9及び10を介して充電されるので、コンデンサ11の端子電圧がNチャネルMOSFET5の閾値電圧を超えて上昇すると、(d)NチャネルMOSFET5がターンオンする。すると、(b)NチャネルMOSFET7のゲート電圧がローレベルとなり、NチャネルMOSFET7はターンオフする。すなわち、NチャネルMOSFET7は、NチャネルMOSFET4〜6が何れもオフしている期間(歪み抑制期間)にオンとなり、高電位側信号線3P,低電位側信号線3N間をそのオン抵抗を介して接続する。
【0047】
ここで、リンギング抑制回路1が、差動信号がハイレベルからローレベルに変化したことをトリガとしてNチャネルMOSFET7をターンオンさせる動作は、以下のようなロジックで動作していると見ることができる。すなわち、NチャネルMOSFET6は、ゲートに与えられる差動信号レベルを反転させてドレインに出力する反転回路であり、NチャネルMOSFET5は、差動信号の立下り変化を、NチャネルMOSFET4及びRCフィルタ回路12を介し、一定時間遅延させてドレインに出力する。そして、NチャネルMOSFET7は、NチャネルMOSFET4及び6のドレインレベルが何れもハイを示す期間に自身のゲートがハイレベルとなり、すなわち双方のドレインレベルの論理積条件によりターンオンする。したがって、反転回路の出力信号と遅延回路13の出力信号との論理積信号が、NチャネルMOSFET7のゲートに出力される構成と等価である。
【0048】
以上のように本実施例によれば、一対の信号線3P,3N間にNチャネルMOSFET7を接続し、制御回路14は、伝送線路3を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、NチャネルMOSFET7を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にNチャネルMOSFET7が導通することで信号線3P,3N間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【0049】
そして、制御回路14を、差動信号のレベルを反転して出力する反転回路;NチャネルMOSFET6と、差動信号のレベルを一定期間遅延させて出力する遅延回路13とを備えて構成し、反転回路より出力される信号と遅延回路13より出力される信号との論理積信号によりNチャネルMOSFET7をターンオンさせる構成とした。また、遅延回路13を、NチャネルMOSFET4及び5と、RCフィルタ回路12を有してなる構成とし、NチャネルMOSFET5のドレインをNチャネルMOSFET7のゲートに接続し、RCフィルタ回路12、NチャネルMOSFET4のドレインを信号線3Nとの間に接続した。
【0050】
これにより、差動信号のレベルが変化したことをトリガとし、NチャネルMOSFET4を介してRCフィルタ回路12を構成するコンデンサ11の充電状態を変化させ、前記充電状態の変化に応じて、すなわちRCフィルタ回路12の時定数に応じてNチャネルMOSFET5のスイッチング状態を変化させ一定期間の遅延を付与することができる。したがって、RCフィルタ回路12により遅延時間として付与される一定期間の間に、NチャネルMOSFET6の出力信号と遅延回路13の出力信号とが同じ論理となるので、それらの論理積信号でNチャネルMOSFET7をオンさせてリンギングを抑制できる。
【0051】
(第2実施例)
図3及び図4は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例のリンギング抑制回路15は、第1実施例のリンギング抑制回路1の構成において、NチャネルMOSFET4とRCフィルタ回路12との接続順序を入れ替えたものとなっている。すなわち、RCフィルタ回路12の入力端子である抵抗素子10の一端が高電位側信号線3Pに接続され、RCフィルタ回路12の出力端子である抵抗素子10の他端がNチャネルMOSFET4のゲートに接続されている。そして、NチャネルMOSFET4のドレインが、NチャネルMOSFET5のゲートに接続されている。尚、NチャネルMOSFET4とRCフィルタ回路12との接続順序を入れ替えた構成が遅延回路16を構成しており、遅延回路16にNチャネルMOSFET6及び抵抗素子8を加えたものが制御回路(制御手段)17を構成している。
【0052】
図4は図2相当図であり、(a)差動信号レベルがハイからローに変化すると、(e)最初はNチャネルMOSFET6のみがターンオフし、(d)この時点でNチャネルMOSFET5はオフ状態を維持しているので(b)NチャネルMOSFET7がターンオンする。そして、差動信号レベルがハイの状態で充電されていたRCフィルタ回路12のコンデンサ11が放電される間に遅延時間が付与され、(c)NチャネルMOSFET4のゲートがローレベルになると、NチャネルMOSFET4がターンオフする。すると、(d)NチャネルMOSFET5がターンオンするので(b)NチャネルMOSFET7のゲート電圧がローレベルとなり、NチャネルMOSFET7はターンオフする。結果として、第1実施例と同様の動作となる。
【0053】
また、第2実施例のリンギング抑制回路15には、以下のような作用がある。第1実施例のリンギング抑制回路1の場合、RCフィルタ回路12の入力端子に抵抗素子9を介して付与される電源電圧は、リンギング抑制回路1のグランドレベルG1を基準として5Vなどに設定されている。一方、伝送線路3を介して伝送される差動信号のハイ,ローレベルは、伝送線路3をドライブする送信ノードのグランドレベルG2に応じて決まる。そして、車載LANの伝送線路3のように車両の各部に通信ノードが配置される構成の場合、各通信ノードにおけるグランドの電位が異なること(グランドオフセット)が想定される。
【0054】
例えば双方のグランドレベルG1,G2の大小関係がG1>G2になっていると、差動信号がドミナントとなった場合の低電位側信号線3Nのローレベルが想定しているレベルよりも低くなり(例えば、上述のように1.5Vで想定していたものがより低いレベルであった場合)、電源−ローレベル間の電位差がより大きくなる。すると、RCフィルタ回路12のコンデンサ11を充電する時間が短くなるため、RCフィルタ回路12により付与される遅延時間がより短くなって、NチャネルMOSFET7がオンする期間が短くなることでリンギングの抑制効果が十分に得られなくなる可能性がある。
【0055】
これに対して、第2実施例のリンギング抑制回路15では、RCフィルタ回路12が高電位側信号線3P,低電位側信号線3N間に直接接続されているので、差動信号がドミナントとなった場合の差動電圧は、グランドレベルG1,G2の大小関係に関わらず一定となる。したがって、RCフィルタ回路12により付与される遅延時間は一定となるのでNチャネルMOSFET7がオンする期間も一定となり、リンギングの抑制効果を確実に得られるようになる。
【0056】
以上のように第2実施例によれば、遅延回路16を構成するRCフィルタ回路12を、高電位側信号線3PとNチャネルMOSFET5のゲートとの間に接続する。このように構成すれば、差動信号のレベルがハイからローに変化したことをトリガとして、RCフィルタ回路12を構成するコンデンサ11の充電状態が変化する。そして、前記充電状態の変化に応じてNチャネルMOSFET5及び6のスイッチング状態を変化させて、一定期間の遅延を付与することができる。したがって、通信ノード間,或いは通信ノード−リンギング抑制回路15間にグランド電位差があったとしてもコンデンサ11の充放電時間は差動信号の電位差で決まるので、NチャネルMOSFET7を導通させる時間が一定となり、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【0057】
(第3実施例)
図5は第3実施例であり、第2実施例と異なる部分のみ説明する。第3実施例のリンギング抑制回路18は、第2実施例のリンギング抑制回路15とはNチャネルMOSFET6のゲート側の構成が相違している。高電位側信号線3P,低電位側信号線3N間には、抵抗素子19及びコンデンサ20の直列回路が接続されており、両者の共通接続点がNチャネルMOSFET6のゲートに接続されている。また、ダイオード21が、抵抗素子19に対して並列に、アノードが上記ゲート側となるように接続されている。これらは遅延回路22を構成している。そして、第2実施例の制御回路17に遅延回路22を加えたものが、制御回路(制御手段)23を構成している。
【0058】
次に、第3実施例の作用について説明する。第2実施例のリンギング抑制回路15では、差動信号レベルがハイからローに変化する際に立下がった後にオーバーシュートが発生すると、NチャネルMOSFET6がターンオンしてNチャネルMOSFET7がターンオフするため、リンギング抑制効果が低減することが想定される。そこで、NチャネルMOSFET6のゲートを高電位側信号線3Pに直接接続せずに遅延回路22に接続する。
【0059】
すなわち、遅延回路22の作用により、差動信号の立ち下り後に発生するオーバーシュートのようにレベルがローからハイに変化する場合は、コンデンサ20への充電が抵抗素子19を介して行われるので、NチャネルMOSFET7がターンオフし難くなる。一方、差動信号レベルがハイからローに変化する場合は、コンデンサ20の充電電荷がダイオード21を介して直ちに放電されるので、NチャネルMOSFET7のターンオンに影響を与えることは無い。
【0060】
以上のように第3実施例によれば、信号線3P,3N間に接続される抵抗素子19及びコンデンサ20の直列回路を接続し、抵抗素子19に並列にダイオード21を接続して遅延回路22を構成し、抵抗素子19及びコンデンサ20の共通接続点をNチャネルMOSFET6のゲートに接続した。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してNチャネルMOSFET6がターンオンすることを抑制し、NチャネルMOSFET7が一時的にターンオフすることを防止できる。また、抵抗素子19に並列に接続したダイオード21により、差動信号レベルがハイからローに変化した場合に、コンデンサ20の充電電荷をダイオード21を介して急速に放電させて、差動信号波形が立下った場合はNチャネルMOSFET6を直ちにターンオフさせることができる。
【0061】
(第4実施例)
図6及び図7は第4実施例である。第4実施例のリンギング抑制回路24は、第1実施例のリンギング抑制回路1をリンギング抑制回路1N(第1抑制回路)として、リンギング抑制回路1と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路1P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。
【0062】
以下、リンギング抑制回路1Pの構成を、リンギング抑制回路1Nの構成要素に対応するものには符号に「P」を付して説明する。リンギング抑制回路1Pは、ソースが何れも高電位側信号線3Pに接続される4つのPチャネルMOSFET4P〜7P(第3〜第0PチャネルMOSFET)を備え、PチャネルMOSFET4P及び6Pのゲート(制御端子)は、低電位側信号線3Nに接続されている。
【0063】
PチャネルMOSFET7Pのドレインは、低電位側信号線3Nに接続されており、PチャネルMOSFET4P及び6Pのドレインは、PチャネルMOSFET7Pのゲートに接続されていると共に抵抗素子8Pを介してローレベル(グランドレベル)にプルダウンされている。PチャネルMOSFET4Pのドレインは、抵抗素子9Pを介してローレベルにプルダウンされていると共に、抵抗素子10Pを介してNチャネルMOSFET5Pのゲートに接続されている。また、前記ゲートは、コンデンサ11Pを介して高電位側信号線3Pに接続されている。すなわち、抵抗素子10P及びコンデンサ11Pは、RCフィルタ回路12Pを構成している。
【0064】
リンギング抑制回路1Pの動作は、リンギング抑制回路1Nと同様になる。すなわち、差動信号レベルがハイの場合、PチャネルMOSFET4P及び6Pはオンしているので、PチャネルMOSFET5Pはオフしており、PチャネルMOSFET7Pはオフ状態となっている。そして、差動信号レベルがハイからローに変化すると、PチャネルMOSFET4P及び6PがターンオフするのでPチャネルMOSFET7Pがターンオンする。すると、高電位側信号線3P,低電位側信号線3N間はPチャネルMOSFET7Pのオン抵抗を介して接続されてインピーダンスが低下し、波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【0065】
PチャネルMOSFET4Pがターンオフすると、コンデンサ11Pが抵抗素子9P及び10Pを介した経路で充電されるので、コンデンサ11Pの端子電圧がPチャネルMOSFET5Pの閾値電圧を超えて上昇すると、PチャネルMOSFET5Pがターンオンする。すると、ゲート電圧がローレベルとなり、PチャネルMOSFET7Pはターンオフする。
【0066】
そして、伝送線路3にリンギング抑制回路1N及び1Pを並列に接続することで、以下のような効果が得られる。リンギング抑制回路1Nだけが接続されている場合、第2実施例で説明したように、グランドレベルG1,G2に電位差があり、G1<G2になっているとリンギング抑制回路1Nについては、NチャネルMOSFET4N〜7Nのゲート−ソース間電圧がより小さくなるため、これらを確実にターンオンさせ難くなる。しかしながら、この状態をリンギング抑制回路1Pについて見ると、PチャネルMOSFET4P〜7Pのゲート−ソース間電圧がより大きくなるため、これらは確実にターンオンするようになる。また、グランドレベルG1,G2の大小関係がG1>G2になっていれば、上記の関係が逆転してリンギング抑制回路1Nが動作し易く、リンギング抑制回路1Pが動作し難くなる。
したがって、リンギング抑制回路1N,1Pを並列に接続することで、通信ノード間にグランドオフセットが存在する場合でも、少なくともリンギング抑制回路15N,15Pの何れか一方が確実に動作する。
【0067】
図7は、送信ノード,受信ノードのグランドレベルにオフセットが存在しない場合についてリンギング抑制回路24の動作をシミュレーションした結果を示す。図7は、シミュレーションに用いたネットワークモデルを示す。3つのジャンクションコネクタJ/C1,J/C2,J/C3の間は5mの伝送線路で接続されており、ジャンクションコネクタJ/C1,J/C3には、それぞれ6つの通信ノードが何れも2mの伝送線路を介して接続されている。そして、ジャンクションコネクタJ/C2には、送信ノード,受信ノードがそれぞれ4mの伝送線路を介して接続されており、受信ノード側の伝送線路にリンギング抑制回路24を接続している。
【0068】
図7には、シミュレーション結果であり、リンギング抑制回路24を接続した場合(実線;歪抑制あり)と接続しない場合(破線;歪抑制なし)との双方を示している。図7(a)は差動信号がドミナントからレセッシブに変化する場合の電圧波形であり、図7(b)はその際の信号線CAN−H,CAN−Lそれぞれの電圧波形である。図7(a)に示すように、「歪抑制あり」の方が、レセッシブに移行した後の電圧波形の振動がより早く収束していることが分かる。
【0069】
以上のように第4実施例によれば、信号線3P,3N間に、各スイッチング素子がNチャネルMOSFET4N〜7Nで構成されるリンギング抑制回路1Nと、各スイッチング素子がPチャネルMOSFET4P〜7Pで構成されるリンギング抑制回路1Pとを並列に接続したので、通信ノード間のグランド電位に差がある状態でもリンギング抑制回路1N,1Pの何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる(尚、この作用に関するシミュレーションについては第5実施例で示す)。
【0070】
(第5実施例)
図8ないし図11は第5実施例である。第5実施例のリンギング抑制回路25は、第2実施例のリンギング抑制回路15をリンギング抑制回路15N(第1抑制回路)として、リンギング抑制回路15と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路15P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。そして、図9はグランドオフセットが無い場合、図10はグランドオフセットが−7.5Vの場合、図11はグランドオフセットが+9.5Vの場合の図8相当図である。したがって、図10(b)ではレセッシブ状態での中間電位が−5Vに、図11(b)では同中間電位が12Vになっている。そして、図9(a)〜図11(a)に示すように、グランドオフセットの有無にかかわらず、リンギング抑制回路25を接続した方がリンギング波形の変動が抑制されていることが判る。
【0071】
(第6実施例)
図12ないし図15は第6実施例である。第6実施例のリンギング抑制回路26は、第3実施例のリンギング抑制回路18をリンギング抑制回路18N(第1抑制回路)として、リンギング抑制回路18と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路18P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。但し、ダイオード21は接続されておらず、抵抗素子10の両端にダイオード27が接続されている。ダイオード27Nのアノードは高電位側信号線3Pに接続され、ダイオード27PのアノードはPチャネルMOSFET4Pのゲートに接続されている。
【0072】
そして、図13はグランドオフセットが無い場合、図14はグランドオフセットが−7.5Vの場合、図15はグランドオフセットが+9.5Vの場合の図8相当図である。したがって、図14(b)ではレセッシブ状態での中間電位が−5Vに、図15(b)では同中間電位が12Vになっている。そして、図13(a)〜図15(a)に示すように、グランドオフ線との有無にかかわらず、リンギング抑制回路26を接続した方がリンギング波形の変動が抑制されていることが判る。
【0073】
(第7実施例)
図16及び図17は第7実施例である。第7実施例のリンギング抑制回路28は、第6実施例のリンギング抑制回路18N,18Pについて、抵抗素子19に対し、第3実施例と同様にダイオード21を並列に接続している。また、抵抗素子8に対し、ダイオード29及び抵抗素子30の直列回路を並列に接続している。抵抗素子8Nについては、ダイオード29Nのアノードが電源Vcc側となる方向で、抵抗素子8Pについては、ダイオード29Pのカソードがグランド側となる方向で接続されている。以上がリンギング抑制回路18N’,18P’を構成している。尚、抵抗素子30Nの抵抗値は、プルアップ用の抵抗素子8Nの抵抗値よりも小さく設定されており、抵抗素子30Pの抵抗値は、プルダウン用の抵抗素子8Pの抵抗値よりも小さく設定されている。
【0074】
次に、第7実施例の作用について図17を参照して説明する。図17は、リンギング抑制回路18Pについて回路動作をシミュレーションした結果である。尚、縦軸の電圧0Vは通信電圧(差動電圧)についての0Vであり、PチャネルMOSFET7Pのゲート電圧については図示の都合上、基準電圧をずらして示している。ダイオード29及び抵抗素子30の直列回路を設ける前(対策なし)の波形を破線で、設けた後(対策あり)の波形を実線で示している。
【0075】
プルダウン抵抗である素子8Pにダイオード29P及び抵抗素子30Pの直列回路を並列に接続したことで、PチャネルMOSFET7Pのゲート電圧Vgsがハイレベルからローレベルに遷移しようとする際に、ゲートからグランドに放電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Vgsの立ち下がりが直列回路を接続しない場合よりも急峻になっており、PチャネルMOSFET7P(最終段のPMOS)がより早くターンオンするようになる。
【0076】
また、NチャネルMOSFET7Nについても、プルアップ抵抗である素子8Nにダイオード29N及び抵抗素子30Nの直列回路を並列に接続したことで、NチャネルMOSFET7Nのゲート電圧Vgsがローレベルからハイレベルに遷移しようとする際に、電源Vccよりゲートに充電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Vgsの立ち上がりが直列回路を接続しない場合よりも急峻になるので、NチャネルMOSFET7Nがより早くターンオンするようになる。
以上のように構成される第7実施例によれば、NチャネルMOSFET7N,7Pをより早くターンオンさせることが可能となり、リンギングを一層抑制することができる。
【0077】
(第8実施例)
図18ないし図20は第8実施例である。伝送線路3に接続される各通信ノード31は、図20に示すように、送信回路及び受信回路2からなるトランシーバIC32と、通信制御を行うコントローラIC33(遮断用素子制御手段,制御部)とで構成されている。コントローラIC33は、マイクロコンピュータを中心に構成されており、例えば通信を行う必要が無いアイドル状態ではスタンバイモードに移行して消費電力を低減する機能を有しているものがある。そこで、第8実施例では、コントローラIC33がスタンバイモードに移行する際に、トランシーバIC32にハイアクティブのスタンバイ信号を出力する。
【0078】
また、第8実施例では、図18に示すように、図5に示す第3実施例の構成について、NチャネルMOSFET6のドレインとNチャネルMOSFET5のドレインとの間にPチャネルMOSFET34(遮断用素子)を接続し、PチャネルMOSFET34のゲート(制御端子)に上記スタンバイ信号を与える。以上がリンギング抑制回路35を構成している。
【0079】
次に、第8実施例の作用について説明する。コントローラIC33が通常の動作モードで通信を行う場合、スタンバイ信号はインアクティブ(ロー)となっているので、PチャネルMOSFET34はオンしている。したがって、リンギング抑制回路35は第3実施例と同様に動作する。一方、コントローラIC33がスタンバイモードに移行すると、スタンバイ信号をアクティブ(電源電圧Vccレベル)に変化させるため、PチャネルMOSFET34はオフする。
【0080】
すなわち、伝送線路3において差動信号が伝送されず差動電圧が0V(ローレベル)であっても、NチャネルMOSFET5は、ゲートがプルアップされているのでオン状態を維持している。したがって、電源から抵抗素子8及びNチャネルMOSFET5を介して信号線3Nに電流が流れている。そこで、PチャネルMOSFET34をオフすれば、上記の状態で流れている電流を遮断して消費電力を抑制できる。
【0081】
尚、図19は、PチャネルMOSFET34を追加しない状態(対策なし)と追加した状態(対策あり)とについて、差動信号の立ち下がり波形をシミュレーションしたものである。PチャネルMOSFET34を追加することで、NチャネルMOSFET7のゲートに接続される経路の抵抗値がPチャネルMOSFET34のオン抵抗分だけ増加することになる。しかし、両者の差はほとんどなく、リンギング抑制効果に影響を及ぼすことはない。
【0082】
以上のように第8実施例によれば、コントローラIC33は、NチャネルMOSFET7のゲートとNチャネルMOSFET5のドレインとの間に接続したPチャネルMOSFET34のオンオフを制御する。この場合、コントローラIC33は、通信ノード31をスタンバイ状態に移行させるためのスタンバイ信号を、PチャネルMOSFET34のゲートに与えて、スタンバイ状態に移行する期間にPチャネルMOSFET34をオフさせる。
すなわち、通信ノード31がスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号によりPチャネルMOSFET34をオフさせることで、電流が電源からNチャネルMOSFET5を介して低電位信号線3N側に流れる経路を遮断して、不要な電流消費を抑制できる。
【0083】
(第9実施例)
図21及び図22は第9実施例である。第9実施例では第8実施例と同様に、NチャネルMOSFET6のドレインとNチャネルMOSFET5のドレインとの間にPチャネルMOSFET34を接続する。ここで、受信回路2は、伝送線路3により差動信号が伝送されたか否かを判定するための構成を内蔵している。例えば、差動増幅回路により伝送線路3の差動電圧を検出し、差動増幅回路の出力信号をコンパレータにより所定の閾値電圧と比較することで、ドミナントレベルの信号を受信したか否かを判断する。
【0084】
そこで、上記コンパレータの出力信号を受信回路2からコントローラIC33Aに入力して、伝送線路3の差動電圧が閾値である例えば1.0Vを超えると、コントローラIC33Aにハイレベルの信号を入力する。コントローラIC33Aは、PチャネルMOSFET34のゲートにゲート信号を与えるが、上記入力信号がローレベルであればゲート信号をハイレベルに、前記入力信号がハイレベルであればゲート信号をローレベルにする。図22は図2相当図であり、伝送線路3において差動信号が伝送されていない状態ではPチャネルMOSFET34がオフされる((a),(e)参照)。したがって、電源から抵抗素子8及びNチャネルMOSFET5を介して信号線3Nに電流が流れることを阻止できる。以上が、リンギング抑制回路35’を構成している。
【0085】
以上のように第9実施例によれば、コントローラIC33Aは、受信回路3が伝送線路における差動電圧レベルを検出して、差動電圧レベルが所定の閾値を下回るとPチャネルMOSFET34をオフさせる。これにより、伝送線路3において差動信号がローレベルとなる期間に不要な電流消費を抑制できる。
【0086】
(第10実施例)
図23は第10実施例である。第10実施例は、第8実施例の構成を図8に示すリンギング抑制回路15Pに適用したもので、PチャネルMOSFET5PのドレインとPチャネルMOSFET7Pのゲートとの間にNチャネルMOSFET37(遮断用素子)を接続し、リンギング抑制回路38Pを構成している。NチャネルMOSFET37のゲートには、第8実施例と同様にコントローラICによりゲート信号が与えられるが、その信号レベルは第8実施例の反転となる。以上のように構成される第10実施例によれば、PチャネルMOSFETで構成されるリンギング抑制回路38Pにおいても、不要な電力消費を低減できる。
【0087】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
リンギング抑制回路は、伝送線路の何れか1か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
遅延回路については、RCフィルタ回路に限ることなく、例えばディレイライン等を用いても良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
第7〜第10実施例の構成を、その他の実施例に適用しても良い。例えば、第9,第10実施例を組み合わせて実施しても良い。
通信プロトコルはCANに限ることなく、一対の信号線からなる伝送線路により差動信号を伝送する通信プロトコルであれば適用が可能である。
【符号の説明】
【0088】
図面中、1はリンギング抑制回路、3は伝送線路、3Pは高電位側信号線、3Nは低電位側信号線、4N〜6NはNチャネルMOSFET(第3〜第1スイッチング素子)、4P〜6PはPチャネルMOSFET(第3〜第1スイッチング素子)、7NはNチャネルMOSFET(線間スイッチング素子)、7PはPチャネルMOSFET(線間スイッチング素子)、8〜10は抵抗素子、11はコンデンサ、12はRCフィルタ回路、13は遅延回路、14は制御回路(制御手段)、15はリンギング抑制回路、16は遅延回路、17は制御回路(制御手段)、18はリンギング抑制回路、19は抵抗素子、20はコンデンサ、21はダイオード、22は遅延回路、23は制御回路(制御手段)、24〜26,28はリンギング抑制回路、29はダイオード、30は抵抗素子、31は通信ノード、
33,33AはコントローラIC(遮断用素子制御手段,制御部)、34はPチャネルMOSFET(遮断用素子)、35,35’はリンギング抑制回路、37はNチャネルMOSFET(遮断用素子)、38Pはリンギング抑制回路を示す。
【技術分野】
【0001】
本発明は、一対の高電位側信号線,低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【0002】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み,すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献1では、伝送路の終端回路11において、信号の電圧レベルがロー,ハイ間で遷移する場合に、遅延回路13において付与される遅延時間の間、終端5のインピーダンスを一時的に低下させる技術が開示されている。
【0003】
特許文献1では、従来使用されている終端切換回路40に対して並列に補助切換回路41を接続しており、補助切換回路41では、電源Vccとグランドとの間に4個のMOSFETを直列に接続し、それらのスイッチング制御を、終端5に伝送された信号と、当該信号を3直列のインバータ21〜23により遅延させ、且つ反転させた信号とにより行っている。しかしながら、このような構成では、終端5を電源Vcc又はグランドに一時的に接続する際に過渡的に、両者の間に複数のMOSFETのオン抵抗が直列に、若しくは直列及び並列に接続される状態となる。このため、終端5のインピーダンスを十分に低下させることができない。オン抵抗を低下させるにはMOSFETのサイズを大きくする必要があるが、そうすると、終端回路11が大型化することになる。
【0004】
また、特許文献2では、差動信号を伝送する高電圧信号線路102,低電圧信号線路103の間にスイッチ202を接続し、波形歪検出部201が線路102,103間電圧の大小関係が逆転したことを検出すると、スイッチ202を閉じて線路102,103間を短絡させる構成が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−127805号公報(図1参照)
【特許文献2】特開2010−103944号公報(図8参照)
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献2のように、線路102,103間を短絡させれば線路間インピーダンスはゼロになり、伝送された信号を受信するノードの近傍では信号波形の歪みを低減することができる。しかしながら、短絡の場合は波形の歪み成分のエネルギーが消費されないため、そのエネルギーは短絡点より反射して信号を送信したノードの側に到達することになる。したがって、他のノードに悪影響を及ぼす結果となる。
【0007】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【0008】
請求項1記載のリンギング抑制回路によれば、伝送線路を構成する一対の信号線間に、電圧駆動型で単一の線間スイッチング素子を接続し、制御手段は、伝送線路を介して伝送される差動信号のレベルがハイ,ローの間で変化したことを検出すると、線間スイッチング素子を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間に線間スイッチング素子が導通することで信号線間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【0009】
請求項2記載のリンギング抑制回路によれば、制御手段を、差動信号のレベルを反転して出力する反転回路と、差動信号のレベルを一定期間遅延させて出力する遅延回路とを備えて構成し、反転回路より出力される信号と、遅延回路より出力される信号との論理積信号によって線間スイッチング素子のスイッチング動作を制御する。尚、ここで言う「論理積」は、入出力が正論理,負論理の何れでも良く、例えば入力が正論理で出力が負論理であっても良い。斯様に構成すれば、遅延回路によって付与される一定期間の間に、反転回路の出力信号と遅延回路の出力信号とが同じ論理となるので、その論理積信号により線間スイッチング素子を導通させればリンギングを抑制できる。
【0010】
請求項3記載のリンギング抑制回路によれば、反転回路を第1スイッチング素子で構成し、遅延回路を、第2及び第3スイッチング素子と、RCフィルタ回路とを備えて構成しする。そして、第3スイッチング素子の非基準側導通端子を第2スイッチング素子の制御端子に接続し、RCフィルタ回路を、一対の信号線の一方と第3スイッチング素子の制御端子との間に接続する。すなわち、第1スイッチング素子を介すことで信号レベルを反転させることができ、RCフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、RCフィルタ回路を介して遅延させた信号により第3及び第2スイッチング素子をスイッチング動作させて、並列に接続されている第1スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【0011】
ところで、伝送線路を介して差動信号を伝送する構成では、送信側のノードは、自身のグランド電位を基準に信号線をドライブすることで信号を送信する。しかしながら、伝送線路が長くなり、送信側のノードと受信側のノード若しくは終端回路との距離が離れている状態では、各ノードにおけるグランド電位が数V程度相違することがある。したがって、リンギング抑制回路と送信側のノードとの間でグランド電位が相違しているためRCフィルタ回路を構成するコンデンサの充放電時間が変化すると、リンギングの抑制効果を十分に得られなくなることが想定される。
【0012】
これに対して請求項3の構成では、RCフィルタ回路が伝送路間に接続されているので(コンデンサが第2スイッチング素子の制御端子と信号線の他方との間に接続される)、たとえノード間にグランド電位差があったとしてもコンデンサの充放電時間は差動信号の電位差で決まるので、線間スイッチング素子を導通させる時間が一定となる。したがって、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【0013】
請求項4記載のリンギング抑制回路によれば、第3スイッチング素子の制御端子を、一対の信号線の一方に接続し、RCフィルタ回路を、第3スイッチング素子の非基準側導通端子と第2スイッチング素子の制御端子との間に接続する。このように構成すれば、差動信号のレベルが変化したことをトリガとし、第2スイッチング素子を介してRCフィルタ回路を構成するコンデンサの充電状態を変化させ、前記充電状態の変化に応じて第3スイッチング素子のスイッチング状態を変化させて一定期間の遅延を付与することができる。
【0014】
すなわち、第1スイッチング素子を介すことで信号レベルを反転させることができ、RCフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、RCフィルタ回路を介して遅延させた信号により第2スイッチング素子をスイッチング動作させて、並列に接続されている第1スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【0015】
請求項5記載のリンギング抑制回路によれば、一対の信号線間に、各スイッチング素子が、低電位側信号線の電位を基準電位としてスイッチング動作する第1抑制回路と、各スイッチング素子が、高電位側信号線の電位を基準電位としてスイッチング動作する第2抑制回路とを並列に接続する。すなわち、電圧駆動型のスイッチング素子は、電位基準側導通端子との制御端子との電位差(端子間電位差と称す)に応じてスイッチング動作する。したがって、基準電位とする低電位側信号線の電位又は高電位側信号線の電位が変化すると、各スイッチング素子の導電型や接続状態に応じて、端子間電位差が拡がる場合と狭まる場合とがある。
【0016】
第1抑制回路を構成する各スイッチング素子は、低電位側信号線の電位を基準電位としてスイッチング動作するので、低電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。また、第2抑制回路を構成する各スイッチング素子は、高電位側信号線の電位を基準電位としてスイッチング動作するので、高電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。
【0017】
そして、請求項4について述べたように、各ノード間のグランド電位に差があることで、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して高くなっていれば、制御端子と低電位側信号線との電位差が狭まることで第1抑制回路側のスイッチング素子はスイッチング動作し難くなる。しかしこの時、高電位側信号線の電位も、抑制回路側のグランドレベルに対して通常より高くなるため、第2抑制回路側のスイッチング素子はスイッチング動作し易くなる。
【0018】
逆に、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して低くなっていれば、制御端子と低電位側信号線との電位差が拡がることで第1抑制回路側のスイッチング素子はスイッチング動作し易くなるが、高電位側信号線の電位も抑制回路側のグランドレベルに対して通常より低くなるため、第2抑制回路側のスイッチング素子はスイッチング動作し難くなる。そこで、一対の信号線間に第1及び第2抑制回路を並列に接続すれば、ノード間のグランド電位に差がある状態でも第1又は第2抑制回路の何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【0019】
請求項6記載のリンギング抑制回路によれば、線間スイッチング素子並びに第1〜第3スイッチング素子を、第0〜第3NチャネルMOSFETで構成する。この場合、各NチャネルMOSFETの電位基準側導通端子であるソースは何れも低電位側信号線に接続され、第1NチャネルMOSFETは、ゲートに接続される高電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン,ローレベルであればオフする。
【0020】
第3NチャネルMOSFETは、ドレインが抵抗素子を介してプルアップされ、請求項3に対応する構成では差動信号レベルがハイの場合にオン状態となり、RCフィルタ回路のコンデンサを放電させる。これにより、第2NチャネルMOSFETはオフとなっているが、第1NチャネルMOSFETがオンしているので、第0NチャネルMOSFETのゲート電位はローレベルとなり、オフ状態となっている。
【0021】
そして、差動信号レベルがハイからローに変化すると第1NチャネルMOSFETがターンオフするので、第0NチャネルMOSFETは、ゲート電位がハイレベルとなりターンオンする。これにより、1対の信号線間は第0NチャネルMOSFETのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第3NチャネルMOSFETがターンオフしてRCフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第2NチャネルMOSFETがターンオンするので、第0NチャネルMOSFETは、ゲート電位がローレベルとなりターンオフする。
【0022】
また、請求項4に対応する構成では第3NチャネルMOSFETとRCフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はRCフィルタ回路のコンデンサは充電されており、第3NチャネルMOSFETがオンして第2NチャネルMOSFETはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第3NチャネルMOSFETがターンオフして第2NチャネルMOSFETがターンオンする。したがって、第2NチャネルMOSFET以降の動作は請求項3の場合と同様になる。
【0023】
請求項7記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値がプルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、電源より線間スイッチング素子のゲートを充電する電流を流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【0024】
請求項8記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、前記通信ノードの制御部とする。そして、遮断用素子制御手段は、第0NチャネルMOSFETと第2NチャネルMOSFETとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【0025】
すなわち、請求項6又は7の構成では、第2NチャネルMOSFETは、ゲートがプルアップされているので差動信号がローレベルとなる期間にオン状態となっている。そのため、電流が電源から第2NチャネルMOSFETを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【0026】
請求項9記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が0V(ローレベル)になっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【0027】
請求項10記載のリンギング抑制回路によれば、一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、直列回路の共通接続点を第1NチャネルMOSFETのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第1NチャネルMOSFETのゲート電位を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第1NチャネルMOSFETがターンオンすることを抑制し、第0NチャネルMOSFETが一時的にターンオフすることを防止できる。
【0028】
請求項11記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第1NチャネルMOSFETを直ちにターンオフさせることができる。
【0029】
請求項12記載のリンギング抑制回路によれば、線間スイッチング素子並びに第1〜第3スイッチング素子を、第0〜第3PチャネルMOSFETで構成する。この場合、各PチャネルMOSFETの電位基準側導通端子であるソースは何れも高電位側信号線に接続され、第1PチャネルMOSFETは、ゲートに接続される低電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン,ローレベルであればオフする。
【0030】
第3PチャネルMOSFETは、ドレインが抵抗素子を介してプルダウンされ、請求項3に対応する構成では差動信号レベルがハイの場合にオン状態となり、RCフィルタ回路のコンデンサを放電させる。これにより、第2PチャネルMOSFETはオフとなっているが、第1PチャネルMOSFETがオンしているので、第0PチャネルMOSFETのゲート電位はローレベルとなり、オフ状態となっている。
【0031】
そして、差動信号レベルがハイからローに変化すると第1PチャネルMOSFETがターンオフするので、第0PチャネルMOSFETは、ゲート電位がローレベルとなりターンオンする。これにより、1対の信号線間は第0PチャネルMOSFETのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第3PチャネルMOSFETがターンオフしてRCフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第2PチャネルMOSFETがターンオンするので、第0PチャネルMOSFETは、ゲート電位がハイレベルとなりターンオフする。
【0032】
また、請求項4に対応する構成では第3PチャネルMOSFETとRCフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はRCフィルタ回路のコンデンサは充電されており、第3PチャネルMOSFETがオンして第2PチャネルMOSFETはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第3PチャネルMOSFETがターンオフして第2PチャネルMOSFETがターンオンする。したがって、第2PチャネルMOSFET以降の動作は請求項3の場合と同様になる。
【0033】
請求項13記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値がプルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、線間スイッチング素子のゲートを放電する電流を低電位側信号線に流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【0034】
請求項14記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、通信ノードの制御部とする。そして、遮断用素子制御手段は、第0PチャネルMOSFETと第2PチャネルMOSFETとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【0035】
すなわち、請求項12又は13の構成では、第2PチャネルMOSFETは、ゲートがプルダウンされているので差動信号が非伝送状態となる期間にオン状態となっている。そのため、電流が電源から第2PチャネルMOSFETを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【0036】
請求項15記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が0Vになっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【0037】
請求項16記載のリンギング抑制回路によれば、一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、直列回路の共通接続点を第1PチャネルMOSFETのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第1PチャネルMOSFETのソース−ゲート間電圧を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第1PチャネルMOSFETがターンオンすることを抑制し、第0PチャネルMOSFETが一時的にターンオフすることを防止できる。
【0038】
請求項17記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第1PチャネルMOSFETを直ちにターンオフさせることができる。
【図面の簡単な説明】
【0039】
【図1】第1実施例であり、リンギング抑制回路の構成を示す図
【図2】リンギング抑制回路の動作を示すタイミングチャート
【図3】第2実施例を示す図1相当図
【図4】図2相当図
【図5】第3実施例を示す図1相当図
【図6】第4実施例を示す図1相当図
【図7】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図8】第5実施例を示す図1相当図
【図9】図7相当図(グランドオフセット0Vの場合)
【図10】図7相当図(グランドオフセット−7.5Vの場合)
【図11】図7相当図(グランドオフセット+9.5Vの場合)
【図12】第6実施例を示す図1相当図
【図13】図7相当図(グランドオフセット0Vの場合)
【図14】図7相当図(グランドオフセット−7.5Vの場合)
【図15】図7相当図(グランドオフセット+9.5Vの場合)
【図16】第7実施例を示す図12相当図
【図17】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図18】第8実施例を示す図5相当図
【図19】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図20】通信ノードの構成を概略的に示すブロック図
【図21】第9実施例を示す図18相当図
【図22】図2相当図
【図23】第10実施例を示す図18相当図
【発明を実施するための形態】
【0040】
(第1実施例)
以下、第1実施例について図1及び図2を参照して説明する。図1は、リンギング抑制回路の構成を示している。リンギング抑制回路1は、送信回路(又は受信回路でも良い)2と共に、高電位側信号線3P,低電位側信号線3Nよりなる伝送線路3の間に並列に接続されている。リンギング抑制回路1は、ソース(電位基準側導通端子)が何れも低電位側信号線3Nに接続される4つのNチャネルMOSFET4〜7(第3〜第0NチャネルMOSFET)を備え、NチャネルMOSFET4及び6のゲート(制御端子)は、高電位側信号線3Pに接続されている。
【0041】
NチャネルMOSFET7(線間スイッチング素子)のドレイン(非基準側導通端子)は、高電位側信号線3Pに接続されており、NチャネルMOSFET4及び6のドレインは、NチャネルMOSFET7のゲートに接続されていると共に抵抗素子8を介してハイレベル(電源レベル;Vcc)にプルアップされている。NチャネルMOSFET4(第3スイッチング素子)のドレインは、抵抗素子9を介してハイレベルにプルアップされていると共に、抵抗素子10を介してNチャネルMOSFET5(第2スイッチング素子)のゲートに接続されている。また、前記ゲートは、コンデンサ11を介して低電位側信号線3Nに接続されている。
すなわち、抵抗素子10及びコンデンサ11は、RCフィルタ回路12を構成している。そして、NチャネルMOSFET4及び5,抵抗素子9及びRCフィルタ回路12は遅延回路13を構成しており、遅延回路13と、抵抗素子8及びNチャネルMOSFET6(第1スイッチング素子)とは制御回路(制御手段)14を構成している。
【0042】
次に、第1実施例の作用について図2を参照して説明する。伝送線路3は、例えば車載LANの1つであるCANのように、伝送線路3によりハイレベル,ローレベルの2値信号を差動信号として伝送する。例えば電源電圧が5Vの場合、高電位側信号線3P(CAN−H),低電位側信号線3N(CAN−L)は、非ドライブ状態において何れも中間電位である2.5Vに設定され、差動電圧は0Vであり、差動信号はローレベル(レセッシブ)となる。
【0043】
そして、送信回路2が伝送線路3をドライブすると、高電位側信号線3Pは例えば3.5V以上に、低電位側信号線3Nは例えば1.5V以下にドライブされ、差動電圧は2V以上となり、差動信号はハイレベル(ドミナント)となる。また、図示しないが、高電位側信号線3P,低電位側信号線3Nの両端は120Ωの抵抗素子により終端されている。したがって、差動信号レベルがハイからローに変化する際には、伝送線路3が非ドライブ状態となり伝送線路3のインピーダンスが高くなることから、差動信号波形にリンギングが発生する。
【0044】
図2は、(a)差動信号レベルがハイからローに変化する際の各NチャネルMOSFET4〜7のゲート電位,すなわちオンオフ状態を示している。差動信号レベルがハイの場合、(c)NチャネルMOSFET4及び6はオンしているので、(d)NチャネルMOSFET5はオフしている。したがって、(b)NチャネルMOSFET7はオフ状態となっている。
【0045】
この状態から、(a)差動信号レベルがハイからローに変化すると、(c)NチャネルMOSFET4及び6がターンオフするので(b)NチャネルMOSFET7がターンオンする。すると、高電位側信号線3P,低電位側信号線3N間はNチャネルMOSFET7のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【0046】
NチャネルMOSFET4がターンオフすると、コンデンサ11が抵抗素子9及び10を介して充電されるので、コンデンサ11の端子電圧がNチャネルMOSFET5の閾値電圧を超えて上昇すると、(d)NチャネルMOSFET5がターンオンする。すると、(b)NチャネルMOSFET7のゲート電圧がローレベルとなり、NチャネルMOSFET7はターンオフする。すなわち、NチャネルMOSFET7は、NチャネルMOSFET4〜6が何れもオフしている期間(歪み抑制期間)にオンとなり、高電位側信号線3P,低電位側信号線3N間をそのオン抵抗を介して接続する。
【0047】
ここで、リンギング抑制回路1が、差動信号がハイレベルからローレベルに変化したことをトリガとしてNチャネルMOSFET7をターンオンさせる動作は、以下のようなロジックで動作していると見ることができる。すなわち、NチャネルMOSFET6は、ゲートに与えられる差動信号レベルを反転させてドレインに出力する反転回路であり、NチャネルMOSFET5は、差動信号の立下り変化を、NチャネルMOSFET4及びRCフィルタ回路12を介し、一定時間遅延させてドレインに出力する。そして、NチャネルMOSFET7は、NチャネルMOSFET4及び6のドレインレベルが何れもハイを示す期間に自身のゲートがハイレベルとなり、すなわち双方のドレインレベルの論理積条件によりターンオンする。したがって、反転回路の出力信号と遅延回路13の出力信号との論理積信号が、NチャネルMOSFET7のゲートに出力される構成と等価である。
【0048】
以上のように本実施例によれば、一対の信号線3P,3N間にNチャネルMOSFET7を接続し、制御回路14は、伝送線路3を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、NチャネルMOSFET7を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にNチャネルMOSFET7が導通することで信号線3P,3N間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【0049】
そして、制御回路14を、差動信号のレベルを反転して出力する反転回路;NチャネルMOSFET6と、差動信号のレベルを一定期間遅延させて出力する遅延回路13とを備えて構成し、反転回路より出力される信号と遅延回路13より出力される信号との論理積信号によりNチャネルMOSFET7をターンオンさせる構成とした。また、遅延回路13を、NチャネルMOSFET4及び5と、RCフィルタ回路12を有してなる構成とし、NチャネルMOSFET5のドレインをNチャネルMOSFET7のゲートに接続し、RCフィルタ回路12、NチャネルMOSFET4のドレインを信号線3Nとの間に接続した。
【0050】
これにより、差動信号のレベルが変化したことをトリガとし、NチャネルMOSFET4を介してRCフィルタ回路12を構成するコンデンサ11の充電状態を変化させ、前記充電状態の変化に応じて、すなわちRCフィルタ回路12の時定数に応じてNチャネルMOSFET5のスイッチング状態を変化させ一定期間の遅延を付与することができる。したがって、RCフィルタ回路12により遅延時間として付与される一定期間の間に、NチャネルMOSFET6の出力信号と遅延回路13の出力信号とが同じ論理となるので、それらの論理積信号でNチャネルMOSFET7をオンさせてリンギングを抑制できる。
【0051】
(第2実施例)
図3及び図4は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例のリンギング抑制回路15は、第1実施例のリンギング抑制回路1の構成において、NチャネルMOSFET4とRCフィルタ回路12との接続順序を入れ替えたものとなっている。すなわち、RCフィルタ回路12の入力端子である抵抗素子10の一端が高電位側信号線3Pに接続され、RCフィルタ回路12の出力端子である抵抗素子10の他端がNチャネルMOSFET4のゲートに接続されている。そして、NチャネルMOSFET4のドレインが、NチャネルMOSFET5のゲートに接続されている。尚、NチャネルMOSFET4とRCフィルタ回路12との接続順序を入れ替えた構成が遅延回路16を構成しており、遅延回路16にNチャネルMOSFET6及び抵抗素子8を加えたものが制御回路(制御手段)17を構成している。
【0052】
図4は図2相当図であり、(a)差動信号レベルがハイからローに変化すると、(e)最初はNチャネルMOSFET6のみがターンオフし、(d)この時点でNチャネルMOSFET5はオフ状態を維持しているので(b)NチャネルMOSFET7がターンオンする。そして、差動信号レベルがハイの状態で充電されていたRCフィルタ回路12のコンデンサ11が放電される間に遅延時間が付与され、(c)NチャネルMOSFET4のゲートがローレベルになると、NチャネルMOSFET4がターンオフする。すると、(d)NチャネルMOSFET5がターンオンするので(b)NチャネルMOSFET7のゲート電圧がローレベルとなり、NチャネルMOSFET7はターンオフする。結果として、第1実施例と同様の動作となる。
【0053】
また、第2実施例のリンギング抑制回路15には、以下のような作用がある。第1実施例のリンギング抑制回路1の場合、RCフィルタ回路12の入力端子に抵抗素子9を介して付与される電源電圧は、リンギング抑制回路1のグランドレベルG1を基準として5Vなどに設定されている。一方、伝送線路3を介して伝送される差動信号のハイ,ローレベルは、伝送線路3をドライブする送信ノードのグランドレベルG2に応じて決まる。そして、車載LANの伝送線路3のように車両の各部に通信ノードが配置される構成の場合、各通信ノードにおけるグランドの電位が異なること(グランドオフセット)が想定される。
【0054】
例えば双方のグランドレベルG1,G2の大小関係がG1>G2になっていると、差動信号がドミナントとなった場合の低電位側信号線3Nのローレベルが想定しているレベルよりも低くなり(例えば、上述のように1.5Vで想定していたものがより低いレベルであった場合)、電源−ローレベル間の電位差がより大きくなる。すると、RCフィルタ回路12のコンデンサ11を充電する時間が短くなるため、RCフィルタ回路12により付与される遅延時間がより短くなって、NチャネルMOSFET7がオンする期間が短くなることでリンギングの抑制効果が十分に得られなくなる可能性がある。
【0055】
これに対して、第2実施例のリンギング抑制回路15では、RCフィルタ回路12が高電位側信号線3P,低電位側信号線3N間に直接接続されているので、差動信号がドミナントとなった場合の差動電圧は、グランドレベルG1,G2の大小関係に関わらず一定となる。したがって、RCフィルタ回路12により付与される遅延時間は一定となるのでNチャネルMOSFET7がオンする期間も一定となり、リンギングの抑制効果を確実に得られるようになる。
【0056】
以上のように第2実施例によれば、遅延回路16を構成するRCフィルタ回路12を、高電位側信号線3PとNチャネルMOSFET5のゲートとの間に接続する。このように構成すれば、差動信号のレベルがハイからローに変化したことをトリガとして、RCフィルタ回路12を構成するコンデンサ11の充電状態が変化する。そして、前記充電状態の変化に応じてNチャネルMOSFET5及び6のスイッチング状態を変化させて、一定期間の遅延を付与することができる。したがって、通信ノード間,或いは通信ノード−リンギング抑制回路15間にグランド電位差があったとしてもコンデンサ11の充放電時間は差動信号の電位差で決まるので、NチャネルMOSFET7を導通させる時間が一定となり、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【0057】
(第3実施例)
図5は第3実施例であり、第2実施例と異なる部分のみ説明する。第3実施例のリンギング抑制回路18は、第2実施例のリンギング抑制回路15とはNチャネルMOSFET6のゲート側の構成が相違している。高電位側信号線3P,低電位側信号線3N間には、抵抗素子19及びコンデンサ20の直列回路が接続されており、両者の共通接続点がNチャネルMOSFET6のゲートに接続されている。また、ダイオード21が、抵抗素子19に対して並列に、アノードが上記ゲート側となるように接続されている。これらは遅延回路22を構成している。そして、第2実施例の制御回路17に遅延回路22を加えたものが、制御回路(制御手段)23を構成している。
【0058】
次に、第3実施例の作用について説明する。第2実施例のリンギング抑制回路15では、差動信号レベルがハイからローに変化する際に立下がった後にオーバーシュートが発生すると、NチャネルMOSFET6がターンオンしてNチャネルMOSFET7がターンオフするため、リンギング抑制効果が低減することが想定される。そこで、NチャネルMOSFET6のゲートを高電位側信号線3Pに直接接続せずに遅延回路22に接続する。
【0059】
すなわち、遅延回路22の作用により、差動信号の立ち下り後に発生するオーバーシュートのようにレベルがローからハイに変化する場合は、コンデンサ20への充電が抵抗素子19を介して行われるので、NチャネルMOSFET7がターンオフし難くなる。一方、差動信号レベルがハイからローに変化する場合は、コンデンサ20の充電電荷がダイオード21を介して直ちに放電されるので、NチャネルMOSFET7のターンオンに影響を与えることは無い。
【0060】
以上のように第3実施例によれば、信号線3P,3N間に接続される抵抗素子19及びコンデンサ20の直列回路を接続し、抵抗素子19に並列にダイオード21を接続して遅延回路22を構成し、抵抗素子19及びコンデンサ20の共通接続点をNチャネルMOSFET6のゲートに接続した。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してNチャネルMOSFET6がターンオンすることを抑制し、NチャネルMOSFET7が一時的にターンオフすることを防止できる。また、抵抗素子19に並列に接続したダイオード21により、差動信号レベルがハイからローに変化した場合に、コンデンサ20の充電電荷をダイオード21を介して急速に放電させて、差動信号波形が立下った場合はNチャネルMOSFET6を直ちにターンオフさせることができる。
【0061】
(第4実施例)
図6及び図7は第4実施例である。第4実施例のリンギング抑制回路24は、第1実施例のリンギング抑制回路1をリンギング抑制回路1N(第1抑制回路)として、リンギング抑制回路1と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路1P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。
【0062】
以下、リンギング抑制回路1Pの構成を、リンギング抑制回路1Nの構成要素に対応するものには符号に「P」を付して説明する。リンギング抑制回路1Pは、ソースが何れも高電位側信号線3Pに接続される4つのPチャネルMOSFET4P〜7P(第3〜第0PチャネルMOSFET)を備え、PチャネルMOSFET4P及び6Pのゲート(制御端子)は、低電位側信号線3Nに接続されている。
【0063】
PチャネルMOSFET7Pのドレインは、低電位側信号線3Nに接続されており、PチャネルMOSFET4P及び6Pのドレインは、PチャネルMOSFET7Pのゲートに接続されていると共に抵抗素子8Pを介してローレベル(グランドレベル)にプルダウンされている。PチャネルMOSFET4Pのドレインは、抵抗素子9Pを介してローレベルにプルダウンされていると共に、抵抗素子10Pを介してNチャネルMOSFET5Pのゲートに接続されている。また、前記ゲートは、コンデンサ11Pを介して高電位側信号線3Pに接続されている。すなわち、抵抗素子10P及びコンデンサ11Pは、RCフィルタ回路12Pを構成している。
【0064】
リンギング抑制回路1Pの動作は、リンギング抑制回路1Nと同様になる。すなわち、差動信号レベルがハイの場合、PチャネルMOSFET4P及び6Pはオンしているので、PチャネルMOSFET5Pはオフしており、PチャネルMOSFET7Pはオフ状態となっている。そして、差動信号レベルがハイからローに変化すると、PチャネルMOSFET4P及び6PがターンオフするのでPチャネルMOSFET7Pがターンオンする。すると、高電位側信号線3P,低電位側信号線3N間はPチャネルMOSFET7Pのオン抵抗を介して接続されてインピーダンスが低下し、波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【0065】
PチャネルMOSFET4Pがターンオフすると、コンデンサ11Pが抵抗素子9P及び10Pを介した経路で充電されるので、コンデンサ11Pの端子電圧がPチャネルMOSFET5Pの閾値電圧を超えて上昇すると、PチャネルMOSFET5Pがターンオンする。すると、ゲート電圧がローレベルとなり、PチャネルMOSFET7Pはターンオフする。
【0066】
そして、伝送線路3にリンギング抑制回路1N及び1Pを並列に接続することで、以下のような効果が得られる。リンギング抑制回路1Nだけが接続されている場合、第2実施例で説明したように、グランドレベルG1,G2に電位差があり、G1<G2になっているとリンギング抑制回路1Nについては、NチャネルMOSFET4N〜7Nのゲート−ソース間電圧がより小さくなるため、これらを確実にターンオンさせ難くなる。しかしながら、この状態をリンギング抑制回路1Pについて見ると、PチャネルMOSFET4P〜7Pのゲート−ソース間電圧がより大きくなるため、これらは確実にターンオンするようになる。また、グランドレベルG1,G2の大小関係がG1>G2になっていれば、上記の関係が逆転してリンギング抑制回路1Nが動作し易く、リンギング抑制回路1Pが動作し難くなる。
したがって、リンギング抑制回路1N,1Pを並列に接続することで、通信ノード間にグランドオフセットが存在する場合でも、少なくともリンギング抑制回路15N,15Pの何れか一方が確実に動作する。
【0067】
図7は、送信ノード,受信ノードのグランドレベルにオフセットが存在しない場合についてリンギング抑制回路24の動作をシミュレーションした結果を示す。図7は、シミュレーションに用いたネットワークモデルを示す。3つのジャンクションコネクタJ/C1,J/C2,J/C3の間は5mの伝送線路で接続されており、ジャンクションコネクタJ/C1,J/C3には、それぞれ6つの通信ノードが何れも2mの伝送線路を介して接続されている。そして、ジャンクションコネクタJ/C2には、送信ノード,受信ノードがそれぞれ4mの伝送線路を介して接続されており、受信ノード側の伝送線路にリンギング抑制回路24を接続している。
【0068】
図7には、シミュレーション結果であり、リンギング抑制回路24を接続した場合(実線;歪抑制あり)と接続しない場合(破線;歪抑制なし)との双方を示している。図7(a)は差動信号がドミナントからレセッシブに変化する場合の電圧波形であり、図7(b)はその際の信号線CAN−H,CAN−Lそれぞれの電圧波形である。図7(a)に示すように、「歪抑制あり」の方が、レセッシブに移行した後の電圧波形の振動がより早く収束していることが分かる。
【0069】
以上のように第4実施例によれば、信号線3P,3N間に、各スイッチング素子がNチャネルMOSFET4N〜7Nで構成されるリンギング抑制回路1Nと、各スイッチング素子がPチャネルMOSFET4P〜7Pで構成されるリンギング抑制回路1Pとを並列に接続したので、通信ノード間のグランド電位に差がある状態でもリンギング抑制回路1N,1Pの何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる(尚、この作用に関するシミュレーションについては第5実施例で示す)。
【0070】
(第5実施例)
図8ないし図11は第5実施例である。第5実施例のリンギング抑制回路25は、第2実施例のリンギング抑制回路15をリンギング抑制回路15N(第1抑制回路)として、リンギング抑制回路15と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路15P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。そして、図9はグランドオフセットが無い場合、図10はグランドオフセットが−7.5Vの場合、図11はグランドオフセットが+9.5Vの場合の図8相当図である。したがって、図10(b)ではレセッシブ状態での中間電位が−5Vに、図11(b)では同中間電位が12Vになっている。そして、図9(a)〜図11(a)に示すように、グランドオフセットの有無にかかわらず、リンギング抑制回路25を接続した方がリンギング波形の変動が抑制されていることが判る。
【0071】
(第6実施例)
図12ないし図15は第6実施例である。第6実施例のリンギング抑制回路26は、第3実施例のリンギング抑制回路18をリンギング抑制回路18N(第1抑制回路)として、リンギング抑制回路18と同様の作用を成す構成をPチャネルMOSFETを用いて対称に構成したリンギング抑制回路18P(第2抑制回路)と共に、伝送線路3に並列に接続したものである。但し、ダイオード21は接続されておらず、抵抗素子10の両端にダイオード27が接続されている。ダイオード27Nのアノードは高電位側信号線3Pに接続され、ダイオード27PのアノードはPチャネルMOSFET4Pのゲートに接続されている。
【0072】
そして、図13はグランドオフセットが無い場合、図14はグランドオフセットが−7.5Vの場合、図15はグランドオフセットが+9.5Vの場合の図8相当図である。したがって、図14(b)ではレセッシブ状態での中間電位が−5Vに、図15(b)では同中間電位が12Vになっている。そして、図13(a)〜図15(a)に示すように、グランドオフ線との有無にかかわらず、リンギング抑制回路26を接続した方がリンギング波形の変動が抑制されていることが判る。
【0073】
(第7実施例)
図16及び図17は第7実施例である。第7実施例のリンギング抑制回路28は、第6実施例のリンギング抑制回路18N,18Pについて、抵抗素子19に対し、第3実施例と同様にダイオード21を並列に接続している。また、抵抗素子8に対し、ダイオード29及び抵抗素子30の直列回路を並列に接続している。抵抗素子8Nについては、ダイオード29Nのアノードが電源Vcc側となる方向で、抵抗素子8Pについては、ダイオード29Pのカソードがグランド側となる方向で接続されている。以上がリンギング抑制回路18N’,18P’を構成している。尚、抵抗素子30Nの抵抗値は、プルアップ用の抵抗素子8Nの抵抗値よりも小さく設定されており、抵抗素子30Pの抵抗値は、プルダウン用の抵抗素子8Pの抵抗値よりも小さく設定されている。
【0074】
次に、第7実施例の作用について図17を参照して説明する。図17は、リンギング抑制回路18Pについて回路動作をシミュレーションした結果である。尚、縦軸の電圧0Vは通信電圧(差動電圧)についての0Vであり、PチャネルMOSFET7Pのゲート電圧については図示の都合上、基準電圧をずらして示している。ダイオード29及び抵抗素子30の直列回路を設ける前(対策なし)の波形を破線で、設けた後(対策あり)の波形を実線で示している。
【0075】
プルダウン抵抗である素子8Pにダイオード29P及び抵抗素子30Pの直列回路を並列に接続したことで、PチャネルMOSFET7Pのゲート電圧Vgsがハイレベルからローレベルに遷移しようとする際に、ゲートからグランドに放電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Vgsの立ち下がりが直列回路を接続しない場合よりも急峻になっており、PチャネルMOSFET7P(最終段のPMOS)がより早くターンオンするようになる。
【0076】
また、NチャネルMOSFET7Nについても、プルアップ抵抗である素子8Nにダイオード29N及び抵抗素子30Nの直列回路を並列に接続したことで、NチャネルMOSFET7Nのゲート電圧Vgsがローレベルからハイレベルに遷移しようとする際に、電源Vccよりゲートに充電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Vgsの立ち上がりが直列回路を接続しない場合よりも急峻になるので、NチャネルMOSFET7Nがより早くターンオンするようになる。
以上のように構成される第7実施例によれば、NチャネルMOSFET7N,7Pをより早くターンオンさせることが可能となり、リンギングを一層抑制することができる。
【0077】
(第8実施例)
図18ないし図20は第8実施例である。伝送線路3に接続される各通信ノード31は、図20に示すように、送信回路及び受信回路2からなるトランシーバIC32と、通信制御を行うコントローラIC33(遮断用素子制御手段,制御部)とで構成されている。コントローラIC33は、マイクロコンピュータを中心に構成されており、例えば通信を行う必要が無いアイドル状態ではスタンバイモードに移行して消費電力を低減する機能を有しているものがある。そこで、第8実施例では、コントローラIC33がスタンバイモードに移行する際に、トランシーバIC32にハイアクティブのスタンバイ信号を出力する。
【0078】
また、第8実施例では、図18に示すように、図5に示す第3実施例の構成について、NチャネルMOSFET6のドレインとNチャネルMOSFET5のドレインとの間にPチャネルMOSFET34(遮断用素子)を接続し、PチャネルMOSFET34のゲート(制御端子)に上記スタンバイ信号を与える。以上がリンギング抑制回路35を構成している。
【0079】
次に、第8実施例の作用について説明する。コントローラIC33が通常の動作モードで通信を行う場合、スタンバイ信号はインアクティブ(ロー)となっているので、PチャネルMOSFET34はオンしている。したがって、リンギング抑制回路35は第3実施例と同様に動作する。一方、コントローラIC33がスタンバイモードに移行すると、スタンバイ信号をアクティブ(電源電圧Vccレベル)に変化させるため、PチャネルMOSFET34はオフする。
【0080】
すなわち、伝送線路3において差動信号が伝送されず差動電圧が0V(ローレベル)であっても、NチャネルMOSFET5は、ゲートがプルアップされているのでオン状態を維持している。したがって、電源から抵抗素子8及びNチャネルMOSFET5を介して信号線3Nに電流が流れている。そこで、PチャネルMOSFET34をオフすれば、上記の状態で流れている電流を遮断して消費電力を抑制できる。
【0081】
尚、図19は、PチャネルMOSFET34を追加しない状態(対策なし)と追加した状態(対策あり)とについて、差動信号の立ち下がり波形をシミュレーションしたものである。PチャネルMOSFET34を追加することで、NチャネルMOSFET7のゲートに接続される経路の抵抗値がPチャネルMOSFET34のオン抵抗分だけ増加することになる。しかし、両者の差はほとんどなく、リンギング抑制効果に影響を及ぼすことはない。
【0082】
以上のように第8実施例によれば、コントローラIC33は、NチャネルMOSFET7のゲートとNチャネルMOSFET5のドレインとの間に接続したPチャネルMOSFET34のオンオフを制御する。この場合、コントローラIC33は、通信ノード31をスタンバイ状態に移行させるためのスタンバイ信号を、PチャネルMOSFET34のゲートに与えて、スタンバイ状態に移行する期間にPチャネルMOSFET34をオフさせる。
すなわち、通信ノード31がスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号によりPチャネルMOSFET34をオフさせることで、電流が電源からNチャネルMOSFET5を介して低電位信号線3N側に流れる経路を遮断して、不要な電流消費を抑制できる。
【0083】
(第9実施例)
図21及び図22は第9実施例である。第9実施例では第8実施例と同様に、NチャネルMOSFET6のドレインとNチャネルMOSFET5のドレインとの間にPチャネルMOSFET34を接続する。ここで、受信回路2は、伝送線路3により差動信号が伝送されたか否かを判定するための構成を内蔵している。例えば、差動増幅回路により伝送線路3の差動電圧を検出し、差動増幅回路の出力信号をコンパレータにより所定の閾値電圧と比較することで、ドミナントレベルの信号を受信したか否かを判断する。
【0084】
そこで、上記コンパレータの出力信号を受信回路2からコントローラIC33Aに入力して、伝送線路3の差動電圧が閾値である例えば1.0Vを超えると、コントローラIC33Aにハイレベルの信号を入力する。コントローラIC33Aは、PチャネルMOSFET34のゲートにゲート信号を与えるが、上記入力信号がローレベルであればゲート信号をハイレベルに、前記入力信号がハイレベルであればゲート信号をローレベルにする。図22は図2相当図であり、伝送線路3において差動信号が伝送されていない状態ではPチャネルMOSFET34がオフされる((a),(e)参照)。したがって、電源から抵抗素子8及びNチャネルMOSFET5を介して信号線3Nに電流が流れることを阻止できる。以上が、リンギング抑制回路35’を構成している。
【0085】
以上のように第9実施例によれば、コントローラIC33Aは、受信回路3が伝送線路における差動電圧レベルを検出して、差動電圧レベルが所定の閾値を下回るとPチャネルMOSFET34をオフさせる。これにより、伝送線路3において差動信号がローレベルとなる期間に不要な電流消費を抑制できる。
【0086】
(第10実施例)
図23は第10実施例である。第10実施例は、第8実施例の構成を図8に示すリンギング抑制回路15Pに適用したもので、PチャネルMOSFET5PのドレインとPチャネルMOSFET7Pのゲートとの間にNチャネルMOSFET37(遮断用素子)を接続し、リンギング抑制回路38Pを構成している。NチャネルMOSFET37のゲートには、第8実施例と同様にコントローラICによりゲート信号が与えられるが、その信号レベルは第8実施例の反転となる。以上のように構成される第10実施例によれば、PチャネルMOSFETで構成されるリンギング抑制回路38Pにおいても、不要な電力消費を低減できる。
【0087】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
リンギング抑制回路は、伝送線路の何れか1か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
遅延回路については、RCフィルタ回路に限ることなく、例えばディレイライン等を用いても良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
第7〜第10実施例の構成を、その他の実施例に適用しても良い。例えば、第9,第10実施例を組み合わせて実施しても良い。
通信プロトコルはCANに限ることなく、一対の信号線からなる伝送線路により差動信号を伝送する通信プロトコルであれば適用が可能である。
【符号の説明】
【0088】
図面中、1はリンギング抑制回路、3は伝送線路、3Pは高電位側信号線、3Nは低電位側信号線、4N〜6NはNチャネルMOSFET(第3〜第1スイッチング素子)、4P〜6PはPチャネルMOSFET(第3〜第1スイッチング素子)、7NはNチャネルMOSFET(線間スイッチング素子)、7PはPチャネルMOSFET(線間スイッチング素子)、8〜10は抵抗素子、11はコンデンサ、12はRCフィルタ回路、13は遅延回路、14は制御回路(制御手段)、15はリンギング抑制回路、16は遅延回路、17は制御回路(制御手段)、18はリンギング抑制回路、19は抵抗素子、20はコンデンサ、21はダイオード、22は遅延回路、23は制御回路(制御手段)、24〜26,28はリンギング抑制回路、29はダイオード、30は抵抗素子、31は通信ノード、
33,33AはコントローラIC(遮断用素子制御手段,制御部)、34はPチャネルMOSFET(遮断用素子)、35,35’はリンギング抑制回路、37はNチャネルMOSFET(遮断用素子)、38Pはリンギング抑制回路を示す。
【特許請求の範囲】
【請求項1】
一対の高電位側信号線,低電位側信号線によりハイ,ローの2値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子を一定期間オンさせる制御手段とを備えることを特徴とするリンギング抑制回路。
【請求項2】
前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記反転回路より出力される信号と、前記遅延回路より出力される信号との論理積信号を前記線間スイッチング素子の制御端子に出力することを特徴とする請求項1記載のリンギング抑制回路。
【請求項3】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第1スイッチング素子で構成され、
前記遅延回路は、前記第1スイッチング素子に並列に接続される電圧駆動型の第2スイッチング素子と、RCフィルタ回路と、電位基準側導通端子が前記第2スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第3スイッチング素子とを備え、
前記第3スイッチング素子の非基準側導通端子は、前記第2スイッチング素子の制御端子に接続され、
前記RCフィルタ回路は、前記一対の信号線の一方と、前記第3スイッチング素子の制御端子との間に接続されることを特徴とする請求項2記載のリンギング抑制回路。
【請求項4】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第1スイッチング素子で構成され、
前記遅延回路は、前記第1スイッチング素子に並列に接続される電圧駆動型の第2スイッチング素子と、RCフィルタ回路と、電位基準側導通端子が前記第2スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第3スイッチング素子とを備え、
前記第3スイッチング素子の制御端子は、前記一対の信号線の一方に接続され、
前記RCフィルタ回路は、前記第3スイッチング素子の非基準側導通端子と前記第2スイッチング素子の制御端子との間に接続されることを特徴とする請求項2記載のリンギング抑制回路。
【請求項5】
前記一対の信号線間に、前記各スイッチング素子が、前記低電位側信号線の電位を基準電位としてスイッチング動作する第1抑制回路と、
前記各スイッチング素子が、前記高電位側信号線の電位を基準電位としてスイッチング動作する第2抑制回路とを並列に接続したことを特徴とする請求項3又は4記載のリンギング抑制回路。
【請求項6】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルアップされ、ドレインが前記高電位側信号線に接続され、ソースが前記低電位側信号線に接続される第0NチャネルMOSFETであり、
前記第1スイッチング素子は、ゲートが前記高電位側信号線に接続され、ドレインが前記第0NチャネルMOSFETのゲートに接続され、ソースが前記低電位側信号線に接続される第1NチャネルMOSFETであり、
前記第2スイッチング素子は、前記第1NチャネルMOSFETに並列に接続される第2NチャネルMOSFETであり、
前記第3スイッチング素子は、ドレインが抵抗素子を介してプルアップされ、ソースが前記低電位側信号線に接続される第3NチャネルMOSFETであることを特徴とする請求項3乃至5の何れかに記載のリンギング抑制回路。
【請求項7】
前記線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値が前記プルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項6記載のリンギング抑制回路。
【請求項8】
前記第0NチャネルMOSFETのゲートと、前記第2NチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項6又は7記載のリンギング抑制回路。
【請求項9】
前記第0NチャネルMOSFETのゲートと、前記第2NチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項6又は7記載のリンギング抑制回路。
【請求項10】
前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記直列回路の共通接続点は、第1NチャネルMOSFETのゲートに接続されることを特徴とする請求項6乃至9の何れかに記載のリンギング抑制回路。
【請求項11】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えることを特徴とする請求項10記載のリンギング抑制回路。
【請求項12】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルダウンされ、ドレインが前記低電位側信号線に接続され、ソースが前記高電位側信号線に接続される第0PチャネルMOSFETであり、
前記第1スイッチング素子は、ゲートが前記低電位側信号線に接続され、ドレインが前記第0PチャネルMOSFETのゲートに接続され、ソースが前記高電位側信号線に接続される第1PチャネルMOSFETであり、
前記第2スイッチング素子は、前記第1PチャネルMOSFETに並列に接続される第2PチャネルMOSFETであり、
前記第3スイッチング素子は、ドレインが抵抗素子を介してプルダウンされ、ソースが前記高電位側信号線に接続される第3PチャネルMOSFETであることを特徴とする請求項3乃至5の何れかに記載のリンギング抑制回路。
【請求項13】
前記線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値が前記プルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項12記載のリンギング抑制回路。
【請求項14】
前記第0PチャネルMOSFETのゲートと、前記第2PチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項12又は13記載のリンギング抑制回路。
【請求項15】
前記第0PチャネルMOSFETのゲートと、前記第2PチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項12又は13記載のリンギング抑制回路。
【請求項16】
前記一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記直列回路の共通接続点は、第1PチャネルMOSFETのゲートに接続されることを特徴とする請求項12ないし15の何れかに記載のリンギング抑制回路。
【請求項17】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えたことを特徴とする請求項16記載のリンギング抑制回路。
【請求項1】
一対の高電位側信号線,低電位側信号線によりハイ,ローの2値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子を一定期間オンさせる制御手段とを備えることを特徴とするリンギング抑制回路。
【請求項2】
前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記反転回路より出力される信号と、前記遅延回路より出力される信号との論理積信号を前記線間スイッチング素子の制御端子に出力することを特徴とする請求項1記載のリンギング抑制回路。
【請求項3】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第1スイッチング素子で構成され、
前記遅延回路は、前記第1スイッチング素子に並列に接続される電圧駆動型の第2スイッチング素子と、RCフィルタ回路と、電位基準側導通端子が前記第2スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第3スイッチング素子とを備え、
前記第3スイッチング素子の非基準側導通端子は、前記第2スイッチング素子の制御端子に接続され、
前記RCフィルタ回路は、前記一対の信号線の一方と、前記第3スイッチング素子の制御端子との間に接続されることを特徴とする請求項2記載のリンギング抑制回路。
【請求項4】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第1スイッチング素子で構成され、
前記遅延回路は、前記第1スイッチング素子に並列に接続される電圧駆動型の第2スイッチング素子と、RCフィルタ回路と、電位基準側導通端子が前記第2スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第3スイッチング素子とを備え、
前記第3スイッチング素子の制御端子は、前記一対の信号線の一方に接続され、
前記RCフィルタ回路は、前記第3スイッチング素子の非基準側導通端子と前記第2スイッチング素子の制御端子との間に接続されることを特徴とする請求項2記載のリンギング抑制回路。
【請求項5】
前記一対の信号線間に、前記各スイッチング素子が、前記低電位側信号線の電位を基準電位としてスイッチング動作する第1抑制回路と、
前記各スイッチング素子が、前記高電位側信号線の電位を基準電位としてスイッチング動作する第2抑制回路とを並列に接続したことを特徴とする請求項3又は4記載のリンギング抑制回路。
【請求項6】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルアップされ、ドレインが前記高電位側信号線に接続され、ソースが前記低電位側信号線に接続される第0NチャネルMOSFETであり、
前記第1スイッチング素子は、ゲートが前記高電位側信号線に接続され、ドレインが前記第0NチャネルMOSFETのゲートに接続され、ソースが前記低電位側信号線に接続される第1NチャネルMOSFETであり、
前記第2スイッチング素子は、前記第1NチャネルMOSFETに並列に接続される第2NチャネルMOSFETであり、
前記第3スイッチング素子は、ドレインが抵抗素子を介してプルアップされ、ソースが前記低電位側信号線に接続される第3NチャネルMOSFETであることを特徴とする請求項3乃至5の何れかに記載のリンギング抑制回路。
【請求項7】
前記線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値が前記プルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項6記載のリンギング抑制回路。
【請求項8】
前記第0NチャネルMOSFETのゲートと、前記第2NチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項6又は7記載のリンギング抑制回路。
【請求項9】
前記第0NチャネルMOSFETのゲートと、前記第2NチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項6又は7記載のリンギング抑制回路。
【請求項10】
前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記直列回路の共通接続点は、第1NチャネルMOSFETのゲートに接続されることを特徴とする請求項6乃至9の何れかに記載のリンギング抑制回路。
【請求項11】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えることを特徴とする請求項10記載のリンギング抑制回路。
【請求項12】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルダウンされ、ドレインが前記低電位側信号線に接続され、ソースが前記高電位側信号線に接続される第0PチャネルMOSFETであり、
前記第1スイッチング素子は、ゲートが前記低電位側信号線に接続され、ドレインが前記第0PチャネルMOSFETのゲートに接続され、ソースが前記高電位側信号線に接続される第1PチャネルMOSFETであり、
前記第2スイッチング素子は、前記第1PチャネルMOSFETに並列に接続される第2PチャネルMOSFETであり、
前記第3スイッチング素子は、ドレインが抵抗素子を介してプルダウンされ、ソースが前記高電位側信号線に接続される第3PチャネルMOSFETであることを特徴とする請求項3乃至5の何れかに記載のリンギング抑制回路。
【請求項13】
前記線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値が前記プルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項12記載のリンギング抑制回路。
【請求項14】
前記第0PチャネルMOSFETのゲートと、前記第2PチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項12又は13記載のリンギング抑制回路。
【請求項15】
前記第0PチャネルMOSFETのゲートと、前記第2PチャネルMOSFETのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項12又は13記載のリンギング抑制回路。
【請求項16】
前記一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記直列回路の共通接続点は、第1PチャネルMOSFETのゲートに接続されることを特徴とする請求項12ないし15の何れかに記載のリンギング抑制回路。
【請求項17】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えたことを特徴とする請求項16記載のリンギング抑制回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
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【図6】
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【図11】
【図12】
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【図14】
【図15】
【図16】
【図17】
【図18】
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【図20】
【図21】
【図22】
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【公開番号】特開2012−257205(P2012−257205A)
【公開日】平成24年12月27日(2012.12.27)
【国際特許分類】
【出願番号】特願2012−93863(P2012−93863)
【出願日】平成24年4月17日(2012.4.17)
【出願人】(000004695)株式会社日本自動車部品総合研究所 (1,981)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成24年12月27日(2012.12.27)
【国際特許分類】
【出願日】平成24年4月17日(2012.4.17)
【出願人】(000004695)株式会社日本自動車部品総合研究所 (1,981)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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