【課題】 供給電圧または動作電圧に無関係に信頼性を保証可能な出力バッファ回路の動作方法を提供する。
【解決手段】 出力バッファ回路１３０Ａのソーシング制御回路１４０は、ＤＣレベルを指示する指示信号に基づいて第１ソーシング制御信号Ｐｇ０を生成する。ソーシング制御回路１４０は、指示信号に基づいて第２ソーシング制御信号Ｐｇ＿ｂｉａｓを生成する。ソーシング回路１５０は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとに応じて第１電圧ＶＤＤＯを出力端子１５１に供給する。第１シンキング回路１６０は、第２バッファ１１２から出力されたデータＮｇのレベルに基づいて出力端子１５１に接地電圧ＶＳＳを供給する。これにより、メインドライバーとして使われるＰＭＯＳトランジスタＰ０、Ｐ１のゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。 （もっと読む）

【課題】占有面積が小さく、温度変化や素子のバラツキの影響を受け難く、さらに、ノイズを低減することで高品位のレベルシフトを実現することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、主に、第１の信号（Ｖ_ＩＮ）をレベルシフトして第２の信号（Ｖ_ｍ）を出力するレベルシフト部１０と、ｐＭＯＳトランジスタ３２ａとｎＭＯＳトランジスタ３２ｂを含み、第２の信号を反転させた第３の信号（Ｓ_１）を出力するＣＭＯＳインバータ回路部３２、偶数個のインバータ素子（第１のインバータ３３ａ〜第ｍのインバータ３３ｍ）を含み、第３の信号を遅延させた第４の信号（Ｓ_３）を生成する遅延回路部３３、論理素子を含み、第３の信号及び第４の信号が入力して第５の信号（Ｓ_５）を出力する論理回路部３４、及び第４の信号と第５の信号が入力するＤ−ＦＦ素子３５、を含む出力バッファ部３０と、を備える。 （もっと読む）

【課題】２つの出力信号間のタイミングのずれを低減すること。
【解決手段】入力信号ＩＮ，ＸＩＮはトランジスタＭ１，Ｍ２のゲートに供給される。トランジスタＭ１のドレインはトランジスタＭ３のドレインとトランジスタＭ４のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ３のゲートとトランジスタＭ４のドレインに接続される。また、トランジスタＭ１，Ｍ２のドレインは差動対のトランジスタＭ１１，Ｍ１２のゲートに接続される。トランジスタＭ３，Ｍ４のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ５が接続される。トランジスタＭ１１，Ｍ１２のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ１３が接続される。 （もっと読む）

【課題】出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間との差異を低減することが可能なレベルシフト回路を提供する。
【解決手段】出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部Ｆ１、Ｆ２が複数段接続されている。そして、前段のレベルシフト部Ｆ１の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち上がりの遅延時間で補償し、前段のレベルシフト部Ｆ１の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち下がりの遅延時間で補償する。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】新たなロジックインメモリ構造を提供する。また、より消費電力の低い信号処理回路を提供する。また、より消費電力の低い電子機器を提供する。
【解決手段】オフ電流の低いトランジスタを用いて記憶素子を構成することで、記憶機能と演算機能を組み合わせた回路を提供する。オフ電流の低いトランジスタを用いることで、オフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間などに電荷を保持することができる。そのため、オフ電流の低いトランジスタのソース又はドレインの一方と、他のトランジスタのゲートと、の間のノード等を記憶素子として用いることができる。また、加算器の動作に伴うリーク電流を著しく低減することができる。これにより、消費電力の低い信号処理回路を構築することが可能である。 （もっと読む）

【課題】より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＮチャネルＭＯＳＦＥＴ７を接続し、制御回路１４は、伝送線路３を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、ＮチャネルＭＯＳＦＥＴ７を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にＮチャネルＭＯＳＦＥＴ７が導通することで信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。 （もっと読む）

【課題】不良回路ブロックを特定する時間を短くでき、また、各回路ブロックの信頼性加速試験での特性劣化を精度良く測定できる半導体集積回路を提供することを目的とする。
【解決手段】複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックに対応し、回路ブロックと電源端子２との接続を制御する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路に対応し、スイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎとを備え、複数のフリップフロップ回路は、シフトレジスタ回路を構成し、外部信号の入力に基づいて、２以上のスイッチ回路を選択して回路ブロック選択信号を出力し、当該回路ブロック選択信号を入力された２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと電源端子とを接続する半導体集積回路１００。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

【課題】消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができるレベルシフト回路を得る。
【解決手段】本発明のレベルシフト回路は、インバータ回路ＩＮＶ２、レベルシフト素子ＭＯＳ１、第１の抵抗Ｒ１及びカレントミラー回路ＣＭ１を備える。インバータ回路ＩＮＶ２は、入力信号を反転して出力する。レベルシフト素子ＭＯＳ１は、入力信号を反転した信号をゲート信号として動作する。第１の抵抗Ｒ１の一端は、インバータ回路の出力に接続されている。カレントミラー回路ＣＭ１は、第１の抵抗Ｒ１を介してインバータ回路ＩＮＶ２の出力から入力した電流に対応する電流をレベルシフト素子ＭＯＳ１のソースから接地点に流す。 （もっと読む）

【課題】消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができるレベルシフト回路を得る。
【解決手段】本発明のレベルシフト回路は、インバータ回路ＩＮＶ２、レベルシフト素子ＭＯＳ１、第１の抵抗Ｒ１及びカレントミラー回路ＣＭ１を備える。インバータ回路ＩＮＶ２は、入力信号を反転して出力する。レベルシフト素子ＭＯＳ１は、入力信号を反転した信号をゲート信号として動作する。第１の抵抗Ｒ１の一端は、インバータ回路の出力に接続されている。カレントミラー回路ＣＭ１は、第１の抵抗Ｒ１を介してインバータ回路ＩＮＶ２の出力から入力した電流に対応する電流をレベルシフト素子ＭＯＳ１のソースから接地点に流す。 （もっと読む）

【課題】外的要因により発生するコンデンサの充放電による信号伝達不良を防止して、確実な信号伝達を行うレベルシフト回路。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態を第１コンデンサＣ１を介してセットするセットレベル回路20aと、第２電圧レベルの論理状態を第２コンデンサC2を介してリセットするリセットレベル回路20bと、セットレベル回路のセット信号とリセットレベル回路のリセット信号とによりローサイドスイッチQ1に直列に接続されたハイサイドスイッチQ2をオン／オフ駆動する駆動回路24と、第１コンデンサ及び第２コンデンサに流れる電流の内の少なくともいずれか一方を検出する電流検出回路15,16，を備える。 （もっと読む）

【課題】ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止すること。
【解決手段】第１パルス信号と第２パルス信号に基づいて、第１出力端子（ＤＲＶ１）４からＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０に第１駆動信号が出力され、第１パルス信号と第２パルス信号に基づいて、第２出力端子（ＤＲＶ２）５から第２スイッチング素子であるＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１に第２駆動信号が出力されるように構成され、保護回路２０によりＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のうちの少なくとも一方がオフされるようにした。 （もっと読む）

【解決手段】メモリ装置はクロックバッファ回路を含む。前記クロックバッファ回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、前記論理ゲートのうち１つの出力が前記論理ゲートのうち１つの入力に結合された少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるため入力に結合される。前記メモリ装置はまた、前記クロスカップル論理回路の前記出力からクロック信号を生成するように動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。バッファ回路は、前記クロック生成回路による競合を回避しつつ、前記クロック信号を維持するための前記クロック信号に結合された３端子インバータを含む。前記メモリ装置は、チップ選択信号によって有効とされる。 （もっと読む）

【課題】負荷駆動用の電界効果トランジスタのゲートソース間の耐圧保護をしつつ低消費電流で高速動作可能な負荷駆動回路を提供することを目的としている。
【解決手段】負荷駆動回路においける負荷駆動用の電界効果トランジスタのソースゲート間にツェナー機能デバイスを接続する一方、前記電界効果ドランジスタのゲートにオン電位及びオフ電位を択一的に供給するオンオフスイッチ回路を設け、前記負荷駆動用電界効果トランジスタが導通した場合に前記ツェナー機能デバイスに流れる電流を制限する。 （もっと読む）

【課題】降圧回路の出力電位に対するトリミング効率を向上させる。
【解決手段】第１及び第２外部電圧を受け内部電圧（ＶＤＬ）を発生する降圧回路と、降圧回路に結合され、上記内部電圧の電圧レベルを調整する為の情報を格納する揮発性格納回路（３１ＤＲ）と、上記内部電圧と上記第２外部電圧とを受け、内部電圧と上記第２外部電圧との間で動作される中央処理装置（１０）と、上記中央処理装置によってアクセス可能な不揮発性記憶素子とを有する。上記不揮発性記憶素子に格納された上記情報は半導体集積回路の初期化に応答して読み出され、上記揮発性格納回路は上記不揮発性記憶素子から読み出された上記情報を上記半導体集積回路の初期化に応答して格納することにより、上記情報によって調整された内部電圧が上記降圧回路から上記中央処理装置へ供給される。 （もっと読む）

【課題】待機状態から任意の容量安定状態への過渡時間の短いＭＯＳバラクタを提供する。
【解決手段】Ｎウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からウェル領域の電位を引いた電位差を０以上にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。また、Ｐウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からウェル領域の電位を引いた電位差を０以下にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。 （もっと読む）

【課題】インダクタンスを外部から簡単に調整することができる差動アンプ回路を得る。
【解決手段】差動対を構成する第１及び第２のトランジスタと、第１のトランジスタの出力端子と電源との間に接続された第１のインダクタと、第２のトランジスタの出力端子と電源との間に接続された第２のインダクタと、第１のインダクタにシリアル接続された第１のトランスミッションゲートと、第２のインダクタにシリアル接続された第２のトランスミッションゲートとを有する。 （もっと読む）

【課題】流れる電流の量にかかわらず出力電圧を一定に維持することで、電子制御機器等の誤動作を防止することのできる定電圧回路を提供する。
【解決手段】流入電流に基づいて基準電圧が変化する第一半導体素子Ｑ１０を備えた基準電圧発生回路１１と、前記基準電圧と出力電圧の電圧差に応じて出力電流を調整して定電圧制御する第二半導体素子Ｑ２０と、前記基準電圧と出力電圧の電圧差を検出する第三半導体素子Ｑ３０を備えた電圧検出回路１２と、前記電圧検出回路１２により検出された電圧差に対応した電流を前記基準電圧発生回路１１に供給するバイアス電圧補正回路１３を備えて構成される定電圧回路１０であって、前記第一半導体素子Ｑ１０及び前記第三半導体素子Ｑ３０の夫々に抵抗Ｒ１０、Ｒ３０が直列に接続されている。 （もっと読む）

【課題】安定したスイッチング特性を有するスイッチング回路を提供する。
【解決手段】コレクタが定電流源１１を介して電源Ｖｃｃに接続され、エミッタが基準電位ＧＮＤに接続されたトランジスタ１２と、コレクタの電位に基づき、トランジスタ１２のゲートに信号を出力してオンとオフを切換え、オフからオンに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより高い第１の電圧Ｖ１のときにトランジスタ１２を切換え、オンからオフに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより低い第２の電圧Ｖ２のときにトランジスタ１２を切換えるドライブ手段とを具備する。 （もっと読む）