出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。
【課題】 供給電圧または動作電圧に無関係に信頼性を保証可能な出力バッファ回路の動作方法を提供する。
【解決手段】 出力バッファ回路１３０Ａのソーシング制御回路１４０は、ＤＣレベルを指示する指示信号に基づいて第１ソーシング制御信号Ｐｇ０を生成する。ソーシング制御回路１４０は、指示信号に基づいて第２ソーシング制御信号Ｐｇ＿ｂｉａｓを生成する。ソーシング回路１５０は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとに応じて第１電圧ＶＤＤＯを出力端子１５１に供給する。第１シンキング回路１６０は、第２バッファ１１２から出力されたデータＮｇのレベルに基づいて出力端子１５１に接地電圧ＶＳＳを供給する。これにより、メインドライバーとして使われるＰＭＯＳトランジスタＰ０、Ｐ１のゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。
【解決手段】 出力バッファ回路１３０Ａのソーシング制御回路１４０は、ＤＣレベルを指示する指示信号に基づいて第１ソーシング制御信号Ｐｇ０を生成する。ソーシング制御回路１４０は、指示信号に基づいて第２ソーシング制御信号Ｐｇ＿ｂｉａｓを生成する。ソーシング回路１５０は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとに応じて第１電圧ＶＤＤＯを出力端子１５１に供給する。第１シンキング回路１６０は、第２バッファ１１２から出力されたデータＮｇのレベルに基づいて出力端子１５１に接地電圧ＶＳＳを供給する。これにより、メインドライバーとして使われるＰＭＯＳトランジスタＰ０、Ｐ１のゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路の動作方法に係り、特に、広い動作範囲を有する出力バッファ回路の動作方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ工程が発展するにつれて、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ（ＩＣｓ））の電力消耗を減らすために、ＩＣの内部供給電圧が低くなっている。しかし、ＩＣを含む印刷回路基板システム（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ（ＰＣＢ）−ｂａｓｅｄ ｓｙｓｔｅｍ）では、ＩＣの間でデータ通信またはインターフェーシング（ｉｎｔｅｒｆａｃｉｎｇ）が起こるときにＩＣの内部供給電圧が低くなる場合と異なり、入出力バッファ回路の供給電圧は低くなっていない。
【０００３】
また、ＩＣのそれぞれに具現された入出力バッファ回路の供給電圧が互いに異なると、誤動作が誘発され、入出力バッファ回路の間で漏れ電流経路（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｐａｔｈ）が誘発され、入出力バッファ回路が破壊されうる。
【０００４】
入出力バッファ回路に使われるトランジスタが、特定電圧で正常に動作するとき、トランジスタのドレイン（ｄｒａｉｎ）とゲート（ｇａｔｅ）との間の電圧差、ゲートとソース（ｓｏｕｒｃｅ）との間の電圧差、及び／またはドレインとソースとの間の電圧差が、トランジスタの信頼性が保証される電圧より大きいとき、トランジスタのゲート酸化膜（ｇａｔｅ ｏｘｉｄｅ）が破壊されるか、またはＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）によって、トランジスタが破壊されうるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３０９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、供給電圧または動作電圧に無関係に信頼性を保証可能な出力バッファ回路の動作方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の出力バッファ回路の動作方法は、動作電圧を表わす複数の指示信号と出力データに従属的な第１ソーシング制御信号を生成する段階と、複数の指示信号に従属的な第２ソーシング制御信号とを生成させる段階と、第１ソーシング制御信号と第２ソーシング制御信号とに応答し動作電圧を出力端子に供給する段階と、を含む。
【０００８】
複数の指示信号のそれぞれと出力データとは、レベルシフターによってレベルシフトされた信号であり得る。
第１ソーシング制御信号は、動作電圧と基準電圧との間でスイングし、基準電圧は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号によって、複数の内部電圧のうちから選択されたいずれか１つであり得る。
【０００９】
第１ソーシング制御信号を生成させる段階は、複数の指示信号をデコードし、複数の選択信号を生成させる段階と、複数の指示信号のうちのいずれか１つと複数の選択信号によって、複数の内部電圧のうちのいずれか１つを基準電圧として出力する段階と、複数の指示信号のうちのいずれか１つ、基準電圧、及び出力データによって、動作電圧と基準電圧との間でスイングする第１ソーシング制御信号を生成させる段階と、を含む。
【００１０】
第２ソーシング制御信号を生成させる段階は、複数の指示信号をデコーディングして生成された複数の選択信号と複数の指示信号のうちのいずれか１つによって、複数の内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成することができる。
【００１１】
出力バッファ回路の動作方法は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させる段階と、シンキング制御信号に応答して、接地電圧を出力端子に供給する段階と、をさらに含みうる。
【００１２】
シンキング制御信号を生成させる段階は、複数の選択信号のうちのいずれか１つによって、互いに相補的な複数の制御信号を生成させる段階と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力する段階と、を含む。
【００１３】
本発明の出力バッファ回路は、第１電圧のＤＣレベルを表わす複数の指示信号と、出力データに従属的な第１ソーシング制御信号、及び複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、を含む。
【００１４】
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか１つを基準電圧として生成し、第１電圧と基準電圧とによって決定されたスイング範囲を有する第１ソーシング制御信号を生成させる。
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する。
【００１５】
ソーシング制御回路は、複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、複数の指示信号のうちの第１指示信号と複数の選択信号とによって、第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、出力データと第１指示信号と基準電圧によって決定されたスイング範囲を有する第１ソーシング制御信号を生成させる第１制御信号生成回路と、第１指示信号と複数の選択信号とによって、第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する第２制御信号生成回路と、を含む。
【００１６】
ソーシング回路が、第１ソーシング制御信号、第２ソーシング制御信号、及び第３ソーシング制御信号に応答して、第１電圧を出力端子に供給する時、ソーシング制御回路は、複数の指示信号によって、第３ソーシング制御信号をさらに生成させる。
【００１７】
本発明の出力バッファ回路は、出力データに応答して、接地電圧を出力端子に供給する第１シンキング回路と、シンキング制御信号に応答して、接地電圧を出力端子に供給する第２シンキング回路と、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御回路と、をさらに含む。
【００１８】
シンキング制御回路は、複数の選択信号のうちのいずれか１つによって、互いに相補的な複数の制御信号を生成させる制御信号生成回路と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力するシンキング制御信号生成回路と、を含む。
【００１９】
本発明のシステムオンチップは、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、を含む。
【００２０】
出力バッファ回路は、動作電圧のＤＣレベルを表わす複数の指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、を含む。
【００２１】
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第１内部電圧のうちのいずれか１つを基準電圧として生成し、いずれか１つと複数の選択信号によって、複数の第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する。
【００２２】
本発明のシステムオンチップは、出力データによって、接地電圧を出力端子に供給する第１シンキング回路と、シンキング制御信号によって、接地電圧を出力端子に供給する第２シンキング回路と、複数の指示信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、をさらに含む。
【００２３】
システムオンチップは、複数の指示信号を受信するためのパッドをさらに含みうる。さらに、システムオンチップは、ＤＣレベルを検出して、複数の指示信号を生成させるレベル検出回路をさらに含む。
【００２４】
本発明の携帯用データ処理装置は、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路とを含むシステムオンチップと、ディスプレイコントローラの制御によって、出力バッファ回路によってバッファリングされた出力データをディスプレイするためのディスプレイと、を含む。
本発明の携帯用データ処理装置が含む出力バッファ回路は、動作電圧のＤＣレベルを複数指示する指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、出力データによって、出力端子に接地電圧を供給する第１シンキング回路と、シンキング制御信号によって、出力端子に接地電圧を供給する第２シンキング回路と、複数の指示信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、を含む。
また、ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第１内部電圧のうちのいずれか１つを基準電圧として生成し、いずれか１つと複数の選択信号によって、複数の第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として出力する。
【発明の効果】
【００２５】
本発明の出力バッファ回路は、供給電圧に基づいて出力信号の性能、例えば、遷移時間、電波遅延時間、及び／またはデューティー比を改善することができる。また、本発明の出力バッファ回路は、別途のバイアス（ｂｉａｓ）回路を要求しない。
【００２６】
本発明の出力バッファ回路は、メインドライバーとして使われるＰＭＯＳトランジスタのゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。
【図２】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。
【図３Ａ】図１または図２に示された出力バッファ回路を示すブロック図である。
【図３Ｂ】図１または図２に示された出力バッファ回路の変形例を示すブロック図である。
【図３Ｃ】図１または図２に示された出力バッファ回路の図３Ｂとは異なる変形例を示すブロック図である。
【図４】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。
【図５Ａ】図４に示された出力バッファ回路を示すブロック図である。
【図５Ｂ】図４に示された出力バッファ回路の変形例を示すブロック図である。
【図５Ｃ】図４に示された出力バッファ回路の図５Ｂとは異なる変形例を示すブロック図である。
【図６Ａ】図３Ａ、図３Ｂ、図５Ａ、または図５Ｂに示されたソーシング制御回路のブロック図を示す。
【図６Ｂ】図３Ｃまたは図５Ｃに示されたソーシング制御回路のブロック図を示す。
【図７】図６Ａまたは図６Ｂに示されたデコーディング回路の回路図を示す。
【図８】図６Ａまたは図６Ｂに示され基準電圧生成回路を示す回路図である。
【図９】図６Ａまたは図６Ｂに示された基準電圧生成回路の変形例を示す回路図である。
【図１０】図６Ａまたは図６Ｂに示された第１制御信号生成回路の回路図を示す。
【図１１】図６Ａまたは図６Ｂに示された第２制御信号生成回路を示す回路図である。
【図１２】図６Ａまたは図６Ｂに示された第２制御信号生成回路の変形例を示す回路図である。
【図１３】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示されたシンキング制御回路の模式図である。
【図１４】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。
【図１５】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の変形例を示す特性図である。
【図１６】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の図１５とは異なる変形例を示す特性図である。
【図１７】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作を説明するフローチャートである。
【図１８】本発明の一実施形態による出力バッファ回路を含む半導体装置を含むデータ処理システムのブロック図を示す。
【図１９】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を含むデータ処理システムのブロック図を示す。
【発明を実施するための形態】
【００２８】
以下、添付した図面を参照して、本発明の実施形態を詳しく説明する。
（一実施形態）
図１は、本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。図１を参照すると、半導体装置１０Ａは、コアロジック（ｃｏｒｅ ｌｏｇｉｃ）回路２０、出力バッファ（ｂｕｆｆｅｒ）回路１００、及び複数のパッド（ｐａｄ）１０−１、１０−２、１０−３、１０−６を含む。
【００２９】
説明の便宜上、本明細書では、１ビットの出力データＤＡＴＡを出力するための１つの出力バッファ回路１００を示すが、複数のビットを並列出力するために、それぞれが出力バッファ回路１００と同じ構造を有する複数の出力バッファ回路が半導体装置１０Ａ内に具現可能である。
【００３０】
コアロジック回路２０は、メモリセルアレイ２１とリード／ライト回路２２とを含む。コアロジック回路２０は、第３パッド１０−３を通じて供給された第３電圧ＶＤＤを内部供給電圧として使う。
【００３１】
メモリセルアレイ２１は、データを保存するための複数のメモリセル、複数のメモリセルのそれぞれをアクセスするための複数のワードラインと複数のビットラインとを含む。
【００３２】
複数のメモリセルのそれぞれは、揮発性メモリセルまたは不揮発性メモリセルとして具現可能である。揮発性メモリセルは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（Ｔｈｙｒｉｓｔｏｒ ＲＡＭ）、Ｚ−ＲＡＭ（Ｚｅｒｏ Ｃａｐａｃｉｔｏｒ ＲＡＭ）、またはＴＴＲＡＭ（Ｔｗｉｎ Ｔｒａｎｓｉｓｔｏｒ ＲＡＭ）として具現可能である。
【００３３】
不揮発性メモリセルは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＭＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）、または抵抗メモリ（ｒｅｓｉｓｔｉｖｅＲＡＭ）として具現可能である。不揮発性メモリセルは、１ビットまたはそれ以上のビットを保存することができる。
【００３４】
リード／ライト回路２２は、読み込み動作の間に、メモリセルアレイ２１に保存されたデータを読み込むために必要な周辺回路を意味する。またリード／ライト回路２２は、書き込み動作の間に、データをメモリセルアレイ２１に書き込むために必要な周辺回路を意味する。
【００３５】
読み込み動作の間に、リード／ライト回路２２は、第１電圧ＶＤＤＯのＤＣレベルを表わす複数の指示信号ＳＰ０、ＳＰ１と出力データＤＡＴＡとを出力バッファ回路１００に伝送しうる。例えば、リード／ライト回路２２は、複数の指示信号ＳＰ０、ＳＰ１を生成することができる。
【００３６】
出力バッファ回路１００は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯ、第２パッド１０−２を通じて入力された第２電圧ＶＤＤＰ、第３パッド１０−３を通じて入力された第３電圧ＶＤＤ、及び複数の指示信号ＳＰ０、ＳＰ１を用いて、コアロジック回路２０から出力された出力データＤＡＴＡをバッファリングされた出力データＯＵＴとして出力パッド１０−６を通じて出力する。
【００３７】
複数のパッド１０−１、１０−２、１０−３、１０−６のそれぞれは、その名称にも拘らず、電圧及び／または信号を伝送するために使われる電気伝導性を有する。
【００３８】
説明の便宜上、本明細書で使われる出力バッファ回路（図３Ａの１３０Ａ、図３Ｂの１３０Ｂ、図３Ｃの１００Ｃ、図５Ａの１３０Ａ’、図５Ｂの１３０Ｂ’、または図５Ｃの１００Ｃ’）の供給電圧、すなわち、第１電圧ＶＤＤＯは、１．８Ｖから３．３Ｖまでのうちの何れか１つの電圧、例えば、１．８Ｖ、２．５Ｖ、３．０Ｖ、または３．３Ｖであり、第２電圧ＶＤＤＰは、１．８Ｖであり、第３電圧ＶＤＤは、０．９Ｖであると仮定する。
【００３９】
図７を参照して説明される複数の指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、第１電圧ＶＤＤＯのＤＣレベルを表わすように設定しうる。
【００４０】
図２は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図２を参照すると、半導体装置１０Ｂは、コアロジック回路２０、出力バッファ回路１００、レベル検出回路１０１、及び複数のパッド１０−１、１０−２、１０−３、及び１０−６を含む。
【００４１】
図２に示された半導体装置１０Ｂは、図１に示された半導体装置１０Ａと異なり、第１電圧ＶＤＤＯのＤＣレベルを自動で検出するためのレベル検出回路１０１を含む。例えば、各半導体装置１０Ａ、１０Ｂは、ＳｏＣとして具現可能である。ＳｏＣは、携帯可能なデータ処理装置（ｐｏｒｔａｂｌｅ ｄｅｖｉｃｅ）の一部として具現可能である。
【００４２】
レベル検出回路１０１は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯのＤＣレベルを検出し、該検出結果によって、指示信号ＳＰ０、ＳＰ１を出力することができる。すなわち、レベル検出回路１０１は、第１電圧ＶＤＤＯのＤＣレベルによって、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルを自動で設定することができる。
【００４３】
出力バッファ回路１００は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯ、第２パッド１０−２を通じて入力された第２電圧ＶＤＤＰ、第３パッド１０−３を通じて入力された第３電圧ＶＤＤ、及びレベル検出回路１０１から出力された指示信号ＳＰ０、ＳＰ１を用いて、コアロジック回路２０から出力された出力データＤＡＴＡをバッファリングし、該バッファリングされた出力データＯＵＴを出力パッド１０−６を通じて出力することができる。
【００４４】
図３Ａは、図１または図２に示された出力バッファ回路のブロック図である。図３Ａを参照すると、出力バッファ回路１００Ａは、内部プリドライバーロジック回路１１０、第１バッファ１１１、第２バッファ１１２、及び出力バッファ回路１３０Ａを含む。
【００４５】
内部プリドライバーロジック（ｐｒｅ−ｄｒｉｖｅｒ ｌｏｇｉｃ）回路１１０は、各指示信号ＳＰ０、ＳＰ１のＤＣレベルと出力データＤＡＴＡのレベルとをシフトし、レベルシフトされた各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１とレベルシフトされた出力データＬｓ＿ｄａｔａとを出力する。例えば、内部プリドライバーロジック回路１１０は、レベルシフター（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）の機能を行える。したがって、各信号ＳＰ０、ＳＰ１、及びＤＡＴＡが、第３電圧ＶＤＤのレベルを有するとき、各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１、及び出力データＬｓ＿ｄａｔａは、第２電圧ＶＤＤＰのレベルを有しうる。
【００４６】
第２電圧ＶＤＤＰを供給電圧、または、動作電圧として使う第１バッファ１１１、及び第２バッファ１１２は、レベルシフトされた出力データＬｓ＿ｄａｔａをバッファリングする。
【００４７】
出力バッファ回路１３０Ａは、ソーシング（ｓｏｕｒｃｉｎｇ）制御回路１４０、ソーシング回路１５０、第１シンキング（ｓｉｎｋｉｎｇ）回路１６０、第２シンキング回路１７０、及びシンキング制御回路１８０を含む。ここで、ソーシングは、プルアップ（ｐｕｌｌ−ｕｐ）を意味し、シンキングは、プルダウン（ｐｕｌｌ−ｄｏｗｎ）を意味する。
【００４８】
ソーシング制御回路１４０は、電圧ＶＤＤ、ＶＤＤＰ、ＶＤＤＯを動作電圧として使う。ソーシング制御回路１４０は、出力データＤＡＴＡと第２電圧ＶＤＤＰのレベル、例えば、ＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第１ソーシング制御信号Ｐｇ０を生成することができる。また、ソーシング制御回路１４０は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓを生成することができる。
【００４９】
ソーシング回路１５０は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとに応答して、第１電圧ＶＤＤＯを出力端子１５１に供給する。ソーシング回路１５０は、第１電圧ＶＤＤＯを供給する第１電圧端子と出力端子１５１との間に直列接続された第１メインドライバー（ｍａｉｎ ｄｒｉｖｅｒ；Ｐ０）と第１バイアスドライバー（ｂｉａｓ ｄｒｉｖｅｒ；Ｐ１）とを含む。例えば、第１バイアスドライバーＰ１は、第１メインドライバーＰ０の２つの端子の間の電圧を低めるための用途として使われる。
【００５０】
各ドライバーＰ０、Ｐ１は、ＰＭＯＳトランジスタとして具現可能である。この場合、第１ソーシング制御信号Ｐｇ０は、第１ＰＭＯＳトランジスタＰ０のゲートに供給され、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、第２ＰＭＯＳトランジスタＰ１のゲートに供給される。例えば、第２ＰＭＯＳトランジスタＰ１は、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）を減少させるために、第１ＰＭＯＳトランジスタＰ０と積層されうる。実施形態によって、各ドライバーＰ０、Ｐ１は、ＮＭＯＳトランジスタとして具現可能である。
【００５１】
第１シンキング回路１６０は、第２バッファ１１２から出力されたデータＮｇのレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第１シンキング回路１６０は、出力端子１５１と接地との間に直列接続された第２バイアスドライバーＮ０と第２メインドライバーＮ１とを含みうる。
【００５２】
各ドライバーＮ０、Ｎ１は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、第１ＮＭＯＳトランジスタＮ０のゲートに供給され、第２バッファ１１２から出力されたデータＮｇは、第２ＮＭＯＳトランジスタＮ１のゲートに供給される。
【００５３】
第２シンキング回路１７０は、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１のレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第２シンキング回路１７０は、出力端子１５１と接地との間に直列接続された第３バイアスドライバーＮ２と第３メインドライバーＮ３とを含みうる。
【００５４】
各ドライバーＮ２、Ｎ３は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、第３ＮＭＯＳトランジスタＮ２のゲートに供給され、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１は、第４ＮＭＯＳトランジスタＮ３のゲートに供給される。
【００５５】
シンキング制御回路１８０は、複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に関連した選択信号Ｎｏｄｅ＿ｘと第２バッファ１１２から出力されたデータＮｇとによって、シンキング制御信号Ｎｇ１を生成することができる。複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に関連した選択信号Ｎｏｄｅ＿ｘは、複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に対するデコーディングの結果として生成された複数の選択信号のうちのいずれか１つであり得る。
【００５６】
第２シンキング回路１７０とシンキング制御回路１８０は、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴの安定性、例えば、出力タイミング及び／またはデューティー比を調節するために、第１電圧ＶＤＤＯのレベルによって動作することができる。
【００５７】
図３Ｂは、図１または図２に示された出力バッファ回路の変形例を示すブロック図である。図３Ａと図３Ｂとを参照すると、第１シンキング回路１６０’と第２シンキング回路１７０’とを除けば、図３Ａの出力バッファ回路１３０Ａの構造と図３Ｂの出力バッファ回路１３０Ｂの構造は、実質的に同一である。
【００５８】
第１シンキング回路１６０’は、第２バッファ１１２から出力されたデータＮｇのレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第１シンキング回路１６０’は、出力端子１５１と接地との間に直列接続された複数のドライバーＮ０、Ｎ０’、Ｎ１を含む。
【００５９】
各ドライバーＮ０、Ｎ０’、Ｎ１は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、各ＮＭＯＳトランジスタＮ０、Ｎ０’のゲートに供給され、第２バッファ１１２から出力されたデータＮｇは、第２ＮＭＯＳトランジスタＮ１のゲートに供給される。
【００６０】
第２シンキング回路１７０’は、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１のレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第２シンキング回路１７０は、出力端子１５１と接地との間に直列接続された複数のドライバーＮ２、Ｎ２’、Ｎ３を含む。
【００６１】
各ドライバーＮ２、Ｎ２’、Ｎ３は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、各ＮＭＯＳトランジスタＮ２、Ｎ２’のゲートに供給され、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１は、第４ＮＭＯＳトランジスタＮ３のゲートに供給される。
【００６２】
図３Ｃは、図１または図２に示された出力バッファ回路のさらに別の変形例を示すブロック図である。図３Ｂと図３Ｃとを参照すると、ソーシング制御回路１４０’とソーシング回路１５０’とを除けば、図３Ｂの出力バッファ回路１３０Ｂの構造と図３Ｃの出力バッファ回路１３０Ｃの構造は、実質的に同一である。各出力バッファ回路１００Ａ、１００Ｂ、及び１００Ｃは、図１または図２に示された出力バッファ回路１００とは異なる実施形態である。
【００６３】
ソーシング制御回路１４０’は、出力データＤＡＴＡと第２電圧ＶＤＤＰのＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１とによって、第１ソーシング制御信号Ｐｇ０を生成させる。また、ソーシング制御回路１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓと第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２とを生成させる。
【００６４】
ソーシング回路１５０’は、各ソーシング制御信号Ｐｇ０、Ｐｇ＿ｂｉａｓ、Ｐｇ＿ｂｉａｓ２に応答して、第１電圧ＶＤＤＯを出力端子１５１に供給する。ソーシング回路１５０’は、第１電圧ＶＤＤＯを供給する第１電圧端子と出力端子１５１との間に直列接続された複数のドライバーＰ０、Ｐ１、Ｐ１’を含む。
【００６５】
各ドライバーＰ０、Ｐ１、Ｐ１’は、ＰＭＯＳトランジスタとして具現可能である。この場合、第１ソーシング制御信号Ｐｇ０は、第１ＰＭＯＳトランジスタＰ０のゲートに供給され、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、第２ＰＭＯＳトランジスタＰ１のゲートに供給され、第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２は、第３ＰＭＯＳトランジスタＰ１’のゲートに供給される。例えば、ソーシング制御信号Ｐｇ＿ｂｉａｓ、Ｐｇ＿ｂｉａｓ２は、実質的に同じ信号であり得る。各ドライバーＰ０、Ｐ１、及びＰ１’は、ＮＭＯＳトランジスタとして具現可能である。
【００６６】
図４は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図１と図４とを参照すると、半導体装置１０Ｃは、指示信号ＳＰ０、ＳＰ１を受信するための複数のパッド１０−４、１０−５をさらに含む。この場合、コアロジック回路２０は、出力データＤＡＴＡを出力バッファ回路１００に伝送する。
【００６７】
第１電圧ＶＤＤＯのＤＣレベルを指示する指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、複数のスイッチＳＷ１、ＳＷ２のそれぞれを用いて設定しうる。例えば、第４パッド１０−４に接続された第１スイッチＳＷ１が、第２電圧ＶＤＤＰを伝送するラインに接続される時、第１指示信号ＳＰ０は、ロジック１またはハイレベルを表わし、第１スイッチＳＷ１が接地ラインに接続されるとき、第１指示信号ＳＰ０は、ロジック０またはローレベルを表わす。また、第５パッド１０−５に接続された第２スイッチＳＷ２が、第２電圧ＶＤＤＰを伝送するラインに接続されるとき、第２指示信号ＳＰ１は、ロジック１またはハイレベルを表わし、第２スイッチＳＷ２が接地ラインに接続されるとき、第２指示信号ＳＰ１は、ロジック０またはローレベルを表わす。
【００６８】
各スイッチＳＷ１、ＳＷ２は、ヒューズ（ｆｕｓｅ）、アンチヒューズ（ａｎｔｉｆｕｓｅ）、またはイーヒューズ（ｅｆｕｓｅ）として具現可能である。したがって、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、スイッチ、ヒューズ、アンチヒューズ、またはイーヒューズを用いて手動で設定しうる。例えば、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、半導体装置１０Ａが製造された後、変更されないように、製造者によって設定することもある。
【００６９】
図５Ａは、図４に示された出力バッファ回路を示すブロック図である。図３Ａ、図４、及び図５Ａを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ａの出力バッファ回路１００Ａの構造と図５Ａの出力バッファ回路１００Ａ’の構造は、実質的に同一である。
【００７０】
図５Ｂは、図４に示された出力バッファ回路の変形例を示すブロック図である。図３Ｂ、図４、及び図５Ｂを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ｂの出力バッファ回路１００Ｂの構造と図５Ｂの出力バッファ回路１００Ｂ’の構造は、実質的に同一である。
【００７１】
図５Ｃは、図４に示された出力バッファ回路のさらに異なる変形例を示すブロック図である。図３Ｃ、図４、及び図５Ｃを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ｃの出力バッファ回路１００Ｃの構造と図５Ｃの出力バッファ回路１００Ｃ’の構造は、実質的に同一である。
【００７２】
図６Ａは、図３Ａ、図３Ｂ、図５Ａ、または図５Ｂに示されたソーシング制御回路のブロック図を示す。以下、説明の便宜上、各指示信号ＳＰ０、ＳＰ１及びレベルシフトされた各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１を「指示信号」と総称し、出力データＤＡＴＡ及びレベルシフトされた出力データＬｓ＿ｄａｔａは、「出力データ」と総称する。
【００７３】
ソーシング制御回路１４０は、デコーディング回路２００、基準電圧生成回路３００、第１制御信号生成回路４００、及び第２制御信号生成回路５００を含む。デコーディング回路２００は、第１電圧ＶＤＤＯのＤＣレベルを表わす指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１をデコードして、複数の選択信号ＡＢＣＤを生成させる。
【００７４】
図６Ｂは、図３Ｃまたは図５Ｃに示されたソーシング制御回路のブロック図を示す。第３制御信号生成回路５００’を除けば、図６Ａのソーシング制御回路１４０の構造と図６Ｂのソーシング制御回路１４０’の構造は、実質的に同一である。
【００７５】
第３制御信号生成回路５００’は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとに応答して、第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２を生成させる。第２制御信号生成回路５００の構造と第３制御信号生成回路５００’の構造は、同一である。したがって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓと第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２は、同じ信号である。
【００７６】
実施形態によって、ソーシング制御回路１４０’は、第３制御信号生成回路５００’を含まず、第２制御信号生成回路５００のみを用いて生成された第２ソーシング制御信号Ｐｇ＿ｂｉａｓを、図３Ｃまたは図５Ｃに示された各ＰＭＯＳトランジスタＰ１、Ｐ１’のゲートに供給することもできる。
【００７７】
図７は、図６Ａまたは図６Ｂに示されたデコーディング回路の回路図を示す。図７を参照すると、デコーディング回路２００は、第１選択信号生成回路２１０と第２選択信号生成回路２２０とを含む。
【００７８】
第１選択信号生成回路２１０は、第１指示信号Ｌｓ＿ＳＰ０と第２指示信号Ｌｓ＿ＳＰ１とに応答して、複数の選択信号ＡＢＣＤに含まれ、互いに相補的な複数の第１選択信号ＡＢを生成させる。第１選択信号生成回路２１０は、ＮＡＮＤゲート２１１と第１インバータ２１３とを含む。第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使うＮＡＮＤゲート２１１は、第１指示信号Ｌｓ＿ＳＰ０と第２指示信号とをＮＡＮＤ演算する。第２電圧ＶＤＤＰと接地電圧とを動作電圧として使う第１インバータ２１３は、ＮＡＮＤゲート２１１の出力信号Ａを反転する。
【００７９】
第２選択信号生成回路２２０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと第２指示信号Ｌｓ＿ＳＰ１とに応答して、複数の選択信号ＡＢＣＤに含まれ、互いに相補的な複数の第２選択信号ＣＤを生成させる。
【００８０】
第２選択信号生成回路２２０は、第２インバータ２２１、ＮＯＲゲート２２３、及び第３インバータ２２５を含む。第２電圧ＶＤＤＰと接地電圧とを動作電圧として使う第２インバータ２２１は、第１指示信号Ｌｓ＿ＳＰ０を反転させ、該反転された第１指示信号Ｌｓ＿ＳＰ０Ｂを生成させる。
【００８１】
第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使うＮＯＲゲート２２３は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと第２指示信号とをＮＯＲ演算する。第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使う第３インバータ２２５は、ＮＯＲゲート２２３の出力信号Ｄを反転する。
【００８２】
第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１であるとき、第１指示信号ＳＰ０は、ロジック０に設定され、第２指示信号ＳＰ１は、ロジック０とロジック１とのうちの如何なるものも設定しうる。この場合、第２指示信号ＳＰ１は、ドントケア（ｄｏｎ’ｔ ｃａｒｅ；Ｘ）である。第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第１指示信号ＳＰ０は、ロジック１に設定され、第２指示信号ＳＰ１は、ロジック０に設定される。
【００８３】
第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１指示信号ＳＰ０は、ロジック１に設定され、第２指示信号ＳＰ１は、ロジック１に設定される。例えば、第１レベルＶ１は、１．８Ｖであり、第２レベルＶ２は、２．５Ｖまたは３．０Ｖであり、第３レベルＶ３は、３．３Ｖであり得る。
【００８４】
各指示信号ＳＰ０、ＳＰ１のロジックまたはレベルによって、各選択信号生成回路２１０、２２０によって生成された選択信号ＡＢＣＤのそれぞれは、機能テーブル（ｆｕｎｃｔｉｏｎ ｔａｂｌｅ）２３０に示される。選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号Ｃは、シンキング制御回路１８０に伝送される。すなわち、Ｎｏｄｅ＿ｘ＝Ｃである。
【００８５】
セルフゲートバイアストラッキング回路（ｓｅｌｆ−ｇａｔｅ ｂｉａｓ ｔｒａｃｋｉｎｇ ｃｉｒｃｕｉｔ）とも呼ばれうる基準電圧生成回路３００は、第１指示信号Ｌｓ＿ＳＰ０のうちのいずれか１つ、例えば、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとによって、複数の内部電圧のうちのいずれか１つを基準電圧ＶＲＥＦとして出力する。
【００８６】
図８は、図６Ａまたは図６Ｂに示された基準電圧生成回路を示す回路図である。第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、基準電圧生成回路３００Ａは、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力する。
【００８７】
第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２であるとき、基準電圧生成回路３００Ａは、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力する。第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、基準電圧生成回路３００Ａは、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧ＶＲＥＦとして出力する。
【００８８】
基準電圧生成回路３００Ａは、第１電圧生成回路３１０、第２電圧生成回路３２０、第３電圧生成回路３３０、及びキャパシタＣ１を含む。
【００８９】
第１電圧生成回路３１０は、第１電圧ＶＤＤＯと第１選択信号ＡＢとのうちのいずれか１つ、例えば、Ｃに応答して、内部電圧ＲＥＦ１、ＲＥＦ２を生成させる。第１電圧生成回路３１０は、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力する。
【００９０】
第１電圧生成回路３１０は、第１電圧生成器３１１と第１伝送回路３１３とを含む。第１電圧生成器３１１は、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を生成させ、第１伝送回路３１３は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。第１電圧生成器３１１は、第２電圧ＶＤＤＰを供給する第２電圧端子とノードＮＤ１との間に直列接続された複数のトランジスタＮ１０、Ｐ１０を含む。
【００９１】
ＮＭＯＳトランジスタＮ１０のゲートは、抵抗Ｒを通じて第１電圧ＶＤＤＯを供給する第１電圧端子に接続されるので、抵抗Ｒ１によって生成されたバイアス電圧は、ＮＭＯＳトランジスタＮ１０のゲートに供給されうる。したがって、ＮＭＯＳトランジスタＮ１０は、ターンオン状態を保持することができる。
【００９２】
選択信号Ａは、ＰＭＯＳトランジスタＰ１０のゲートに供給される。ＰＭＯＳトランジスタＰ１０は、選択信号Ａがロジック０を有する時、すなわち、図７のテーブル２３０に示したように、第１電圧ＶＤＤＯが第３レベルＶ３、例えば、３．３Ｖである時、第１電圧生成器３１１は、第２電圧ＶＤＤＰに関連した電流をノードＮＤ１に供給する。
【００９３】
各ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５に電流または電荷を供給する機能を行う。各ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４は、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５の電圧を一定に保持するために、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５の電流または電荷を放電（ｄｉｓｃｈａｒｇｅ）する機能を行う。
【００９４】
ＰＭＯＳトランジスタＰ１４のゲートは、抵抗Ｒ２を通じて接地に接続される。抵抗Ｒ２は、バイアス電圧をＰＭＯＳトランジスタＰ１４のゲートに供給することができる。したがって、ＰＭＯＳトランジスタＰ１５は、ターンオン状態を保持することができる。
【００９５】
ロジック０を有する選択信号Ａによって、第２電圧ＶＤＤＰがＮＭＯＳトランジスタＮ１０を通じてノードＮＤ１に供給されれば、ＮＭＯＳトランジスタＮ１１のスレショルド電圧Ｖｔｈ＿Ｎ１１によって、ノードＮＤ２の内部電圧ＲＥＦ１は、（ＶＤＤＰ−Ｖｔｈ＿Ｎ１１）になる。この場合、ＮＭＯＳトランジスタＮ１２を通じてノードＮＤ３に供給された電圧によって、ＰＭＯＳトランジスタＰ１１は弱くターンオンされる。したがって、ＰＭＯＳトランジスタＰ１１は、内部電圧ＲＥＦ１が第２電圧ＶＤＤＰほど上昇する形状を防止することができる。
【００９６】
漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）がＰＭＯＳトランジスタＰ１１を流れるために、ノードＮＤ２の内部電圧ＲＥＦ１は、漏れ電流によって、（ＶＤＤＰ−Ｖｔｈ＿Ｎ１１）よりやや低くなる。この場合、内部電圧ＲＥＦ１が基準電圧ＶＲＥＦとして出力されるので、図１０に示された第１制御信号生成回路４００に供給される基準電圧ＶＲＥＦは、図１０の各ＰＭＯＳ（Ｐ２１、Ｐ２２、Ｐ２３、及びＰ２４）のゲート酸化物（ｇａｔｅｏｘｉｄｅ）の信頼性を保持することができる。これにより、高電圧によく耐えるレベルシフター（ｈｉｇｈ ｖｏｌｔａｇｅ ｔｏｌｅｒａｎｔ ｌｅｖｅｌ ｓｈｉｆｔｅｒ）の機能を行える第１制御信号生成回路４００の動作点（ｏｐｅｒａｔｉｏｎ ｐｏｉｎｔ）はさらに良くなる効果がある。
【００９７】
第１伝送回路３１３は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力端子ＴＭ１に伝送しうる。第１伝送回路３１３は、伝送ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）として具現可能である。
【００９８】
第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、例えば、２．５Ｖである時、第２電圧生成回路３２０は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力する。
【００９９】
第２電圧生成回路３２０は、選択信号Ｃによって、第３電圧ＶＤＤを出力する第２電圧生成器Ｐ１５と、第２選択信号ＣＤに応答して、第２電圧生成器Ｐ１５から出力された内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力端子ＴＭ１に伝送する第２伝送回路３２１とを含む。
【０１００】
第２電圧生成器Ｐ１５は、ＰＭＯＳトランジスタとして具現可能であり、第２伝送回路３２１は、伝送ゲートとして具現可能である。第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、第３電圧生成回路３３０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧ＶＲＥＦとして出力することができる。第３電圧生成回路３３０は、ＮＭＯＳトランジスタとして具現可能である。
【０１０１】
キャパシタＣ１は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ１との間に接続されて、出力端子ＴＭ１を通じて出力される基準電圧ＶＲＥＦのレベルを一定に安定させる機能を行える。
【０１０２】
図９は、図６Ａまたは図６Ｂに示された基準電圧生成回路の変形例を示す回路図である。基準電圧生成回路３００Ｂは、第１電圧生成回路３４０、第１伝送回路３５０、第２伝送回路３６０、及び第２電圧生成回路３３０’を含む。第１電圧生成回路３４０は、第１電圧ＶＤＤＯと第１選択信号ＡＢとのうちのいずれか１つ、例えば、Ａによって、第２電圧ＶＤＤＰに関連した複数の内部電圧ＲＥＦ１、ＲＥＦ２’を生成することができる。
【０１０３】
図９に示された第１電圧生成回路３４０の構造は、図８に示された第１電圧生成器３１１の構造と実質的に同一である。但し、図９の第１電圧生成回路３４０は、各ノードＮＤ２、ＮＤ３の電圧を各内部電圧ＲＥＦ１、ＲＥＦ２’として生成することができる。
【０１０４】
第１伝送回路３５０は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。例えば、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、第１伝送回路３５０は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。第２伝送回路３６０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力端子ＴＭ１に伝送する。例えば、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、例えば、３．０Ｖである時、第２伝送回路３６０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力端子ＴＭ１に伝送する。
【０１０５】
図９の第２電圧生成回路３３０’の構造は、図８の第３電圧生成回路３３０の構造と同一である。したがって、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、第２電圧生成回路３３０’は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧として出力端子ＴＭ１に伝送する。
【０１０６】
キャパシタＣ１は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ１との間に接続されて、出力端子ＴＭ１を通じて出力される基準電圧ＶＲＥＦのレベルを一定に安定させる機能を行える。
【０１０７】
前述したように、基準電圧生成回路３００Ｂは、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力し、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力し、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＰＳ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１０８】
第１制御信号生成回路４００は、出力データＬｓ＿ｄａｔａ、反転された第１指示信号Ｌｓ＿ＰＳ０Ｂ、及び基準電圧ＶＲＥＦによって、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとの間をスイングする第１ソーシング制御信号Ｐｇ０を生成させる。すなわち、第１制御信号生成回路４００は、出力データＬｓ＿ｄａｔａと指示信号ＳＰ０、ＳＰ１とを用いて、第１ソーシング制御信号Ｐｇ０を生成させる。
【０１０９】
図１０は、図６Ａまたは図６Ｂに示された第１制御信号生成回路の回路図を示す。第１制御信号生成回路４００は、基準電圧ＶＲＥＦのレベルによって、第１ソーシング制御信号Ｐｇ０のレベルを調節する。
【０１１０】
第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとの間でスイングすることができる。さらに具体的に、第１ソーシング制御信号Ｐｇ０は、ＶＤＤＯと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）との間でスイングすることができる。ここで、Ｖｔｈ＿Ｐ２３は、ＰＭＯＳトランジスタＰ２３のスレショルド電圧を意味する。ソーシング制御信号Ｐｇ０、Ｐｇ０Ｂは、差動信号である。第２制御信号生成回路５００は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとに応答して、第２電圧ＶＤＤＰに関連した内部電圧、第３電圧ＶＤＤに関連した内部電圧、及び接地電圧ＶＳＳのうちのいずれか１つを第２ソーシング制御信号Ｐｇ＿ｂｉａｓとして出力することができる。
【０１１１】
図１１は、図６Ａまたは図６Ｂに示された第２制御信号生成回路を示す回路図である。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧を出力する。
【０１１２】
第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力する。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１１３】
第２制御信号生成回路５００は、第１伝送回路５１０、第２伝送回路５２０、第３伝送回路５３０、及びキャパシタＣ２を含む。第１伝送回路５１０は、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧を出力端子ＴＭ２に出力する。第１伝送回路５１０は、第１電圧生成器５１１と第１伝送回路５１３とを含む。第１電圧生成器５１１は、第２電圧ＶＤＤＰに関連した内部電圧を出力し、第１伝送回路５１３は、第１選択信号ＡＢに応答して、第１電圧生成器５１１から出力された内部電圧を出力端子ＴＭ２に伝送する。第１電圧生成器５１１は、インバータとして具現可能であり、第１電圧生成器５１１の入力端子が接地に接続されているので、第１電圧生成器５１１は、第２電圧ＶＤＤＰに関連した内部電圧を出力することができる。
【０１１４】
第２伝送回路５２０は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力端子ＴＭ２に出力する。第２伝送回路５２０は、第２電圧生成器Ｐ３１と第２伝送回路５２１とを含む。第２電圧生成器Ｐ３１は、選択信号Ｃによって、第２電圧ＶＤＤＰに関連した電圧を出力する。第２電圧生成器Ｐ３１は、ＰＭＯＳトランジスタとして具現可能である。
【０１１５】
第２伝送回路５２１は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力端子ＴＭ２に伝送する。第３伝送回路５３０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力端子ＴＭ２に出力する。第３伝送回路５３０は、ＰＭＯＳトランジスタとして具現可能である。キャパシタＣ２は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ２との間に接続されて、出力端子ＴＭ２を通じて出力される第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを一定に安定させる機能を行える。
【０１１６】
図１２は、図６Ａまたは図６Ｂに示された第２制御信号生成回路の変形例を示す回路図である。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ３を出力する。
【０１１７】
第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ４を出力する。例えば、内部電圧ＲＥＦ４は、内部電圧ＲＥＦ３より低いことがある。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１１８】
第２制御信号生成回路５００は、電圧生成回路５４０、第１伝送回路５４１、第２伝送回路５５０、第３伝送回路５６０、及びキャパシタＣ３を含む。
【０１１９】
電圧生成回路５４０は、第２電圧ＶＤＤＰに関連した複数の内部電圧ＲＥＦ３、ＲＥＦ４を生成させる。電圧生成回路５４０は、ダイオード接続された複数のＰＭＯＳトランジスタＰ４１、Ｐ４３、及びＰ４５を含む。内部電圧ＲＥＦ３は、ダイオード接続されたＰＭＯＳトランジスタＰ４１によって生成され、内部電圧ＲＥＦ４は、直列接続されたダイオード接続されたＰＭＯＳトランジスタＰ４３、Ｐ４５によって生成される。
第１伝送回路５４１は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ３を出力端子ＴＭ２に出力する。
【０１２０】
第２伝送回路５５０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ４を出力端子ＴＭ２に出力する。第３伝送回路５６０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力端子ＴＭ２に出力する。キャパシタＣ３は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ２との間に接続されて、出力端子ＴＭ２を通じて出力される第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを一定に安定させる機能を行える。
【０１２１】
図１３は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示されたシンキング制御回路の回路図を示す。シンキング制御回路１８０は、選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号（Ｃ＝Ｎｏｄｅ＿ｘ）と第２バッファ１１２から出力されたデータＮｇとによって、第２シンキング回路１７０または１７０’の動作、例えば、オン／オフを制御することができる。
【０１２２】
シンキング制御回路１８０は、ソーシング回路１５０または１５０’に含まれたＰＭＯＳトランジスタＰ０、Ｐ１、またはＰ０、Ｐ１、Ｐ１’の個数と第１シンキング回路１６０または１６０’に含まれたＮＭＯＳトランジスタＮ０、Ｎ１、またはＮ０、Ｎ０’、Ｎ１’の個数との差によって、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴの転移時間（ｔｒａｎｓｉｔｉｏｎ ｔｉｍｅ）、電波遅延時間（ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ ｔｉｍｅ）、及び／またはデューティー比がずれることを防止する機能を行う。すなわち、シンキング制御回路１８０は、第１電圧ＶＤＤＯのＤＣレベルによって、ＮＭＯＳトランジスタＮ３をターンオンまたはターンオフさせて、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴを安定させることができる。
【０１２３】
シンキング制御回路１８０は、制御信号生成回路１８１とシンキング制御信号生成回路１８３とを含む。
【０１２４】
制御信号生成回路１８１は、選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号（Ｃ＝Ｎｏｄｅ＿ｘ）から互いに相補的な制御信号ＸＢ、Ｘを生成させる。制御信号生成回路１８１は、直列接続されたインバータ１８−１、１８−２を含む。シンキング制御信号生成回路１８３は、互いに相補的な制御信号ＸＢ、Ｘによって、第２バッファ１１２から出力されたデータＮｇの伝送有無を制御する。
【０１２５】
図７に示したように、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１または第３レベルＶ３である時、シンキング制御信号生成回路１８３は、互いに相補的な制御信号ＸＢ、Ｘに応答して、第２バッファ１１２から出力されたデータＮｇをシンキング制御信号Ｎｇ１としてＮＭＯＳトランジスタＮ３のゲートに供給する。したがって、データＮｇがロジック１である時、各ＮＭＯＳトランジスタＮ１、Ｎ３は、ターンオンされる。しかし、データＮｇがロジック０である時、各ＮＭＯＳトランジスタＮ１、Ｎ３は、ターンオフされる。
【０１２６】
しかし、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、選択信号Ｃはロジック０であるので、インバータ１８１−１の制御信号ＸＢはロジック１であり、インバータ１８１−２の出力信号Ｘはロジック０である。したがって、伝送回路１８５は遮断され、ＮＭＯＳトランジスタＮ６１は、ターンオンされるので、ＮＭＯＳトランジスタＮ３は、ターンオフされる。
【０１２７】
図１４は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。図１４は、第１電圧ＶＤＤＯが３．３Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１２８】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、１．４Ｖであり、第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯ、すなわち、３．３Ｖと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）、すなわち、１．８Ｖの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、基準電圧ＶＲＥＦを中心にスイングし、各信号Ｎｇ、Ｎｇ１は、０Ｖと１．８Ｖとの間でスイングし、バッファリングされた出力データＯＵＴは、０Ｖと３．３Ｖとの間でスイングする。
【０１２９】
図１５は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の図１４とは異なる波形を示す特性図である。図１５は、第１電圧ＶＤＤＯが３．０Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１３０】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、１．２Ｖであり、第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯ、すなわち、３．０Ｖと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）、すなわち、１．６Ｖの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、基準電圧ＶＲＥＦを中心にスイングし、信号Ｎｇは、０Ｖと１．８Ｖとの間でスイングし、シンキング制御信号Ｎｇ１は、接地電圧ＶＳＳを保持し、バッファリングされた出力データＯＵＴは、０Ｖと３．０Ｖとの間でスイングする。
【０１３１】
図１６は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形のさらに異なる波形を示す特性図である。図１６は、第１電圧ＶＤＤＯが１．８Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１３２】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、０．０Ｖであり、第１ソーシング制御信号Ｐｇ０は、０．０Ｖと１．８Ｖとの間でスイングし、各信号Ｎｇ、Ｎｇ１は、０Ｖと１．８Ｖとの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、接地電圧ＶＳＳを保持し、バッファリングされた出力データＯＵＴは、０Ｖと１．８Ｖとの間でスイングする。
【０１３３】
図１から図１６を参照して説明したように、ソーシング制御回路１４０または１４０’は、ＰＭＯＳトランジスタＰ０の耐圧が１．８Ｖとして具現され、第１電圧ＶＤＤＯが１．８Ｖから３．３Ｖまでのうちのいずれか１つの電圧を有しても、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとに従属的なスイング範囲を有する第１ソーシング制御信号Ｐｇ０を生成することができるので、ＰＭＯＳトランジスタＰ０のゲート酸化物に損傷を与えずに、高速で動作することができる効果がある。
【０１３４】
図１７は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作を説明するフローチャートである。ソーシング制御回路１４０または１４０’は、動作電圧、例えば、第１電圧ＶＤＤＯのＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のデコーディングの結果によって生成された選択信号ＡＢＣＤに応答して、複数の内部電圧（図６のＲＥＦ１、ＲＥＦ２、及びＶＳＳ、または図７のＲＥＦ１、ＲＥＦ２’、及びＶＳＳ）のうちのいずれか１つを基準電圧ＶＲＥＦとして出力する（ステップＳ１０）。
【０１３５】
ソーシング制御回路１４０または１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のうちのいずれか１つＬｓ＿ＳＰ０Ｂ、出力データＬｓ＿ｄａｔａ、及び基準電圧ＶＲＥＦによって、第１ソーシング制御信号Ｐｇ０のスイングレベルを調節する（ステップＳ２０）。第１ソーシング制御信号Ｐｇ０のスイングレベルは、動作電圧ＶＤＤＯと基準電圧ＶＲＥＦとに従属的である。
【０１３６】
ソーシング制御回路１４０または１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のうちのいずれか１つＬｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとによって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを調節する（ステップＳ３０）。ソーシング制御回路１４０または１４０’は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとによって、動作電圧ＶＤＤＯを出力端子１５１に供給する（ステップＳ４０）。
【０１３７】
シンキング制御回路１８０は、選択信号ＡＢＣＤのうちのいずれか１つ（例えば、Ｃ）に応答して生成された相補的な制御信号ＸＢ、Ｘに応答して、第２バッファ１１２から出力されたデータＮｇに対応するシンキング制御信号Ｎｇ１を生成させる（ステップＳ５０）。第２シンキング回路１７０または１７０’は、シンキング制御信号Ｎｇ１に応答して、接地電圧ＶＳＳを出力端子１５１に供給する（ステップＳ６０）。
【０１３８】
図１８は、図１に示された半導体装置を含むデータ処理システムのブロック図を示す。ＰＣＢシステムとして具現可能なデータ処理システム６００は、システムオンチップ６１０とディスプレイ６２０とを含みうる。すなわち、システムＰＣＢは、システムオンチップ６１０とディスプレイ６２０とを含む。
【０１３９】
データ処理システム６００は、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはメモリカードのような携帯可能な装置の一部として具現可能である。
【０１４０】
システムオンチップ６１０は、半導体装置１０Ａ、電力管理ユニット（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ；以下、ＰＭＵ）６１１、及びディスプレイコントローラ６１３を含む。
【０１４１】
ＰＭＵ６１１は、電圧ＶＤＤＯ、ＶＤＤＰ、及びＶＤＤを対応するパッド１０−１〜１０−３を通じて半導体装置１０Ａに供給することができる。ディスプレイコントローラ６１３は、半導体装置１０Ａから出力されたバッファリングされたデータＯＵＴ〜ＯＵＴｍを受信して、ディスプレイ６２０に伝送しうる。各データＯＵＴ〜ＯＵＴｍは、各出力バッファ回路から出力される。それぞれの出力バッファ回路の構造は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの構造と実質的に同様に具現可能である。
【０１４２】
図１９は、図２に示された半導体装置を含むデータ処理システムのブロック図を示す。ＰＣＢシステムとして具現可能なデータ処理システム７００は、システムオンチップ７１０とディスプレイ７２０とを含む。すなわち、システムＰＣＢ７００は、システムオンチップ７１０とディスプレイ７２０とを含む。
【０１４３】
データ処理システム７００は、携帯電話、スマートフォン、タブレットＰＣ、ＰＤＡ、ＰＭＰ、ＭＰ３プレーヤー、またはメモリカードのような携帯可能なデータ処理装置の一部として具現可能である。
【０１４４】
システムオンチップ７１０は、半導体装置１０Ｂ、ＰＭＵ７１１、及びディスプレイコントローラ７１３を含む。
【０１４５】
ＰＭＵ７１１は、電圧ＶＤＤＯ、ＶＤＤＰ、及びＶＤＤを対応するパッド１０−１〜１０−３を通じて半導体装置１０Ｂに供給することができる。ディスプレイコントローラ７１３は、半導体装置１０Ｂから出力されたバッファリングされたデータＯＵＴ〜ＯＵＴｍを受信して、ディスプレイ７２０に伝送しうる。各データＯＵＴ〜ＯＵＴｍは、各出力バッファ回路から出力される。各出力バッファ回路の構造は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの構造と実質的に同様に具現可能である。
【産業上の利用可能性】
【０１４６】
本発明は、出力バッファ回路とそれを含む装置に利用されうる。
【符号の説明】
【０１４７】
１０Ａ、１０Ｂ：半導体装置、
２０：コアロジック回路、
１００：出力バッファ回路、
１０１：レベル検出回路、
１４０、１４０’：ソーシング制御回路、
１５０、１５０’：ソーシング回路、
１６０、１６０’：第１シンキング回路、
１７０、１７０’：第２シンキング回路、
１８０：シンキング制御回路、
２００：デコーディング回路、
３００、３００Ａ、３００Ｂ：基準電圧生成回路、
４００：第１制御信号生成回路、
５００、５００Ａ、５００Ｂ：第２制御信号生成回路。
【技術分野】
【０００１】
本発明は、出力バッファ回路の動作方法に係り、特に、広い動作範囲を有する出力バッファ回路の動作方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ工程が発展するにつれて、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ（ＩＣｓ））の電力消耗を減らすために、ＩＣの内部供給電圧が低くなっている。しかし、ＩＣを含む印刷回路基板システム（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ（ＰＣＢ）−ｂａｓｅｄ ｓｙｓｔｅｍ）では、ＩＣの間でデータ通信またはインターフェーシング（ｉｎｔｅｒｆａｃｉｎｇ）が起こるときにＩＣの内部供給電圧が低くなる場合と異なり、入出力バッファ回路の供給電圧は低くなっていない。
【０００３】
また、ＩＣのそれぞれに具現された入出力バッファ回路の供給電圧が互いに異なると、誤動作が誘発され、入出力バッファ回路の間で漏れ電流経路（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｐａｔｈ）が誘発され、入出力バッファ回路が破壊されうる。
【０００４】
入出力バッファ回路に使われるトランジスタが、特定電圧で正常に動作するとき、トランジスタのドレイン（ｄｒａｉｎ）とゲート（ｇａｔｅ）との間の電圧差、ゲートとソース（ｓｏｕｒｃｅ）との間の電圧差、及び／またはドレインとソースとの間の電圧差が、トランジスタの信頼性が保証される電圧より大きいとき、トランジスタのゲート酸化膜（ｇａｔｅ ｏｘｉｄｅ）が破壊されるか、またはＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）によって、トランジスタが破壊されうるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３０９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、供給電圧または動作電圧に無関係に信頼性を保証可能な出力バッファ回路の動作方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の出力バッファ回路の動作方法は、動作電圧を表わす複数の指示信号と出力データに従属的な第１ソーシング制御信号を生成する段階と、複数の指示信号に従属的な第２ソーシング制御信号とを生成させる段階と、第１ソーシング制御信号と第２ソーシング制御信号とに応答し動作電圧を出力端子に供給する段階と、を含む。
【０００８】
複数の指示信号のそれぞれと出力データとは、レベルシフターによってレベルシフトされた信号であり得る。
第１ソーシング制御信号は、動作電圧と基準電圧との間でスイングし、基準電圧は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号によって、複数の内部電圧のうちから選択されたいずれか１つであり得る。
【０００９】
第１ソーシング制御信号を生成させる段階は、複数の指示信号をデコードし、複数の選択信号を生成させる段階と、複数の指示信号のうちのいずれか１つと複数の選択信号によって、複数の内部電圧のうちのいずれか１つを基準電圧として出力する段階と、複数の指示信号のうちのいずれか１つ、基準電圧、及び出力データによって、動作電圧と基準電圧との間でスイングする第１ソーシング制御信号を生成させる段階と、を含む。
【００１０】
第２ソーシング制御信号を生成させる段階は、複数の指示信号をデコーディングして生成された複数の選択信号と複数の指示信号のうちのいずれか１つによって、複数の内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成することができる。
【００１１】
出力バッファ回路の動作方法は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させる段階と、シンキング制御信号に応答して、接地電圧を出力端子に供給する段階と、をさらに含みうる。
【００１２】
シンキング制御信号を生成させる段階は、複数の選択信号のうちのいずれか１つによって、互いに相補的な複数の制御信号を生成させる段階と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力する段階と、を含む。
【００１３】
本発明の出力バッファ回路は、第１電圧のＤＣレベルを表わす複数の指示信号と、出力データに従属的な第１ソーシング制御信号、及び複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、を含む。
【００１４】
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか１つを基準電圧として生成し、第１電圧と基準電圧とによって決定されたスイング範囲を有する第１ソーシング制御信号を生成させる。
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する。
【００１５】
ソーシング制御回路は、複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、複数の指示信号のうちの第１指示信号と複数の選択信号とによって、第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、出力データと第１指示信号と基準電圧によって決定されたスイング範囲を有する第１ソーシング制御信号を生成させる第１制御信号生成回路と、第１指示信号と複数の選択信号とによって、第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する第２制御信号生成回路と、を含む。
【００１６】
ソーシング回路が、第１ソーシング制御信号、第２ソーシング制御信号、及び第３ソーシング制御信号に応答して、第１電圧を出力端子に供給する時、ソーシング制御回路は、複数の指示信号によって、第３ソーシング制御信号をさらに生成させる。
【００１７】
本発明の出力バッファ回路は、出力データに応答して、接地電圧を出力端子に供給する第１シンキング回路と、シンキング制御信号に応答して、接地電圧を出力端子に供給する第２シンキング回路と、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御回路と、をさらに含む。
【００１８】
シンキング制御回路は、複数の選択信号のうちのいずれか１つによって、互いに相補的な複数の制御信号を生成させる制御信号生成回路と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力するシンキング制御信号生成回路と、を含む。
【００１９】
本発明のシステムオンチップは、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、を含む。
【００２０】
出力バッファ回路は、動作電圧のＤＣレベルを表わす複数の指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、を含む。
【００２１】
ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第１内部電圧のうちのいずれか１つを基準電圧として生成し、いずれか１つと複数の選択信号によって、複数の第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として生成する。
【００２２】
本発明のシステムオンチップは、出力データによって、接地電圧を出力端子に供給する第１シンキング回路と、シンキング制御信号によって、接地電圧を出力端子に供給する第２シンキング回路と、複数の指示信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、をさらに含む。
【００２３】
システムオンチップは、複数の指示信号を受信するためのパッドをさらに含みうる。さらに、システムオンチップは、ＤＣレベルを検出して、複数の指示信号を生成させるレベル検出回路をさらに含む。
【００２４】
本発明の携帯用データ処理装置は、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路とを含むシステムオンチップと、ディスプレイコントローラの制御によって、出力バッファ回路によってバッファリングされた出力データをディスプレイするためのディスプレイと、を含む。
本発明の携帯用データ処理装置が含む出力バッファ回路は、動作電圧のＤＣレベルを複数指示する指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、第１ソーシング制御信号と第２ソーシング制御信号とに応答して、第１電圧を出力端子に供給するソーシング回路と、出力データによって、出力端子に接地電圧を供給する第１シンキング回路と、シンキング制御信号によって、出力端子に接地電圧を供給する第２シンキング回路と、複数の指示信号のうちのいずれか１つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、を含む。
また、ソーシング制御回路は、複数の指示信号のうちのいずれか１つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第１内部電圧のうちのいずれか１つを基準電圧として生成し、いずれか１つと複数の選択信号によって、複数の第２内部電圧のうちのいずれか１つを第２ソーシング制御信号として出力する。
【発明の効果】
【００２５】
本発明の出力バッファ回路は、供給電圧に基づいて出力信号の性能、例えば、遷移時間、電波遅延時間、及び／またはデューティー比を改善することができる。また、本発明の出力バッファ回路は、別途のバイアス（ｂｉａｓ）回路を要求しない。
【００２６】
本発明の出力バッファ回路は、メインドライバーとして使われるＰＭＯＳトランジスタのゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。
【図２】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。
【図３Ａ】図１または図２に示された出力バッファ回路を示すブロック図である。
【図３Ｂ】図１または図２に示された出力バッファ回路の変形例を示すブロック図である。
【図３Ｃ】図１または図２に示された出力バッファ回路の図３Ｂとは異なる変形例を示すブロック図である。
【図４】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。
【図５Ａ】図４に示された出力バッファ回路を示すブロック図である。
【図５Ｂ】図４に示された出力バッファ回路の変形例を示すブロック図である。
【図５Ｃ】図４に示された出力バッファ回路の図５Ｂとは異なる変形例を示すブロック図である。
【図６Ａ】図３Ａ、図３Ｂ、図５Ａ、または図５Ｂに示されたソーシング制御回路のブロック図を示す。
【図６Ｂ】図３Ｃまたは図５Ｃに示されたソーシング制御回路のブロック図を示す。
【図７】図６Ａまたは図６Ｂに示されたデコーディング回路の回路図を示す。
【図８】図６Ａまたは図６Ｂに示され基準電圧生成回路を示す回路図である。
【図９】図６Ａまたは図６Ｂに示された基準電圧生成回路の変形例を示す回路図である。
【図１０】図６Ａまたは図６Ｂに示された第１制御信号生成回路の回路図を示す。
【図１１】図６Ａまたは図６Ｂに示された第２制御信号生成回路を示す回路図である。
【図１２】図６Ａまたは図６Ｂに示された第２制御信号生成回路の変形例を示す回路図である。
【図１３】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示されたシンキング制御回路の模式図である。
【図１４】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。
【図１５】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の変形例を示す特性図である。
【図１６】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の図１５とは異なる変形例を示す特性図である。
【図１７】図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作を説明するフローチャートである。
【図１８】本発明の一実施形態による出力バッファ回路を含む半導体装置を含むデータ処理システムのブロック図を示す。
【図１９】本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を含むデータ処理システムのブロック図を示す。
【発明を実施するための形態】
【００２８】
以下、添付した図面を参照して、本発明の実施形態を詳しく説明する。
（一実施形態）
図１は、本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。図１を参照すると、半導体装置１０Ａは、コアロジック（ｃｏｒｅ ｌｏｇｉｃ）回路２０、出力バッファ（ｂｕｆｆｅｒ）回路１００、及び複数のパッド（ｐａｄ）１０−１、１０−２、１０−３、１０−６を含む。
【００２９】
説明の便宜上、本明細書では、１ビットの出力データＤＡＴＡを出力するための１つの出力バッファ回路１００を示すが、複数のビットを並列出力するために、それぞれが出力バッファ回路１００と同じ構造を有する複数の出力バッファ回路が半導体装置１０Ａ内に具現可能である。
【００３０】
コアロジック回路２０は、メモリセルアレイ２１とリード／ライト回路２２とを含む。コアロジック回路２０は、第３パッド１０−３を通じて供給された第３電圧ＶＤＤを内部供給電圧として使う。
【００３１】
メモリセルアレイ２１は、データを保存するための複数のメモリセル、複数のメモリセルのそれぞれをアクセスするための複数のワードラインと複数のビットラインとを含む。
【００３２】
複数のメモリセルのそれぞれは、揮発性メモリセルまたは不揮発性メモリセルとして具現可能である。揮発性メモリセルは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（Ｔｈｙｒｉｓｔｏｒ ＲＡＭ）、Ｚ−ＲＡＭ（Ｚｅｒｏ Ｃａｐａｃｉｔｏｒ ＲＡＭ）、またはＴＴＲＡＭ（Ｔｗｉｎ Ｔｒａｎｓｉｓｔｏｒ ＲＡＭ）として具現可能である。
【００３３】
不揮発性メモリセルは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＭＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）、または抵抗メモリ（ｒｅｓｉｓｔｉｖｅＲＡＭ）として具現可能である。不揮発性メモリセルは、１ビットまたはそれ以上のビットを保存することができる。
【００３４】
リード／ライト回路２２は、読み込み動作の間に、メモリセルアレイ２１に保存されたデータを読み込むために必要な周辺回路を意味する。またリード／ライト回路２２は、書き込み動作の間に、データをメモリセルアレイ２１に書き込むために必要な周辺回路を意味する。
【００３５】
読み込み動作の間に、リード／ライト回路２２は、第１電圧ＶＤＤＯのＤＣレベルを表わす複数の指示信号ＳＰ０、ＳＰ１と出力データＤＡＴＡとを出力バッファ回路１００に伝送しうる。例えば、リード／ライト回路２２は、複数の指示信号ＳＰ０、ＳＰ１を生成することができる。
【００３６】
出力バッファ回路１００は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯ、第２パッド１０−２を通じて入力された第２電圧ＶＤＤＰ、第３パッド１０−３を通じて入力された第３電圧ＶＤＤ、及び複数の指示信号ＳＰ０、ＳＰ１を用いて、コアロジック回路２０から出力された出力データＤＡＴＡをバッファリングされた出力データＯＵＴとして出力パッド１０−６を通じて出力する。
【００３７】
複数のパッド１０−１、１０−２、１０−３、１０−６のそれぞれは、その名称にも拘らず、電圧及び／または信号を伝送するために使われる電気伝導性を有する。
【００３８】
説明の便宜上、本明細書で使われる出力バッファ回路（図３Ａの１３０Ａ、図３Ｂの１３０Ｂ、図３Ｃの１００Ｃ、図５Ａの１３０Ａ’、図５Ｂの１３０Ｂ’、または図５Ｃの１００Ｃ’）の供給電圧、すなわち、第１電圧ＶＤＤＯは、１．８Ｖから３．３Ｖまでのうちの何れか１つの電圧、例えば、１．８Ｖ、２．５Ｖ、３．０Ｖ、または３．３Ｖであり、第２電圧ＶＤＤＰは、１．８Ｖであり、第３電圧ＶＤＤは、０．９Ｖであると仮定する。
【００３９】
図７を参照して説明される複数の指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、第１電圧ＶＤＤＯのＤＣレベルを表わすように設定しうる。
【００４０】
図２は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図２を参照すると、半導体装置１０Ｂは、コアロジック回路２０、出力バッファ回路１００、レベル検出回路１０１、及び複数のパッド１０−１、１０−２、１０−３、及び１０−６を含む。
【００４１】
図２に示された半導体装置１０Ｂは、図１に示された半導体装置１０Ａと異なり、第１電圧ＶＤＤＯのＤＣレベルを自動で検出するためのレベル検出回路１０１を含む。例えば、各半導体装置１０Ａ、１０Ｂは、ＳｏＣとして具現可能である。ＳｏＣは、携帯可能なデータ処理装置（ｐｏｒｔａｂｌｅ ｄｅｖｉｃｅ）の一部として具現可能である。
【００４２】
レベル検出回路１０１は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯのＤＣレベルを検出し、該検出結果によって、指示信号ＳＰ０、ＳＰ１を出力することができる。すなわち、レベル検出回路１０１は、第１電圧ＶＤＤＯのＤＣレベルによって、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルを自動で設定することができる。
【００４３】
出力バッファ回路１００は、第１パッド１０−１を通じて入力された第１電圧ＶＤＤＯ、第２パッド１０−２を通じて入力された第２電圧ＶＤＤＰ、第３パッド１０−３を通じて入力された第３電圧ＶＤＤ、及びレベル検出回路１０１から出力された指示信号ＳＰ０、ＳＰ１を用いて、コアロジック回路２０から出力された出力データＤＡＴＡをバッファリングし、該バッファリングされた出力データＯＵＴを出力パッド１０−６を通じて出力することができる。
【００４４】
図３Ａは、図１または図２に示された出力バッファ回路のブロック図である。図３Ａを参照すると、出力バッファ回路１００Ａは、内部プリドライバーロジック回路１１０、第１バッファ１１１、第２バッファ１１２、及び出力バッファ回路１３０Ａを含む。
【００４５】
内部プリドライバーロジック（ｐｒｅ−ｄｒｉｖｅｒ ｌｏｇｉｃ）回路１１０は、各指示信号ＳＰ０、ＳＰ１のＤＣレベルと出力データＤＡＴＡのレベルとをシフトし、レベルシフトされた各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１とレベルシフトされた出力データＬｓ＿ｄａｔａとを出力する。例えば、内部プリドライバーロジック回路１１０は、レベルシフター（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）の機能を行える。したがって、各信号ＳＰ０、ＳＰ１、及びＤＡＴＡが、第３電圧ＶＤＤのレベルを有するとき、各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１、及び出力データＬｓ＿ｄａｔａは、第２電圧ＶＤＤＰのレベルを有しうる。
【００４６】
第２電圧ＶＤＤＰを供給電圧、または、動作電圧として使う第１バッファ１１１、及び第２バッファ１１２は、レベルシフトされた出力データＬｓ＿ｄａｔａをバッファリングする。
【００４７】
出力バッファ回路１３０Ａは、ソーシング（ｓｏｕｒｃｉｎｇ）制御回路１４０、ソーシング回路１５０、第１シンキング（ｓｉｎｋｉｎｇ）回路１６０、第２シンキング回路１７０、及びシンキング制御回路１８０を含む。ここで、ソーシングは、プルアップ（ｐｕｌｌ−ｕｐ）を意味し、シンキングは、プルダウン（ｐｕｌｌ−ｄｏｗｎ）を意味する。
【００４８】
ソーシング制御回路１４０は、電圧ＶＤＤ、ＶＤＤＰ、ＶＤＤＯを動作電圧として使う。ソーシング制御回路１４０は、出力データＤＡＴＡと第２電圧ＶＤＤＰのレベル、例えば、ＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第１ソーシング制御信号Ｐｇ０を生成することができる。また、ソーシング制御回路１４０は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓを生成することができる。
【００４９】
ソーシング回路１５０は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとに応答して、第１電圧ＶＤＤＯを出力端子１５１に供給する。ソーシング回路１５０は、第１電圧ＶＤＤＯを供給する第１電圧端子と出力端子１５１との間に直列接続された第１メインドライバー（ｍａｉｎ ｄｒｉｖｅｒ；Ｐ０）と第１バイアスドライバー（ｂｉａｓ ｄｒｉｖｅｒ；Ｐ１）とを含む。例えば、第１バイアスドライバーＰ１は、第１メインドライバーＰ０の２つの端子の間の電圧を低めるための用途として使われる。
【００５０】
各ドライバーＰ０、Ｐ１は、ＰＭＯＳトランジスタとして具現可能である。この場合、第１ソーシング制御信号Ｐｇ０は、第１ＰＭＯＳトランジスタＰ０のゲートに供給され、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、第２ＰＭＯＳトランジスタＰ１のゲートに供給される。例えば、第２ＰＭＯＳトランジスタＰ１は、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）を減少させるために、第１ＰＭＯＳトランジスタＰ０と積層されうる。実施形態によって、各ドライバーＰ０、Ｐ１は、ＮＭＯＳトランジスタとして具現可能である。
【００５１】
第１シンキング回路１６０は、第２バッファ１１２から出力されたデータＮｇのレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第１シンキング回路１６０は、出力端子１５１と接地との間に直列接続された第２バイアスドライバーＮ０と第２メインドライバーＮ１とを含みうる。
【００５２】
各ドライバーＮ０、Ｎ１は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、第１ＮＭＯＳトランジスタＮ０のゲートに供給され、第２バッファ１１２から出力されたデータＮｇは、第２ＮＭＯＳトランジスタＮ１のゲートに供給される。
【００５３】
第２シンキング回路１７０は、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１のレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第２シンキング回路１７０は、出力端子１５１と接地との間に直列接続された第３バイアスドライバーＮ２と第３メインドライバーＮ３とを含みうる。
【００５４】
各ドライバーＮ２、Ｎ３は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、第３ＮＭＯＳトランジスタＮ２のゲートに供給され、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１は、第４ＮＭＯＳトランジスタＮ３のゲートに供給される。
【００５５】
シンキング制御回路１８０は、複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に関連した選択信号Ｎｏｄｅ＿ｘと第２バッファ１１２から出力されたデータＮｇとによって、シンキング制御信号Ｎｇ１を生成することができる。複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に関連した選択信号Ｎｏｄｅ＿ｘは、複数の指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１に対するデコーディングの結果として生成された複数の選択信号のうちのいずれか１つであり得る。
【００５６】
第２シンキング回路１７０とシンキング制御回路１８０は、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴの安定性、例えば、出力タイミング及び／またはデューティー比を調節するために、第１電圧ＶＤＤＯのレベルによって動作することができる。
【００５７】
図３Ｂは、図１または図２に示された出力バッファ回路の変形例を示すブロック図である。図３Ａと図３Ｂとを参照すると、第１シンキング回路１６０’と第２シンキング回路１７０’とを除けば、図３Ａの出力バッファ回路１３０Ａの構造と図３Ｂの出力バッファ回路１３０Ｂの構造は、実質的に同一である。
【００５８】
第１シンキング回路１６０’は、第２バッファ１１２から出力されたデータＮｇのレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第１シンキング回路１６０’は、出力端子１５１と接地との間に直列接続された複数のドライバーＮ０、Ｎ０’、Ｎ１を含む。
【００５９】
各ドライバーＮ０、Ｎ０’、Ｎ１は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、各ＮＭＯＳトランジスタＮ０、Ｎ０’のゲートに供給され、第２バッファ１１２から出力されたデータＮｇは、第２ＮＭＯＳトランジスタＮ１のゲートに供給される。
【００６０】
第２シンキング回路１７０’は、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１のレベルによって、出力端子１５１に接地電圧ＶＳＳを供給することができる。実施形態によって、第２シンキング回路１７０は、出力端子１５１と接地との間に直列接続された複数のドライバーＮ２、Ｎ２’、Ｎ３を含む。
【００６１】
各ドライバーＮ２、Ｎ２’、Ｎ３は、ＮＭＯＳトランジスタとして具現可能である。この場合、第２電圧ＶＤＤＰは、各ＮＭＯＳトランジスタＮ２、Ｎ２’のゲートに供給され、シンキング制御回路１８０から出力されたシンキング制御信号Ｎｇ１は、第４ＮＭＯＳトランジスタＮ３のゲートに供給される。
【００６２】
図３Ｃは、図１または図２に示された出力バッファ回路のさらに別の変形例を示すブロック図である。図３Ｂと図３Ｃとを参照すると、ソーシング制御回路１４０’とソーシング回路１５０’とを除けば、図３Ｂの出力バッファ回路１３０Ｂの構造と図３Ｃの出力バッファ回路１３０Ｃの構造は、実質的に同一である。各出力バッファ回路１００Ａ、１００Ｂ、及び１００Ｃは、図１または図２に示された出力バッファ回路１００とは異なる実施形態である。
【００６３】
ソーシング制御回路１４０’は、出力データＤＡＴＡと第２電圧ＶＤＤＰのＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１とによって、第１ソーシング制御信号Ｐｇ０を生成させる。また、ソーシング制御回路１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１によって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓと第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２とを生成させる。
【００６４】
ソーシング回路１５０’は、各ソーシング制御信号Ｐｇ０、Ｐｇ＿ｂｉａｓ、Ｐｇ＿ｂｉａｓ２に応答して、第１電圧ＶＤＤＯを出力端子１５１に供給する。ソーシング回路１５０’は、第１電圧ＶＤＤＯを供給する第１電圧端子と出力端子１５１との間に直列接続された複数のドライバーＰ０、Ｐ１、Ｐ１’を含む。
【００６５】
各ドライバーＰ０、Ｐ１、Ｐ１’は、ＰＭＯＳトランジスタとして具現可能である。この場合、第１ソーシング制御信号Ｐｇ０は、第１ＰＭＯＳトランジスタＰ０のゲートに供給され、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、第２ＰＭＯＳトランジスタＰ１のゲートに供給され、第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２は、第３ＰＭＯＳトランジスタＰ１’のゲートに供給される。例えば、ソーシング制御信号Ｐｇ＿ｂｉａｓ、Ｐｇ＿ｂｉａｓ２は、実質的に同じ信号であり得る。各ドライバーＰ０、Ｐ１、及びＰ１’は、ＮＭＯＳトランジスタとして具現可能である。
【００６６】
図４は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図１と図４とを参照すると、半導体装置１０Ｃは、指示信号ＳＰ０、ＳＰ１を受信するための複数のパッド１０−４、１０−５をさらに含む。この場合、コアロジック回路２０は、出力データＤＡＴＡを出力バッファ回路１００に伝送する。
【００６７】
第１電圧ＶＤＤＯのＤＣレベルを指示する指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、複数のスイッチＳＷ１、ＳＷ２のそれぞれを用いて設定しうる。例えば、第４パッド１０−４に接続された第１スイッチＳＷ１が、第２電圧ＶＤＤＰを伝送するラインに接続される時、第１指示信号ＳＰ０は、ロジック１またはハイレベルを表わし、第１スイッチＳＷ１が接地ラインに接続されるとき、第１指示信号ＳＰ０は、ロジック０またはローレベルを表わす。また、第５パッド１０−５に接続された第２スイッチＳＷ２が、第２電圧ＶＤＤＰを伝送するラインに接続されるとき、第２指示信号ＳＰ１は、ロジック１またはハイレベルを表わし、第２スイッチＳＷ２が接地ラインに接続されるとき、第２指示信号ＳＰ１は、ロジック０またはローレベルを表わす。
【００６８】
各スイッチＳＷ１、ＳＷ２は、ヒューズ（ｆｕｓｅ）、アンチヒューズ（ａｎｔｉｆｕｓｅ）、またはイーヒューズ（ｅｆｕｓｅ）として具現可能である。したがって、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、スイッチ、ヒューズ、アンチヒューズ、またはイーヒューズを用いて手動で設定しうる。例えば、指示信号ＳＰ０、ＳＰ１のそれぞれのレベルは、半導体装置１０Ａが製造された後、変更されないように、製造者によって設定することもある。
【００６９】
図５Ａは、図４に示された出力バッファ回路を示すブロック図である。図３Ａ、図４、及び図５Ａを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ａの出力バッファ回路１００Ａの構造と図５Ａの出力バッファ回路１００Ａ’の構造は、実質的に同一である。
【００７０】
図５Ｂは、図４に示された出力バッファ回路の変形例を示すブロック図である。図３Ｂ、図４、及び図５Ｂを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ｂの出力バッファ回路１００Ｂの構造と図５Ｂの出力バッファ回路１００Ｂ’の構造は、実質的に同一である。
【００７１】
図５Ｃは、図４に示された出力バッファ回路のさらに異なる変形例を示すブロック図である。図３Ｃ、図４、及び図５Ｃを参照すると、内部プリドライバーロジック回路１１０’は、出力データＤＡＴＡのレベルのみシフトし、指示信号ＳＰ０、ＳＰ１は、直接ソーシング制御回路１４０に入力される。すなわち、内部プリドライバーロジック回路１１０’を除けば、図３Ｃの出力バッファ回路１００Ｃの構造と図５Ｃの出力バッファ回路１００Ｃ’の構造は、実質的に同一である。
【００７２】
図６Ａは、図３Ａ、図３Ｂ、図５Ａ、または図５Ｂに示されたソーシング制御回路のブロック図を示す。以下、説明の便宜上、各指示信号ＳＰ０、ＳＰ１及びレベルシフトされた各指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１を「指示信号」と総称し、出力データＤＡＴＡ及びレベルシフトされた出力データＬｓ＿ｄａｔａは、「出力データ」と総称する。
【００７３】
ソーシング制御回路１４０は、デコーディング回路２００、基準電圧生成回路３００、第１制御信号生成回路４００、及び第２制御信号生成回路５００を含む。デコーディング回路２００は、第１電圧ＶＤＤＯのＤＣレベルを表わす指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１をデコードして、複数の選択信号ＡＢＣＤを生成させる。
【００７４】
図６Ｂは、図３Ｃまたは図５Ｃに示されたソーシング制御回路のブロック図を示す。第３制御信号生成回路５００’を除けば、図６Ａのソーシング制御回路１４０の構造と図６Ｂのソーシング制御回路１４０’の構造は、実質的に同一である。
【００７５】
第３制御信号生成回路５００’は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとに応答して、第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２を生成させる。第２制御信号生成回路５００の構造と第３制御信号生成回路５００’の構造は、同一である。したがって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓと第３ソーシング制御信号Ｐｇ＿ｂｉａｓ２は、同じ信号である。
【００７６】
実施形態によって、ソーシング制御回路１４０’は、第３制御信号生成回路５００’を含まず、第２制御信号生成回路５００のみを用いて生成された第２ソーシング制御信号Ｐｇ＿ｂｉａｓを、図３Ｃまたは図５Ｃに示された各ＰＭＯＳトランジスタＰ１、Ｐ１’のゲートに供給することもできる。
【００７７】
図７は、図６Ａまたは図６Ｂに示されたデコーディング回路の回路図を示す。図７を参照すると、デコーディング回路２００は、第１選択信号生成回路２１０と第２選択信号生成回路２２０とを含む。
【００７８】
第１選択信号生成回路２１０は、第１指示信号Ｌｓ＿ＳＰ０と第２指示信号Ｌｓ＿ＳＰ１とに応答して、複数の選択信号ＡＢＣＤに含まれ、互いに相補的な複数の第１選択信号ＡＢを生成させる。第１選択信号生成回路２１０は、ＮＡＮＤゲート２１１と第１インバータ２１３とを含む。第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使うＮＡＮＤゲート２１１は、第１指示信号Ｌｓ＿ＳＰ０と第２指示信号とをＮＡＮＤ演算する。第２電圧ＶＤＤＰと接地電圧とを動作電圧として使う第１インバータ２１３は、ＮＡＮＤゲート２１１の出力信号Ａを反転する。
【００７９】
第２選択信号生成回路２２０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと第２指示信号Ｌｓ＿ＳＰ１とに応答して、複数の選択信号ＡＢＣＤに含まれ、互いに相補的な複数の第２選択信号ＣＤを生成させる。
【００８０】
第２選択信号生成回路２２０は、第２インバータ２２１、ＮＯＲゲート２２３、及び第３インバータ２２５を含む。第２電圧ＶＤＤＰと接地電圧とを動作電圧として使う第２インバータ２２１は、第１指示信号Ｌｓ＿ＳＰ０を反転させ、該反転された第１指示信号Ｌｓ＿ＳＰ０Ｂを生成させる。
【００８１】
第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使うＮＯＲゲート２２３は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと第２指示信号とをＮＯＲ演算する。第２電圧ＶＤＤＰ及び接地電圧を動作電圧として使う第３インバータ２２５は、ＮＯＲゲート２２３の出力信号Ｄを反転する。
【００８２】
第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１であるとき、第１指示信号ＳＰ０は、ロジック０に設定され、第２指示信号ＳＰ１は、ロジック０とロジック１とのうちの如何なるものも設定しうる。この場合、第２指示信号ＳＰ１は、ドントケア（ｄｏｎ’ｔ ｃａｒｅ；Ｘ）である。第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第１指示信号ＳＰ０は、ロジック１に設定され、第２指示信号ＳＰ１は、ロジック０に設定される。
【００８３】
第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１指示信号ＳＰ０は、ロジック１に設定され、第２指示信号ＳＰ１は、ロジック１に設定される。例えば、第１レベルＶ１は、１．８Ｖであり、第２レベルＶ２は、２．５Ｖまたは３．０Ｖであり、第３レベルＶ３は、３．３Ｖであり得る。
【００８４】
各指示信号ＳＰ０、ＳＰ１のロジックまたはレベルによって、各選択信号生成回路２１０、２２０によって生成された選択信号ＡＢＣＤのそれぞれは、機能テーブル（ｆｕｎｃｔｉｏｎ ｔａｂｌｅ）２３０に示される。選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号Ｃは、シンキング制御回路１８０に伝送される。すなわち、Ｎｏｄｅ＿ｘ＝Ｃである。
【００８５】
セルフゲートバイアストラッキング回路（ｓｅｌｆ−ｇａｔｅ ｂｉａｓ ｔｒａｃｋｉｎｇ ｃｉｒｃｕｉｔ）とも呼ばれうる基準電圧生成回路３００は、第１指示信号Ｌｓ＿ＳＰ０のうちのいずれか１つ、例えば、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとによって、複数の内部電圧のうちのいずれか１つを基準電圧ＶＲＥＦとして出力する。
【００８６】
図８は、図６Ａまたは図６Ｂに示された基準電圧生成回路を示す回路図である。第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、基準電圧生成回路３００Ａは、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力する。
【００８７】
第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２であるとき、基準電圧生成回路３００Ａは、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力する。第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、基準電圧生成回路３００Ａは、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧ＶＲＥＦとして出力する。
【００８８】
基準電圧生成回路３００Ａは、第１電圧生成回路３１０、第２電圧生成回路３２０、第３電圧生成回路３３０、及びキャパシタＣ１を含む。
【００８９】
第１電圧生成回路３１０は、第１電圧ＶＤＤＯと第１選択信号ＡＢとのうちのいずれか１つ、例えば、Ｃに応答して、内部電圧ＲＥＦ１、ＲＥＦ２を生成させる。第１電圧生成回路３１０は、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力する。
【００９０】
第１電圧生成回路３１０は、第１電圧生成器３１１と第１伝送回路３１３とを含む。第１電圧生成器３１１は、第２電圧ＶＤＤＰに関連した内部電圧ＲＥＦ１を生成させ、第１伝送回路３１３は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。第１電圧生成器３１１は、第２電圧ＶＤＤＰを供給する第２電圧端子とノードＮＤ１との間に直列接続された複数のトランジスタＮ１０、Ｐ１０を含む。
【００９１】
ＮＭＯＳトランジスタＮ１０のゲートは、抵抗Ｒを通じて第１電圧ＶＤＤＯを供給する第１電圧端子に接続されるので、抵抗Ｒ１によって生成されたバイアス電圧は、ＮＭＯＳトランジスタＮ１０のゲートに供給されうる。したがって、ＮＭＯＳトランジスタＮ１０は、ターンオン状態を保持することができる。
【００９２】
選択信号Ａは、ＰＭＯＳトランジスタＰ１０のゲートに供給される。ＰＭＯＳトランジスタＰ１０は、選択信号Ａがロジック０を有する時、すなわち、図７のテーブル２３０に示したように、第１電圧ＶＤＤＯが第３レベルＶ３、例えば、３．３Ｖである時、第１電圧生成器３１１は、第２電圧ＶＤＤＰに関連した電流をノードＮＤ１に供給する。
【００９３】
各ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５に電流または電荷を供給する機能を行う。各ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４は、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５の電圧を一定に保持するために、各ノードＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５の電流または電荷を放電（ｄｉｓｃｈａｒｇｅ）する機能を行う。
【００９４】
ＰＭＯＳトランジスタＰ１４のゲートは、抵抗Ｒ２を通じて接地に接続される。抵抗Ｒ２は、バイアス電圧をＰＭＯＳトランジスタＰ１４のゲートに供給することができる。したがって、ＰＭＯＳトランジスタＰ１５は、ターンオン状態を保持することができる。
【００９５】
ロジック０を有する選択信号Ａによって、第２電圧ＶＤＤＰがＮＭＯＳトランジスタＮ１０を通じてノードＮＤ１に供給されれば、ＮＭＯＳトランジスタＮ１１のスレショルド電圧Ｖｔｈ＿Ｎ１１によって、ノードＮＤ２の内部電圧ＲＥＦ１は、（ＶＤＤＰ−Ｖｔｈ＿Ｎ１１）になる。この場合、ＮＭＯＳトランジスタＮ１２を通じてノードＮＤ３に供給された電圧によって、ＰＭＯＳトランジスタＰ１１は弱くターンオンされる。したがって、ＰＭＯＳトランジスタＰ１１は、内部電圧ＲＥＦ１が第２電圧ＶＤＤＰほど上昇する形状を防止することができる。
【００９６】
漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）がＰＭＯＳトランジスタＰ１１を流れるために、ノードＮＤ２の内部電圧ＲＥＦ１は、漏れ電流によって、（ＶＤＤＰ−Ｖｔｈ＿Ｎ１１）よりやや低くなる。この場合、内部電圧ＲＥＦ１が基準電圧ＶＲＥＦとして出力されるので、図１０に示された第１制御信号生成回路４００に供給される基準電圧ＶＲＥＦは、図１０の各ＰＭＯＳ（Ｐ２１、Ｐ２２、Ｐ２３、及びＰ２４）のゲート酸化物（ｇａｔｅｏｘｉｄｅ）の信頼性を保持することができる。これにより、高電圧によく耐えるレベルシフター（ｈｉｇｈ ｖｏｌｔａｇｅ ｔｏｌｅｒａｎｔ ｌｅｖｅｌ ｓｈｉｆｔｅｒ）の機能を行える第１制御信号生成回路４００の動作点（ｏｐｅｒａｔｉｏｎ ｐｏｉｎｔ）はさらに良くなる効果がある。
【００９７】
第１伝送回路３１３は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を基準電圧ＶＲＥＦとして出力端子ＴＭ１に伝送しうる。第１伝送回路３１３は、伝送ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）として具現可能である。
【００９８】
第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、例えば、２．５Ｖである時、第２電圧生成回路３２０は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力する。
【００９９】
第２電圧生成回路３２０は、選択信号Ｃによって、第３電圧ＶＤＤを出力する第２電圧生成器Ｐ１５と、第２選択信号ＣＤに応答して、第２電圧生成器Ｐ１５から出力された内部電圧ＲＥＦ２を基準電圧ＶＲＥＦとして出力端子ＴＭ１に伝送する第２伝送回路３２１とを含む。
【０１００】
第２電圧生成器Ｐ１５は、ＰＭＯＳトランジスタとして具現可能であり、第２伝送回路３２１は、伝送ゲートとして具現可能である。第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、第３電圧生成回路３３０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧ＶＲＥＦとして出力することができる。第３電圧生成回路３３０は、ＮＭＯＳトランジスタとして具現可能である。
【０１０１】
キャパシタＣ１は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ１との間に接続されて、出力端子ＴＭ１を通じて出力される基準電圧ＶＲＥＦのレベルを一定に安定させる機能を行える。
【０１０２】
図９は、図６Ａまたは図６Ｂに示された基準電圧生成回路の変形例を示す回路図である。基準電圧生成回路３００Ｂは、第１電圧生成回路３４０、第１伝送回路３５０、第２伝送回路３６０、及び第２電圧生成回路３３０’を含む。第１電圧生成回路３４０は、第１電圧ＶＤＤＯと第１選択信号ＡＢとのうちのいずれか１つ、例えば、Ａによって、第２電圧ＶＤＤＰに関連した複数の内部電圧ＲＥＦ１、ＲＥＦ２’を生成することができる。
【０１０３】
図９に示された第１電圧生成回路３４０の構造は、図８に示された第１電圧生成器３１１の構造と実質的に同一である。但し、図９の第１電圧生成回路３４０は、各ノードＮＤ２、ＮＤ３の電圧を各内部電圧ＲＥＦ１、ＲＥＦ２’として生成することができる。
【０１０４】
第１伝送回路３５０は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。例えば、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、第１伝送回路３５０は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力端子ＴＭ１に伝送する。第２伝送回路３６０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力端子ＴＭ１に伝送する。例えば、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、例えば、３．０Ｖである時、第２伝送回路３６０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力端子ＴＭ１に伝送する。
【０１０５】
図９の第２電圧生成回路３３０’の構造は、図８の第３電圧生成回路３３０の構造と同一である。したがって、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、第２電圧生成回路３３０’は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂによって、接地電圧ＶＳＳを基準電圧として出力端子ＴＭ１に伝送する。
【０１０６】
キャパシタＣ１は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ１との間に接続されて、出力端子ＴＭ１を通じて出力される基準電圧ＶＲＥＦのレベルを一定に安定させる機能を行える。
【０１０７】
前述したように、基準電圧生成回路３００Ｂは、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ１を出力し、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ２’を出力し、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＰＳ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１０８】
第１制御信号生成回路４００は、出力データＬｓ＿ｄａｔａ、反転された第１指示信号Ｌｓ＿ＰＳ０Ｂ、及び基準電圧ＶＲＥＦによって、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとの間をスイングする第１ソーシング制御信号Ｐｇ０を生成させる。すなわち、第１制御信号生成回路４００は、出力データＬｓ＿ｄａｔａと指示信号ＳＰ０、ＳＰ１とを用いて、第１ソーシング制御信号Ｐｇ０を生成させる。
【０１０９】
図１０は、図６Ａまたは図６Ｂに示された第１制御信号生成回路の回路図を示す。第１制御信号生成回路４００は、基準電圧ＶＲＥＦのレベルによって、第１ソーシング制御信号Ｐｇ０のレベルを調節する。
【０１１０】
第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとの間でスイングすることができる。さらに具体的に、第１ソーシング制御信号Ｐｇ０は、ＶＤＤＯと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）との間でスイングすることができる。ここで、Ｖｔｈ＿Ｐ２３は、ＰＭＯＳトランジスタＰ２３のスレショルド電圧を意味する。ソーシング制御信号Ｐｇ０、Ｐｇ０Ｂは、差動信号である。第２制御信号生成回路５００は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとに応答して、第２電圧ＶＤＤＰに関連した内部電圧、第３電圧ＶＤＤに関連した内部電圧、及び接地電圧ＶＳＳのうちのいずれか１つを第２ソーシング制御信号Ｐｇ＿ｂｉａｓとして出力することができる。
【０１１１】
図１１は、図６Ａまたは図６Ｂに示された第２制御信号生成回路を示す回路図である。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３である時、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧を出力する。
【０１１２】
第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力する。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１１３】
第２制御信号生成回路５００は、第１伝送回路５１０、第２伝送回路５２０、第３伝送回路５３０、及びキャパシタＣ２を含む。第１伝送回路５１０は、第１選択信号ＡＢに応答して、第２電圧ＶＤＤＰに関連した内部電圧を出力端子ＴＭ２に出力する。第１伝送回路５１０は、第１電圧生成器５１１と第１伝送回路５１３とを含む。第１電圧生成器５１１は、第２電圧ＶＤＤＰに関連した内部電圧を出力し、第１伝送回路５１３は、第１選択信号ＡＢに応答して、第１電圧生成器５１１から出力された内部電圧を出力端子ＴＭ２に伝送する。第１電圧生成器５１１は、インバータとして具現可能であり、第１電圧生成器５１１の入力端子が接地に接続されているので、第１電圧生成器５１１は、第２電圧ＶＤＤＰに関連した内部電圧を出力することができる。
【０１１４】
第２伝送回路５２０は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力端子ＴＭ２に出力する。第２伝送回路５２０は、第２電圧生成器Ｐ３１と第２伝送回路５２１とを含む。第２電圧生成器Ｐ３１は、選択信号Ｃによって、第２電圧ＶＤＤＰに関連した電圧を出力する。第２電圧生成器Ｐ３１は、ＰＭＯＳトランジスタとして具現可能である。
【０１１５】
第２伝送回路５２１は、第２選択信号ＣＤに応答して、第３電圧ＶＤＤに関連した内部電圧を出力端子ＴＭ２に伝送する。第３伝送回路５３０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力端子ＴＭ２に出力する。第３伝送回路５３０は、ＰＭＯＳトランジスタとして具現可能である。キャパシタＣ２は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ２との間に接続されて、出力端子ＴＭ２を通じて出力される第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを一定に安定させる機能を行える。
【０１１６】
図１２は、図６Ａまたは図６Ｂに示された第２制御信号生成回路の変形例を示す回路図である。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第３レベルＶ３であるとき、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ３を出力する。
【０１１７】
第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ４を出力する。例えば、内部電圧ＲＥＦ４は、内部電圧ＲＥＦ３より低いことがある。第２制御信号生成回路５００は、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１である時、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力する。
【０１１８】
第２制御信号生成回路５００は、電圧生成回路５４０、第１伝送回路５４１、第２伝送回路５５０、第３伝送回路５６０、及びキャパシタＣ３を含む。
【０１１９】
電圧生成回路５４０は、第２電圧ＶＤＤＰに関連した複数の内部電圧ＲＥＦ３、ＲＥＦ４を生成させる。電圧生成回路５４０は、ダイオード接続された複数のＰＭＯＳトランジスタＰ４１、Ｐ４３、及びＰ４５を含む。内部電圧ＲＥＦ３は、ダイオード接続されたＰＭＯＳトランジスタＰ４１によって生成され、内部電圧ＲＥＦ４は、直列接続されたダイオード接続されたＰＭＯＳトランジスタＰ４３、Ｐ４５によって生成される。
第１伝送回路５４１は、第１選択信号ＡＢに応答して、内部電圧ＲＥＦ３を出力端子ＴＭ２に出力する。
【０１２０】
第２伝送回路５５０は、第２選択信号ＣＤに応答して、内部電圧ＲＥＦ４を出力端子ＴＭ２に出力する。第３伝送回路５６０は、反転された第１指示信号Ｌｓ＿ＳＰ０Ｂに応答して、接地電圧ＶＳＳを出力端子ＴＭ２に出力する。キャパシタＣ３は、第２電圧ＶＤＤＰを供給する第２電圧端子と出力端子ＴＭ２との間に接続されて、出力端子ＴＭ２を通じて出力される第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを一定に安定させる機能を行える。
【０１２１】
図１３は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示されたシンキング制御回路の回路図を示す。シンキング制御回路１８０は、選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号（Ｃ＝Ｎｏｄｅ＿ｘ）と第２バッファ１１２から出力されたデータＮｇとによって、第２シンキング回路１７０または１７０’の動作、例えば、オン／オフを制御することができる。
【０１２２】
シンキング制御回路１８０は、ソーシング回路１５０または１５０’に含まれたＰＭＯＳトランジスタＰ０、Ｐ１、またはＰ０、Ｐ１、Ｐ１’の個数と第１シンキング回路１６０または１６０’に含まれたＮＭＯＳトランジスタＮ０、Ｎ１、またはＮ０、Ｎ０’、Ｎ１’の個数との差によって、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴの転移時間（ｔｒａｎｓｉｔｉｏｎ ｔｉｍｅ）、電波遅延時間（ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ ｔｉｍｅ）、及び／またはデューティー比がずれることを防止する機能を行う。すなわち、シンキング制御回路１８０は、第１電圧ＶＤＤＯのＤＣレベルによって、ＮＭＯＳトランジスタＮ３をターンオンまたはターンオフさせて、パッド１０−６を通じて出力されるバッファリングされた出力データＯＵＴを安定させることができる。
【０１２３】
シンキング制御回路１８０は、制御信号生成回路１８１とシンキング制御信号生成回路１８３とを含む。
【０１２４】
制御信号生成回路１８１は、選択信号ＡＢＣＤのうちのいずれか１つ、例えば、選択信号（Ｃ＝Ｎｏｄｅ＿ｘ）から互いに相補的な制御信号ＸＢ、Ｘを生成させる。制御信号生成回路１８１は、直列接続されたインバータ１８−１、１８−２を含む。シンキング制御信号生成回路１８３は、互いに相補的な制御信号ＸＢ、Ｘによって、第２バッファ１１２から出力されたデータＮｇの伝送有無を制御する。
【０１２５】
図７に示したように、第１電圧ＶＤＤＯのＤＣレベルが第１レベルＶ１または第３レベルＶ３である時、シンキング制御信号生成回路１８３は、互いに相補的な制御信号ＸＢ、Ｘに応答して、第２バッファ１１２から出力されたデータＮｇをシンキング制御信号Ｎｇ１としてＮＭＯＳトランジスタＮ３のゲートに供給する。したがって、データＮｇがロジック１である時、各ＮＭＯＳトランジスタＮ１、Ｎ３は、ターンオンされる。しかし、データＮｇがロジック０である時、各ＮＭＯＳトランジスタＮ１、Ｎ３は、ターンオフされる。
【０１２６】
しかし、第１電圧ＶＤＤＯのＤＣレベルが第２レベルＶ２である時、選択信号Ｃはロジック０であるので、インバータ１８１−１の制御信号ＸＢはロジック１であり、インバータ１８１−２の出力信号Ｘはロジック０である。したがって、伝送回路１８５は遮断され、ＮＭＯＳトランジスタＮ６１は、ターンオンされるので、ＮＭＯＳトランジスタＮ３は、ターンオフされる。
【０１２７】
図１４は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。図１４は、第１電圧ＶＤＤＯが３．３Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１２８】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、１．４Ｖであり、第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯ、すなわち、３．３Ｖと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）、すなわち、１．８Ｖの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、基準電圧ＶＲＥＦを中心にスイングし、各信号Ｎｇ、Ｎｇ１は、０Ｖと１．８Ｖとの間でスイングし、バッファリングされた出力データＯＵＴは、０Ｖと３．３Ｖとの間でスイングする。
【０１２９】
図１５は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形の図１４とは異なる波形を示す特性図である。図１５は、第１電圧ＶＤＤＯが３．０Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１３０】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、１．２Ｖであり、第１ソーシング制御信号Ｐｇ０は、第１電圧ＶＤＤＯ、すなわち、３．０Ｖと（ＶＲＥＦ＋Ｖｔｈ＿Ｐ２３）、すなわち、１．６Ｖの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、基準電圧ＶＲＥＦを中心にスイングし、信号Ｎｇは、０Ｖと１．８Ｖとの間でスイングし、シンキング制御信号Ｎｇ１は、接地電圧ＶＳＳを保持し、バッファリングされた出力データＯＵＴは、０Ｖと３．０Ｖとの間でスイングする。
【０１３１】
図１６は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作に関連した信号の波形のさらに異なる波形を示す特性図である。図１６は、第１電圧ＶＤＤＯが１．８Ｖであり、第２電圧ＶＤＤＰが１．８Ｖであり、第３電圧ＶＤＤが０．９Ｖであり、出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの動作周波数が、１３３Ｍｈｚである時のシミュレーション波形を示す。
【０１３２】
この場合、基準電圧生成回路３００から出力された基準電圧ＶＲＥＦは、０．０Ｖであり、第１ソーシング制御信号Ｐｇ０は、０．０Ｖと１．８Ｖとの間でスイングし、各信号Ｎｇ、Ｎｇ１は、０Ｖと１．８Ｖとの間でスイングし、第２ソーシング制御信号Ｐｇ＿ｂｉａｓは、接地電圧ＶＳＳを保持し、バッファリングされた出力データＯＵＴは、０Ｖと１．８Ｖとの間でスイングする。
【０１３３】
図１から図１６を参照して説明したように、ソーシング制御回路１４０または１４０’は、ＰＭＯＳトランジスタＰ０の耐圧が１．８Ｖとして具現され、第１電圧ＶＤＤＯが１．８Ｖから３．３Ｖまでのうちのいずれか１つの電圧を有しても、第１電圧ＶＤＤＯと基準電圧ＶＲＥＦとに従属的なスイング範囲を有する第１ソーシング制御信号Ｐｇ０を生成することができるので、ＰＭＯＳトランジスタＰ０のゲート酸化物に損傷を与えずに、高速で動作することができる効果がある。
【０１３４】
図１７は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路の動作を説明するフローチャートである。ソーシング制御回路１４０または１４０’は、動作電圧、例えば、第１電圧ＶＤＤＯのＤＣレベルを指示する指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のデコーディングの結果によって生成された選択信号ＡＢＣＤに応答して、複数の内部電圧（図６のＲＥＦ１、ＲＥＦ２、及びＶＳＳ、または図７のＲＥＦ１、ＲＥＦ２’、及びＶＳＳ）のうちのいずれか１つを基準電圧ＶＲＥＦとして出力する（ステップＳ１０）。
【０１３５】
ソーシング制御回路１４０または１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のうちのいずれか１つＬｓ＿ＳＰ０Ｂ、出力データＬｓ＿ｄａｔａ、及び基準電圧ＶＲＥＦによって、第１ソーシング制御信号Ｐｇ０のスイングレベルを調節する（ステップＳ２０）。第１ソーシング制御信号Ｐｇ０のスイングレベルは、動作電圧ＶＤＤＯと基準電圧ＶＲＥＦとに従属的である。
【０１３６】
ソーシング制御回路１４０または１４０’は、指示信号Ｌｓ＿ＳＰ０、Ｌｓ＿ＳＰ１のうちのいずれか１つＬｓ＿ＳＰ０Ｂと選択信号ＡＢＣＤとによって、第２ソーシング制御信号Ｐｇ＿ｂｉａｓのレベルを調節する（ステップＳ３０）。ソーシング制御回路１４０または１４０’は、第１ソーシング制御信号Ｐｇ０と第２ソーシング制御信号Ｐｇ＿ｂｉａｓとによって、動作電圧ＶＤＤＯを出力端子１５１に供給する（ステップＳ４０）。
【０１３７】
シンキング制御回路１８０は、選択信号ＡＢＣＤのうちのいずれか１つ（例えば、Ｃ）に応答して生成された相補的な制御信号ＸＢ、Ｘに応答して、第２バッファ１１２から出力されたデータＮｇに対応するシンキング制御信号Ｎｇ１を生成させる（ステップＳ５０）。第２シンキング回路１７０または１７０’は、シンキング制御信号Ｎｇ１に応答して、接地電圧ＶＳＳを出力端子１５１に供給する（ステップＳ６０）。
【０１３８】
図１８は、図１に示された半導体装置を含むデータ処理システムのブロック図を示す。ＰＣＢシステムとして具現可能なデータ処理システム６００は、システムオンチップ６１０とディスプレイ６２０とを含みうる。すなわち、システムＰＣＢは、システムオンチップ６１０とディスプレイ６２０とを含む。
【０１３９】
データ処理システム６００は、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはメモリカードのような携帯可能な装置の一部として具現可能である。
【０１４０】
システムオンチップ６１０は、半導体装置１０Ａ、電力管理ユニット（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ；以下、ＰＭＵ）６１１、及びディスプレイコントローラ６１３を含む。
【０１４１】
ＰＭＵ６１１は、電圧ＶＤＤＯ、ＶＤＤＰ、及びＶＤＤを対応するパッド１０−１〜１０−３を通じて半導体装置１０Ａに供給することができる。ディスプレイコントローラ６１３は、半導体装置１０Ａから出力されたバッファリングされたデータＯＵＴ〜ＯＵＴｍを受信して、ディスプレイ６２０に伝送しうる。各データＯＵＴ〜ＯＵＴｍは、各出力バッファ回路から出力される。それぞれの出力バッファ回路の構造は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの構造と実質的に同様に具現可能である。
【０１４２】
図１９は、図２に示された半導体装置を含むデータ処理システムのブロック図を示す。ＰＣＢシステムとして具現可能なデータ処理システム７００は、システムオンチップ７１０とディスプレイ７２０とを含む。すなわち、システムＰＣＢ７００は、システムオンチップ７１０とディスプレイ７２０とを含む。
【０１４３】
データ処理システム７００は、携帯電話、スマートフォン、タブレットＰＣ、ＰＤＡ、ＰＭＰ、ＭＰ３プレーヤー、またはメモリカードのような携帯可能なデータ処理装置の一部として具現可能である。
【０１４４】
システムオンチップ７１０は、半導体装置１０Ｂ、ＰＭＵ７１１、及びディスプレイコントローラ７１３を含む。
【０１４５】
ＰＭＵ７１１は、電圧ＶＤＤＯ、ＶＤＤＰ、及びＶＤＤを対応するパッド１０−１〜１０−３を通じて半導体装置１０Ｂに供給することができる。ディスプレイコントローラ７１３は、半導体装置１０Ｂから出力されたバッファリングされたデータＯＵＴ〜ＯＵＴｍを受信して、ディスプレイ７２０に伝送しうる。各データＯＵＴ〜ＯＵＴｍは、各出力バッファ回路から出力される。各出力バッファ回路の構造は、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、または図５Ｃに示された出力バッファ回路１３０Ａ、１３０Ｂ、または１３０Ｃの構造と実質的に同様に具現可能である。
【産業上の利用可能性】
【０１４６】
本発明は、出力バッファ回路とそれを含む装置に利用されうる。
【符号の説明】
【０１４７】
１０Ａ、１０Ｂ：半導体装置、
２０：コアロジック回路、
１００：出力バッファ回路、
１０１：レベル検出回路、
１４０、１４０’：ソーシング制御回路、
１５０、１５０’：ソーシング回路、
１６０、１６０’：第１シンキング回路、
１７０、１７０’：第２シンキング回路、
１８０：シンキング制御回路、
２００：デコーディング回路、
３００、３００Ａ、３００Ｂ：基準電圧生成回路、
４００：第１制御信号生成回路、
５００、５００Ａ、５００Ｂ：第２制御信号生成回路。
【特許請求の範囲】
【請求項１】
動作電圧を表わす複数の指示信号と出力データに従属的な第１ソーシング制御信号とを生成する段階と、
前記複数の指示信号に従属的な第２ソーシング制御信号を生成させる段階と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、前記動作電圧を出力端子に供給する段階と、
を含むことを特徴とする出力バッファ回路の動作方法。
【請求項２】
前記複数の指示信号のそれぞれと前記出力データとは、レベルシフターによってレベルシフトされた信号であることを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項３】
前記第１ソーシング制御信号は、前記動作電圧と基準電圧との間でスイングし、前記基準電圧は、前記複数の指示信号のデコーディング（ｄｅｃｏｄｉｎｇ）により生成された複数の選択信号に基づいて複数の内部電圧のうちから選択されたいずれか１つであることを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項４】
前記第１ソーシング制御信号を生成させる段階は、
前記複数の指示信号をデコードし、複数の選択信号を生成させる段階と、
前記複数の指示信号のうちのいずれか１つと前記複数の選択信号とに基づいて複数の内部電圧のうちのいずれか１つを基準電圧とし出力する段階と、
前記複数の指示信号のうちのいずれか１つ、前記基準電圧、及び前記出力データに基づいて前記動作電圧と前記基準電圧との間でスイングする前記第１ソーシング制御信号を生成させる段階と、
を含むことを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項５】
前記第２ソーシング制御信号を生成させる段階は、
前記複数の指示信号をデコーディングし生成された複数の選択信号と前記複数の指示信号とのうちのいずれか１つによって、複数の内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成することを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項６】
前記複数の指示信号のデコーディングにより生成された複数の選択信号のうちのいずれか１つと前記出力データとに基づいてシンキング制御信号を生成させる段階と、
前記シンキング制御信号に応答し、接地電圧を前記出力端子に供給する段階と、
をさらに含むことを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項７】
前記シンキング制御信号を生成させる段階は、
前記複数の選択信号のうちのいずれか１つに基づいて互いに相補的な複数の制御信号を生成させる段階と、
前記相補的な複数の制御信号により前記出力データを前記シンキング制御信号として出力する段階と、
を含むことを特徴とする請求項６に記載の出力バッファ回路の動作方法。
【請求項８】
第１電圧のＤＣレベルを表わす複数の指示信号と、出力データに従属的な第１ソーシング制御信号と、前記複数の指示信号に従属的な第２ソーシング制御信号とを生成させるソーシング制御回路と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、前記第１電圧を出力端子に供給するソーシング回路と、
を備えることを特徴とする出力バッファ回路。
【請求項９】
前記ソーシング制御回路は、前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングにより生成された複数の選択信号とに基づいて複数の内部電圧のうちのいずれか１つを基準電圧として生成し、前記第１電圧と前記基準電圧とによって決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させることを特徴とする請求項８に記載の出力バッファ回路。
【請求項１０】
前記ソーシング制御回路は、前記複数の指示信号のうちいずれか１つと前記複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちいずれか１つを前記第２ソーシング制御信号として生成することを特徴とする請求項８に記載の出力バッファ回路。
【請求項１１】
前記ソーシング制御回路は、
前記複数の指示信号をデコードし複数の選択信号を出力するデコーディング回路と、
前記複数の指示信号のうちの第１指示信号と前記複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、
前記出力データと前記第１指示信号と前記基準電圧により決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させる第１制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とによって、複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する第２制御信号生成回路と、
を備えることを特徴とする請求項８に記載の出力バッファ回路。
【請求項１２】
前記デコーディング回路は、
前記第１指示信号と前記複数の指示信号のうちの第２指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第１選択信号を生成させる第１選択信号生成回路と、
反転された前記第１指示信号と前記第２指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第２選択信号を生成させる第２選択信号生成回路と、
を備えることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１３】
前記基準電圧生成回路は、前記複数の選択信号のうちのいずれか１つに応答して、第２電圧に関連した前記複数の第１内部電圧を生成させることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１４】
前記基準電圧生成回路は、
前記複数の第１選択信号に応答し、第２電圧に関連した内部電圧を前記基準電圧として出力する第１電圧生成回路と、
前記複数の第２選択信号に応答し、第３電圧に関連した内部電圧を前記基準電圧として出力する第２電圧生成回路と、
前記第１指示信号に応答し、接地電圧を前記基準電圧として出力する第３電圧生成回路と、
前記第２電圧を供給する電圧端子と前記基準電圧を出力する電圧出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１５】
前記基準電圧生成回路は、
第２電圧に関連した前記複数の第１内部電圧を生成させる第１電圧生成回路と、
前記複数の第１選択信号に応答し、前記複数の第１内部電圧のうちのいずれか１つを前記基準電圧として前記基準電圧生成回路の電圧出力端子に伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、前記複数の第１内部電圧のうちの他の１つを前記基準電圧として前記電圧出力端子に伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記基準電圧として前記電圧出力端子に出力する第２基準電圧生成器と、
前記第２電圧を供給する電圧端子と前記電圧出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１６】
前記第１制御信号生成回路は、前記第１電圧と前記基準電圧との間でスイングする前記第１ソーシング制御信号を出力することを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１７】
前記第１制御信号生成回路は、前記基準電圧と前記基準電圧とに応答して動作するＭＯＳトランジスタのスレショルド電圧の和と前記第１電圧との間でスイングする前記第１ソーシング制御信号を生成させることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１８】
前記第２制御信号生成回路は、
前記複数の第１選択信号に応答し、第２電圧に関連した内部電圧を前記第２ソーシング制御信号として伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、第３電圧に関連した内部電圧を前記第２ソーシング制御信号として伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記第２ソーシング制御信号として伝送する第３伝送回路と、
前記第２電圧を供給する電圧端子と前記第２制御信号生成回路の出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１９】
前記第２制御信号生成回路は、
第２電圧に関連した前記複数の第２内部電圧を生成させる電圧生成回路と、
前記複数の第１選択信号に応答し、前記複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、前記複数の第２内部電圧のうちの他の１つを前記第２ソーシング制御信号として伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記第２ソーシング制御信号として伝送する第３伝送回路と、
前記第２電圧を供給する電圧端子と前記第２制御信号生成回路の出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項２０】
前記ソーシング回路が、前記第１ソーシング制御信号、前記第２ソーシング制御信号、及び第３ソーシング制御信号に応答し、前記第１電圧を前記出力端子に供給するとき、前記ソーシング制御回路は、前記複数の指示信号に基づいて前記第３ソーシング制御信号をさらに生成させることを特徴とする請求項８に記載の出力バッファ回路。
【請求項２１】
前記ソーシング制御回路は、
前記複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、
前記複数の指示信号のうちの第１指示信号と前記複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、
前記出力データ、前記第１指示信号、及び前記基準電圧に基づいて決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させる第１制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とに基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する第２制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とに基づいて前記第２ソーシング制御信号と同じ前記第３ソーシング制御信号を生成させる第３制御信号生成回路と、
を備えることを特徴とする請求項２０に記載の出力バッファ回路。
【請求項２２】
前記出力データに応答し、接地電圧を前記出力端子に供給する第１シンキング回路と、
シンキング制御信号に応答し、前記接地電圧を前記出力端子に供給する第２シンキング回路と、
前記複数の指示信号のデコーディングによって生成された複数の選択信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御回路と、
をさらに備えることを特徴とする請求項８に記載の出力バッファ回路。
【請求項２３】
前記シンキング制御回路は、
前記複数の選択信号のうちのいずれか１つに基づいて互いに相補的な複数の制御信号を生成させる制御信号生成回路と、
前記相補的な複数の制御信号に基づいて前記出力データを前記シンキング制御信号とし出力するシンキング制御信号生成回路と、
を備えることを特徴とする請求項２２に記載の出力バッファ回路。
【請求項２４】
前記ソーシング回路は、
前記第１電圧を供給する電圧端子と前記出力端子との間に直列接続された複数のＰＭＯＳトランジスタを含み、
前記複数のＰＭＯＳトランジスタのうちの一部は、前記第１ソーシング制御信号に基づいて動作し、前記複数のＰＭＯＳトランジスタのうちの一部は、前記第２ソーシング制御信号によって動作し、
前記第２シンキング回路は、
前記出力端子と接地との間に直列接続された複数のＮＭＯＳトランジスタを含み、
前記複数のＮＭＯＳトランジスタのうちの一部は、第２電圧によって動作し、前記複数のＮＭＯＳトランジスタのうちの一部は、前記シンキング制御信号によって動作することを特徴とする請求項２２に記載の出力バッファ回路。
【請求項２５】
コアロジック回路と、
前記コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、
を備え、
前記出力バッファ回路は、動作電圧のＤＣレベルを表わす複数の指示信号と前記出力データとに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、前記複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し第１電圧を出力端子に供給するソーシング回路と、を含むことを特徴とするシステムオンチップ。
【請求項２６】
前記ソーシング制御回路は、
前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングの結果として生成された複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを前記基準電圧として生成し、前記いずれか１つと前記複数の選択信号とに基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する請求項２５に記載のシステムオンチップ。
【請求項２７】
前記出力データに基づいて接地電圧を前記出力端子に供給する第１シンキング回路と、
シンキング制御信号に基づいて前記接地電圧を前記出力端子に供給する第２シンキング回路と、
前記複数の指示信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御信号生成回路と、
をさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項２８】
前記複数の指示信号を受信するための複数のパッドをさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項２９】
前記ＤＣレベルを検出し前記複数の指示信号を生成させるレベル検出回路をさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項３０】
コアロジック回路、及び前記コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路を含むシステムオンチップと、
ディスプレイコントローラの制御に基づいて前記出力バッファ回路によりバッファリングされた出力データをディスプレイするためのディスプレイと、
を備え、
前記出力バッファ回路は、
動作電圧のＤＣレベルを指示する複数の指示信号と前記出力データとに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、前記複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、第１電圧を出力端子に供給するソーシング回路と、
前記出力データに基づいて前記出力端子に接地電圧を供給する第１シンキング回路と、
シンキング制御信号に基づいて前記出力端子に前記接地電圧を供給する第２シンキング回路と、
前記複数の指示信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御信号生成回路と、
を備え、
前記ソーシング制御回路は、
前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングにより生成された複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを前記基準電圧として生成し、
前記いずれか１つと前記複数の選択信号に基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として出力することを特徴とする携帯用データ処理装置。
【請求項１】
動作電圧を表わす複数の指示信号と出力データに従属的な第１ソーシング制御信号とを生成する段階と、
前記複数の指示信号に従属的な第２ソーシング制御信号を生成させる段階と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、前記動作電圧を出力端子に供給する段階と、
を含むことを特徴とする出力バッファ回路の動作方法。
【請求項２】
前記複数の指示信号のそれぞれと前記出力データとは、レベルシフターによってレベルシフトされた信号であることを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項３】
前記第１ソーシング制御信号は、前記動作電圧と基準電圧との間でスイングし、前記基準電圧は、前記複数の指示信号のデコーディング（ｄｅｃｏｄｉｎｇ）により生成された複数の選択信号に基づいて複数の内部電圧のうちから選択されたいずれか１つであることを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項４】
前記第１ソーシング制御信号を生成させる段階は、
前記複数の指示信号をデコードし、複数の選択信号を生成させる段階と、
前記複数の指示信号のうちのいずれか１つと前記複数の選択信号とに基づいて複数の内部電圧のうちのいずれか１つを基準電圧とし出力する段階と、
前記複数の指示信号のうちのいずれか１つ、前記基準電圧、及び前記出力データに基づいて前記動作電圧と前記基準電圧との間でスイングする前記第１ソーシング制御信号を生成させる段階と、
を含むことを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項５】
前記第２ソーシング制御信号を生成させる段階は、
前記複数の指示信号をデコーディングし生成された複数の選択信号と前記複数の指示信号とのうちのいずれか１つによって、複数の内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成することを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項６】
前記複数の指示信号のデコーディングにより生成された複数の選択信号のうちのいずれか１つと前記出力データとに基づいてシンキング制御信号を生成させる段階と、
前記シンキング制御信号に応答し、接地電圧を前記出力端子に供給する段階と、
をさらに含むことを特徴とする請求項１に記載の出力バッファ回路の動作方法。
【請求項７】
前記シンキング制御信号を生成させる段階は、
前記複数の選択信号のうちのいずれか１つに基づいて互いに相補的な複数の制御信号を生成させる段階と、
前記相補的な複数の制御信号により前記出力データを前記シンキング制御信号として出力する段階と、
を含むことを特徴とする請求項６に記載の出力バッファ回路の動作方法。
【請求項８】
第１電圧のＤＣレベルを表わす複数の指示信号と、出力データに従属的な第１ソーシング制御信号と、前記複数の指示信号に従属的な第２ソーシング制御信号とを生成させるソーシング制御回路と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、前記第１電圧を出力端子に供給するソーシング回路と、
を備えることを特徴とする出力バッファ回路。
【請求項９】
前記ソーシング制御回路は、前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングにより生成された複数の選択信号とに基づいて複数の内部電圧のうちのいずれか１つを基準電圧として生成し、前記第１電圧と前記基準電圧とによって決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させることを特徴とする請求項８に記載の出力バッファ回路。
【請求項１０】
前記ソーシング制御回路は、前記複数の指示信号のうちいずれか１つと前記複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちいずれか１つを前記第２ソーシング制御信号として生成することを特徴とする請求項８に記載の出力バッファ回路。
【請求項１１】
前記ソーシング制御回路は、
前記複数の指示信号をデコードし複数の選択信号を出力するデコーディング回路と、
前記複数の指示信号のうちの第１指示信号と前記複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、
前記出力データと前記第１指示信号と前記基準電圧により決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させる第１制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とによって、複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する第２制御信号生成回路と、
を備えることを特徴とする請求項８に記載の出力バッファ回路。
【請求項１２】
前記デコーディング回路は、
前記第１指示信号と前記複数の指示信号のうちの第２指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第１選択信号を生成させる第１選択信号生成回路と、
反転された前記第１指示信号と前記第２指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第２選択信号を生成させる第２選択信号生成回路と、
を備えることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１３】
前記基準電圧生成回路は、前記複数の選択信号のうちのいずれか１つに応答して、第２電圧に関連した前記複数の第１内部電圧を生成させることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１４】
前記基準電圧生成回路は、
前記複数の第１選択信号に応答し、第２電圧に関連した内部電圧を前記基準電圧として出力する第１電圧生成回路と、
前記複数の第２選択信号に応答し、第３電圧に関連した内部電圧を前記基準電圧として出力する第２電圧生成回路と、
前記第１指示信号に応答し、接地電圧を前記基準電圧として出力する第３電圧生成回路と、
前記第２電圧を供給する電圧端子と前記基準電圧を出力する電圧出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１５】
前記基準電圧生成回路は、
第２電圧に関連した前記複数の第１内部電圧を生成させる第１電圧生成回路と、
前記複数の第１選択信号に応答し、前記複数の第１内部電圧のうちのいずれか１つを前記基準電圧として前記基準電圧生成回路の電圧出力端子に伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、前記複数の第１内部電圧のうちの他の１つを前記基準電圧として前記電圧出力端子に伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記基準電圧として前記電圧出力端子に出力する第２基準電圧生成器と、
前記第２電圧を供給する電圧端子と前記電圧出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１６】
前記第１制御信号生成回路は、前記第１電圧と前記基準電圧との間でスイングする前記第１ソーシング制御信号を出力することを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１７】
前記第１制御信号生成回路は、前記基準電圧と前記基準電圧とに応答して動作するＭＯＳトランジスタのスレショルド電圧の和と前記第１電圧との間でスイングする前記第１ソーシング制御信号を生成させることを特徴とする請求項１１に記載の出力バッファ回路。
【請求項１８】
前記第２制御信号生成回路は、
前記複数の第１選択信号に応答し、第２電圧に関連した内部電圧を前記第２ソーシング制御信号として伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、第３電圧に関連した内部電圧を前記第２ソーシング制御信号として伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記第２ソーシング制御信号として伝送する第３伝送回路と、
前記第２電圧を供給する電圧端子と前記第２制御信号生成回路の出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１９】
前記第２制御信号生成回路は、
第２電圧に関連した前記複数の第２内部電圧を生成させる電圧生成回路と、
前記複数の第１選択信号に応答し、前記複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として伝送する第１伝送回路と、
前記複数の第２選択信号に応答し、前記複数の第２内部電圧のうちの他の１つを前記第２ソーシング制御信号として伝送する第２伝送回路と、
前記第１指示信号に応答し、接地電圧を前記第２ソーシング制御信号として伝送する第３伝送回路と、
前記第２電圧を供給する電圧端子と前記第２制御信号生成回路の出力端子との間に接続されたキャパシタと、
を備えることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項２０】
前記ソーシング回路が、前記第１ソーシング制御信号、前記第２ソーシング制御信号、及び第３ソーシング制御信号に応答し、前記第１電圧を前記出力端子に供給するとき、前記ソーシング制御回路は、前記複数の指示信号に基づいて前記第３ソーシング制御信号をさらに生成させることを特徴とする請求項８に記載の出力バッファ回路。
【請求項２１】
前記ソーシング制御回路は、
前記複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、
前記複数の指示信号のうちの第１指示信号と前記複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを基準電圧として出力する基準電圧生成回路と、
前記出力データ、前記第１指示信号、及び前記基準電圧に基づいて決定されたスイング範囲を有する前記第１ソーシング制御信号を生成させる第１制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とに基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する第２制御信号生成回路と、
前記第１指示信号と前記複数の選択信号とに基づいて前記第２ソーシング制御信号と同じ前記第３ソーシング制御信号を生成させる第３制御信号生成回路と、
を備えることを特徴とする請求項２０に記載の出力バッファ回路。
【請求項２２】
前記出力データに応答し、接地電圧を前記出力端子に供給する第１シンキング回路と、
シンキング制御信号に応答し、前記接地電圧を前記出力端子に供給する第２シンキング回路と、
前記複数の指示信号のデコーディングによって生成された複数の選択信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御回路と、
をさらに備えることを特徴とする請求項８に記載の出力バッファ回路。
【請求項２３】
前記シンキング制御回路は、
前記複数の選択信号のうちのいずれか１つに基づいて互いに相補的な複数の制御信号を生成させる制御信号生成回路と、
前記相補的な複数の制御信号に基づいて前記出力データを前記シンキング制御信号とし出力するシンキング制御信号生成回路と、
を備えることを特徴とする請求項２２に記載の出力バッファ回路。
【請求項２４】
前記ソーシング回路は、
前記第１電圧を供給する電圧端子と前記出力端子との間に直列接続された複数のＰＭＯＳトランジスタを含み、
前記複数のＰＭＯＳトランジスタのうちの一部は、前記第１ソーシング制御信号に基づいて動作し、前記複数のＰＭＯＳトランジスタのうちの一部は、前記第２ソーシング制御信号によって動作し、
前記第２シンキング回路は、
前記出力端子と接地との間に直列接続された複数のＮＭＯＳトランジスタを含み、
前記複数のＮＭＯＳトランジスタのうちの一部は、第２電圧によって動作し、前記複数のＮＭＯＳトランジスタのうちの一部は、前記シンキング制御信号によって動作することを特徴とする請求項２２に記載の出力バッファ回路。
【請求項２５】
コアロジック回路と、
前記コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、
を備え、
前記出力バッファ回路は、動作電圧のＤＣレベルを表わす複数の指示信号と前記出力データとに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、前記複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し第１電圧を出力端子に供給するソーシング回路と、を含むことを特徴とするシステムオンチップ。
【請求項２６】
前記ソーシング制御回路は、
前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングの結果として生成された複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを前記基準電圧として生成し、前記いずれか１つと前記複数の選択信号とに基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として生成する請求項２５に記載のシステムオンチップ。
【請求項２７】
前記出力データに基づいて接地電圧を前記出力端子に供給する第１シンキング回路と、
シンキング制御信号に基づいて前記接地電圧を前記出力端子に供給する第２シンキング回路と、
前記複数の指示信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御信号生成回路と、
をさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項２８】
前記複数の指示信号を受信するための複数のパッドをさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項２９】
前記ＤＣレベルを検出し前記複数の指示信号を生成させるレベル検出回路をさらに備えることを特徴とする請求項２５に記載のシステムオンチップ。
【請求項３０】
コアロジック回路、及び前記コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路を含むシステムオンチップと、
ディスプレイコントローラの制御に基づいて前記出力バッファ回路によりバッファリングされた出力データをディスプレイするためのディスプレイと、
を備え、
前記出力バッファ回路は、
動作電圧のＤＣレベルを指示する複数の指示信号と前記出力データとに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第１ソーシング制御信号を生成させ、前記複数の指示信号に従属的な第２ソーシング制御信号を生成させるソーシング制御回路と、
前記第１ソーシング制御信号と前記第２ソーシング制御信号とに応答し、第１電圧を出力端子に供給するソーシング回路と、
前記出力データに基づいて前記出力端子に接地電圧を供給する第１シンキング回路と、
シンキング制御信号に基づいて前記出力端子に前記接地電圧を供給する第２シンキング回路と、
前記複数の指示信号のうちのいずれか１つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御信号生成回路と、
を備え、
前記ソーシング制御回路は、
前記複数の指示信号のうちのいずれか１つと前記複数の指示信号のデコーディングにより生成された複数の選択信号とに基づいて複数の第１内部電圧のうちのいずれか１つを前記基準電圧として生成し、
前記いずれか１つと前記複数の選択信号に基づいて複数の第２内部電圧のうちのいずれか１つを前記第２ソーシング制御信号として出力することを特徴とする携帯用データ処理装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１０２４３０（Ｐ２０１３−１０２４３０Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２４１９７３（Ｐ２０１２−２４１９７３）
【出願日】平成２４年１１月１日（２０１２．１１．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年１１月１日（２０１２．１１．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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