電源回路
【課題】本発明は、電源回路を提供することを目的とする。
【解決手段】本発明の電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、スイッチングユニットは、第一端、第二端、第一端と第二端との間の接続及び切断を制御するスイッチング端を備え、第一端は、電源に接続され、第二端は、１つのロードに接続され、スイッチング端は、制御端に接続され、第二電力供給回路及び第三電力供給回路は、全て遅延回路をさらに備え、遅延回路は、制御回路の制御端とスイッチングユニットのスイッチング端との間に接続され、第三電力供給回路の遅延回路の遅延時間は、第二電力供給回路の遅延回路の遅延時間より大きい。
【解決手段】本発明の電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、スイッチングユニットは、第一端、第二端、第一端と第二端との間の接続及び切断を制御するスイッチング端を備え、第一端は、電源に接続され、第二端は、１つのロードに接続され、スイッチング端は、制御端に接続され、第二電力供給回路及び第三電力供給回路は、全て遅延回路をさらに備え、遅延回路は、制御回路の制御端とスイッチングユニットのスイッチング端との間に接続され、第三電力供給回路の遅延回路の遅延時間は、第二電力供給回路の遅延回路の遅延時間より大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関するものである。
【背景技術】
【０００２】
従来の電源回路は複数のロードに同時に電力を供給し、複数のロードに同時に電源が入られる瞬間に電流スパイクが電源回路の中で生成されて、電流スパイクは電源回路を破損する可能性があり、さらに電源回路に電力を供給する送電網に電流スパイクによる電圧フリッカが発生し、送電網は電圧フリッカによって破損される可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、前記課題を解決し、複数のロードを時間別にパワーオンさせる電源回路を提供することである。
【課題を解決するための手段】
【０００４】
本発明に係る電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ前記制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、前記スイッチングユニットは、第一端、第二端、前記第一端と前記第二端との間の接続及び切断を制御するスイッチング端を備え、前記第一端は、電源に接続され、前記第二端は、１つの前記ロードに接続され、前記スイッチング端は、前記制御端に接続され、前記第二電力供給回路及び前記第三電力供給回路は、全て遅延回路をさらに備え、前記遅延回路は、前記制御回路の制御端と前記スイッチングユニットのスイッチング端との間に接続され、前記第三電力供給回路の遅延回路の遅延時間は、前記第二電力供給回路の遅延回路の遅延時間より大きい。
【発明の効果】
【０００５】
従来の技術に比べて、本発明の電源回路は、第二電力供給回路及び第三電力供給回路に異なる遅延時間の遅延回路をそれぞれに設置して、前記第一電力供給回路、前記第二電力供給回路及び前記第三電力供給回路に接続されたロードを時間別にパワーオンさせて、複数のロードを同時にパワーオンする場合での、電流スパイクが電源回路の中で生成されることによる電源回路の破損を免れる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る電源回路のブロック図である。
【図２】図１に示す電源回路の遅延回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態について説明する。
【０００８】
図１を参照すると、本発明の実施形態に係る電源回路１００は、複数のロード２００に電力を供給するために用いられる。前記電源回路１００は、制御回路１０、第一電力供給回路２０、第二電力供給回路３０及び第三電力供給回路４０を備える。
【０００９】
前記制御回路１０は、マイクロコントローラ（ＭＣＵ）であり、複数の制御端１１を備える。前記制御回路１０の制御端１１から制御信号を出力する。本実施形態において、前記制御信号は、高電圧信号であり、例えば＋５Ｖである。
【００１０】
前記第一電力供給回路２０は、スイッチングユニット２１を備える。前記スイッチングユニット２１は、第一端２１１と、第二端２１２と、前記第一端２１１と前記第二端２１２との間の接続及び切断を制御するスイッチング端２１３と、を備える。前記第一端２１１は、電源Ｖｃｃに接続され、前記第二端２１２は、前記ロード２００に接続され、前記スイッチング端２１３は、前記制御端１１に接続される。本実施形態において、前記スイッチングユニット２１は、ＮＰＮ型のトランジスターであり、前記第一端２１１はコレクタであり、前記第二端２１２はエミッタであり、前記スイッチング端２１３はベースである。
【００１１】
図１を参照すると、前記第二電力供給回路３０及び前記第三電力供給回路４０は、全てスイッチングユニット２１及び遅延回路３１を備える。前記遅延回路３１は、前記制御回路１０及び制御端１１と前記スイッチングユニット２１のスイッチング端２１３との間に接続される。図２を参照すると、前記遅延回路３１は、遅延集積回路（ＩＣ）Ｕ１と、第一レジスターＲ１と、第一キャパシターＣ１と、第二キャパシターＣ２と、第二レジスターＲ２と、第三レジスターＲ３と、第三キャパシターＣ３と、を備える。前記遅延集積回路Ｕ１は、基準端ＳＥＮＳＥと、入力端ＭＲと、検出端ＣＴと、出力端ＲＥＳＥＴと、電源端ＶＤＤと、接地端ＧＮＤと、を備える。前記入力端ＭＲは、前記制御端１１に接続されて、前記制御回路１０からの制御信号を受信する。前記出力端ＲＥＳＥＴは、前記スイッチングユニット２１のスイッチング端２１３に接続されて、前記スイッチング端２１３に制御信号を出力する。前記接地端ＧＮＤは接地する。前記検出端ＣＴは、前記第二キャパシターＣ２を介して接地される。前記基準端ＳＥＮＳＥは、基準電圧を提供するために用いられる。前記電源端ＶＤＤは、電源Ｐ３Ｖ３に接続される。前記第一レジスターＲ１の一端は、前記電源Ｐ３Ｖ３に接続され、前記第一レジスターＲ１の他端は、前記基準端ＳＥＮＳＥに接続される。前記第一キャパシターＣ１の一端は、前記基準端ＳＥＮＳＥに接続され、前記第一キャパシターＣ１の他端は接地する。前記第二キャパシターＣ２の一端は、前記検出端ＣＴに接続され、前記第二キャパシターＣ２の他端は接地する。前記第二レジスターＲ２は、前記入力端ＭＲと前記電源端ＶＤＤとの間に接続される。前記第三レジスターＲ３は、前記出力端ＲＥＳＥＴと前記電源端ＶＤＤとの間に接続される。前記第三キャパシターＣ３の一端は、前記電源端ＶＤＤに接続され、前記第三キャパシターＣ３の他端は接地する。
【００１２】
前記遅延回路３１は、前記第二キャパシターＣ２のキャパシタンスを変更することにより、前記遅延回路３１の遅延時間を変える。前記入力端ＭＲが制御信号を受信すると、前記検出端ＣＴに接続された前記第二キャパシターＣ２は充電して、前記検出端ＣＴの電圧が前記基準端ＳＥＮＳＥの電圧より大きい時、前記入力端ＭＲと前記出力端ＲＥＳＥＴは導通されて、制御信号は前記出力端ＲＥＳＥＴから出力される。
【００１３】
前記第三電力供給回路４０の遅延回路３１の遅延時間は、前記第二電力供給回路３０の遅延回路３１の遅延時間より大きく、即ち、前記第三電力供給回路４０の第二キャパシターＣ２のキャパシタンスは、前記第二電力供給回路３０の第二キャパシターＣ２のキャパシタンスより大きい。
【００１４】
前記電源回路１００は、第四電力供給回路、第五電力供給回路をさらに備え、且つ前記第四電力供給回路の遅延回路の遅延時間は、前記第三電力供給回路４０の遅延回路３１の遅延時間より大きく、前記第五電力供給回路の遅延回路の遅延時間は、前記第四電力供給回路の遅延回路３１の遅延時間より大きくし、複数のロード２００を時間別にパワーオンすることができる。
【００１５】
使用する場合、前記制御回路１０の制御端１１から前記第一電力供給回路２０、前記第二電力供給回路３０、前記第三電力供給回路４０に同時に制御信号を送信する。前記第一電力供給回路２０のスイッチングユニット２１のスイッチング端２１３は、前記制御信号を受信してから、前記第一電力供給回路２０のスイッチングユニット２１の第一端２１１及び第二端２１２が導通されて、前記電源Ｖｃｃは、前記第一電力供給回路２０のスイッチングユニット２１の第二端２１２に接続された前記ロード２００に電力を供給する。同時に、前記第二電力供給回路３０の遅延集積回路Ｕ１の入力端ＭＲが前記制御信号を受信すると、前記第二電力供給回路３０の遅延回路３１の第二キャパシターＣ２は充電して、前記第二電力供給回路３０の遅延集積回路Ｕ１の検出端ＣＴの電圧が基準端ＳＥＮＳＥの電圧より大きい時、前記第二電力供給回路３０の遅延集積回路Ｕ１の入力端ＭＲと出力端ＲＥＳＥＴは導通されて、前記制御信号は前記第二電力供給回路３０の遅延集積回路Ｕ１の出力端ＲＥＳＥＴから出力され、且つ前記制御信号は前記第二電力供給回路３０のスイッチングユニット２１のスイッチング端２１３に遅延して入力されて、前記第一電力供給回路２０に比べて遅延して前記第二電力供給回路３０に接続された前記ロード２００に電力を供給する。同じ原理によって、前記第三電力供給回路４０の遅延時間は前記第二電力供給回路３０の遅延時間より大きいので、前記第三電力供給回路４０は前記第二電力供給回路３０に比べて遅延して前記第三電力供給回路４０に接続された前記ロード２００に電力を供給する。
【００１６】
本発明の電源回路１００は、前記第二電力供給回路３０及び第三電力供給回路４０に異なる遅延時間の遅延回路３１をそれぞれに設置して、前記第一電力供給回路２０、前記第二電力供給回路３０及び前記第三電力供給回路４０に接続されたロードを時間別にパワーオンさせて、複数のロードを同時にパワーオンする場合での、電流スパイクが電源回路の中で生成されて、電源回路を破損することを免れる。
【００１７】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、添付の特許請求の範囲によって決まる。
【符号の説明】
【００１８】
１０ 制御回路
１１ 制御端
２０ 第一電力供給回路
２１ スイッチングユニット
３０ 第二電力供給回路
３１ 遅延回路
４０ 第三電力供給回路
１００ 電源回路
２００ ロード
２１１ 第一端
２１２ 第二端
２１３ スイッチング端
Ｃ１ 第一キャパシター
Ｃ２ 第二キャパシター
Ｃ３ 第三キャパシター
ＣＴ 検出端
ＧＮＤ 接地端
ＭＲ 入力端
Ｐ３Ｖ３ 電源
Ｒ１ 第一レジスター
Ｒ２ 第二レジスター
Ｒ３ 第三レジスター
ＲＥＳＥＴ 出力端
ＳＥＮＳＥ 基準端
Ｖｃｃ 電源
ＶＤＤ 電源端
Ｕ１ 遅延集積回路
【技術分野】
【０００１】
本発明は、電源回路に関するものである。
【背景技術】
【０００２】
従来の電源回路は複数のロードに同時に電力を供給し、複数のロードに同時に電源が入られる瞬間に電流スパイクが電源回路の中で生成されて、電流スパイクは電源回路を破損する可能性があり、さらに電源回路に電力を供給する送電網に電流スパイクによる電圧フリッカが発生し、送電網は電圧フリッカによって破損される可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、前記課題を解決し、複数のロードを時間別にパワーオンさせる電源回路を提供することである。
【課題を解決するための手段】
【０００４】
本発明に係る電源回路は、複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備え、各々の電力供給回路は、それぞれ前記制御回路の１つの制御端に接続され、各々の電力供給回路は、全てスイッチングユニットを備え、前記スイッチングユニットは、第一端、第二端、前記第一端と前記第二端との間の接続及び切断を制御するスイッチング端を備え、前記第一端は、電源に接続され、前記第二端は、１つの前記ロードに接続され、前記スイッチング端は、前記制御端に接続され、前記第二電力供給回路及び前記第三電力供給回路は、全て遅延回路をさらに備え、前記遅延回路は、前記制御回路の制御端と前記スイッチングユニットのスイッチング端との間に接続され、前記第三電力供給回路の遅延回路の遅延時間は、前記第二電力供給回路の遅延回路の遅延時間より大きい。
【発明の効果】
【０００５】
従来の技術に比べて、本発明の電源回路は、第二電力供給回路及び第三電力供給回路に異なる遅延時間の遅延回路をそれぞれに設置して、前記第一電力供給回路、前記第二電力供給回路及び前記第三電力供給回路に接続されたロードを時間別にパワーオンさせて、複数のロードを同時にパワーオンする場合での、電流スパイクが電源回路の中で生成されることによる電源回路の破損を免れる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る電源回路のブロック図である。
【図２】図１に示す電源回路の遅延回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態について説明する。
【０００８】
図１を参照すると、本発明の実施形態に係る電源回路１００は、複数のロード２００に電力を供給するために用いられる。前記電源回路１００は、制御回路１０、第一電力供給回路２０、第二電力供給回路３０及び第三電力供給回路４０を備える。
【０００９】
前記制御回路１０は、マイクロコントローラ（ＭＣＵ）であり、複数の制御端１１を備える。前記制御回路１０の制御端１１から制御信号を出力する。本実施形態において、前記制御信号は、高電圧信号であり、例えば＋５Ｖである。
【００１０】
前記第一電力供給回路２０は、スイッチングユニット２１を備える。前記スイッチングユニット２１は、第一端２１１と、第二端２１２と、前記第一端２１１と前記第二端２１２との間の接続及び切断を制御するスイッチング端２１３と、を備える。前記第一端２１１は、電源Ｖｃｃに接続され、前記第二端２１２は、前記ロード２００に接続され、前記スイッチング端２１３は、前記制御端１１に接続される。本実施形態において、前記スイッチングユニット２１は、ＮＰＮ型のトランジスターであり、前記第一端２１１はコレクタであり、前記第二端２１２はエミッタであり、前記スイッチング端２１３はベースである。
【００１１】
図１を参照すると、前記第二電力供給回路３０及び前記第三電力供給回路４０は、全てスイッチングユニット２１及び遅延回路３１を備える。前記遅延回路３１は、前記制御回路１０及び制御端１１と前記スイッチングユニット２１のスイッチング端２１３との間に接続される。図２を参照すると、前記遅延回路３１は、遅延集積回路（ＩＣ）Ｕ１と、第一レジスターＲ１と、第一キャパシターＣ１と、第二キャパシターＣ２と、第二レジスターＲ２と、第三レジスターＲ３と、第三キャパシターＣ３と、を備える。前記遅延集積回路Ｕ１は、基準端ＳＥＮＳＥと、入力端ＭＲと、検出端ＣＴと、出力端ＲＥＳＥＴと、電源端ＶＤＤと、接地端ＧＮＤと、を備える。前記入力端ＭＲは、前記制御端１１に接続されて、前記制御回路１０からの制御信号を受信する。前記出力端ＲＥＳＥＴは、前記スイッチングユニット２１のスイッチング端２１３に接続されて、前記スイッチング端２１３に制御信号を出力する。前記接地端ＧＮＤは接地する。前記検出端ＣＴは、前記第二キャパシターＣ２を介して接地される。前記基準端ＳＥＮＳＥは、基準電圧を提供するために用いられる。前記電源端ＶＤＤは、電源Ｐ３Ｖ３に接続される。前記第一レジスターＲ１の一端は、前記電源Ｐ３Ｖ３に接続され、前記第一レジスターＲ１の他端は、前記基準端ＳＥＮＳＥに接続される。前記第一キャパシターＣ１の一端は、前記基準端ＳＥＮＳＥに接続され、前記第一キャパシターＣ１の他端は接地する。前記第二キャパシターＣ２の一端は、前記検出端ＣＴに接続され、前記第二キャパシターＣ２の他端は接地する。前記第二レジスターＲ２は、前記入力端ＭＲと前記電源端ＶＤＤとの間に接続される。前記第三レジスターＲ３は、前記出力端ＲＥＳＥＴと前記電源端ＶＤＤとの間に接続される。前記第三キャパシターＣ３の一端は、前記電源端ＶＤＤに接続され、前記第三キャパシターＣ３の他端は接地する。
【００１２】
前記遅延回路３１は、前記第二キャパシターＣ２のキャパシタンスを変更することにより、前記遅延回路３１の遅延時間を変える。前記入力端ＭＲが制御信号を受信すると、前記検出端ＣＴに接続された前記第二キャパシターＣ２は充電して、前記検出端ＣＴの電圧が前記基準端ＳＥＮＳＥの電圧より大きい時、前記入力端ＭＲと前記出力端ＲＥＳＥＴは導通されて、制御信号は前記出力端ＲＥＳＥＴから出力される。
【００１３】
前記第三電力供給回路４０の遅延回路３１の遅延時間は、前記第二電力供給回路３０の遅延回路３１の遅延時間より大きく、即ち、前記第三電力供給回路４０の第二キャパシターＣ２のキャパシタンスは、前記第二電力供給回路３０の第二キャパシターＣ２のキャパシタンスより大きい。
【００１４】
前記電源回路１００は、第四電力供給回路、第五電力供給回路をさらに備え、且つ前記第四電力供給回路の遅延回路の遅延時間は、前記第三電力供給回路４０の遅延回路３１の遅延時間より大きく、前記第五電力供給回路の遅延回路の遅延時間は、前記第四電力供給回路の遅延回路３１の遅延時間より大きくし、複数のロード２００を時間別にパワーオンすることができる。
【００１５】
使用する場合、前記制御回路１０の制御端１１から前記第一電力供給回路２０、前記第二電力供給回路３０、前記第三電力供給回路４０に同時に制御信号を送信する。前記第一電力供給回路２０のスイッチングユニット２１のスイッチング端２１３は、前記制御信号を受信してから、前記第一電力供給回路２０のスイッチングユニット２１の第一端２１１及び第二端２１２が導通されて、前記電源Ｖｃｃは、前記第一電力供給回路２０のスイッチングユニット２１の第二端２１２に接続された前記ロード２００に電力を供給する。同時に、前記第二電力供給回路３０の遅延集積回路Ｕ１の入力端ＭＲが前記制御信号を受信すると、前記第二電力供給回路３０の遅延回路３１の第二キャパシターＣ２は充電して、前記第二電力供給回路３０の遅延集積回路Ｕ１の検出端ＣＴの電圧が基準端ＳＥＮＳＥの電圧より大きい時、前記第二電力供給回路３０の遅延集積回路Ｕ１の入力端ＭＲと出力端ＲＥＳＥＴは導通されて、前記制御信号は前記第二電力供給回路３０の遅延集積回路Ｕ１の出力端ＲＥＳＥＴから出力され、且つ前記制御信号は前記第二電力供給回路３０のスイッチングユニット２１のスイッチング端２１３に遅延して入力されて、前記第一電力供給回路２０に比べて遅延して前記第二電力供給回路３０に接続された前記ロード２００に電力を供給する。同じ原理によって、前記第三電力供給回路４０の遅延時間は前記第二電力供給回路３０の遅延時間より大きいので、前記第三電力供給回路４０は前記第二電力供給回路３０に比べて遅延して前記第三電力供給回路４０に接続された前記ロード２００に電力を供給する。
【００１６】
本発明の電源回路１００は、前記第二電力供給回路３０及び第三電力供給回路４０に異なる遅延時間の遅延回路３１をそれぞれに設置して、前記第一電力供給回路２０、前記第二電力供給回路３０及び前記第三電力供給回路４０に接続されたロードを時間別にパワーオンさせて、複数のロードを同時にパワーオンする場合での、電流スパイクが電源回路の中で生成されて、電源回路を破損することを免れる。
【００１７】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、添付の特許請求の範囲によって決まる。
【符号の説明】
【００１８】
１０ 制御回路
１１ 制御端
２０ 第一電力供給回路
２１ スイッチングユニット
３０ 第二電力供給回路
３１ 遅延回路
４０ 第三電力供給回路
１００ 電源回路
２００ ロード
２１１ 第一端
２１２ 第二端
２１３ スイッチング端
Ｃ１ 第一キャパシター
Ｃ２ 第二キャパシター
Ｃ３ 第三キャパシター
ＣＴ 検出端
ＧＮＤ 接地端
ＭＲ 入力端
Ｐ３Ｖ３ 電源
Ｒ１ 第一レジスター
Ｒ２ 第二レジスター
Ｒ３ 第三レジスター
ＲＥＳＥＴ 出力端
ＳＥＮＳＥ 基準端
Ｖｃｃ 電源
ＶＤＤ 電源端
Ｕ１ 遅延集積回路
【特許請求の範囲】
【請求項１】
複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備えてなる電源回路であって、
各々の電力供給回路は、それぞれ前記制御回路の１つの制御端に接続され、
各々の電力供給回路は、全てスイッチングユニットを備え、前記スイッチングユニットは、第一端、第二端、前記第一端と前記第二端との間の接続及び切断を制御するスイッチング端を備え、前記第一端は、電源に接続され、前記第二端は、１つの前記ロードに接続され、前記スイッチング端は、前記制御端に接続され、
前記第二電力供給回路及び前記第三電力供給回路は、全て遅延回路をさらに備え、前記遅延回路は、前記制御回路の制御端と前記スイッチングユニットのスイッチング端との間に接続され、
前記第三電力供給回路の遅延回路の遅延時間は、前記第二電力供給回路の遅延回路の遅延時間より大きいことを特徴とする電源回路。
【請求項２】
前記遅延回路は、遅延集積回路、第一レジスター、第一キャパシター及び第二キャパシターを備え、
前記遅延集積回路は、基準端、検出端、入力端及び出力端を備え、
前記第一レジスターの一端は、電圧源に接続され、前記第一レジスターの他端は、前記基準端に接続され、
前記第一キャパシターの一端は、前記基準端に接続され、前記第一キャパシターの他端は接地し、
前記第二キャパシターの一端は、前記検出端に接続され、前記第二キャパシターの他端は接地し、
前記入力端は、前記制御端に接続されて、前記制御回路からの制御信号を受信し、
前記出力端は、前記スイッチングユニットのスイッチング端に接続されて、前記スイッチング端に制御信号を出力し、
前記検出端の電圧が前記基準端の電圧より大きい時、前記入力端と前記出力端は導通されることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記遅延回路は、第二レジスター、第三レジスター及び第三キャパシターをさらに備え、
前記遅延集積回路は、電源に接続される電源端及び接地する接地端をさらに備え、
前記第二レジスターは、前記入力端と前記電源端との間に接続され、
前記第三レジスターは、前記出力端と前記電源端との間に接続され、
前記第三キャパシターの一端は、前記電源端に接続され、前記第三キャパシターの他端は接地することを特徴とする請求項２に記載の電源回路。
【請求項４】
前記遅延回路は、前記第二キャパシターのキャパシタンスを変更することにより、前記遅延回路の遅延時間を変えることを特徴とする請求項２に記載の電源回路。
【請求項１】
複数のロードに電力を供給するために用いられ、複数の制御端を有する制御回路、第一電力供給回路、第二電力供給回路及び第三電力供給回路を備えてなる電源回路であって、
各々の電力供給回路は、それぞれ前記制御回路の１つの制御端に接続され、
各々の電力供給回路は、全てスイッチングユニットを備え、前記スイッチングユニットは、第一端、第二端、前記第一端と前記第二端との間の接続及び切断を制御するスイッチング端を備え、前記第一端は、電源に接続され、前記第二端は、１つの前記ロードに接続され、前記スイッチング端は、前記制御端に接続され、
前記第二電力供給回路及び前記第三電力供給回路は、全て遅延回路をさらに備え、前記遅延回路は、前記制御回路の制御端と前記スイッチングユニットのスイッチング端との間に接続され、
前記第三電力供給回路の遅延回路の遅延時間は、前記第二電力供給回路の遅延回路の遅延時間より大きいことを特徴とする電源回路。
【請求項２】
前記遅延回路は、遅延集積回路、第一レジスター、第一キャパシター及び第二キャパシターを備え、
前記遅延集積回路は、基準端、検出端、入力端及び出力端を備え、
前記第一レジスターの一端は、電圧源に接続され、前記第一レジスターの他端は、前記基準端に接続され、
前記第一キャパシターの一端は、前記基準端に接続され、前記第一キャパシターの他端は接地し、
前記第二キャパシターの一端は、前記検出端に接続され、前記第二キャパシターの他端は接地し、
前記入力端は、前記制御端に接続されて、前記制御回路からの制御信号を受信し、
前記出力端は、前記スイッチングユニットのスイッチング端に接続されて、前記スイッチング端に制御信号を出力し、
前記検出端の電圧が前記基準端の電圧より大きい時、前記入力端と前記出力端は導通されることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記遅延回路は、第二レジスター、第三レジスター及び第三キャパシターをさらに備え、
前記遅延集積回路は、電源に接続される電源端及び接地する接地端をさらに備え、
前記第二レジスターは、前記入力端と前記電源端との間に接続され、
前記第三レジスターは、前記出力端と前記電源端との間に接続され、
前記第三キャパシターの一端は、前記電源端に接続され、前記第三キャパシターの他端は接地することを特徴とする請求項２に記載の電源回路。
【請求項４】
前記遅延回路は、前記第二キャパシターのキャパシタンスを変更することにより、前記遅延回路の遅延時間を変えることを特徴とする請求項２に記載の電源回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１２−２３１６６２（Ｐ２０１２−２３１６６２Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−９２７０４（Ｐ２０１２−９２７０４）
【出願日】平成２４年４月１６日（２０１２．４．１６）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年４月１６日（２０１２．４．１６）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
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