【課題】内部電源と入出力セル電源の電源投入順を考慮しなくとも、外部デバイスとの間に好ましくない貫通電流が流れない半導体装置及びそれを用いた電子機器を提供する。
【解決手段】内部回路用駆動電源に基づいて生成される第１の入出力切り替え制御信号に基づいて入出力の動作を切り替える入出力セル回路を備えた半導体装置において、前記内部回路用駆動電源とは異なる、入出力セル回路用駆動電源と、前記内部回路用駆動電源が投入されずに入出力セル回路用駆動電源が投入されている場合には、内部回路用駆動電源及び入出力セル回路用駆動電源により生成された第２の入出力切り替え制御信号が有効となり、前記入出力セル回路の出力端子をハイインピーダンス状態とするように制御する制御回路とを備える。 （もっと読む）

【課題】不具合の発生が抑制された半導体集積回路を提供する。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。 （もっと読む）

【課題】Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとが同時にオン状態になる期間内で発生する短絡電流に起因する消費電力の増大を抑制するともに、パワー素子を高速スイッチングさせることが可能なゲート駆動回路を提供する。
【解決手段】このゲート駆動回路１１は、ＰｃｈＦＥＴ１２と、ＮｃｈＦＥＴ１３と、駆動信号が入力される入力側とＰｃｈＦＥＴ１２のゲート（Ｇ）およびＮｃｈＦＥＴ１３との間に設けられ、電源電位ＶＣＣに接続されているツェナーダイオード１４およびツェナーダイオード１５とを備え、ツェナーダイオード１４および１５は、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧を、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせるように構成されている。 （もっと読む）

【課題】高音の音声信号が所定のレベル以上で所定時間以上入力されたときに、利得を低減させて高音過電流が発生することを防止する。
【解決手段】出力ドライバのパワートランジスタに流れる電流が所定時間以上にわたって所定値を超えた場合に高音過電流検出信号を発生する高音過電流検出手段と、前記高音過電流検出信号が発生されると前記プリアンプの通過周波数帯域を低くさせる通過周波数帯域切替手段とを設けた。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

デバイスのダメージを引き起こしうる短絡条件における過度の出力電流からスイッチング出力段を保護するための、スイッチ型出力段における短絡保護が説明される。この目的を達成するための設計技術は、ドレイン電圧を実質的に等しくするための回路と組み合わせて、スケールされたトランジスタをスイッチングトランジスタと並列に置くことによって、それらスイッチングトランジスタにおける電流を測定することを含む。短絡保護のための様々な技術は、（ａ）トランジスタと演算増幅器とを組み合わせて使用すること、（ｂ）演算増幅器の代わりに単一のトランジスタを使用すること、（ｃ）過電流検出信号を生成するための回路を使用すること、（ｄ）出力電流を低減するために、ドライバに過電流検出信号を提供すること、（ｅ）出力電流をフィードバック調整するためにインバータを使用すること、（ｆ）通常動作中に電流調整器をバイパスするためにスイッチを使用すること、および（ｇ）過電流状態において、このスイッチを自動的に開くこと、を具備する。
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【課題】電源スイッチによる電源遮断技術とＤＶＦＳによる低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現する。
【解決手段】電源ＶＤＤが供給される電源スイッチ部７、該電源スイッチ部７による電源遮断が行われる回路ブロック２、およびレベルシフタ１３と、電源ＶＤＤ２が供給される電源スイッチ部８、該電源スイッチ部８による電源遮断が行われる回路ブロック３、およびレベルシフタ１４とは、異なるＤＥＥＰ−ＮＷＥＬＬ領域１９，２０にそれぞれ形成されており、これにより、ＤＥＥＰ−ＮＷＥＬＬを介しての異なる電源間でのショートを防止する。 （もっと読む）

【課題】出力回路のスイッチング素子の短絡による破壊を確実に防止することが可能な出力バッファ回路及びそれを複数備えた出力バッファシステムを提供する。
【解決手段】第１の上側スイッチング素子４の他方の主端子と第１の下側スイッチング素子５の一方の主端子とを接続する部分が外部への出力部６を構成する第１の出力回路２と、出力端子が第１の出力回路２の出力部６に接続された第２の出力回路２２と、第１の出力回路２の出力部６の短絡を検出する短絡検出回路２４と、を備え、その起動時に、第１の出力回路２を動作させる前に第２の出力回路２２を動作させて短絡検出回路２４を動作させ、出力部６の短絡が検出されなかった場合に第１の出力回路２を動作させ、出力部６の短絡が検出された場合には第１の出力回路２を動作させないよう構成されている。 （もっと読む）

【課題】出力短絡保護機能を設ける場合に、短絡電流をバイパスするバイパス回路を外部に設けることなく、内部回路（内部素子）を保護できるＤＣ−ＤＣコンバータの提供。
【解決手段】この発明は、直流電圧を昇圧して出力電圧を生成し、当該出力電圧の生成のために入力端子１と出力端子２との間に複数のＭＯＳトランジスタＭ１〜Ｍ４が直列接続されたＤＣ−ＤＣコンバータである。ＭＯＳトランジスタＭ４は、自己の基板電位制御用のＭＯＳトランジスタＭ４１、Ｍ４２を有する。ＤＣ−ＤＣコンバータの定常動作時にはＭＯＳトランジスタＭ４２がオンし、ＭＯＳトランジスタＭ４の基板端子に出力端子２の電位が印加される。一方、ＤＣ−ＤＣコンバータの出力短絡時にはＭＯＳトランジスタＭ４１がオンし、ＭＯＳトランジスタＭ４の基板端子に出力端子２とは反対側の電位が印加される。 （もっと読む）

【目的】高電圧電源端子に過大な負電圧やＥＳＤサージが印加された場合でも破壊や誤 動作を起こさないレベルシフト回路と半導体装置を提供すること。
【解決手段】レベルシフト抵抗７１と、このレベルシフト抵抗７１と接続する電流制限 抵抗７３と、この電流制限抵抗７３とドレインが接続するｎチャネルＭＯＳＦＥＴ４１ とで構成され、レベルシフト抵抗７１と電流制限抵抗７３の間をレベルアップ回路の出 力部１０１とする。この電流制限抵抗７３を設けることで過大な負電圧やＥＳＤサージ で流れる電流を制限してレベルシフト回路の破壊や誤動作を防止する。
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【課題】複数のノードそれぞれが単線の通信路に接続されてなる通信システムにおいて、ショートが発生した場合に各ノードのスリーステート素子が破損することを防止する。
【解決手段】各ノード２のＨ側経路５６およびＬ側経路５８を流れる電流を電流制限回路４６，４８により制限するため、その経路がショートして大きな電流が流れうる状況になっても、その定められた制限値より大きな電流が流れることはない。この制限値は、スリーステート素子４２を形成するトランジスタＴｒ１，Ｔｒ２に流すことのできるコレクタ電流の最大定格値以下に設定されているため、Ｈ側経路５６，Ｌ側経路５８または通信路３にショートが発生しても、各ノード２のスリーステート素子４２を構成するトランジスタＴｒ１，Ｔｒ２が破損するような電流が流れることを防止でき、その結果、各ノード２のスリーステート素子４２が破損してしまうことを防止できる。 （もっと読む）

【課題】相異なるレベルの外部電源電圧を用いて必要な電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
【解決手段】半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第１，２外部電源電圧に応じて第１，２初期化信号をそれぞれ生成する第１，２初期化信号生成部と、前記第１，２初期化信号に応じて前記第１，２外部電源電圧を独立的に駆動して第１，２出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。 （もっと読む）

【課題】電源投入時にパワースイッチ回路に流れるラッシュ電流の値を高精度に設定すること。
【解決手段】ＬＳＩの内部回路Ｉｎｔ＿Ｃｉｒには、パワースイッチ回路ＰＳＷＣのレギュレータＶＲｅｇの出力トランジスタＭＰ１から内部電源電圧Ｖｉｎｔが供給される。パワースイッチ回路ＰＳＷＣは、制御回路ＣＮＴＲＬＲと、起動回路ＳＴＣを含む。外部電源の投入の初期期間Ｔｉｎｔには起動回路ＳＴＣは、出力トランジスタＭＰ１の出力電流Ｉｓｕｐが時間変化に対して略一定の増加量となるように出力トランジスタＭＰ１を制御して、１次のラッシュ電流を低減する。起動回路ＳＴＣにより制御された出力電流Ｉｓｕｐによる負荷容量Ｃの充電による内部電源電圧とレギュレータＶＲｅｇからの電源電圧Ｖｉｎｔとの差ΔＶを所定の範囲に設定して、２次のラッシュ電流を低減する。 （もっと読む）

【課題】簡単な回路構成でレベルシフト回路に対する浮遊インダクタンス成分の影響を排除でき、レベルシフト回路の誤動作等を防止できる電力変換装置を提供する。
【解決手段】この電力変換装置は、ハーフブリッジ型パワーデバイス回路１０５と、第１および第２の駆動回路１０６，１０７と、第１および第２の駆動回路の入力側部分に共通に設けられるレベルシフト回路１１３と、第１および第２の電源と、レベルシフト回路内で逆サージ現象に起因する電流が流れるのを阻止する阻止ダイオード２１を備える。阻止ダイオードは、高電位側スイッチング半導体素子１０２等がターンオフした時、高電位側スイッチング半導体素子の浮遊インダクタンス成分等から流れ出る電流が、レベルシフト回路内で第１駆動回路側部分から第２駆動回路側部分へ流れるのを阻止する。 （もっと読む）

【課題】ＣＭＯＳ回路のようなトーテンポール接続を採用した回路の貫通電流を小さくすると同時に定常動作時における過電流を制限する。
【解決手段】トーテンポール接続したＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）のソース側にそれぞれ第１、第４の抵抗（Ｒ１、Ｒ４）を接続する。ＰＭＯＳトランジスタのゲートに入力信号端子（３）と電源電位との間に直列接続した第２、第３の抵抗（Ｒ２、Ｒ３）の相互接続点の電圧を印加する。ＮＭＯＳトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第５、第６の抵抗（Ｒ５、Ｒ６）の相互接続点の電圧を印加する。入力信号が高レベルである場合にはＮＭＯＳトランジスタは導通、ＰＭＯＳトランジスタは非導通、入力信号が低レベルである場合にはＮＭＯＳトランジスタは非導通、ＰＭＯＳトランジスタは導通となるように各抵抗の値を決定する。 （もっと読む）

【課題】２次側の少なくとも１つのパワー半導体スイッチのスイッチング状態の１次側での認識を簡単で且つ集積可能な手段を用いて可能とする、ブリッジ装置内のパワー半導体スイッチ用の好ましくはモノリシック集積された回路装置、並びにそれに付属する方法を紹介する。
【解決手段】１次側（２０）でＴＯＰスイッチ（５０）のスイッチング状態を認識するために、本回路装置は、レベルシフタ（４４）を通じる電流の流れを検出及び評価するための回路部分（４６、４７、４８）を有する。この際、１次側で検出されたレベルシフタを通じるこの電流の第１の下閾値が、ブリッジ回路のスイッチオンされていないＴＯＰスイッチ（５０）に対応し、１次側で検出されたレベルシフタを通じるこの電流の第２の上閾値が、ブリッジ回路のスイッチオンされているＴＯＰスイッチ（５０）に対応する。 （もっと読む）

【課題】 単一または複数のコンピュータの動作を監視して当該コンピュータをリセットする機能を有するコンピュータ監視装置に関し、リセットラインに接続されるコンピュータの数を増加させた場合でも、出力回路部の出力レベルが低下するのを防止し、貫通電流等により出力回路部のトランジスタが破壊されるのを防止することを目的とする。
【解決手段】 第１の電源と第２の電源との間にプッシュプル形式で接続される第１のトランジスタ11と第２のトランジスタ12を含み、当該トランジスタのいずれか一方からリセット信号を供給する出力ノードを有する出力回路部１と、出力ノードのレベルを検出する出力レベル検出部２と、出力レベル検出部の検出結果に応じて、入力ノードから当該トランジスタのいずれか一方に入力される入力信号のレベルを変化させ、当該トランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部３とを備える。 （もっと読む）

【課題】 リセット動作を自動的に実行可能な半導体集積回路を提供する。
【解決手段】 高位ロジック電源Ｖ_DD及び高位電源Ｖ_GGにゲート及びソースがそれぞれ接続された第１ＭＩＳトランジスタＴｒ１と、第１ＭＩＳトランジスタＴｒ１のドレイン、出力ノードｎ₁、及び低位電源Ｖ_EEにドレイン、ゲート、及びソースがそれぞれ接続された第２ＭＩＳトランジスタＴｒ２と、高位ロジック電源Ｖ_DD、接続ノードｎ₂、及び出力ノードｎ₁にソース、ゲート、及びドレインがそれぞれ接続された第３ＭＩＳトランジスタＴｒ３と、出力ノードｎ₁、第３ＭＩＳトランジスタＴｒ３のゲート、及び低位電源Ｖ_EEにドレイン、ゲート、及びソースがそれぞれ接続された第４ＭＩＳトランジスタＴｒ４と、高位ロジック電源Ｖ_DD、高位電源Ｖ_GG、及び出力ノードｎ₁にソース、ゲート、及びドレインがそれぞれ接続された第５ＭＩＳトランジスタＴｒ５とを備える。 （もっと読む）

【課題】 スキャンパステストを行うときに回路内を流れる電流の増加を抑制する。
【解決手段】 スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。スキャンクロック信号ＳＣＫ（ｋ）を供給する際にスキャンフリップフロップＳＦＦ＊から順にスキャンクロック信号ＳＣＫ（ｋ）を供給して、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をスキャンフリップフロップＳＦＦ＊から順にシフト動作するｎビットのシフトレジスタとして機能させる。 （もっと読む）

【課題】 サステインモードにおける回生動作時の発熱を抑えることが可能な高電圧ドライバ回路を提供する。
【解決手段】 高電圧電源１からの電源供給によって動作するハーフブリッジ構成の出力回路６１と、出力回路６１を構成するハイサイドトランジスタ２に制御信号を与えるレベルシフト回路４と、レベルシフト回路４およびローサイドトランジスタ３を駆動するプリドライバ回路５とによって構成され、出力回路６１を構成するハイサイドトランジスタ２と並列に、順方向ダイオード電圧の小さい高耐圧ドダイオード８を設ける。高耐圧ダイオード８は、ＮチャネルＭＯＳトランジスタ９のボディダイオード１０であっても良い。 （もっと読む）