半導体集積回路
【課題】電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供すること。
【解決手段】発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。このような回路構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することができる。
【解決手段】発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。このような回路構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、高速化のためにバイポーラ回路とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃオンｄｕｃｔｏｒ）回路とを組み合わせたＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃオンｄｕｃｔｏｒ）を用いた負荷駆動用出力回路等の半導体集積装置が数々提案されている。このような回路において、高速なスイッチング動作を行うとともに、論理制御により駆動負荷の誤動作を防止するためには、電源電圧の変動に対しても安定した出力信号の制御が必要となる。
【０００３】
図１２に、特許文献１に記載された従来技術の半導体集積回路を示す。図１２に示す回路は、ＢｉＣＭＯＳによって構成される出力負荷駆動用回路であり、出力トランジスタとしてトーテムポール構成のＮＰＮトランジスタ１０２、１０８を備える。また、ＮＰＮトランジスタ１０２、１０８の接続点に出力端子ＶＯＵＴ１１４が接続される。ＮＰＮトランジスタ１０２のベースはＮＰＮトランジスタ１０１のエミッタにダーリントン接続される。また、ＮＰＮトランジスタ１０１のベースはＮＯＲ回路１０５の出力端子に接続され、ＮＰＮトランジスタ１０１、１０２を駆動している。ＮＰＮトランジスタ１０２のベースは、さらにプルダウン用に備えられたＰｃｈＭＯＳトランジスタ１０４のソースに接続される。ＰｃｈＭＯＳトランジスタ１０４のドレインはＧＮＤ（接地電圧端子）に接続される。ＰｃｈＭＯＳトランジスタ１０４のゲートは、ＮＯＲ回路１０６の出力端子に接続される。なお、ＮＯＲ回路１０５、１０６の入出力信号は互いに同位相である。
【０００４】
ＮＰＮトランジスタ１０８のベースは、駆動用に備えられたＮｃｈＭＯＳトランジスタ１０９のソースと、抵抗素子１１１を介してＧＮＤ（接地電圧端子）に接続される。ＮｃｈＭＯＳトランジスタ１０９のドレインは、抵抗素子１１２を介してＶＣＣ（電源電圧端子）に接続される。ＮｃｈＭＯＳトランジスタ１０９のゲートは、ＮＯＲ回路１１３の出力端子が接続される。入力端子Ｄｉｎ１１５はＩＮＶ回路１０７の入力端子と、ＮＯＲ回路１１３の一方の入力端子に接続される。入力端子／ＯＥはＮＯＲ回路１１３の他方の入力端子と、ＮＯＲ回路１０５の一方の入力端子と、ＮＯＲ回路１０６の一方の入力端子に接続される。また、ＩＮＶ回路１０７の出力端子は、ＮＯＲ回路１０５の他方の入力端子と、ＮＯＲ回路１０６の他方の入力端子に接続される。なお、ＮＯＲ回路１１３の入出力信号と、ＮＯＲ回路１０５、１０６の入出力信号とは、互いに逆位相である。
【０００５】
このような出力回路において、入力端子Ｄｉｎがハイレベル、入力端子／ＯＥがロウレベルの場合、ＮＰＮトランジスタ１０１、１０２のベースにハイレベルの信号が入力されるため、それぞれコレクタ−エミッタ間の接続状態がオンする。一方ＮＰＮトランジスタ１０８のベースには、ロウレベルの信号が入力されるため、コレクタ−エミッタ間の接続状態がオフする。したがって、出力端子ＶＯＵＴ１１４はハイレベルを示す。
【０００６】
次に、入力端子Ｄｉｎがロウレベル、入力端子／ＯＥがロウレベルの場合、ＮＰＮトランジスタ１０１、１０２のベースにハイレベルの信号が入力されるため、それぞれコレクタ−エミッタ間の接続状態がオフする。一方ＮＰＮトランジスタ１０８のベースには、ハイレベルの信号が入力されるため、コレクタ−エミッタ間の接続状態がオンする。したがって、出力端子ＶＯＵＴ１１４はロウレベルを示す。なおこの時、ＰｃｈＭＯＳトランジスタ１０４のゲートには、ロウレベルの信号が入力されるため、ソース−ドレイン間の接続状態がオンする。それにより、ＮＰＮトランジスタ１０２のゲート電位をプルダウンさせている。
【０００７】
しかし、図１２に示す従来技術の回路では、以下に説明するように、電源電圧の起動時において、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く恐れがある。図１３〜図１６は、入力端子Ｄｉｎにロウレベルの信号を入力した場合、ＶＣＣ（電源電圧）起動時における入力端子Ｄｉｎの電圧、入力端子／ＯＥの電圧、ＩＮＶ回路１０７の出力電圧、ＮＯＲ回路１０５の出力電圧を示したものである。図１３、図１４に示すように、入力端子Ｄｉｎ及び入力端子／ＯＥの電圧値はいずれもロウレベルに保たれている。ここで、電源電圧起動時の低い電圧（ＶＣＣ＝１Ｖ付近以下）の場合において、ＩＮＶ回路１０７を構成するＰｃｈＭＯＳトランジスタのＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。つまり、ＩＮＶ回路１０７を構成するＰｃｈＭＯＳトランジスタは、弱反転領域内の動作を示す。
【０００８】
弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、図１５に示すようにＩＮＶ回路１０７から出力される信号は、電源電圧に応じた電圧レベルまで電位が到達せず中間電位を示す。そのため、図１６に示すようにＮＯＲ回路１０５は、ＩＮＶ回路１０７の出力信号（中間電位を示す）をハイレベルと認識できない可能性がある。つまり、ＮＯＲ回路１０５から出力される信号はハイレベルを示す可能性がある。あるいは、ＮＯＲ回路１０５に備えられたＰｃｈＭＯＳトランジスタもＩＮＶ回路１０７と同様に弱反転領域（非飽和領域）内の動作を示す。したがって、たとえＮＯＲ回路１０５がＩＮＶ回路１０７の出力信号をハイレベルと認識できたとしても、ＮＯＲ回路１０５から出力される信号は中間電位を示す可能性も考えられる。
【０００９】
また、図８に、電源電圧起動時における出力端子ＶＯＵＴの電圧値の変化を示す。なお、図８は、電源電圧（ＶＣＣ）を一定の割合で増加させ（例えば３Ｖ／ｕｓ）、ＶＣＣがある電圧レベル（例えば３Ｖ）に到達して一定期間経過後、再びＶＣＣを一定の割合で減少させた場合（例えば−３Ｖ／ｕｓ）における出力端子ＶＯＵＴの電圧の変化を示す。図８に示すように、電源電圧が一定の割合で増加している状態において、出力端子ＶＯＵＴの電圧が一時的に上昇することがわかる。
【００１０】
このように電源電圧の起動時には、負荷への出力信号をオフに制御しても、論理回路の動作によりＮＰＮトランジスタ１０２がオンしてしまう可能性がある。それにより、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招くという問題があった。また、図１２に示す回路では、プルダウン用にＰｃｈＭＯＳトランジスタ１０４を備えているが、電源起動時は、ＰｃｈＭＯＳトランジスタ１０４も弱反転領域（非飽和領域）内の動作を示すため、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時には、ＰｃｈＭＯＳトランジスタ１０４によるプルダウンの効果を期待できない。
【００１１】
次に、図１７に特許文献２に記載された従来技術の半導体集積装置を示す。この半導体集積回路装置は、ＢｉＣＭＯＳドライバであり、高電源電位Ｖｃｃと低電源電位Ｖｓｓとの間にトーテムポールに接続されたＮＰＮ型バイポーラトランジスタ１１、１２を有し、その接続点に出力端子ＯＵＴ１が接続されている。バイポーラトランジスタ１１のベースは、ゲートが入力端子ＩＮ１に接続されたプルアップ用のＰｃｈＭＯＳトランジスタ１３を介して、高電源電位Ｖｃｃに接続されている。さらに、バイポーラトランジスタ１１のベースと低電源電位Ｖｓｓとの間には、該バイポーラトランジスタ１１を制御するＮｃｈＭＯＳトランジスタ１４が接続されている。ＮｃｈＭＯＳトランジスタ１４のゲートと出力端子ＯＵＴ１との間には、該ＮｃｈＭＯＳトランジスタ１４をゲート制御する論理回路（例えば、ラッチ回路）１５が接続されている。ラッチ回路１５は、逆並列接続された２個のインバータ１５ａ、１５ｂで構成され、所定の閾値電位（スレッショルド電位）を有し、その閾値電位と出力端子ＯＵＴ１の電位との大きさを比較してその比較結果に基づき、ＮｃｈＭＯＳトランジスタ１４をゲート制御する機能を有する。バイポーラトランジスタ１２のベースには、入力端子ＩＮ１からの入力信号に基づき該バイポーラトランジスタ１２のベースを制御するアクティブプルダウン回路が接続されている。このアクティブプルダウン回路は、ゲートが入力端子ＩＮ１に接続されたＮｃｈＭＯＳトランジスタ１６と、ゲートが、出力端子ＯＵＴ１に接続されたＮｃｈＭＯＳトランジスタ１７とを有し、そのＮｃｈＭＯＳトランジスタ１６、１７が、該出力端子ＯＵＴ１と低電源電位Ｖｓｓとの間に接続され、そのＮｃｈＭＯＳトランジスタ１６、１７の接続点が、バイポーラトランジスタ１２のベースに接続されている。ＮｃｈＭＯＳトランジスタ１７は、出力端子ＯＵＴ１を介してラッチ回路１５でゲート制御されるようになっている。
【００１２】
ここで図１７に示す回路は、プルダウン用にＮｃｈＭＯＳトランジスタ１４、１７を備える。しかし、図１２の場合と同様に、電源起動時の低い電圧値では、ＮｃｈＭＯＳトランジスタ１４、１７は弱反転領域（非飽和領域）内の動作を示すため、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時等にはプルダウンの効果を期待できない。
【００１３】
次に、図１８に特許文献３に記載された従来技術の半導体集積回路を示す。Ｑ１はＰｃｈＭＯＳトランジスタを示す。Ｑ４、Ｑ５はＮｃｈＭＯＳトランジスタを示す。Ｔ１〜Ｔ４はバイポーラトランジスタ、Ｄはダイオード、Ｒ１〜Ｒ５は抵抗素子を示す。ＰｃｈＭＯＳトランジスタＱ１と、ＮｃｈＭＯＳトランジスタＱ４とによってインバータ回路が構成される。トランジスタＴ１と抵抗素子Ｒ２、Ｒ３によって、位相分割回路が構成される。また、トランジスタＴ２、Ｔ３とトランジスタＴ４とによってトーテムポール構造の出力回路が構成される。また、Ｉｎは前段の出力信号が入力される入力端子、Ｏｕｔは次段の入力端子に接続される出力端子である。さらに、ＰｃｈＭＯＳトランジスタＱ２およびＮｃｈＭＯＳトランジスタＱ６から構成され、それぞれのゲートが出力端子Ｏｕｔに接続される帰還用インバータ回路を備える。また、ＰｃｈＭＯＳトランジスタＱ１のドレインとトランジスタＴ１のベースとの間に挿入され、ゲートが帰還用インバータ回路の出力部に接続されたＰｃｈＭＯＳトランジスタＱ３と抵抗素子Ｒ６とからなる直列接続体を備える。
【００１４】
ここで図１８に示す回路は、プルダウン用にＮｃｈＭＯＳトランジスタＱ５及び抵抗素子Ｒ３を備える。しかし、図１８の回路は、電源電圧Ｖｃｃから出力端子Ｏｕｔへ流れる電流を制御するトランジスタＴ２、Ｔ３については考慮されていない。つまり、電源電圧の起動時にＴ２のベースに入力される信号が中間電位を示した場合でも、プルダウンにより電荷を放電することができない。したがって、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く可能性がある。また、特許文献３によると、トランジスタＴ２のベースの電位が約１．０Ｖの状態でＴ２がオフに制御されると記載されている。この電位によってＴ２、Ｔ３のコレクタ−エミッタ間に電流が流れ、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く可能性もある。
【００１５】
【特許文献１】特開平８−２６５１３２号公報
【特許文献２】特開平６−２６８４９４号公報
【特許文献３】特開平３−２３５４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、従来技術の半導体集積回路では、電源起動時のリーク電流によってトランジスタに誤作動が発生するという問題があった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体集積回路は、第１の制御信号を出力する出力信号制御部（例えば、本発明の実施の形態１における論理回路２０９）と、第１の端子が高電位側の電源（例えば、本発明の実施の形態１における電源電圧ＶＣＣ）に接続され、第２の端子が外部出力端子（例えば、本発明の実施の形態１における出力端子ＶＯＵＴ）に接続され、第３の端子に入力される前記第１の制御信号に応じてオンオフが制御される第１のトランジスタ（例えば、本発明の実施の形態１におけるＮＰＮ型バイポーラトランジスタ２０１）と、一方の端子が前記第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側の電源及び低電位側の電源のいずれか一方に接続された第１のトランジスタスイッチ（例えば、本発明の実施の形態１におけるトランジスタスイッチ２０３）と、前記第１のトランジスタスイッチに並列に接続された第１の抵抗素子（例えば、本発明の実施の形態１における抵抗素子２０５）と、を備える。
【００１８】
上述のような構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能である。
【発明の効果】
【００１９】
本発明により、電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２１】
発明の実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。図１に本発明の実施の形態１にかかる出力回路（半導体集積回路）５００の図を示す。図１に示すように、出力回路５００は、各機能ブロックに電源を供給する電源供給回路２０８と、論理回路２０９と、出力段のトランジスタを駆動する駆動回路２１０と、ＮＰＮ型バイポーラトランジスタ２０１（第１のトランジスタ）と、ＮＰＮ型バイポーラトランジスタ２０２（第２のトランジスタ）と、トランジスタスイッチ２０３（第１のトランジスタスイッチ）と、トランジスタスイッチ２０４（第２のトランジスタスイッチ）と、抵抗素子２０５（第１の抵抗素子）と、を備える。
【００２２】
電源電圧端子ＶＣＣは、電源供給回路２０８の高電位側の端子と、ＮＰＮ型バイポーラトランジスタ２０１のコレクタに接続される。接地電圧端子ＧＮＤは、電源供給回路２０８の低電位側の端子と、論理回路２０９の低電位側の端子と、駆動回路２１０の低電位側の端子（不図示）と、駆動回路２１１の低電位側の端子（不図示）と、ＮＰＮ型バイポーラトランジスタ２０２のエミッタ（第２の端子）と、トランジスタスイッチ２０３のソースと、トランジスタスイッチ２０４のソースと、抵抗素子２０５の一方の端子と、に接続される。電源供給回路２０８の出力端子は、論理回路２０９の高電位側の端子と、駆動回路２１０の高電位側の端子（不図示）と、駆動回路２１１の高電位側の端子（不図示）と、に接続される。
【００２３】
入力端子ＶＩＮは、論理回路２０９の入力端子に接続される。論理回路２０９の出力端子は、ノード２０６を介して駆動回路２１０の入力端子に接続される。また、論理回路２０９の他の出力端子は、それぞれ駆動回路２１１の入力端子と、トランジスタスイッチ２０３のゲートと、トランジスタスイッチ２０４のゲートと、出力端子ＶＯＵＴと、に接続される。駆動回路２１０の出力端子は、ノード２０７を介してＮＰＮ型バイポーラトランジスタ２０１のベース（第３の端子）と、トランジスタスイッチ２０３のドレインと、抵抗素子２０５の他方の端子と、に接続される。駆動回路２１１の出力端子は、ＮＰＮ型バイポーラトランジスタ２０２のベース（第３の端子）と、トランジスタスイッチ２０４のドレインと、に接続される。ＮＰＮ型バイポーラトランジスタ２０１のエミッタ（第２の端子）と、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ（第１の端子）は、出力端子ＶＯＵＴに接続される。
【００２４】
次に、出力回路５００の動作の一例について説明する。外部からの入力信号が、出力回路５００の入力端子ＶＩＮに入力される。出力回路５００において、この信号は、論理回路２０９に入力される。論理回路２０９から出力された信号は、ノード２０６を介して駆動回路２１０に入力される。論理回路２０９から出力された他の信号は、それぞれ駆動回路２１１と、トランジスタスイッチ２０３のゲートと、トランジスタスイッチ２０４のゲートと、出力端子ＶＯＵＴに入力される。
【００２５】
ここで、入力端子ＶＩＮにハイレベルの信号が入力された場合、論理回路２０９から出力されたロウレベルの信号が、ノード２０６を介して駆動回路２１０に入力される。そして、駆動回路２１０からハイレベルの信号が出力される。このとき、駆動回路２１０から出力されたハイレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオンし、電源電圧端子ＶＣＣから出力端子ＶＯＵＴへ電源が供給される。一方、論理回路２０９から出力されたハイレベルの信号が駆動回路２１１に入力される。そして、駆動回路２１１からロウレベルの信号が出力される。このとき、駆動回路２１１から出力されたロウレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオフする。したがって、出力端子ＶＯＵＴの電圧値はハイレベルを示す。
【００２６】
次に、入力端子ＶＩＮにロウレベルの信号が入力された場合、論理回路２０９から出力されたハイレベルの信号が、ノード２０６を介して駆動回路２１０に入力される。そして、駆動回路２１０からロウレベルの信号が出力される。このとき、駆動回路２１０から出力されたロウレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオフする。一方、論理回路２０９から出力されたロウレベルの信号が駆動回路２１１に入力される。そして、駆動回路２１１からハイレベルの信号が出力される。このとき、駆動回路２１１から出力されたハイレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオンし、出力端子ＶＯＵＴから接地電圧端子へ電荷が放電される。したがって、出力端子ＶＯＵＴの電圧値はロウレベルを示す。
【００２７】
次に、入力端子ＶＩＮの信号がロウレベルからハイレベルに遷移する場合について考える。この場合、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ−エミッタ間の接続状態がオンからオフに遷移し、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態がオフからオンに遷移する。このとき、ＮＰＮ型バイポーラトランジスタ２０２の接続状態を安定的にオフに制御するために、駆動回路２１１の出力信号（第２の制御信号）をロウレベルに固定する必要がある。ここで、トランジスタスイッチ２０４のソース−ドレイン間の接続状態をオンしてプルダウン制御することにより、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力される信号の電圧値を安定的にロウレベルにすることが可能である。
【００２８】
一方、入力端子ＶＩＮの信号がハイレベルからロウレベルに遷移する場合について考える。この場合、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態がオンからオフに遷移し、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ−エミッタ間の接続状態がオフからオンに遷移する。このとき、ＮＰＮ型バイポーラトランジスタ２０１の接続状態を安定的にオフに制御するために、駆動回路２１０の出力信号（第１の制御信号）をロウレベルに固定する必要がある。ここで、トランジスタスイッチ２０３のソース−ドレイン間の接続状態をオンしてプルダウン制御することにより、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号の電圧値を安定的にロウレベルにすることが可能である。このような回路動作により、安定したスイッチング動作を可能にしている。
【００２９】
次に、電源電圧起動時の低い電圧（例えばＶＣＣ＝１Ｖ付近以下）の場合において、論理回路２０９や駆動回路２１０、２１１を構成するトランジスタ（例えばＰｃｈＭＯＳトランジスタ）のＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。したがって、トランジスタは弱反転領域内の動作を示す。
【００３０】
ＰｃｈＭＯＳトランジスタの場合を例に説明する。弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、電源電圧が上昇してＶｇｓが閾値電圧ＶＴに達するまでは所望の論理信号は得られず、ロウレベルでもハイレベルでもない中間電位をもつ可能性がある。そのため、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態をオフに制御したい場合でも、ベースに中間電位が入力されてオンしてしまう可能性がある。なお、このように閾値電圧以下で流れ込む電流をリーク電流と呼ぶことにする。
【００３１】
このように電源電圧の起動時には、負荷への出力信号をオフに制御しても、リーク電流の影響によりＮＰＮ型バイポーラトランジスタ２０１がオンしてしまう可能性がある。それにより、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招くという問題があった。また、プルダウン用に備えられたトランジスタスイッチ２０３においても、電源起動時にはゲートに入力される信号の電位が中間電位である可能性が高く、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時には、トランジスタスイッチ２０３によるプルダウンの効果を期待できない。そこで、プルダウン用に抵抗素子２０５を備えることにより、これらのリーク電流を除去することが可能である。つまり、電源起動時において、トランジスタのように弱反転領域による影響を受けることなくリーク電流を除去することが可能である。
【００３２】
図２〜図５は、入力端子ＶＩＮにロウレベルの信号が入力された場合の、電源電圧起動時における入力端子ＶＩＮの電圧、ノード２０６の電圧、ノード２０７の電圧、出力端子ＶＯＵＴの電圧を示した図である。図２に示すように、入力端子ＶＩＮの電圧はロウレベルに保持されている。ここで、電源電圧起動時の低い電圧（ＶＣＣ＝１Ｖ付近以下）の場合において、論理回路２０９に備えられたトランジスタ（例えばＰｃｈＭＯＳトランジスタ）のＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。つまり、論理回路２０９を構成するＰｃｈＭＯＳトランジスタは、弱反転領域内の動作を示す。
【００３３】
弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、図３に示すように論理回路２０９から出力される信号は、電源電圧に応じた電圧レベルまで電位が到達せず中間電位を示す。しかし、プルダウン用の抵抗素子２０５が接続されたノード２０７の電圧は、図４に示すように、ノード２０６の中間電位の影響を受けることなく常にロウレベルに保持される。
【００３４】
したがって、電源源起動時においても、ＮＰＮ型バイポーラトランジスタ２０１を安定的にオフに制御することができるため、図５に示すように出力端子ＶＯＵＴの電圧もロウレベルに保持することができる。なお、プルダウン用の抵抗素子２０５は、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号がハイレベルの場合は、実質的にハイインピーダンス状態を示すとともに、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号がロウレベルの場合は、プルダウン制御が可能な抵抗値に設定しておく必要がある。
【００３５】
また、図６及び図７に、直流電流における電源電圧ＶＣＣと出力端子ＶＯＵＴの電圧との関係を示す。図６は従来技術の回路を用いた場合の例（プルダウン用の抵抗素子を有しない）を示し、図７は本発明の実施形態の回路を用いた場合の例（プルダウン用の抵抗素子を有する）を示す。図６の場合は、低ＶＣＣにおいてＶＯＵＴの電圧が一時的に上昇している。一方、図７の場合は、ＶＯＵＴの電圧が常にロウレベルに保持されている。
【００３６】
また、図８及び図９に、電源電圧起動時における出力端子ＶＯＵＴの電圧値の変化を示す。なお、図８及び図９は、電源電圧（ＶＣＣ）を一定の割合で増加させ（例えば３Ｖ／ｕｓ）、ＶＣＣがある電圧レベル（例えば３Ｖ）に到達して一定期間経過後、再びＶＣＣを一定の割合で減少させた場合（例えば−３Ｖ／ｕｓ）における出力端子ＶＯＵＴの電圧の変化を示す。なお、図８は従来技術の回路を用いた場合の例（プルダウン用の抵抗素子を有しない）を示し、図９は本発明の実施形態の回路を用いた場合の例（プルダウン用の抵抗素子を有する）を示す。図８に示すように、電源電圧が一定の割合で増加している状態において、出力端子ＶＯＵＴの電圧が一時的に上昇している。一方、図９の場合は、そのような現象は改善されている。
【００３７】
このように、プルダウン用の抵抗素子２０５を備えることにより、電源電圧起動時において発生するリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤作動を防止することが可能である。その結果、電源電圧起動時の突発的な出力負荷の誤動作の防止が可能である。また、抵抗素子２０５の抵抗値を予め調整しておくことによりＮＰＮ型バイポーラトランジスタ２０１のスイッチング動作に影響を与えることなく、高速な動作が可能である。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＮＰＮ型バイポーラトランジスタ２０１、２０２のベースに制御信号を供給する論理回路の構成は上記実施の形態の形式に限られるものではなく、例えば、フォトダイオード等を備えた回路構成も可能である。図１０に、フォトダイオードを備えた出力回路５００ａの例を示す。図１に示す回路と比較して、さらにフォトダイオード２１７と、アンプ回路２１２、２１３と、抵抗素子２１４、２１５、２１６と、コンパレータ２１８と、を備える。
【００３９】
図１０に示すように、アンプ回路２１３の一方の入力端子にフォトダイオード２１７の出力端子が接続され、フォトダイオード２１７の光入力の状態に応じて、コンパレータ回路２１８から出力される信号（ＶＩＮ）が制御される。このような回路構成においても、図１の場合と同様に、プルダウン用の抵抗素子２０５を備えることにより、電源電圧起動時において発生するリーク電流を放電することができる。したがって、ＮＰＮ型バイポーラトランジスタ２０１の誤作動を防ぐことが可能である
【００４０】
発明の実施の形態２
図１１に本発明の実施の形態２にかかる出力回路５００ｂの図を示す。図１１に示す回路は、図１に示す回路と比較して、さらにＮＰＮ型バイポーラトランジスタ３０３、３０４と、トランジスタスイッチ３０５、３０６と、抵抗素子３１０、３１１と、を備える。ＮＰＮ型バイポーラトランジスタ３０３のコレクタは電源電圧端子ＶＣＣに接続される。ＮＰＮ型バイポーラトランジスタ３０３のエミッタは、ＮＰＮ型バイポーラトランジスタ２０１のベースと、トランジスタスイッチ３０５のドレインと、抵抗素子３１０の一方の端子と、抵抗素子３１１の一方の端子に接続される。抵抗素子３１０の他方の端子は出力端子ＶＯＵＴに接続される。抵抗素子３１１の他方の端子とＮＰＮ型バイポーラトランジスタ３０３のベースは、駆動回路２１０の出力端子に接続される。つまり、ＮＰＮ型バイポーラトランジスタ２０１と３０３はダーリントン接続されている。トランジスタスイッチ３０５のゲートは、トランジスタスイッチ２０３のゲートに接続される。トランジスタスイッチ３０５のソースは、接地電圧端子ＧＮＤに接続される。
【００４１】
ＮＰＮ型バイポーラトランジスタ３０４のコレクタは電源電圧端子ＶＣＣに接続される。ＮＰＮ型バイポーラトランジスタ３０４のエミッタは、ＮＰＮ型バイポーラトランジスタ２０２のベースと、トランジスタスイッチ３０６のドレインに接続される。ＮＰＮ型バイポーラトランジスタ３０４のベースは、駆動回路２１１の出力端子に接続される。つまり、ＮＰＮ型バイポーラトランジスタ２０２と３０４はダーリントン接続されている。トランジスタスイッチ３０６のゲートは、トランジスタスイッチ２０４のゲートに接続される。トランジスタスイッチ３０６のソースは、接地電圧端子ＧＮＤに接続される。その他の回路構成は、図１の回路と同様であるため省略する。
【００４２】
ここで、出力トランジスタであるＮＰＮ型バイポーラトランジスタ２０１と３０３はダーリントン構成であるため、出力端子負荷への駆動力が増す。しかし、それと同時にリーク電流による出力負荷の誤動作を招き易い。この解決策として図１１は、本発明の実施の形態１で提案されたプルダウン用の抵抗素子２０５だけでなく、さらに抵抗素子３１０、３１１を備える。このように抵抗素子３１０、３１１を備えることにより、オンしているＮＰＮ型バイポーラトランジスタ２０２を介して電源電圧端子ＧＮＤへリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤動作を防ぐことが可能である。
【００４３】
以上のように、電源電圧起動時（例えばＶＣＣ＝１Ｖ付近以下）に、駆動回路２１０から発生するリーク電流をプルダウン用の抵抗素子２０５や、トランジスタスイッチ２０３で放電し切れない場合、リーク電流によってＮＰＮ型バイポーラトランジスタ２０１、３０３はオンする。その結果、リーク電流はｈＦＥ１、ｈＦＥ２をそれぞれのトランジスタの電流増幅率とすると、ｈＦＥ１×ｈＦＥ２の増幅率で増幅されて負荷に供給されるため誤動作を招く可能性がある。このような場合、図１１の回路に示すように抵抗素子３１０、３１１を備えることにより、オンしているＮＰＮ型バイポーラトランジスタ２０２を介して電源電圧端子ＧＮＤへリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤動作を防ぐことが可能である。
【００４４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の実施の形態では、出力トランジスタとしてＮＰＮ型バイポーラトランジスタを使用した例について説明したが、これに限られず、ＭＯＳトランジスタ等も使用可能である。
【００４５】
また本発明の実施の形態では、ロウレベルの制御信号によって出力トランジスタをオフに制御する場合の例について説明したが、これに限られず、ハイレベルの制御信号によって出力トランジスタをオフに制御する場合の回路構成も可能である。なおその場合は、プルダウン用のスイッチトランジスタ、抵抗素子は電源電圧端子に接続される。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１にかかる半導体集積回路を示す回路図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の電源電圧とノード２０６の電圧との関係を示す図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の電源電圧とノード２０７の電圧との関係を示す図である。
【図５】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図６】従来の半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図７】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図８】従来の半導体集積回路の電源電圧と出力端子電圧との関係を示すタイミングチャートである。
【図９】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示すタイミングチャートである。
【図１０】本発明の実施の形態１にかかる半導体集積回路を示す回路図である。
【図１１】本発明の実施の形態２にかかる半導体集積回路を示す回路図である。
【図１２】従来（特許文献１）の半導体集積回路を示す回路図である。
【図１３】従来の半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図１４】従来の半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図１５】従来の半導体集積回路の電源電圧とＩＮＶ回路１０７の出力電圧との関係を示す図である。
【図１６】従来の半導体集積回路の電源電圧とＮＯＲ回路１０５の出力電圧との関係を示す図である。
【図１７】従来（特許文献２）の半導体集積回路を示す回路図である。
【図１８】従来（特許文献３）の半導体集積回路を示す回路図である。
【符号の説明】
【００４７】
２０１ ＮＰＮ型バイポーラトランジスタ
２０２ ＮＰＮ型バイポーラトランジスタ
２０３ トランジスタスイッチ
２０４ トランジスタスイッチ
２０５ 抵抗素子
２０６ ノード
２０７ ノード
２０８ 電源供給回路
２０９ 論理回路
２１０ 駆動回路
２１１ 駆動回路
２１２ アンプ回路
２１３ アンプ回路
２１４ 抵抗素子
２１５ 抵抗素子
２１６ 抵抗素子
２１７ フォトダイオード
２１８ コンパレータ回路
３０３ ＮＰＮ型バイポーラトランジスタ
３０４ ＮＰＮ型バイポーラトランジスタ
３０５ トランジスタスイッチ
３０６ トランジスタスイッチ
３１０ 抵抗素子
３１１ 抵抗素子
５００ 出力回路
５００ａ 出力回路
５００ｂ 出力回路
ＶＣＣ 電源電圧端子
ＧＮＤ 接地電圧端子
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、高速化のためにバイポーラ回路とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃオンｄｕｃｔｏｒ）回路とを組み合わせたＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃオンｄｕｃｔｏｒ）を用いた負荷駆動用出力回路等の半導体集積装置が数々提案されている。このような回路において、高速なスイッチング動作を行うとともに、論理制御により駆動負荷の誤動作を防止するためには、電源電圧の変動に対しても安定した出力信号の制御が必要となる。
【０００３】
図１２に、特許文献１に記載された従来技術の半導体集積回路を示す。図１２に示す回路は、ＢｉＣＭＯＳによって構成される出力負荷駆動用回路であり、出力トランジスタとしてトーテムポール構成のＮＰＮトランジスタ１０２、１０８を備える。また、ＮＰＮトランジスタ１０２、１０８の接続点に出力端子ＶＯＵＴ１１４が接続される。ＮＰＮトランジスタ１０２のベースはＮＰＮトランジスタ１０１のエミッタにダーリントン接続される。また、ＮＰＮトランジスタ１０１のベースはＮＯＲ回路１０５の出力端子に接続され、ＮＰＮトランジスタ１０１、１０２を駆動している。ＮＰＮトランジスタ１０２のベースは、さらにプルダウン用に備えられたＰｃｈＭＯＳトランジスタ１０４のソースに接続される。ＰｃｈＭＯＳトランジスタ１０４のドレインはＧＮＤ（接地電圧端子）に接続される。ＰｃｈＭＯＳトランジスタ１０４のゲートは、ＮＯＲ回路１０６の出力端子に接続される。なお、ＮＯＲ回路１０５、１０６の入出力信号は互いに同位相である。
【０００４】
ＮＰＮトランジスタ１０８のベースは、駆動用に備えられたＮｃｈＭＯＳトランジスタ１０９のソースと、抵抗素子１１１を介してＧＮＤ（接地電圧端子）に接続される。ＮｃｈＭＯＳトランジスタ１０９のドレインは、抵抗素子１１２を介してＶＣＣ（電源電圧端子）に接続される。ＮｃｈＭＯＳトランジスタ１０９のゲートは、ＮＯＲ回路１１３の出力端子が接続される。入力端子Ｄｉｎ１１５はＩＮＶ回路１０７の入力端子と、ＮＯＲ回路１１３の一方の入力端子に接続される。入力端子／ＯＥはＮＯＲ回路１１３の他方の入力端子と、ＮＯＲ回路１０５の一方の入力端子と、ＮＯＲ回路１０６の一方の入力端子に接続される。また、ＩＮＶ回路１０７の出力端子は、ＮＯＲ回路１０５の他方の入力端子と、ＮＯＲ回路１０６の他方の入力端子に接続される。なお、ＮＯＲ回路１１３の入出力信号と、ＮＯＲ回路１０５、１０６の入出力信号とは、互いに逆位相である。
【０００５】
このような出力回路において、入力端子Ｄｉｎがハイレベル、入力端子／ＯＥがロウレベルの場合、ＮＰＮトランジスタ１０１、１０２のベースにハイレベルの信号が入力されるため、それぞれコレクタ−エミッタ間の接続状態がオンする。一方ＮＰＮトランジスタ１０８のベースには、ロウレベルの信号が入力されるため、コレクタ−エミッタ間の接続状態がオフする。したがって、出力端子ＶＯＵＴ１１４はハイレベルを示す。
【０００６】
次に、入力端子Ｄｉｎがロウレベル、入力端子／ＯＥがロウレベルの場合、ＮＰＮトランジスタ１０１、１０２のベースにハイレベルの信号が入力されるため、それぞれコレクタ−エミッタ間の接続状態がオフする。一方ＮＰＮトランジスタ１０８のベースには、ハイレベルの信号が入力されるため、コレクタ−エミッタ間の接続状態がオンする。したがって、出力端子ＶＯＵＴ１１４はロウレベルを示す。なおこの時、ＰｃｈＭＯＳトランジスタ１０４のゲートには、ロウレベルの信号が入力されるため、ソース−ドレイン間の接続状態がオンする。それにより、ＮＰＮトランジスタ１０２のゲート電位をプルダウンさせている。
【０００７】
しかし、図１２に示す従来技術の回路では、以下に説明するように、電源電圧の起動時において、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く恐れがある。図１３〜図１６は、入力端子Ｄｉｎにロウレベルの信号を入力した場合、ＶＣＣ（電源電圧）起動時における入力端子Ｄｉｎの電圧、入力端子／ＯＥの電圧、ＩＮＶ回路１０７の出力電圧、ＮＯＲ回路１０５の出力電圧を示したものである。図１３、図１４に示すように、入力端子Ｄｉｎ及び入力端子／ＯＥの電圧値はいずれもロウレベルに保たれている。ここで、電源電圧起動時の低い電圧（ＶＣＣ＝１Ｖ付近以下）の場合において、ＩＮＶ回路１０７を構成するＰｃｈＭＯＳトランジスタのＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。つまり、ＩＮＶ回路１０７を構成するＰｃｈＭＯＳトランジスタは、弱反転領域内の動作を示す。
【０００８】
弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、図１５に示すようにＩＮＶ回路１０７から出力される信号は、電源電圧に応じた電圧レベルまで電位が到達せず中間電位を示す。そのため、図１６に示すようにＮＯＲ回路１０５は、ＩＮＶ回路１０７の出力信号（中間電位を示す）をハイレベルと認識できない可能性がある。つまり、ＮＯＲ回路１０５から出力される信号はハイレベルを示す可能性がある。あるいは、ＮＯＲ回路１０５に備えられたＰｃｈＭＯＳトランジスタもＩＮＶ回路１０７と同様に弱反転領域（非飽和領域）内の動作を示す。したがって、たとえＮＯＲ回路１０５がＩＮＶ回路１０７の出力信号をハイレベルと認識できたとしても、ＮＯＲ回路１０５から出力される信号は中間電位を示す可能性も考えられる。
【０００９】
また、図８に、電源電圧起動時における出力端子ＶＯＵＴの電圧値の変化を示す。なお、図８は、電源電圧（ＶＣＣ）を一定の割合で増加させ（例えば３Ｖ／ｕｓ）、ＶＣＣがある電圧レベル（例えば３Ｖ）に到達して一定期間経過後、再びＶＣＣを一定の割合で減少させた場合（例えば−３Ｖ／ｕｓ）における出力端子ＶＯＵＴの電圧の変化を示す。図８に示すように、電源電圧が一定の割合で増加している状態において、出力端子ＶＯＵＴの電圧が一時的に上昇することがわかる。
【００１０】
このように電源電圧の起動時には、負荷への出力信号をオフに制御しても、論理回路の動作によりＮＰＮトランジスタ１０２がオンしてしまう可能性がある。それにより、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招くという問題があった。また、図１２に示す回路では、プルダウン用にＰｃｈＭＯＳトランジスタ１０４を備えているが、電源起動時は、ＰｃｈＭＯＳトランジスタ１０４も弱反転領域（非飽和領域）内の動作を示すため、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時には、ＰｃｈＭＯＳトランジスタ１０４によるプルダウンの効果を期待できない。
【００１１】
次に、図１７に特許文献２に記載された従来技術の半導体集積装置を示す。この半導体集積回路装置は、ＢｉＣＭＯＳドライバであり、高電源電位Ｖｃｃと低電源電位Ｖｓｓとの間にトーテムポールに接続されたＮＰＮ型バイポーラトランジスタ１１、１２を有し、その接続点に出力端子ＯＵＴ１が接続されている。バイポーラトランジスタ１１のベースは、ゲートが入力端子ＩＮ１に接続されたプルアップ用のＰｃｈＭＯＳトランジスタ１３を介して、高電源電位Ｖｃｃに接続されている。さらに、バイポーラトランジスタ１１のベースと低電源電位Ｖｓｓとの間には、該バイポーラトランジスタ１１を制御するＮｃｈＭＯＳトランジスタ１４が接続されている。ＮｃｈＭＯＳトランジスタ１４のゲートと出力端子ＯＵＴ１との間には、該ＮｃｈＭＯＳトランジスタ１４をゲート制御する論理回路（例えば、ラッチ回路）１５が接続されている。ラッチ回路１５は、逆並列接続された２個のインバータ１５ａ、１５ｂで構成され、所定の閾値電位（スレッショルド電位）を有し、その閾値電位と出力端子ＯＵＴ１の電位との大きさを比較してその比較結果に基づき、ＮｃｈＭＯＳトランジスタ１４をゲート制御する機能を有する。バイポーラトランジスタ１２のベースには、入力端子ＩＮ１からの入力信号に基づき該バイポーラトランジスタ１２のベースを制御するアクティブプルダウン回路が接続されている。このアクティブプルダウン回路は、ゲートが入力端子ＩＮ１に接続されたＮｃｈＭＯＳトランジスタ１６と、ゲートが、出力端子ＯＵＴ１に接続されたＮｃｈＭＯＳトランジスタ１７とを有し、そのＮｃｈＭＯＳトランジスタ１６、１７が、該出力端子ＯＵＴ１と低電源電位Ｖｓｓとの間に接続され、そのＮｃｈＭＯＳトランジスタ１６、１７の接続点が、バイポーラトランジスタ１２のベースに接続されている。ＮｃｈＭＯＳトランジスタ１７は、出力端子ＯＵＴ１を介してラッチ回路１５でゲート制御されるようになっている。
【００１２】
ここで図１７に示す回路は、プルダウン用にＮｃｈＭＯＳトランジスタ１４、１７を備える。しかし、図１２の場合と同様に、電源起動時の低い電圧値では、ＮｃｈＭＯＳトランジスタ１４、１７は弱反転領域（非飽和領域）内の動作を示すため、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時等にはプルダウンの効果を期待できない。
【００１３】
次に、図１８に特許文献３に記載された従来技術の半導体集積回路を示す。Ｑ１はＰｃｈＭＯＳトランジスタを示す。Ｑ４、Ｑ５はＮｃｈＭＯＳトランジスタを示す。Ｔ１〜Ｔ４はバイポーラトランジスタ、Ｄはダイオード、Ｒ１〜Ｒ５は抵抗素子を示す。ＰｃｈＭＯＳトランジスタＱ１と、ＮｃｈＭＯＳトランジスタＱ４とによってインバータ回路が構成される。トランジスタＴ１と抵抗素子Ｒ２、Ｒ３によって、位相分割回路が構成される。また、トランジスタＴ２、Ｔ３とトランジスタＴ４とによってトーテムポール構造の出力回路が構成される。また、Ｉｎは前段の出力信号が入力される入力端子、Ｏｕｔは次段の入力端子に接続される出力端子である。さらに、ＰｃｈＭＯＳトランジスタＱ２およびＮｃｈＭＯＳトランジスタＱ６から構成され、それぞれのゲートが出力端子Ｏｕｔに接続される帰還用インバータ回路を備える。また、ＰｃｈＭＯＳトランジスタＱ１のドレインとトランジスタＴ１のベースとの間に挿入され、ゲートが帰還用インバータ回路の出力部に接続されたＰｃｈＭＯＳトランジスタＱ３と抵抗素子Ｒ６とからなる直列接続体を備える。
【００１４】
ここで図１８に示す回路は、プルダウン用にＮｃｈＭＯＳトランジスタＱ５及び抵抗素子Ｒ３を備える。しかし、図１８の回路は、電源電圧Ｖｃｃから出力端子Ｏｕｔへ流れる電流を制御するトランジスタＴ２、Ｔ３については考慮されていない。つまり、電源電圧の起動時にＴ２のベースに入力される信号が中間電位を示した場合でも、プルダウンにより電荷を放電することができない。したがって、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く可能性がある。また、特許文献３によると、トランジスタＴ２のベースの電位が約１．０Ｖの状態でＴ２がオフに制御されると記載されている。この電位によってＴ２、Ｔ３のコレクタ−エミッタ間に電流が流れ、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招く可能性もある。
【００１５】
【特許文献１】特開平８−２６５１３２号公報
【特許文献２】特開平６−２６８４９４号公報
【特許文献３】特開平３−２３５４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、従来技術の半導体集積回路では、電源起動時のリーク電流によってトランジスタに誤作動が発生するという問題があった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体集積回路は、第１の制御信号を出力する出力信号制御部（例えば、本発明の実施の形態１における論理回路２０９）と、第１の端子が高電位側の電源（例えば、本発明の実施の形態１における電源電圧ＶＣＣ）に接続され、第２の端子が外部出力端子（例えば、本発明の実施の形態１における出力端子ＶＯＵＴ）に接続され、第３の端子に入力される前記第１の制御信号に応じてオンオフが制御される第１のトランジスタ（例えば、本発明の実施の形態１におけるＮＰＮ型バイポーラトランジスタ２０１）と、一方の端子が前記第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側の電源及び低電位側の電源のいずれか一方に接続された第１のトランジスタスイッチ（例えば、本発明の実施の形態１におけるトランジスタスイッチ２０３）と、前記第１のトランジスタスイッチに並列に接続された第１の抵抗素子（例えば、本発明の実施の形態１における抵抗素子２０５）と、を備える。
【００１８】
上述のような構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能である。
【発明の効果】
【００１９】
本発明により、電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２１】
発明の実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。図１に本発明の実施の形態１にかかる出力回路（半導体集積回路）５００の図を示す。図１に示すように、出力回路５００は、各機能ブロックに電源を供給する電源供給回路２０８と、論理回路２０９と、出力段のトランジスタを駆動する駆動回路２１０と、ＮＰＮ型バイポーラトランジスタ２０１（第１のトランジスタ）と、ＮＰＮ型バイポーラトランジスタ２０２（第２のトランジスタ）と、トランジスタスイッチ２０３（第１のトランジスタスイッチ）と、トランジスタスイッチ２０４（第２のトランジスタスイッチ）と、抵抗素子２０５（第１の抵抗素子）と、を備える。
【００２２】
電源電圧端子ＶＣＣは、電源供給回路２０８の高電位側の端子と、ＮＰＮ型バイポーラトランジスタ２０１のコレクタに接続される。接地電圧端子ＧＮＤは、電源供給回路２０８の低電位側の端子と、論理回路２０９の低電位側の端子と、駆動回路２１０の低電位側の端子（不図示）と、駆動回路２１１の低電位側の端子（不図示）と、ＮＰＮ型バイポーラトランジスタ２０２のエミッタ（第２の端子）と、トランジスタスイッチ２０３のソースと、トランジスタスイッチ２０４のソースと、抵抗素子２０５の一方の端子と、に接続される。電源供給回路２０８の出力端子は、論理回路２０９の高電位側の端子と、駆動回路２１０の高電位側の端子（不図示）と、駆動回路２１１の高電位側の端子（不図示）と、に接続される。
【００２３】
入力端子ＶＩＮは、論理回路２０９の入力端子に接続される。論理回路２０９の出力端子は、ノード２０６を介して駆動回路２１０の入力端子に接続される。また、論理回路２０９の他の出力端子は、それぞれ駆動回路２１１の入力端子と、トランジスタスイッチ２０３のゲートと、トランジスタスイッチ２０４のゲートと、出力端子ＶＯＵＴと、に接続される。駆動回路２１０の出力端子は、ノード２０７を介してＮＰＮ型バイポーラトランジスタ２０１のベース（第３の端子）と、トランジスタスイッチ２０３のドレインと、抵抗素子２０５の他方の端子と、に接続される。駆動回路２１１の出力端子は、ＮＰＮ型バイポーラトランジスタ２０２のベース（第３の端子）と、トランジスタスイッチ２０４のドレインと、に接続される。ＮＰＮ型バイポーラトランジスタ２０１のエミッタ（第２の端子）と、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ（第１の端子）は、出力端子ＶＯＵＴに接続される。
【００２４】
次に、出力回路５００の動作の一例について説明する。外部からの入力信号が、出力回路５００の入力端子ＶＩＮに入力される。出力回路５００において、この信号は、論理回路２０９に入力される。論理回路２０９から出力された信号は、ノード２０６を介して駆動回路２１０に入力される。論理回路２０９から出力された他の信号は、それぞれ駆動回路２１１と、トランジスタスイッチ２０３のゲートと、トランジスタスイッチ２０４のゲートと、出力端子ＶＯＵＴに入力される。
【００２５】
ここで、入力端子ＶＩＮにハイレベルの信号が入力された場合、論理回路２０９から出力されたロウレベルの信号が、ノード２０６を介して駆動回路２１０に入力される。そして、駆動回路２１０からハイレベルの信号が出力される。このとき、駆動回路２１０から出力されたハイレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオンし、電源電圧端子ＶＣＣから出力端子ＶＯＵＴへ電源が供給される。一方、論理回路２０９から出力されたハイレベルの信号が駆動回路２１１に入力される。そして、駆動回路２１１からロウレベルの信号が出力される。このとき、駆動回路２１１から出力されたロウレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオフする。したがって、出力端子ＶＯＵＴの電圧値はハイレベルを示す。
【００２６】
次に、入力端子ＶＩＮにロウレベルの信号が入力された場合、論理回路２０９から出力されたハイレベルの信号が、ノード２０６を介して駆動回路２１０に入力される。そして、駆動回路２１０からロウレベルの信号が出力される。このとき、駆動回路２１０から出力されたロウレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオフする。一方、論理回路２０９から出力されたロウレベルの信号が駆動回路２１１に入力される。そして、駆動回路２１１からハイレベルの信号が出力される。このとき、駆動回路２１１から出力されたハイレベルの信号が、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力されることにより、コレクタ−エミッタ間の接続状態がオンし、出力端子ＶＯＵＴから接地電圧端子へ電荷が放電される。したがって、出力端子ＶＯＵＴの電圧値はロウレベルを示す。
【００２７】
次に、入力端子ＶＩＮの信号がロウレベルからハイレベルに遷移する場合について考える。この場合、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ−エミッタ間の接続状態がオンからオフに遷移し、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態がオフからオンに遷移する。このとき、ＮＰＮ型バイポーラトランジスタ２０２の接続状態を安定的にオフに制御するために、駆動回路２１１の出力信号（第２の制御信号）をロウレベルに固定する必要がある。ここで、トランジスタスイッチ２０４のソース−ドレイン間の接続状態をオンしてプルダウン制御することにより、ＮＰＮ型バイポーラトランジスタ２０２のベースに入力される信号の電圧値を安定的にロウレベルにすることが可能である。
【００２８】
一方、入力端子ＶＩＮの信号がハイレベルからロウレベルに遷移する場合について考える。この場合、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態がオンからオフに遷移し、ＮＰＮ型バイポーラトランジスタ２０２のコレクタ−エミッタ間の接続状態がオフからオンに遷移する。このとき、ＮＰＮ型バイポーラトランジスタ２０１の接続状態を安定的にオフに制御するために、駆動回路２１０の出力信号（第１の制御信号）をロウレベルに固定する必要がある。ここで、トランジスタスイッチ２０３のソース−ドレイン間の接続状態をオンしてプルダウン制御することにより、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号の電圧値を安定的にロウレベルにすることが可能である。このような回路動作により、安定したスイッチング動作を可能にしている。
【００２９】
次に、電源電圧起動時の低い電圧（例えばＶＣＣ＝１Ｖ付近以下）の場合において、論理回路２０９や駆動回路２１０、２１１を構成するトランジスタ（例えばＰｃｈＭＯＳトランジスタ）のＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。したがって、トランジスタは弱反転領域内の動作を示す。
【００３０】
ＰｃｈＭＯＳトランジスタの場合を例に説明する。弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、電源電圧が上昇してＶｇｓが閾値電圧ＶＴに達するまでは所望の論理信号は得られず、ロウレベルでもハイレベルでもない中間電位をもつ可能性がある。そのため、ＮＰＮ型バイポーラトランジスタ２０１のコレクタ−エミッタ間の接続状態をオフに制御したい場合でも、ベースに中間電位が入力されてオンしてしまう可能性がある。なお、このように閾値電圧以下で流れ込む電流をリーク電流と呼ぶことにする。
【００３１】
このように電源電圧の起動時には、負荷への出力信号をオフに制御しても、リーク電流の影響によりＮＰＮ型バイポーラトランジスタ２０１がオンしてしまう可能性がある。それにより、出力負荷に電流が流れて負荷を駆動してしまい、誤動作を招くという問題があった。また、プルダウン用に備えられたトランジスタスイッチ２０３においても、電源起動時にはゲートに入力される信号の電位が中間電位である可能性が高く、ソース−ドレイン間を流れる電流が少なくなる。したがって、電源電圧の起動時には、トランジスタスイッチ２０３によるプルダウンの効果を期待できない。そこで、プルダウン用に抵抗素子２０５を備えることにより、これらのリーク電流を除去することが可能である。つまり、電源起動時において、トランジスタのように弱反転領域による影響を受けることなくリーク電流を除去することが可能である。
【００３２】
図２〜図５は、入力端子ＶＩＮにロウレベルの信号が入力された場合の、電源電圧起動時における入力端子ＶＩＮの電圧、ノード２０６の電圧、ノード２０７の電圧、出力端子ＶＯＵＴの電圧を示した図である。図２に示すように、入力端子ＶＩＮの電圧はロウレベルに保持されている。ここで、電源電圧起動時の低い電圧（ＶＣＣ＝１Ｖ付近以下）の場合において、論理回路２０９に備えられたトランジスタ（例えばＰｃｈＭＯＳトランジスタ）のＶｇｓ（ゲート−ソース間電圧）は、Ｖｇｓ＝ＶＣＣであるため閾値電圧ＶＴよりも低い。つまり、論理回路２０９を構成するＰｃｈＭＯＳトランジスタは、弱反転領域内の動作を示す。
【００３３】
弱反転領域（非飽和領域）においては、ＰｃｈＭＯＳトランジスタのソース−ドレイン間に流れる電流が微小である。したがって、図３に示すように論理回路２０９から出力される信号は、電源電圧に応じた電圧レベルまで電位が到達せず中間電位を示す。しかし、プルダウン用の抵抗素子２０５が接続されたノード２０７の電圧は、図４に示すように、ノード２０６の中間電位の影響を受けることなく常にロウレベルに保持される。
【００３４】
したがって、電源源起動時においても、ＮＰＮ型バイポーラトランジスタ２０１を安定的にオフに制御することができるため、図５に示すように出力端子ＶＯＵＴの電圧もロウレベルに保持することができる。なお、プルダウン用の抵抗素子２０５は、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号がハイレベルの場合は、実質的にハイインピーダンス状態を示すとともに、ＮＰＮ型バイポーラトランジスタ２０１のベースに入力される信号がロウレベルの場合は、プルダウン制御が可能な抵抗値に設定しておく必要がある。
【００３５】
また、図６及び図７に、直流電流における電源電圧ＶＣＣと出力端子ＶＯＵＴの電圧との関係を示す。図６は従来技術の回路を用いた場合の例（プルダウン用の抵抗素子を有しない）を示し、図７は本発明の実施形態の回路を用いた場合の例（プルダウン用の抵抗素子を有する）を示す。図６の場合は、低ＶＣＣにおいてＶＯＵＴの電圧が一時的に上昇している。一方、図７の場合は、ＶＯＵＴの電圧が常にロウレベルに保持されている。
【００３６】
また、図８及び図９に、電源電圧起動時における出力端子ＶＯＵＴの電圧値の変化を示す。なお、図８及び図９は、電源電圧（ＶＣＣ）を一定の割合で増加させ（例えば３Ｖ／ｕｓ）、ＶＣＣがある電圧レベル（例えば３Ｖ）に到達して一定期間経過後、再びＶＣＣを一定の割合で減少させた場合（例えば−３Ｖ／ｕｓ）における出力端子ＶＯＵＴの電圧の変化を示す。なお、図８は従来技術の回路を用いた場合の例（プルダウン用の抵抗素子を有しない）を示し、図９は本発明の実施形態の回路を用いた場合の例（プルダウン用の抵抗素子を有する）を示す。図８に示すように、電源電圧が一定の割合で増加している状態において、出力端子ＶＯＵＴの電圧が一時的に上昇している。一方、図９の場合は、そのような現象は改善されている。
【００３７】
このように、プルダウン用の抵抗素子２０５を備えることにより、電源電圧起動時において発生するリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤作動を防止することが可能である。その結果、電源電圧起動時の突発的な出力負荷の誤動作の防止が可能である。また、抵抗素子２０５の抵抗値を予め調整しておくことによりＮＰＮ型バイポーラトランジスタ２０１のスイッチング動作に影響を与えることなく、高速な動作が可能である。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＮＰＮ型バイポーラトランジスタ２０１、２０２のベースに制御信号を供給する論理回路の構成は上記実施の形態の形式に限られるものではなく、例えば、フォトダイオード等を備えた回路構成も可能である。図１０に、フォトダイオードを備えた出力回路５００ａの例を示す。図１に示す回路と比較して、さらにフォトダイオード２１７と、アンプ回路２１２、２１３と、抵抗素子２１４、２１５、２１６と、コンパレータ２１８と、を備える。
【００３９】
図１０に示すように、アンプ回路２１３の一方の入力端子にフォトダイオード２１７の出力端子が接続され、フォトダイオード２１７の光入力の状態に応じて、コンパレータ回路２１８から出力される信号（ＶＩＮ）が制御される。このような回路構成においても、図１の場合と同様に、プルダウン用の抵抗素子２０５を備えることにより、電源電圧起動時において発生するリーク電流を放電することができる。したがって、ＮＰＮ型バイポーラトランジスタ２０１の誤作動を防ぐことが可能である
【００４０】
発明の実施の形態２
図１１に本発明の実施の形態２にかかる出力回路５００ｂの図を示す。図１１に示す回路は、図１に示す回路と比較して、さらにＮＰＮ型バイポーラトランジスタ３０３、３０４と、トランジスタスイッチ３０５、３０６と、抵抗素子３１０、３１１と、を備える。ＮＰＮ型バイポーラトランジスタ３０３のコレクタは電源電圧端子ＶＣＣに接続される。ＮＰＮ型バイポーラトランジスタ３０３のエミッタは、ＮＰＮ型バイポーラトランジスタ２０１のベースと、トランジスタスイッチ３０５のドレインと、抵抗素子３１０の一方の端子と、抵抗素子３１１の一方の端子に接続される。抵抗素子３１０の他方の端子は出力端子ＶＯＵＴに接続される。抵抗素子３１１の他方の端子とＮＰＮ型バイポーラトランジスタ３０３のベースは、駆動回路２１０の出力端子に接続される。つまり、ＮＰＮ型バイポーラトランジスタ２０１と３０３はダーリントン接続されている。トランジスタスイッチ３０５のゲートは、トランジスタスイッチ２０３のゲートに接続される。トランジスタスイッチ３０５のソースは、接地電圧端子ＧＮＤに接続される。
【００４１】
ＮＰＮ型バイポーラトランジスタ３０４のコレクタは電源電圧端子ＶＣＣに接続される。ＮＰＮ型バイポーラトランジスタ３０４のエミッタは、ＮＰＮ型バイポーラトランジスタ２０２のベースと、トランジスタスイッチ３０６のドレインに接続される。ＮＰＮ型バイポーラトランジスタ３０４のベースは、駆動回路２１１の出力端子に接続される。つまり、ＮＰＮ型バイポーラトランジスタ２０２と３０４はダーリントン接続されている。トランジスタスイッチ３０６のゲートは、トランジスタスイッチ２０４のゲートに接続される。トランジスタスイッチ３０６のソースは、接地電圧端子ＧＮＤに接続される。その他の回路構成は、図１の回路と同様であるため省略する。
【００４２】
ここで、出力トランジスタであるＮＰＮ型バイポーラトランジスタ２０１と３０３はダーリントン構成であるため、出力端子負荷への駆動力が増す。しかし、それと同時にリーク電流による出力負荷の誤動作を招き易い。この解決策として図１１は、本発明の実施の形態１で提案されたプルダウン用の抵抗素子２０５だけでなく、さらに抵抗素子３１０、３１１を備える。このように抵抗素子３１０、３１１を備えることにより、オンしているＮＰＮ型バイポーラトランジスタ２０２を介して電源電圧端子ＧＮＤへリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤動作を防ぐことが可能である。
【００４３】
以上のように、電源電圧起動時（例えばＶＣＣ＝１Ｖ付近以下）に、駆動回路２１０から発生するリーク電流をプルダウン用の抵抗素子２０５や、トランジスタスイッチ２０３で放電し切れない場合、リーク電流によってＮＰＮ型バイポーラトランジスタ２０１、３０３はオンする。その結果、リーク電流はｈＦＥ１、ｈＦＥ２をそれぞれのトランジスタの電流増幅率とすると、ｈＦＥ１×ｈＦＥ２の増幅率で増幅されて負荷に供給されるため誤動作を招く可能性がある。このような場合、図１１の回路に示すように抵抗素子３１０、３１１を備えることにより、オンしているＮＰＮ型バイポーラトランジスタ２０２を介して電源電圧端子ＧＮＤへリーク電流を放電することができ、ＮＰＮ型バイポーラトランジスタ２０１の誤動作を防ぐことが可能である。
【００４４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の実施の形態では、出力トランジスタとしてＮＰＮ型バイポーラトランジスタを使用した例について説明したが、これに限られず、ＭＯＳトランジスタ等も使用可能である。
【００４５】
また本発明の実施の形態では、ロウレベルの制御信号によって出力トランジスタをオフに制御する場合の例について説明したが、これに限られず、ハイレベルの制御信号によって出力トランジスタをオフに制御する場合の回路構成も可能である。なおその場合は、プルダウン用のスイッチトランジスタ、抵抗素子は電源電圧端子に接続される。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１にかかる半導体集積回路を示す回路図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の電源電圧とノード２０６の電圧との関係を示す図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の電源電圧とノード２０７の電圧との関係を示す図である。
【図５】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図６】従来の半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図７】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示す図である。
【図８】従来の半導体集積回路の電源電圧と出力端子電圧との関係を示すタイミングチャートである。
【図９】本発明の実施の形態１にかかる半導体集積回路の電源電圧と出力端子電圧との関係を示すタイミングチャートである。
【図１０】本発明の実施の形態１にかかる半導体集積回路を示す回路図である。
【図１１】本発明の実施の形態２にかかる半導体集積回路を示す回路図である。
【図１２】従来（特許文献１）の半導体集積回路を示す回路図である。
【図１３】従来の半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図１４】従来の半導体集積回路の電源電圧と入力端子電圧との関係を示す図である。
【図１５】従来の半導体集積回路の電源電圧とＩＮＶ回路１０７の出力電圧との関係を示す図である。
【図１６】従来の半導体集積回路の電源電圧とＮＯＲ回路１０５の出力電圧との関係を示す図である。
【図１７】従来（特許文献２）の半導体集積回路を示す回路図である。
【図１８】従来（特許文献３）の半導体集積回路を示す回路図である。
【符号の説明】
【００４７】
２０１ ＮＰＮ型バイポーラトランジスタ
２０２ ＮＰＮ型バイポーラトランジスタ
２０３ トランジスタスイッチ
２０４ トランジスタスイッチ
２０５ 抵抗素子
２０６ ノード
２０７ ノード
２０８ 電源供給回路
２０９ 論理回路
２１０ 駆動回路
２１１ 駆動回路
２１２ アンプ回路
２１３ アンプ回路
２１４ 抵抗素子
２１５ 抵抗素子
２１６ 抵抗素子
２１７ フォトダイオード
２１８ コンパレータ回路
３０３ ＮＰＮ型バイポーラトランジスタ
３０４ ＮＰＮ型バイポーラトランジスタ
３０５ トランジスタスイッチ
３０６ トランジスタスイッチ
３１０ 抵抗素子
３１１ 抵抗素子
５００ 出力回路
５００ａ 出力回路
５００ｂ 出力回路
ＶＣＣ 電源電圧端子
ＧＮＤ 接地電圧端子
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
【特許請求の範囲】
【請求項１】
第１の制御信号を出力する出力信号制御部と、
第１の端子が高電位側電源に接続され、第２の端子が外部出力端子に接続され、第３の端子に入力される前記第１の制御信号に応じてオンオフが制御される第１のトランジスタと、
一方の端子が前記第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側電源及び低電位側電源のいずれか一方に接続された第１のトランジスタスイッチと、
前記第１のトランジスタスイッチに並列に接続された第１の抵抗素子と、を備えた半導体集積回路。
【請求項２】
第１の端子が前記外部出力端子に接続され、第２の端子が前記低電位側電源に接続され、前記出力信号制御部から第３の端子に入力される第２の制御信号に応じてオンオフが制御される第２のトランジスタをさらに備え、
前記第１のトランジスタと前記第２のトランジスタとはインバータを構成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
一方の端子が前記第２のトランジスタの第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側電源及び前記低電位側電源のいずれか一方に接続された第２のトランジスタスイッチと、
前記第２のトランジスタスイッチに並列に接続された第２の抵抗素子と、を備えた請求項２に記載の半導体集積回路。
【請求項４】
前記第１及び第２のトランジスタは、ＮＰＮ型バイポーラトランジスタであることを特徴とする請求項２又は３に記載の半導体集積回路。
【請求項５】
前記第１のトランジスタスイッチと前記第１の抵抗素子の他方の端子は、それぞれ前記低電位側電源に接続されることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第２のトランジスタスイッチと前記第２の抵抗素子の他方の端子は、それぞれ前記低電位側電源に接続されることを特徴とする請求項４又は５に記載の半導体集積回路。
【請求項７】
前記第１のトランジスタの第３の端子と前記出力端子との間に接続された第３の抵抗素子をさらに備えた請求項４〜７のいずれか一項に記載の半導体集積回路。
【請求項１】
第１の制御信号を出力する出力信号制御部と、
第１の端子が高電位側電源に接続され、第２の端子が外部出力端子に接続され、第３の端子に入力される前記第１の制御信号に応じてオンオフが制御される第１のトランジスタと、
一方の端子が前記第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側電源及び低電位側電源のいずれか一方に接続された第１のトランジスタスイッチと、
前記第１のトランジスタスイッチに並列に接続された第１の抵抗素子と、を備えた半導体集積回路。
【請求項２】
第１の端子が前記外部出力端子に接続され、第２の端子が前記低電位側電源に接続され、前記出力信号制御部から第３の端子に入力される第２の制御信号に応じてオンオフが制御される第２のトランジスタをさらに備え、
前記第１のトランジスタと前記第２のトランジスタとはインバータを構成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
一方の端子が前記第２のトランジスタの第３の端子と前記出力信号制御部との間のノードに接続され、他方の端子が前記高電位側電源及び前記低電位側電源のいずれか一方に接続された第２のトランジスタスイッチと、
前記第２のトランジスタスイッチに並列に接続された第２の抵抗素子と、を備えた請求項２に記載の半導体集積回路。
【請求項４】
前記第１及び第２のトランジスタは、ＮＰＮ型バイポーラトランジスタであることを特徴とする請求項２又は３に記載の半導体集積回路。
【請求項５】
前記第１のトランジスタスイッチと前記第１の抵抗素子の他方の端子は、それぞれ前記低電位側電源に接続されることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第２のトランジスタスイッチと前記第２の抵抗素子の他方の端子は、それぞれ前記低電位側電源に接続されることを特徴とする請求項４又は５に記載の半導体集積回路。
【請求項７】
前記第１のトランジスタの第３の端子と前記出力端子との間に接続された第３の抵抗素子をさらに備えた請求項４〜７のいずれか一項に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−１１８７１９（Ｐ２０１０−１１８７１９Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２８８３６９（Ｐ２００８−２８８３６９）
【出願日】平成２０年１１月１１日（２００８．１１．１１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１１日（２００８．１１．１１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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