【課題】動作を不安定にすることなく、各トランジスタの特性劣化を抑制することが可能
な半導体装置を提供することを課題とする。
【解決手段】非選択期間において、トランジスタが一定時間毎にオンすることで、シフト
レジスタ回路の出力端子に電源電位を供給する。そしてシフトレジスタ回路の出力端子は
、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間において
常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される。また
、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位が供
給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑制で
きる。 （もっと読む）

【課題】フォトカプラ等の絶縁素子の必要数を大幅に削減可能として上記実装装置の規模の小型化とコストの大幅な削減化を可能とすること。
【解決手段】ＣＰＵ２と、ＣＰＵとの間で信号の入力伝送および出力伝送の少なくとも一方の伝送をする複数の入／出力回路６，７と、ＣＰＵからの信号はシリアル／パラレル変換し、入／出力回路からの信号はパラレル／シリアル変換するバスＩ／Ｆ３ａ，３ｂと、ＣＰＵとバスＩ／Ｆとの間に配されて信号をシリアル伝送する信号伝送バス８ａ，８ｂと、バスＩ／Ｆと各入／出力回路との間に配されて信号をパラレル伝送する信号伝送バス９ａ，９ｂ，１０ａ，１０ｂと、を備え、シリアル信号伝送バス８ａ，８ｂ内に、絶縁回路部２０ａ，２０ｂを設けた構成。 （もっと読む）

【課題】ＯＦＤＭ方式モデムにおいて、受信信号の最大値以上の電圧を発生する高電圧生成回路を設けることなく受信スイッチの動作の信頼性を確保できるようにする。
【解決手段】制御部２が変調および復調を行い回線接続部４を介して通信の回線１０に接続されるＯＦＤＭ方式モデムにおいて、受信通信路１１に設けられ子機の受信インピーダンスを親機に対して子機を複数台接続したときの通信性能の低下を抑える高インピーダンスとする高インピーダンス受信部２０、および受信通信路の開閉を行うフォトモスリレー２１，２１１，２１２を備え、前記高インピーダンス受信部が前記フォトモスリレーの出力回路のMOS FETにながれる電流を許容電流以下とし、前記制御部が前記フォトモスリレーを開閉制御する。 （もっと読む）

【課題】消費電力を低減することができる半導体装置及びそれを用いた電子機器を提供す
ることを課題とする。
【解決手段】本発明の半導体装置は、高電位電源から第１の電位が供給され、低電位電源
から第２の電位が供給され、入力ノードに第１の信号が入力されると、出力ノードから第
２の信号を出力する。本発明の半導体装置は、第２の信号の電位差を、第１の電位と第２
の電位の電位差よりも小さくすることにより、配線の充電と放電に伴う消費電力を低減す
ることができる。 （もっと読む）

【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路１は、互いに直列に接続されたインバータ回路１０およびインバータ回路２０を備えている。インバータ回路２０は、３つのトランジスタＴｒ₂₁，Ｔｒ₂₂，Ｔｒ₂₃を有している。そのうちの２つのトランジスタＴｒ₂₁，Ｔｒ₂₂は、デュアルゲート型のトランジスタである。これらトランジスタＴｒ₂₁，Ｔｒ₂₂のバックゲートの電圧を調整することにより、トランジスタＴｒ₂₁，Ｔｒ₂₂の閾値電圧を調整することができる。 （もっと読む）

【課題】制御信号を用いて電力を多段階制御する電子機器、および２段階制御する電子機器の何れにも適用可能でありながら、極力簡易な制御信号が与えられるだけで適切に電力を調整し得る電力調整装置を提供する。
【解決手段】第１状態または第２状態をとる制御信号を受付け、制御信号に基づいて、所定装置に供給される電力を調整するものであって、制御信号が第１状態から第２状態に遷移した場合、遷移時点から所定の判定時間が経過するまでに、制御信号が第１状態に戻ったかを判定する機能と、戻った場合には、第１方式によって電力を現状と異なる値に調整し、戻らなかった場合には、第２方式によって電力を現状と異なる値に調整する機能を備え、第１方式は、制御信号に基づき、電力を２段階以上に設定された各値の何れかに調整する方式であり、第２方式は、電力を所定値に調整する方式である電力調整装置とする。 （もっと読む）

【課題】電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供すること。
【解決手段】発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。このような回路構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することができる。 （もっと読む）

少なくとも部分的に、特に少なくともタイムスロット方式でＴＭＤＳ符号化され、且つ特に少なくとも１つのＤＶＩデータ接続、及び／又は、少なくとも１つのＨＤＭＩデータ接続に割り当てられた信号を、少なくとも１つのデータソースから少なくとも１つのデータシンクへ安価に伝送する回路装置（１００；１００’）及び方法を提供するために、
駆動回路（Ｓ１；Ｓ１’）は、上流に接続され且つ前記データソースに割り当てられた少なくとも１つの接続インターフェース（ＩＱ）によって、約５ボルトの供給電圧を含み、特に約５５ミリアンペア以下でチャージすることができる、供給電圧（Ｖ_{ＤＶＩ／ＨＤＭＩ}）を供給されること、
前記駆動回路（Ｓ１；Ｓ１’）の下流に接続された少なくとも１つの発光素子（ＬＤ_１）、特に少なくとも１つの光ダイオード、少なくとも１つの発光ダイオード、少なくとも１つのレーザダイオード、あるいは少なくとも１つの半導体レーザを含む少なくとも１つのレーザによって、電気的なＴＭＤＳ符号化信号を電気−光変換して、前記ＴＭＤＳ符号化信号を与えられた光（Ｌ_ＴＭＤＳ）として、少なくとも１つの光ファイバー（Ｆ_１）、特に少なくとも１つのガラス繊維又は少なくとも１つのプラスチックファイバーを含む少なくとも１つのプラスチック材料繊維に、連結すること、
少なくとも１つのＴＭＤＳトランスミッタ（ＴＭ）からデータソースに割り当てられた前記接続インターフェース（ＩＱ）へ供給される直流電流部分は、前記駆動回路（Ｓ１；Ｓ１’）によって前記発光素子（ＬＤ_１）を制御する変調信号電流に変換されること、
前記ＴＭＤＳ符号化信号を与えられた前記光（Ｌ_ＴＭＤＳ）は、少なくとも１つの光吸収素子（ＰＤ_１）、特に少なくとも１つのフォトダイオードによって、前記光ファイバー（Ｆ_１）から取り出されて、光−電気変換され、前記光吸収素子（ＰＤ_１）の下流且つ前記データシンクに割り当てられた少なくとも１つの接続インターフェース（ＩＳ）の上流に接続された少なくとも１つのトランスインピーダンス変換回路（Ｓ２；Ｓ２’）に供給され、前記トランスインピーダンス変換回路（Ｓ２；Ｓ２’）は、少なくとも１つの差動ペア配線（ＡＤ、ＡＤ’）によって印加される直流電圧部分によって提供されることが提案される。
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【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）

電気的に画素化された発光素子、電気的に画素化された発光素子を形成するための方法、電気的に画素化された発光素子を含むシステム、電気的に画素化された発光素子の使用方法。 （もっと読む）

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。
【解決手段】絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路を、（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする第１の出力段と、（ｂ）第１の制御配線に制御電極が接続される第７の薄膜トランジスタと、第２の制御配線に制御電極が接続される第８の薄膜トランジスタが直列に接続された回路構成を有し、第７及び第８の薄膜トランジスタの接続中点に現れる電位を第３の制御配線に与える第２の出力段と、（ｃ）一方の主電極が第１の制御配線に接続され、制御電極が第３の制御配線に接続される回路構成を有し、出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を第１の制御配線に印加する第９の薄膜トランジスタとで構成される。 （もっと読む）

【課題】温度変化や製造プロセスのばらつきに起因する出力の変動を抑制する。
【解決手段】温度が上昇するとバイアス電圧生成回路28からNMOSトランジスタ26のゲートに供給されるバイアス電圧Ｖ_ＧＳが低下することで参照電流Ｉrefが低下し、温度上昇に伴う電圧Ｖcの低下幅が小さくなり、温度が低下するとバイアス電圧Ｖ_ＧＳが上昇することで参照電流Ｉrefが増大し、温度低下に伴う電圧Ｖcの増加幅が小さくなる。、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より低下した場合は、バイアス電圧Ｖ_ＧＳも低下することで参照電流Ｉrefが低下し、閾値電圧Ｖtの低下に伴う電圧Ｖcの低下幅が小さくなり、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より上昇している場合は、バイアス電圧Ｖ_ＧＳも上昇することで参照電流Ｉrefが増大し、閾値電圧Ｖtの上昇に伴う電圧Ｖcの増加幅が小さくなる。 （もっと読む）

【課題】電源電圧の低電圧側の電圧と高電圧側の電圧との間の中間電圧での駆動を、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく実現できるようにする。
【解決手段】第１，第２出力バッファ回路２０，３０Ａを用いた駆動回路１０において、当該駆動回路１０を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、第１出力バッファ回路２０の作用によって耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ−ＶＨで駆動する。これに加えて、第２出力バッファ回路３０Ａにおいて、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を、バイアス電圧の定常印加でなく、耐圧範囲内の電圧（ＶＬ〜ＶＤ，ＶＳ〜ＶＨ）で駆動するとともに、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１を、耐圧範囲内の電圧でなく、範囲外の電圧ＶＬ〜ＶＨで駆動することで、中間電圧ＶＭでの駆動を実現する。 （もっと読む）

【課題】電源電圧変動によるコレクタ−エミッタ間の電圧ずれをなくし、オフセット電圧の電源電圧依存性を良好とする。
【解決手段】本発明の一態様に係るバッファ回路は、ベースをＢＩＡＳ１に接続したトランジスタｔ１、トランジスタｔ２と、トランジスタｔ１のエミッタの流出電流と入力電流の和を一定電流とする定電流回路と、トランジスタのエミッタの流出電流を前記一定電流と同じ電流とする定電流回路と、トランジスタｔ１のコレクタ電流と、トランジスタｔ２のコレクタ電流とを同じ電流とする第１ミラー回路３とを備え、第１ミラー回路３は、トランジスタｔ１のコレクタに、コレクタが接続されたトランジスタｔ３と、トランジスタｔ２のコレクタに、コレクタが接続されたトランジスタｔ４とを有し、トランジスタｔ３とトランジスタｔ１の間の接続点及びトランジスタｔ４とトランジスタｔ２の間の接続点には、Ｖｒｅｆ電圧に基づいた電圧が供給される。 （もっと読む）

【課題】レベル変換の信頼性を向上すると共に構成を簡素化する。
【解決手段】ラッチ回路ＬＡＴの出力ノードＮ２にはトランジスタＴnpが設けられている。このトランジスタＴnpは、入力信号ＩＮ１の論理レベルが遷移する直前の所定期間においてアクティブとなるプリチャージ信号ＰＲＣによってオン状態となり、出力ノードＮ１をローレベル（ＶSS2）にプリチャージする。入力ノードＮ１にはトランジスタＴndが設けられている。トランジスタＴndは入力信号ＩＮ１はローレベルからハイレベルに遷移するとオン状態となり、入力ノードＮ１の電位をローレベル（ＶSS2）に設定する。これによって、ラッチ回路ＬＡＴの記憶内容を確実に更新することができる。 （もっと読む）

【課題】低電圧駆動で駆動される低耐圧素子で構成される論理回路部分と駆動電圧に耐える高耐圧の素子を同一チップのＩＣで構成する場合、高耐圧素子の部分に半導体製造プロセスによる微細加工が適用できず、プロセス工程が増加するという問題があった。
【解決手段】電源供給端子ＶＤＤにソース端子が接続されたＰチャンネル型の第１と第２のＭＯＳトランジスタと、グランドにソース端子が接続されたＮチャンネル型の第３と第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインにソース端子が接続されるＮチャンネル型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのドレインにソース端子が接続されるＮチャンネル型の第６のＭＯＳトランジスタと、第２の電源供給端子ＶＤにソースが接続されたＰチャンネル型の第７と第８のＭＯＳトランジスタとを備える。 （もっと読む）

【課題】高利得、広帯域のトランスインピーダンス増幅器を提供する。
【解決手段】トランスインピーダンス増幅器３９００は、入力及び出力を有する第１の演算増幅器３６０４を備える。第２の演算増幅器３６０６は、入力、及び第１の演算増幅器３６０４の入力に接続する出力を有する。第１のフィードバック素子は、一端を第１の演算増幅器３６０４の非反転入力に接続し、他端を第１の演算増幅器３６０４の反転出力に接続する。第１のフィードバック素子は、第１のキャパシタンス３９０２を備える。第２のフィードバック素子は、一端を第１の演算増幅器３６０４の反転入力に接続し、他端を第１の演算増幅器３６０４の非反転出力に接続する。 （もっと読む）

本発明は、ギガビット／秒程度のデータ速度で、特にレーザ・ダイオード（７００）または変調器を駆動するための駆動回路（１００）を提供する。駆動回路（１０）はレーザ・ダイオード（７００）または変調器を効率的に駆動できる低電圧高速出力段を有する。ドライバ回路（１０）は、一連の回路を備えており、前記一連の回路は、スルーレート制御回路、少なくとも１つのトランスリニア増幅器（２００、２０１、２０２）、プッシュプル段（３００）、および負荷電流を駆動する出力段（４００）を備える。その多様性により、このドライバは他の用途、例えばライン・ドライバ、ケーブル・ドライバ、バックプレーン相互接続用の高速シリアル・インターフェースなどに使用されてよい。ドライバは、高い電力効率でもって、例えば公称３．３Ｖで２．７Ｖまでの低電源電圧で動作することができる。１つの主要な手がかりは、出力段によって生成された大きな信号電流全部を、例えば駆動されるレーザ・ダイオード中で、電源線路で電流を浪費することなく使用することである。
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【課題】 Ｐ１形およびＰ２形のうちの所望の形式で使用することができ、応答速度が速いインタフェース回路を提供する。
【解決手段】 インタフェース回路をＰ１形で使用する場合は端子Ｔ４とＴ６を接続し、Ｐ２形で使用する場合は端子Ｔ５とＴ６，Ｔ７とＴ８をそれぞれ接続する。車両感知信号／Ｄが活性化レベルの「Ｌ」レベルになると、Ｐ１形の場合はフォトトランジスタ６が導通せず、出力端子Ｔ２，Ｔ３間が非導通状態になり、Ｐ２形の場合はフォトトランジスタ６が導通し、出力端子Ｔ２，Ｔ３間が導通状態になる。従来のフォトＭＯＳトランジスタの代わりにフォトトランジスタ６を使用したので、応答速度が速くなる。 （もっと読む）