半導体集積回路装置
【課題】構成を簡略化して消費電力を低減させることができる交流電源駆動の半導体集積回路装置を提供する。
【解決手段】入力信号に応じた論理計算を行わない任意の負荷１ａと当該負荷１ａに直列に接続し、入力信号に応じた論理計算を行う第１の計算部２ａとを備える第１のロジック演算部１０ａと、同様の構成で第１の計算部２ａの代わりに第１の計算部２ａの計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部２ｂとを備え、前記第１のロジック演算部１０ａと並列に接続される第２のロジック演算部１０ｂと、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂの間に接続され、演算された計算結果を保持する保持回路５と、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂに高電圧と低電圧とを相補的に変化させて印加する交流電源３とを備え、論理計算の処理と、計算結果を増幅させて出力する処理とが半周期ごとに交互に実行される。
【解決手段】入力信号に応じた論理計算を行わない任意の負荷１ａと当該負荷１ａに直列に接続し、入力信号に応じた論理計算を行う第１の計算部２ａとを備える第１のロジック演算部１０ａと、同様の構成で第１の計算部２ａの代わりに第１の計算部２ａの計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部２ｂとを備え、前記第１のロジック演算部１０ａと並列に接続される第２のロジック演算部１０ｂと、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂの間に接続され、演算された計算結果を保持する保持回路５と、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂに高電圧と低電圧とを相補的に変化させて印加する交流電源３とを備え、論理計算の処理と、計算結果を増幅させて出力する処理とが半周期ごとに交互に実行される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源で駆動するロジック回路で構成される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、集積回路が大規模化すると共に、動作周波数が高速化している。また、それに伴い、信号のトグル及び容量性負荷の充電と放電によるデバイスの動作を通じて消費されるダイナミック消費電力も大幅に上昇した。ダイナミック消費電力において、負荷に充電したエネルギーは放電するときに全て消費される。ダイナミック消費電力は周波数、電圧、負荷に依存するため、電源電圧の低減化やデバイスの微細化により、ダイナミック消費電力を低減する研究がなされている。
【０００３】
一方、集積回路における消費電力を低減させるために、負荷に充電された電荷を回収する研究（Ｃｈａｒｇｅ Ｒｅｃｏｖｅｒｙ Ｌｏｇｉｃ（以下、電荷回収ロジックとする））がなされている。電荷回収ロジック回路は、ＡＣ電源を使用するものであり、ＡＣ電源の振動によりエネルギーの回収を実現するものである。ＡＣ電源は低電圧から高電圧に上がるときに回路の負荷に充電し、高電圧から低電圧に下がるときに回路の負荷が放電することでエネルギーを電源に戻す。この過程で回路の負荷に充電したエネルギーは放電するときに電源に回収され、次の周期に使われることとなり、回路のダイナミック電流を大幅に削減することができる。
【０００４】
提示されている文献の多くは、この電荷回収ロジックが、消費電力の性能について大きな可能性を秘めていることを示している（例えば、非特許文献１−３を参照）。電荷回収ロジックは、回路エネルギーが熱として消費されずに保持されるため、消費電力について高性能を実現できる。遷移率のような要因の数により、閾値電圧は電荷回収ロジックのエネルギー効率に影響を及ぼすが、電荷回収ロジックは、ＣＭＯＳロジックの基本的な限界であるＣＶ２以下の消費エネルギーで動作することができる（非特許文献４）。
【０００５】
高集積ロジック回路の代表的な例である、低密度パリティコーデック（ＬＤＰＣ）は、近年広く研究されている高符号化率のコーデックである（非特許文献５）。そして、ＬＤＰＣチップは、エラーを訂正するための無線通信分野で広く使用されている。無線通信のアプリケーションにおいては、消費電力が直接電池の寿命に影響を及ぼすことから、消費電力を低減させることがますます重要となってきている。ＬＤＰＣチップの消費電力を低減させることが、最近の研究で重要なテーマとなっており、低消費電力化の主なアイデアは、アーキテクチャとアルゴリズムに注目している（非特許文献６）。どちらのメソッドも、低消費電力を実現するために回路の複雑さを改善することが必要とされる。そして、いくつかの条件で、スピードと消費電力間のトレードオフが考慮されている。
【０００６】
また、ロジック計算をするトランジスタネットワークと計算したロジック値を増幅する２段階構造の回路構成により、電荷の回収を行うＳＢＬ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｂｏｏｓｔ Ｌｏｇｉｃ）という技術が開示されている（非特許文献７）。この技術は、トランジスタネットワークでのロジック計算にＤＣ電圧を用い、増幅回路に電源クロックを用いることで電荷の回収を行う技術である。これに対して、発明者らにより、ＰＢＬ（Ｐｕｌｓｅ Ｂｏｏｓｔ Ｌｏｇｉｃ）という電荷回収ロジックの技術が開示されている（非特許文献３、非特許文献８及び図１３を参照）。この技術は、ＳＢＬと同様に、ロジック計算をするトランジスタネットワークと計算したロジック値を増幅する２段階構造の回路構成であると共に、ロジック計算にも電源クロックを用いることで、より多くの電荷を回収し、低消費電力を実現する技術である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｄ．Ｓｕｖａｋｏｖｉｃ ａｎｄ Ｃ．Ｓａｌａｍａ， ”Ｔｗｏ ｐｈａｓｅ ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋ ａｄｉａｂａｔｉｃ ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｓｃｏｄｅ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ ｌｏｇｉｃ（ａｄｃｖｓｌ）”， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ２０００． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． ＩＳＳＣＣ． ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ｐｐ．３６４−３６５， ２０００．
【非特許文献２】Ｗ．−Ｈ．Ｍａ， Ｊ．Ｃ．Ｋａｏ， Ｖ．Ｓ．Ｓａｔｈｅ， ａｎｄ Ｍ．Ｐａｐａｅｆｔｈｙｍｉｏｕ， ”Ａ １８７ｍｈｚ ｓｕｂｔｈｒｅｓｈｏｌｄ−ｓｕｐｐｌｙ ｒｏｂｕｓｔ ｆｉｒ ｆｉｌｔｅｒ ｗｉｔｈ ｃｈａｒｇｅ−ｒｅｃｏｖｅｒｙ ｌｏｇｉｃ”， ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， ２００９ ｓｙｍｐｏｓｉｕｍ ｏｎ， ｐｐ．２０２−２０３， Ｊｕｎｅ ２００９．
【非特許文献３】Ｙ．Ｚｈａｎｇ， Ｌ．Ｏｋａｍｕｒａ， ａｎｄ Ｔ．Ｙｏｓｈｉｈａｒａ， ”Ａｎ ｅｎｅｒｇｙ ｅｆｆｉｃｉｅｎｃｙ ４−ｂｉｔ ｍｕｌｔｉｐｌｉｅｒ ｗｉｔｈ ｔｗｏ−ｐｈａｓｅ ｎｏｎ−ｏｖｅｒｌａｐ ｃｌｏｃｋ ｄｒｉｖｅｎ ｃｈａｒｇｅ ｒｅｃｏｖｅｒｙ ｌｏｇｉｃ”， Ｅｌｅｃｔｒｏｎｉｃｓ， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．Ｅ９４−Ｃ， ｎｏ．４， ｐｐ．６０５−６１２， Ａｐｒｉｌ ２０１１．
【非特許文献４】Ｗ．Ａｔｈａｓ， Ｌ．Ｓｖｅｎｓｓｏｎ， Ｊ．Ｋｏｌｌｅｒ， Ｎ．Ｔｚａｒｔｚａｎｉｓ ａｎｄ Ｅ．Ｙｉｎｇ−Ｃｈｉｎ Ｃｈｏｕ， ”Ｌｏｗ−ｐｏｗｅｒ ｄｉｇｉｔａｌ ｓｙｓｔｅｍｓ ｂａｓｅｄ ｏｎ ａｄｉａｂａｔｉｃ−ｓｗｉｔｃｈｉｎｇ ｐｒｉｎｃｉｐｌｅｓ”， Ｖｅｒｙ ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬＳＩ） Ｓｙｓｔｅｍｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．２， ｎｏ．４， ｐｐ．３９８−４０７， Ｄｅｃ １９９４．
【非特許文献５】Ｌ．Ｃｈｅｎ， Ｊ．Ｘｕ， Ｉ．Ｄｊｕｒｄｊｅｖｉｃ ａｎｄ Ｓ．Ｌｉｎ， ”Ｎｅａｒ−ｓｈａｎｎｏｎ−ｌｉｍｉｔ ｑｕａｓｉ−ｃｙｃｌｉｃ ｌｏｗ−ｄｅｎｓｉｔｙ ｐａｒｉｔｙ−ｃｈｅｃｋ ｃｏｄｅｓ”， Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．４３， ｎｏ．７， ｐｐ．１０３８−ｌ０４２， ｊｕｌｙ ２００４．
【非特許文献６】Ａ．Ｄａｒａｂｉｈａ， Ａ．Ｃｈａｎ Ｃａｒｕｓｏｎｅ ａｎｄ Ｆ．Ｋｓｃｈｉｓｃｈａｎｇ， ”Ｐｏｗｅｒ ｒｅｄｕｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｌｄｐｃ ｄｅｃｏｄｅｒｓ”， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｊｏｒｎａｌ ｏｆ， ｖｏｌ．４３， ｎｏ．８， ｐｐ．１８３５−１８４５， Ａｕｇ ２００８．
【非特許文献７】Ｙ．Ｚｈａｎｇ， Ｌ．Ｏｋａｍｕｒａ， Ｎ．Ｗａｎｇ ａｎｄ Ｔ．Ｙｏｓｈｉｈａｒａ， ”Ａ １６０ＭＨｚ ４−ｂｉｔ Ｐｉｐｅｌｉｎｅ Ｍｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ Ｃｈａｒｇｅ Ｒｅｃｏｖｅｒｙ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ”， ＳｏＣ Ｄｅｓｉｇｎ Ｃｏｎｆｅｒｅｎｃｅ （ＩＳＯＣＣ）， ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ｐｐ．１２７−１３０， Ｎｏｖ． ２０１０， Ｉｎｃｈｅｏｎ．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記各非特許文献は、消費電力の性能向上について可能性を秘めているものの、低消費電力化という観点では不十分な技術であり、アーキテクチャとアルゴリズムに注目した場合には、回路構成の複雑化も問題となる。
【０００９】
一方、非特許文献７、８に記載の技術は、回路技術により低消費電力化を実現しているが、トランジスタの数が多く、また増幅回路の部分でリーク電流が発生してしまい、消費電力が効率的に低減されていないという課題を有する。
【００１０】
発明者らは、非特許文献８に示す技術のように、アーキテクチャやアルゴリズムに注目するのではなく、新規な低消費電力の回路技術を使用して、高集積ロジック回路の低消費電力化を実現した。本願は、擬似ＮＭＯＳ増幅ロジック（ｐｓｅｕｄｏ−ＮＭＯＳ ｂｏｏｓｔ ｌｏｇｉｃ（ｐＮＢＬ））を提供する。ｐＮＢＬは、増幅機能を有しており、その動作は計算段階と増幅段階とに分けられ、その動作周波数はギガヘルツという高い値に到達する。また、ｐＮＢＬの駆動能力は、他の増幅ロジックと比較して高いものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路装置は、交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第１の計算部とを備える第１のロジック演算手段と、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第１の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部とを備え、前記第１のロジック演算手段と並列に接続される第２のロジック演算手段と、前記第１のロジック演算手段における前記負荷及び前記第１の計算部の間、並びに前記第２のロジック演算手段における前記負荷及び前記第２の計算部の間に接続され、前記第１のロジック演算手段及び前記第２のロジック演算手段にて演算された計算結果を保持する保持手段と、前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、前記第１のロジック演算手段及び前記第２のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されるものである。
【００１２】
このように、本発明に係る半導体集積回路装置においては、ＰＢＬの回路構造におけるプルアップネットワークの構成が入力信号に応じた論理計算を行わない任意の負荷となるため、従来のＰＢＬのように電荷を回収しつつ、プルアップネットワークで外部からの入力信号に対する論理計算を行うことがなく、構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、プルアップネットワークの構成が単純な負荷となることで、消費電力を低減させることが可能になるという効果を奏する。
【００１３】
本発明に係る半導体集積回路装置は、前記電圧印加手段が、一の交流電源により前記第１のロジック演算手段、前記第２のロジック演算手段及び前記保持手段に電圧を印加するものである。
【００１４】
このように、本発明に係る半導体集積回路装置においては、電圧印加手段が、一の交流電源により第１のロジック演算手段、第２のロジック演算手段及び保持手段に電圧を印加するため、交流電源の構成を簡略化することができると共に、第１のロジック演算手段及び第２のロジック演算手段で得られた計算結果の電圧値を、交流電源のクロック信号の振幅値に増幅し、正確な論理演算を実現することができるという効果を奏する。
【００１５】
本発明に係る半導体集積回路装置は、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一の負荷で形成されているものである。
【００１６】
このように、本発明に係る半導体集積回路装置においては、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一の負荷で形成されるため、回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。
【００１７】
本発明に係る半導体集積回路装置は、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、第１の計算部及び第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、電圧印加手段が、第１のロジック演算手段及び第２のロジック演算手段における計算部側と同相の位相で負荷のＰＭＯＳにゲート電圧を印加するものである。
【００１８】
このように、本発明に係る半導体集積回路装置においては、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、第１の計算部及び第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、第１のロジック演算手段及び第２のロジック演算手段における計算部側と同相の位相で負荷のＰＭＯＳにゲート電圧を印加するため、従来のＰＢＬの構成と同様の機能を実現しつつ、従来のＰＢＬと比較して回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。
【００１９】
本発明に係る半導体集積回路装置は、保持手段が、電圧印加手段に接続する前段に、第１のロジック演算手段及び第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるものである。
【００２０】
このように、本発明に係る半導体集積回路装置においては、保持手段が、電圧印加手段に接続する前段に、第１のロジック演算手段及び第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるため、消費電力を低減させることが可能になるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る半導体集積回路装置の機能構成図である。
【図２】第１の実施形態に係る半導体集積回路装置の回路の構造図である。
【図３】ＯＲ回路の回路構成を示す図である。
【図４】第１の実施形態に係る半導体集積回路装置においてｃｌｋ￣が高電位の場合の回路状態を示す図である。
【図５】第１の実施形態に係る半導体集積回路装置においてｃｌｋが高電位の場合の回路状態を示す図である。
【図６】実施例におけるＰＥの構成を示すブロック図である。
【図７】従来のスタティックＣＭＯＳと実施例におけるｐＮＢＬとの間のインターフェース回路を示す図である。
【図８】実施例におけるブリップ回路を示す図である。
【図９】ＣＭＯＳゲートのＰＥとｐＮＢＬゲートのＰＥの消費電力の比較を示す図である。
【図１０】実施例における電源クロックジェネレータとＰＥモジュールを含むテストチップの顕微鏡写真を示す図である。
【図１１】動作周波数の変化に対するシミュレーションの結果と測定結果との比較を示す図である。
【図１２】実施例におけるテストチップの性能をまとめた図である。
【図１３】従来のＰＢＬを示す図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を説明する。本発明は多くの異なる形態で実施可能である。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００２３】
（本発明の第１の実施形態）
本実施形態に係る半導体集積回路装置について、図１ないし図５を用いて説明する。図１は、本実施形態に係る半導体集積回路装置の機能構成図、図２は、本実施形態に係る半導体集積回路装置の回路の構造図、図３は、ＯＲ回路の回路構成を示す図、図４は、本実施形態に係る半導体集積回路装置においてｃｌｋ￣が高電位の場合の回路状態を示す図、図５は、本実施形態に係る半導体集積回路装置においてｃｌｋが高電位の場合の回路状態を示す図である。
【００２４】
図１において、半導体集積回路装置１は、負荷１ａと外部からの入力信号（ｉｎ￣（以下、「￣」はバーを示し、反転値を意味するものとする））に応じて論理計算を行う第１の計算部２ａとが直列に接続されて形成される第１のロジック演算部１０ａと、負荷１ｂと外部からの入力信号（ｉｎ）に応じて論理計算を行う第２の計算部２ｂとが直列に接続されて形成される第２のロジック演算部１０ｂとが並列に接続されている。第１の計算部２ａと第２の計算部２ｂは、計算結果が相補的となるようにそれぞれ論理計算を行う計算部である。すなわち、第１の計算部２ａの計算結果が「１」の場合は、第２の計算部２ｂの計算結果が「０」となり、第１の計算部２ａの計算結果が「０」の場合は、第２の計算部２ｂの計算結果が「１」となる。
【００２５】
第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂにおける負荷側と計算部側には、電圧印加手段としての交流電源３から電源クロック（ｃｌｋ，ｃｌｋ￣）が印加される。電源クロックは、負荷側（負荷１ａと負荷１ｂが接続されている側）と計算部側（第１の計算部２ａと第２の計算部２ｂが接続されている側）とで逆相となっており、高電圧と低電圧とが相補的に印加される。
【００２６】
負荷１ａ及び第１の計算部２ａの間の接続点４ａと、負荷１ｂ及び第２の計算部２ｂの間の接続点４ｂは、保持手段として機能する保持回路５にそれぞれ接続されており、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂで計算された結果は保持回路５で保持される。保持回路５にも、交流電源３の位相と同期するクロック信号（ｃｌｋ，ｃｌｋ￣）が入力され、そのクロック信号を出力値（ｏｕｔ，ｏｕｔ￣）として出力する。先の半周期で第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂが論理計算を行うと共に、計算結果に応じて保持回路５のゲート電圧が印加され、次の半周期では保持回路５にクロック信号が供給されて計算結果が出力される。
【００２７】
なお、保持回路５に入力されるクロック信号を交流電源３から供給することで、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂに印加されるクロック信号と位相を同期させ、出力値をクロック電圧の振幅値に増幅することが可能となる。
【００２８】
以下に、本実施形態に係る半導体集積回路装置の回路構造、動作及びエネルギー性能について説明する。図２に示すように、本願のｐＮＢＬは、図１３のＰＢＬの機能を拡張したものである。図２に示すｐＮＢＬでは、図１３のＰＢＬにおける計算ロジックを行う双方の回路（ロジック計算回路１００，２００）のそれぞれのプルアップネットワーク（ＰＵＮ：Ｐｕｌｌ Ｕｐ Ｎｅｔｗｏｒｋ）１１０，２１０を単一のＰＭＯＳトランジスタ（負荷１ａ，負荷１ｂに相当）に置き換え、置き換えたＰＭＯＳトランジスタのゲートがｃｌｋに接続されている。ｐＮＢＬの動作は、半周期ごとに計算段階と増幅段階とに分かれている。
【００２９】
計算段階では、ｃｌｋが０〜Ｖｄｄ／２の低電圧（以下、ＬＯＷとする）の半周期である間、ｃｌｋ￣はＶｄｄ／２〜Ｖｄｄの高電圧（以下、ＨＩＧＨとする）の半周期となる。ｃｌｋがＬＯＷのとき、ＰＭＯＳ（Ｍ７）とＰＭＯＳ（Ｍ８）は常にＯＮ状態であり、ＰＵＮとして動作し、相補的な外部からの入力信号により、一方のプルダウンネットワーク（ＰＤＮ：Ｐｕｌｌ Ｄｏｗｎ Ｎｅｔｗｏｒｋ）がオンの場合、他方のＰＤＮはオフとなる。
【００３０】
増幅段階では、ｃｌｋがＨＩＧＨの半周期である間、ｃｌｋ￣はＬＯＷの半周期となる。ｃｌｋ￣がＬＯＷであるため、パスゲート（Ｍ５）とパスゲート（Ｍ６）はどちらもオフとなり、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂで生成された電圧は、保持回路５に運ばれない。そして、計算段階で生成された電圧値は、保持回路５に入力されるｃｌｋ電圧の振幅値に増幅されて出力される。
【００３１】
上記動作をより具体的な例を挙げて説明する。ここでは、図３に示すようなＯＲ回路を例として動作を説明する。図３の場合、上部分に記載されている並列回路がＰＵＮで下部分に記載されている直列回路がＰＤＮとなる。したがって、ＯＲ回路の場合は、本実施形態に係る半導体集積回路装置１の回路構造が図４及び図５に示すものとなる。図４（Ａ）及び図５（Ａ）は、半導体集積回路装置１の回路構造を示し、図４（Ｂ）及び図５（Ｂ）は、それぞれの回路構造の状態に対応する周期を示す。図４は、ｃｌｋ￣が高電位でｃｌｋが低電位の場合の回路状態、図５は、ｃｌｋ￣が低電位でｃｌｋが高電位の場合の回路状態である。ここでは、仮に外部からの入力信号がＡ＝１、Ｂ＝１であるとする。
【００３２】
図４の場合、ｃｌｋ￣が高電位で入力値Ａ＝１、Ｂ＝１であることから、第１のロジック演算部１０ａにおいては、ＰＭＯＳ（Ｍ７）及びパスゲート（Ｍ５）はＯＮとなり、ＮＭＯＳ（Ｍ１１）及びＮＭＯＳ（Ｍ１２）はＯＦＦとなる。第２のロジック演算部１０ｂにおいては、ＰＭＯＳ（Ｍ８）、ＮＭＯＳ（Ｍ１３）、ＮＭＯＳ（Ｍ１４）及びパスゲート（Ｍ６）が全てＯＮとなる。
【００３３】
したがって、第１のロジック演算部１０ａで生成された電圧によりＰＭＯＳ（Ｍ４）及びＮＭＯＳ（Ｍ２）のゲート電圧がＨＩＧＨとなるため、ＰＭＯＳ（Ｍ４）はＯＦＦ、ＮＭＯＳ（Ｍ２）はＯＮとなる。一方、第２のロジック演算部１０ｂでは全てのトランジスタがＯＮであることから、ＰＭＯＳ（Ｍ３）及びＮＭＯＳ（Ｍ１）のゲート電圧がＬＯＷとなるため、ＰＭＯＳ（Ｍ３）はＯＮ、ＮＭＯＳ（Ｍ１）はＯＦＦとなる。このとき、ＰＭＯＳ（Ｍ９）及びＮＭＯＳ（Ｍ１０）はいずれもＯＦＦとなっているため、リーク電流の流れを遮蔽することができる。
【００３４】
次に、半周期後の図５の場合、ｃｌｋが高電位であることから、ＰＭＯＳ（Ｍ７）、パスゲート（Ｍ５）、ＰＭＯＳ（Ｍ８）及びパスゲート（Ｍ６）はいずれもＯＦＦとなる。つまり、この半周期では、第１のロジック演算部１０ａや第２のロジック演算部１０ｂで生成された電圧の影響を受けることはない。一方、保持回路５では、ｃｌｋが高電位であることから、ＰＭＯＳ（Ｍ９）及びＮＭＯＳ（Ｍ１０）がＯＮとなっている。そして、前の半周期で計算された結果（Ｍ１〜Ｍ４のＯＮ／ＯＦＦ状態）にしたがって、ｃｌｋ電圧の振幅値でｏｕｔに「１」、ｏｕｔ￣に「０」が出力される。このように、半周期ごとに論理計算と出力が繰り返して行われる。
【００３５】
なお、上記構成において、負荷１ａ及び負荷１ｂを単一のＰＭＯＳとしたが、抵抗成分を有し、外部からの入力信号に対して論理計算を行わない負荷であればよい。例えば、単一のＮＭＯＳ（この場合、ゲート電圧はｃｌｋ￣となる）や複数のＭＯＳＦＥＴで構成することもできる。また、抵抗で構成することもできる。
【００３６】
また、第１の計算部２ａと第２の計算部２ｂについては、それぞれが相補的に演算を行う構成であればよいが、ＮＭＯＳで構成されるプルダウンネットーワークで構成されることが望ましい。
【００３７】
次にエネルギー性能について説明する。上記のようなｐＮＢＬと従来知られているＰＢＬとを比較すると、ｐＮＢＬは以下の点で優れている。第１に、複雑なＰＵＮが取り除かれることで、回路の複雑性を改善することができる。第２に、ＰＢＬに比べてｐＮＢＬの消費電力が小さいため、ロジック演算部におけるクローバ電流を削減することができる。
【００３８】
ｐＮＢＬの消費電力の分析方法は、非特許文献３でＰＢＬに適用されている手法と同様である。この分析を適用するには、いくつかの仮定が必要であり、ＡＣ電源装置の解析のために、信号が正弦波の形式に簡略化され、トランジスタは全て線形領域で働いているものとする。エネルギー分析は、計算段階におけるエネルギー消費と増幅段階におけるエネルギー消費との２つのパートに分けられる。
【００３９】
ｐＮＢＬの計算段階においては、信号はそれぞれ論理値「０」の場合と論理値「１」の場合とで分析される必要がある。論理値「１」の場合、動作周波数において信号電圧をＶｄｄとＶｄｄ−Ｖｔｈの間で振り、論理値「０」の場合、動作周波数において信号電圧を０とＶｔｈの間で振る。計算段階の負荷容量は、パスゲート（Ｍ５）とパスゲート（Ｍ６）の寄生容量Ｃｐａｓｓであり、したがって、論理値「０」と「１」の両方の条件における電流振幅はωＣｐａｓｓＶｔｈである。ｐＮＢＬの構造が２レール構造であることから、論理値が「０」である可能性と「１」である可能性は同じである。計算段階における１サイクルの消費エネルギーは次式で示される。
【００４０】
【数１】
【００４１】
ここで、Ｒｅはロジック演算部におけるＮＭＯＳデバイスの等価抵抗であり、Ｔは１サイクルの時間である。
【００４２】
ｐＮＢＬの増幅段階においても、分析は論理値「０」の場合と「１」の場合とに分けられる。論理値「０」の場合、計算段階では、出力がＬＯＷの半周期サイクルになっているｃｌｋに接続され、増幅段階でも、出力がＬＯＷの半周期サイクルになっているｃｌｋ￣に接続される。周波数が動作クロックの２倍であることにより、それぞれの半サイクルでの出力値は０とＶｔｈの間で振られる。論理値「１」の場合、動作クロックと同じ周波数において、出力値はＶｄｄとＶｄｄ−Ｖｔｈの間で振られる。ｐＮＢＬゲートの負荷容量をＣＬとすると、電流振幅は論理値「０」と「１」の場合に、それぞれ、２ωＣＬＶｔｈとωＣＬＶｔｈになる。上記の分析によると増幅段階における消費エネルギーは次式で表される。
【００４３】
【数２】
【００４４】
ここで、Ｒｂは保持回路における等価抵抗である。結果として、ｐＮＢＬのエネルギー消費は、
【００４５】
【数３】
【００４６】
となる。ｐＮＢＬ構造において、等価抵抗ＲｂとＲｅは同等であり、負荷容量ＣＬはギガヘルツレベルの動作周波数で数十フェムトファラッドなのに対して、パスゲートＣｐａｓｓの容量はわずか数フェムトファラッドである。これらの前提条件から、式（３）の第１項は第２項よりもはるかに小さくなり、次式のように簡略化される。
【００４７】
【数４】
【００４８】
式（４）は、計算段階の寄与は無視できるほど十分に小さく、主な消費電力は増幅段階で発生することを示している。上記で分析したように、下記の式（５）に示すＰＢＬの消費電力と比較して、本実施形態に係る半導体集積回路装置の構造により消費電力を抑えることができる。
【００４９】
【数５】
【実施例】
【００５０】
上記に示した半導体集積回路装置１に関して、発明者らは、ＬＤＰＣチップの消費電力を低減するのにｐＮＢＬが有効であることを確認するために、電力損失の大部分を占める処理エンジン（ＰＥ）と呼ばれる回路モジュールを構築した。ｐＮＢＬを使用することでＰＥの消費電力が低減されることが実証されると、結果的にＬＤＰＣの総電力が低減されることとなる。
【００５１】
また、ｐＮＢＬを有するＰＥモジュールのテストチップを設計し、標準的なＣＭＯＳのプロセス技術で製造した。詳細は後述するが、シミュレーション結果は、ｐＮＢＬが従来のスタティックＣＭＯＳよりも高いパフォーマンスの消費エネルギーを達成し、高い動作周波数で動作できることを示している。ＰＥが高い動作周波数で動作しているとき、エネルギー消費は、従来のスタティックＣＭＯＳと比較して少ししか低減していない。しかしながら、例えば、４００ＭＨｚぐらいの低い動作周波数で動作しているときは、消費エネルギーは、従来のスタティックＣＭＯＳと比較して大きく低減している。ＬＤＰＣアプリケーションは、数百ＭＨｚの帯域の動作周波数であるため、本願のｐＮＢＬゲートは、従来のスタティックＣＭＯＳ回路に比べてより高い消費エネルギーのパフォーマンスを達成することができる。
【００５２】
以下に実験結果について詳細に説明する。
１．ＰＥの設計
（Ａ）ＰＥについて
処理エンジン（ＰＥ）は、ＬＤＰＣデコーディング回路の構造において、中心となる処理ユニットである。ＬＤＰＣデコーダでは、パリティチェック行列（ＰＣＭ）が必要であり、デコーディングアルゴリズムは、メッセージパッシングアルゴリズム（ＭＰＡ）と呼ばれる。ＭＰＡでは、メッセージを結合するために対数尤度比（ＬＬＲ）が使用される。ＰＥはＬＬＲの計算を実行するために使用される。
【００５３】
図６にＰＥの簡略化したブロック図を示す。ＰＥの目的は、入力ＬＬＲの情報の最小値を見つけてオフセット係数を減算する。そして、このオフセット値をチェックメッセージを更新するために使用する。ＰＥの入力は、２つの５ビットの符号付き数値（符号１ビット、数値４ビット）であり、ＭＰＡアルゴリズムを実行した場合も、その出力は２つの５ビットの符号付き数値である。ＰＥモジュールにおいて、回路は、加算器、ＦＩＦＯ、マルチプレクサ、直覚可能なデジタル回路用のコンパレータを含む。
【００５４】
（Ｂ）ｐＮＢＬのＰＥの設計
従来のスタティックＣＭＯＳと本実施例のｐＮＢＬとの間のインターフェース回路を図７に示す。これらのインターフェースにより、ｐＮＢＬ回路は従来のスタティックＣＭＯＳと互換性を有することができる。スタティックＣＭＯＳ間のインターフェースは、直流の入力信号を交流信号に変換可能で、生成された信号のセットアップ時間と保持時間の間にｐＮＢＬの要件を満たすことができるｐＮＢＬバッファである。ｐＮＢＬとスタティックＣＭＯＳ間のインターフェースは、非特許文献３で示されているものと同じであり、Ａ／Ｄコンバータとして認識することができる。Ａ／Ｄコンバータは、出力がピーク値のときにデータを抽出する。それによる遅延は電源クロックのサイクル時間と比較して小さいものである。
【００５５】
電源クロックを生成するのに、インダクタが磁気エネルギーという形でエネルギーを貯蔵できることから、回路のエネルギーを再利用できるＬＣタンク回路を用いた。そして、エネルギーは次のサイクルで電気エネルギーの形で再利用される。ｐＮＢＬを駆動するには、２相の非重複電源クロック（逆相で同期している電源クロック）が必要であるため、ブリップと呼ばれる参考文献１（Ｗ．Ａｔｈａｓ， Ｌ．Ｓｖｅｎｓｓｏｎ， ａｎｄ Ｎ．Ｔｚａｒｔｚａｎｉｓ， ”Ａ ｒｅｓｏｎａｎｔ ｓｉｇｎａｌ ｄｒｉｖｅｒ ｆｏｒ ｔｗｏ−ｐｈａｓｅ， ａｌｍｏｓｔ−ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋｓ”， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， １９９６， ＩＳＣＡＳ’９６．， ’Ｃｏｎｎｅｃｔｉｎｇ ｔｈｅ ｗｏｒｌｄ’， １９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ， ｖｏｌ．４， ｐｐ．１２９−１３２， １２−１５， Ｍａｙ， １９９６）に記載の回路（図８を参照）を設計した。本実施例のシステムが高いエネルギー効率と高い動作周波数で動作できることを確認するために、シミュレーションでは中央タップのオンチップインダクタモデルを使用する。
【００５６】
（２）本実施例に係るＰＥのテストチップ
（Ａ）計算シミュレーション
消費電力の性能向上を実証するために、ｐＮＢＬのＰＥ設計で用いられたのと同じプロセス技術を用いて、同じアーキテクチャである従来のスタティックＣＭＯＳのＰＥ設計がなされた。ｐＮＢＬは、スタティックＣＭＯＳと互換性を有するため、機能検証の方法は従来のＰＥ回路と同じように、入力データのパターンと出力データの確認で行う。検証結果は、本実施例に係るｐＮＢＬのＰＥが、機能的に正しく動作することを示した。
【００５７】
スタティックＣＭＯＳの場合は、サイクル当たりのエネルギー消費が次式で表される。
【００５８】
【数６】
【００５９】
ここで、ＣＬは負荷容量でＶＤＤは電源電圧である。消費電力のより良いパフォーマンスの向上を達成するには、回路が正常に機能し動作するために、低い動作周波数帯域でより低いＶＤＤが用いられ、高い動作周波数帯域でより高いＶＤＤが必要である。図９は、スタティックＣＭＯＳゲートのＰＥとｐＮＢＬゲートのＰＥの消費電力の比較を示す。図９によると、ｐＮＢＬゲートのＰＥを用いたＬＤＰＣチップは、この帯域において、スタティックＣＭＯＳゲートよりもよりいい消費エネルギーのパフォーマンスを達成していることがわかる。
【００６０】
（Ｂ）テストチップの測定
本実施例におけるｐＮＢＬのＰＥモジュールは、上述したようにＣＭＯＳプロセス技術で製造されている。図１０は、電源クロックジェネレータとＰＥモジュールを含むテストチップの顕微鏡写真を示している。電源クロックジェネレータで使用されている中央タップのオンチップインダクタは３ｎＨであり、オフチップコンデンサは電源クロックジェネレータの共振周波数を調整するために使用されている。
【００６１】
まず、処理エンジンの機能がテストされ、その結果、テストチップは上記の各周波数で正しく機能することが示された。
【００６２】
図１１に、動作周波数の変化に対するシミュレーションの結果と測定結果とを比較して示す。測定結果の傾向は、シミュレーション結果と同じであるが、測定された消費エネルギーは、シミュレーションの結果よりも少し大きい。これは、線抵抗のような測定要素がシミュレーションには含まれていないからである。図１２にテストチップの性能をまとめて示す。
【００６３】
（３）結論
本発明に係る新規な構造の電荷回収ロジック（ｐＮＢＬ）は、他の電荷回収ロジックと比較して高速であり、また少ないトランジスタにより低消費電力である。ＬＤＰＣデコードシステムの処理エンジンは、本発明に係る電荷回収ロジックで設計され、標準的なＣＭＯＳプロセス技術で実装される。そして、電荷回収ロジックの低消費電力の優位性が確認できた。
以上のことから、本発明に係る電荷回収ロジックは高速で低消費電力を実現していることがわかる。
【符号の説明】
【００６４】
１ 半導体集積回路装置
１ａ，１ｂ 負荷
２ａ 第１の計算部
２ｂ 第２の計算部
３ 交流電源
４ａ，４ｂ 接続点
５ 保持回路
１０ａ 第１のロジック演算部
１０ｂ 第２のロジック演算部
１００，２００ ロジック計算回路
１１０，２１０ プルアップネットワーク
【技術分野】
【０００１】
本発明は、交流電源で駆動するロジック回路で構成される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、集積回路が大規模化すると共に、動作周波数が高速化している。また、それに伴い、信号のトグル及び容量性負荷の充電と放電によるデバイスの動作を通じて消費されるダイナミック消費電力も大幅に上昇した。ダイナミック消費電力において、負荷に充電したエネルギーは放電するときに全て消費される。ダイナミック消費電力は周波数、電圧、負荷に依存するため、電源電圧の低減化やデバイスの微細化により、ダイナミック消費電力を低減する研究がなされている。
【０００３】
一方、集積回路における消費電力を低減させるために、負荷に充電された電荷を回収する研究（Ｃｈａｒｇｅ Ｒｅｃｏｖｅｒｙ Ｌｏｇｉｃ（以下、電荷回収ロジックとする））がなされている。電荷回収ロジック回路は、ＡＣ電源を使用するものであり、ＡＣ電源の振動によりエネルギーの回収を実現するものである。ＡＣ電源は低電圧から高電圧に上がるときに回路の負荷に充電し、高電圧から低電圧に下がるときに回路の負荷が放電することでエネルギーを電源に戻す。この過程で回路の負荷に充電したエネルギーは放電するときに電源に回収され、次の周期に使われることとなり、回路のダイナミック電流を大幅に削減することができる。
【０００４】
提示されている文献の多くは、この電荷回収ロジックが、消費電力の性能について大きな可能性を秘めていることを示している（例えば、非特許文献１−３を参照）。電荷回収ロジックは、回路エネルギーが熱として消費されずに保持されるため、消費電力について高性能を実現できる。遷移率のような要因の数により、閾値電圧は電荷回収ロジックのエネルギー効率に影響を及ぼすが、電荷回収ロジックは、ＣＭＯＳロジックの基本的な限界であるＣＶ２以下の消費エネルギーで動作することができる（非特許文献４）。
【０００５】
高集積ロジック回路の代表的な例である、低密度パリティコーデック（ＬＤＰＣ）は、近年広く研究されている高符号化率のコーデックである（非特許文献５）。そして、ＬＤＰＣチップは、エラーを訂正するための無線通信分野で広く使用されている。無線通信のアプリケーションにおいては、消費電力が直接電池の寿命に影響を及ぼすことから、消費電力を低減させることがますます重要となってきている。ＬＤＰＣチップの消費電力を低減させることが、最近の研究で重要なテーマとなっており、低消費電力化の主なアイデアは、アーキテクチャとアルゴリズムに注目している（非特許文献６）。どちらのメソッドも、低消費電力を実現するために回路の複雑さを改善することが必要とされる。そして、いくつかの条件で、スピードと消費電力間のトレードオフが考慮されている。
【０００６】
また、ロジック計算をするトランジスタネットワークと計算したロジック値を増幅する２段階構造の回路構成により、電荷の回収を行うＳＢＬ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｂｏｏｓｔ Ｌｏｇｉｃ）という技術が開示されている（非特許文献７）。この技術は、トランジスタネットワークでのロジック計算にＤＣ電圧を用い、増幅回路に電源クロックを用いることで電荷の回収を行う技術である。これに対して、発明者らにより、ＰＢＬ（Ｐｕｌｓｅ Ｂｏｏｓｔ Ｌｏｇｉｃ）という電荷回収ロジックの技術が開示されている（非特許文献３、非特許文献８及び図１３を参照）。この技術は、ＳＢＬと同様に、ロジック計算をするトランジスタネットワークと計算したロジック値を増幅する２段階構造の回路構成であると共に、ロジック計算にも電源クロックを用いることで、より多くの電荷を回収し、低消費電力を実現する技術である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｄ．Ｓｕｖａｋｏｖｉｃ ａｎｄ Ｃ．Ｓａｌａｍａ， ”Ｔｗｏ ｐｈａｓｅ ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋ ａｄｉａｂａｔｉｃ ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｓｃｏｄｅ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ ｌｏｇｉｃ（ａｄｃｖｓｌ）”， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ２０００． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． ＩＳＳＣＣ． ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ｐｐ．３６４−３６５， ２０００．
【非特許文献２】Ｗ．−Ｈ．Ｍａ， Ｊ．Ｃ．Ｋａｏ， Ｖ．Ｓ．Ｓａｔｈｅ， ａｎｄ Ｍ．Ｐａｐａｅｆｔｈｙｍｉｏｕ， ”Ａ １８７ｍｈｚ ｓｕｂｔｈｒｅｓｈｏｌｄ−ｓｕｐｐｌｙ ｒｏｂｕｓｔ ｆｉｒ ｆｉｌｔｅｒ ｗｉｔｈ ｃｈａｒｇｅ−ｒｅｃｏｖｅｒｙ ｌｏｇｉｃ”， ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， ２００９ ｓｙｍｐｏｓｉｕｍ ｏｎ， ｐｐ．２０２−２０３， Ｊｕｎｅ ２００９．
【非特許文献３】Ｙ．Ｚｈａｎｇ， Ｌ．Ｏｋａｍｕｒａ， ａｎｄ Ｔ．Ｙｏｓｈｉｈａｒａ， ”Ａｎ ｅｎｅｒｇｙ ｅｆｆｉｃｉｅｎｃｙ ４−ｂｉｔ ｍｕｌｔｉｐｌｉｅｒ ｗｉｔｈ ｔｗｏ−ｐｈａｓｅ ｎｏｎ−ｏｖｅｒｌａｐ ｃｌｏｃｋ ｄｒｉｖｅｎ ｃｈａｒｇｅ ｒｅｃｏｖｅｒｙ ｌｏｇｉｃ”， Ｅｌｅｃｔｒｏｎｉｃｓ， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．Ｅ９４−Ｃ， ｎｏ．４， ｐｐ．６０５−６１２， Ａｐｒｉｌ ２０１１．
【非特許文献４】Ｗ．Ａｔｈａｓ， Ｌ．Ｓｖｅｎｓｓｏｎ， Ｊ．Ｋｏｌｌｅｒ， Ｎ．Ｔｚａｒｔｚａｎｉｓ ａｎｄ Ｅ．Ｙｉｎｇ−Ｃｈｉｎ Ｃｈｏｕ， ”Ｌｏｗ−ｐｏｗｅｒ ｄｉｇｉｔａｌ ｓｙｓｔｅｍｓ ｂａｓｅｄ ｏｎ ａｄｉａｂａｔｉｃ−ｓｗｉｔｃｈｉｎｇ ｐｒｉｎｃｉｐｌｅｓ”， Ｖｅｒｙ ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬＳＩ） Ｓｙｓｔｅｍｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．２， ｎｏ．４， ｐｐ．３９８−４０７， Ｄｅｃ １９９４．
【非特許文献５】Ｌ．Ｃｈｅｎ， Ｊ．Ｘｕ， Ｉ．Ｄｊｕｒｄｊｅｖｉｃ ａｎｄ Ｓ．Ｌｉｎ， ”Ｎｅａｒ−ｓｈａｎｎｏｎ−ｌｉｍｉｔ ｑｕａｓｉ−ｃｙｃｌｉｃ ｌｏｗ−ｄｅｎｓｉｔｙ ｐａｒｉｔｙ−ｃｈｅｃｋ ｃｏｄｅｓ”， Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ， ｖｏｌ．４３， ｎｏ．７， ｐｐ．１０３８−ｌ０４２， ｊｕｌｙ ２００４．
【非特許文献６】Ａ．Ｄａｒａｂｉｈａ， Ａ．Ｃｈａｎ Ｃａｒｕｓｏｎｅ ａｎｄ Ｆ．Ｋｓｃｈｉｓｃｈａｎｇ， ”Ｐｏｗｅｒ ｒｅｄｕｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｌｄｐｃ ｄｅｃｏｄｅｒｓ”， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｊｏｒｎａｌ ｏｆ， ｖｏｌ．４３， ｎｏ．８， ｐｐ．１８３５−１８４５， Ａｕｇ ２００８．
【非特許文献７】Ｙ．Ｚｈａｎｇ， Ｌ．Ｏｋａｍｕｒａ， Ｎ．Ｗａｎｇ ａｎｄ Ｔ．Ｙｏｓｈｉｈａｒａ， ”Ａ １６０ＭＨｚ ４−ｂｉｔ Ｐｉｐｅｌｉｎｅ Ｍｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ Ｃｈａｒｇｅ Ｒｅｃｏｖｅｒｙ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ”， ＳｏＣ Ｄｅｓｉｇｎ Ｃｏｎｆｅｒｅｎｃｅ （ＩＳＯＣＣ）， ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ｐｐ．１２７−１３０， Ｎｏｖ． ２０１０， Ｉｎｃｈｅｏｎ．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記各非特許文献は、消費電力の性能向上について可能性を秘めているものの、低消費電力化という観点では不十分な技術であり、アーキテクチャとアルゴリズムに注目した場合には、回路構成の複雑化も問題となる。
【０００９】
一方、非特許文献７、８に記載の技術は、回路技術により低消費電力化を実現しているが、トランジスタの数が多く、また増幅回路の部分でリーク電流が発生してしまい、消費電力が効率的に低減されていないという課題を有する。
【００１０】
発明者らは、非特許文献８に示す技術のように、アーキテクチャやアルゴリズムに注目するのではなく、新規な低消費電力の回路技術を使用して、高集積ロジック回路の低消費電力化を実現した。本願は、擬似ＮＭＯＳ増幅ロジック（ｐｓｅｕｄｏ−ＮＭＯＳ ｂｏｏｓｔ ｌｏｇｉｃ（ｐＮＢＬ））を提供する。ｐＮＢＬは、増幅機能を有しており、その動作は計算段階と増幅段階とに分けられ、その動作周波数はギガヘルツという高い値に到達する。また、ｐＮＢＬの駆動能力は、他の増幅ロジックと比較して高いものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路装置は、交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第１の計算部とを備える第１のロジック演算手段と、抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第１の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部とを備え、前記第１のロジック演算手段と並列に接続される第２のロジック演算手段と、前記第１のロジック演算手段における前記負荷及び前記第１の計算部の間、並びに前記第２のロジック演算手段における前記負荷及び前記第２の計算部の間に接続され、前記第１のロジック演算手段及び前記第２のロジック演算手段にて演算された計算結果を保持する保持手段と、前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、前記第１のロジック演算手段及び前記第２のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されるものである。
【００１２】
このように、本発明に係る半導体集積回路装置においては、ＰＢＬの回路構造におけるプルアップネットワークの構成が入力信号に応じた論理計算を行わない任意の負荷となるため、従来のＰＢＬのように電荷を回収しつつ、プルアップネットワークで外部からの入力信号に対する論理計算を行うことがなく、構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、プルアップネットワークの構成が単純な負荷となることで、消費電力を低減させることが可能になるという効果を奏する。
【００１３】
本発明に係る半導体集積回路装置は、前記電圧印加手段が、一の交流電源により前記第１のロジック演算手段、前記第２のロジック演算手段及び前記保持手段に電圧を印加するものである。
【００１４】
このように、本発明に係る半導体集積回路装置においては、電圧印加手段が、一の交流電源により第１のロジック演算手段、第２のロジック演算手段及び保持手段に電圧を印加するため、交流電源の構成を簡略化することができると共に、第１のロジック演算手段及び第２のロジック演算手段で得られた計算結果の電圧値を、交流電源のクロック信号の振幅値に増幅し、正確な論理演算を実現することができるという効果を奏する。
【００１５】
本発明に係る半導体集積回路装置は、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一の負荷で形成されているものである。
【００１６】
このように、本発明に係る半導体集積回路装置においては、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一の負荷で形成されるため、回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。
【００１７】
本発明に係る半導体集積回路装置は、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、第１の計算部及び第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、電圧印加手段が、第１のロジック演算手段及び第２のロジック演算手段における計算部側と同相の位相で負荷のＰＭＯＳにゲート電圧を印加するものである。
【００１８】
このように、本発明に係る半導体集積回路装置においては、第１のロジック演算手段及び第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、第１の計算部及び第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、第１のロジック演算手段及び第２のロジック演算手段における計算部側と同相の位相で負荷のＰＭＯＳにゲート電圧を印加するため、従来のＰＢＬの構成と同様の機能を実現しつつ、従来のＰＢＬと比較して回路の構成を簡略化すると共に面積を小さくすることができるという効果を奏する。また、構成が単一の負荷となることで、消費電力を格段に低減させることが可能になるという効果を奏する。
【００１９】
本発明に係る半導体集積回路装置は、保持手段が、電圧印加手段に接続する前段に、第１のロジック演算手段及び第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるものである。
【００２０】
このように、本発明に係る半導体集積回路装置においては、保持手段が、電圧印加手段に接続する前段に、第１のロジック演算手段及び第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えるため、消費電力を低減させることが可能になるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る半導体集積回路装置の機能構成図である。
【図２】第１の実施形態に係る半導体集積回路装置の回路の構造図である。
【図３】ＯＲ回路の回路構成を示す図である。
【図４】第１の実施形態に係る半導体集積回路装置においてｃｌｋ￣が高電位の場合の回路状態を示す図である。
【図５】第１の実施形態に係る半導体集積回路装置においてｃｌｋが高電位の場合の回路状態を示す図である。
【図６】実施例におけるＰＥの構成を示すブロック図である。
【図７】従来のスタティックＣＭＯＳと実施例におけるｐＮＢＬとの間のインターフェース回路を示す図である。
【図８】実施例におけるブリップ回路を示す図である。
【図９】ＣＭＯＳゲートのＰＥとｐＮＢＬゲートのＰＥの消費電力の比較を示す図である。
【図１０】実施例における電源クロックジェネレータとＰＥモジュールを含むテストチップの顕微鏡写真を示す図である。
【図１１】動作周波数の変化に対するシミュレーションの結果と測定結果との比較を示す図である。
【図１２】実施例におけるテストチップの性能をまとめた図である。
【図１３】従来のＰＢＬを示す図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を説明する。本発明は多くの異なる形態で実施可能である。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００２３】
（本発明の第１の実施形態）
本実施形態に係る半導体集積回路装置について、図１ないし図５を用いて説明する。図１は、本実施形態に係る半導体集積回路装置の機能構成図、図２は、本実施形態に係る半導体集積回路装置の回路の構造図、図３は、ＯＲ回路の回路構成を示す図、図４は、本実施形態に係る半導体集積回路装置においてｃｌｋ￣が高電位の場合の回路状態を示す図、図５は、本実施形態に係る半導体集積回路装置においてｃｌｋが高電位の場合の回路状態を示す図である。
【００２４】
図１において、半導体集積回路装置１は、負荷１ａと外部からの入力信号（ｉｎ￣（以下、「￣」はバーを示し、反転値を意味するものとする））に応じて論理計算を行う第１の計算部２ａとが直列に接続されて形成される第１のロジック演算部１０ａと、負荷１ｂと外部からの入力信号（ｉｎ）に応じて論理計算を行う第２の計算部２ｂとが直列に接続されて形成される第２のロジック演算部１０ｂとが並列に接続されている。第１の計算部２ａと第２の計算部２ｂは、計算結果が相補的となるようにそれぞれ論理計算を行う計算部である。すなわち、第１の計算部２ａの計算結果が「１」の場合は、第２の計算部２ｂの計算結果が「０」となり、第１の計算部２ａの計算結果が「０」の場合は、第２の計算部２ｂの計算結果が「１」となる。
【００２５】
第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂにおける負荷側と計算部側には、電圧印加手段としての交流電源３から電源クロック（ｃｌｋ，ｃｌｋ￣）が印加される。電源クロックは、負荷側（負荷１ａと負荷１ｂが接続されている側）と計算部側（第１の計算部２ａと第２の計算部２ｂが接続されている側）とで逆相となっており、高電圧と低電圧とが相補的に印加される。
【００２６】
負荷１ａ及び第１の計算部２ａの間の接続点４ａと、負荷１ｂ及び第２の計算部２ｂの間の接続点４ｂは、保持手段として機能する保持回路５にそれぞれ接続されており、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂで計算された結果は保持回路５で保持される。保持回路５にも、交流電源３の位相と同期するクロック信号（ｃｌｋ，ｃｌｋ￣）が入力され、そのクロック信号を出力値（ｏｕｔ，ｏｕｔ￣）として出力する。先の半周期で第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂが論理計算を行うと共に、計算結果に応じて保持回路５のゲート電圧が印加され、次の半周期では保持回路５にクロック信号が供給されて計算結果が出力される。
【００２７】
なお、保持回路５に入力されるクロック信号を交流電源３から供給することで、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂに印加されるクロック信号と位相を同期させ、出力値をクロック電圧の振幅値に増幅することが可能となる。
【００２８】
以下に、本実施形態に係る半導体集積回路装置の回路構造、動作及びエネルギー性能について説明する。図２に示すように、本願のｐＮＢＬは、図１３のＰＢＬの機能を拡張したものである。図２に示すｐＮＢＬでは、図１３のＰＢＬにおける計算ロジックを行う双方の回路（ロジック計算回路１００，２００）のそれぞれのプルアップネットワーク（ＰＵＮ：Ｐｕｌｌ Ｕｐ Ｎｅｔｗｏｒｋ）１１０，２１０を単一のＰＭＯＳトランジスタ（負荷１ａ，負荷１ｂに相当）に置き換え、置き換えたＰＭＯＳトランジスタのゲートがｃｌｋに接続されている。ｐＮＢＬの動作は、半周期ごとに計算段階と増幅段階とに分かれている。
【００２９】
計算段階では、ｃｌｋが０〜Ｖｄｄ／２の低電圧（以下、ＬＯＷとする）の半周期である間、ｃｌｋ￣はＶｄｄ／２〜Ｖｄｄの高電圧（以下、ＨＩＧＨとする）の半周期となる。ｃｌｋがＬＯＷのとき、ＰＭＯＳ（Ｍ７）とＰＭＯＳ（Ｍ８）は常にＯＮ状態であり、ＰＵＮとして動作し、相補的な外部からの入力信号により、一方のプルダウンネットワーク（ＰＤＮ：Ｐｕｌｌ Ｄｏｗｎ Ｎｅｔｗｏｒｋ）がオンの場合、他方のＰＤＮはオフとなる。
【００３０】
増幅段階では、ｃｌｋがＨＩＧＨの半周期である間、ｃｌｋ￣はＬＯＷの半周期となる。ｃｌｋ￣がＬＯＷであるため、パスゲート（Ｍ５）とパスゲート（Ｍ６）はどちらもオフとなり、第１のロジック演算部１０ａ及び第２のロジック演算部１０ｂで生成された電圧は、保持回路５に運ばれない。そして、計算段階で生成された電圧値は、保持回路５に入力されるｃｌｋ電圧の振幅値に増幅されて出力される。
【００３１】
上記動作をより具体的な例を挙げて説明する。ここでは、図３に示すようなＯＲ回路を例として動作を説明する。図３の場合、上部分に記載されている並列回路がＰＵＮで下部分に記載されている直列回路がＰＤＮとなる。したがって、ＯＲ回路の場合は、本実施形態に係る半導体集積回路装置１の回路構造が図４及び図５に示すものとなる。図４（Ａ）及び図５（Ａ）は、半導体集積回路装置１の回路構造を示し、図４（Ｂ）及び図５（Ｂ）は、それぞれの回路構造の状態に対応する周期を示す。図４は、ｃｌｋ￣が高電位でｃｌｋが低電位の場合の回路状態、図５は、ｃｌｋ￣が低電位でｃｌｋが高電位の場合の回路状態である。ここでは、仮に外部からの入力信号がＡ＝１、Ｂ＝１であるとする。
【００３２】
図４の場合、ｃｌｋ￣が高電位で入力値Ａ＝１、Ｂ＝１であることから、第１のロジック演算部１０ａにおいては、ＰＭＯＳ（Ｍ７）及びパスゲート（Ｍ５）はＯＮとなり、ＮＭＯＳ（Ｍ１１）及びＮＭＯＳ（Ｍ１２）はＯＦＦとなる。第２のロジック演算部１０ｂにおいては、ＰＭＯＳ（Ｍ８）、ＮＭＯＳ（Ｍ１３）、ＮＭＯＳ（Ｍ１４）及びパスゲート（Ｍ６）が全てＯＮとなる。
【００３３】
したがって、第１のロジック演算部１０ａで生成された電圧によりＰＭＯＳ（Ｍ４）及びＮＭＯＳ（Ｍ２）のゲート電圧がＨＩＧＨとなるため、ＰＭＯＳ（Ｍ４）はＯＦＦ、ＮＭＯＳ（Ｍ２）はＯＮとなる。一方、第２のロジック演算部１０ｂでは全てのトランジスタがＯＮであることから、ＰＭＯＳ（Ｍ３）及びＮＭＯＳ（Ｍ１）のゲート電圧がＬＯＷとなるため、ＰＭＯＳ（Ｍ３）はＯＮ、ＮＭＯＳ（Ｍ１）はＯＦＦとなる。このとき、ＰＭＯＳ（Ｍ９）及びＮＭＯＳ（Ｍ１０）はいずれもＯＦＦとなっているため、リーク電流の流れを遮蔽することができる。
【００３４】
次に、半周期後の図５の場合、ｃｌｋが高電位であることから、ＰＭＯＳ（Ｍ７）、パスゲート（Ｍ５）、ＰＭＯＳ（Ｍ８）及びパスゲート（Ｍ６）はいずれもＯＦＦとなる。つまり、この半周期では、第１のロジック演算部１０ａや第２のロジック演算部１０ｂで生成された電圧の影響を受けることはない。一方、保持回路５では、ｃｌｋが高電位であることから、ＰＭＯＳ（Ｍ９）及びＮＭＯＳ（Ｍ１０）がＯＮとなっている。そして、前の半周期で計算された結果（Ｍ１〜Ｍ４のＯＮ／ＯＦＦ状態）にしたがって、ｃｌｋ電圧の振幅値でｏｕｔに「１」、ｏｕｔ￣に「０」が出力される。このように、半周期ごとに論理計算と出力が繰り返して行われる。
【００３５】
なお、上記構成において、負荷１ａ及び負荷１ｂを単一のＰＭＯＳとしたが、抵抗成分を有し、外部からの入力信号に対して論理計算を行わない負荷であればよい。例えば、単一のＮＭＯＳ（この場合、ゲート電圧はｃｌｋ￣となる）や複数のＭＯＳＦＥＴで構成することもできる。また、抵抗で構成することもできる。
【００３６】
また、第１の計算部２ａと第２の計算部２ｂについては、それぞれが相補的に演算を行う構成であればよいが、ＮＭＯＳで構成されるプルダウンネットーワークで構成されることが望ましい。
【００３７】
次にエネルギー性能について説明する。上記のようなｐＮＢＬと従来知られているＰＢＬとを比較すると、ｐＮＢＬは以下の点で優れている。第１に、複雑なＰＵＮが取り除かれることで、回路の複雑性を改善することができる。第２に、ＰＢＬに比べてｐＮＢＬの消費電力が小さいため、ロジック演算部におけるクローバ電流を削減することができる。
【００３８】
ｐＮＢＬの消費電力の分析方法は、非特許文献３でＰＢＬに適用されている手法と同様である。この分析を適用するには、いくつかの仮定が必要であり、ＡＣ電源装置の解析のために、信号が正弦波の形式に簡略化され、トランジスタは全て線形領域で働いているものとする。エネルギー分析は、計算段階におけるエネルギー消費と増幅段階におけるエネルギー消費との２つのパートに分けられる。
【００３９】
ｐＮＢＬの計算段階においては、信号はそれぞれ論理値「０」の場合と論理値「１」の場合とで分析される必要がある。論理値「１」の場合、動作周波数において信号電圧をＶｄｄとＶｄｄ−Ｖｔｈの間で振り、論理値「０」の場合、動作周波数において信号電圧を０とＶｔｈの間で振る。計算段階の負荷容量は、パスゲート（Ｍ５）とパスゲート（Ｍ６）の寄生容量Ｃｐａｓｓであり、したがって、論理値「０」と「１」の両方の条件における電流振幅はωＣｐａｓｓＶｔｈである。ｐＮＢＬの構造が２レール構造であることから、論理値が「０」である可能性と「１」である可能性は同じである。計算段階における１サイクルの消費エネルギーは次式で示される。
【００４０】
【数１】
【００４１】
ここで、Ｒｅはロジック演算部におけるＮＭＯＳデバイスの等価抵抗であり、Ｔは１サイクルの時間である。
【００４２】
ｐＮＢＬの増幅段階においても、分析は論理値「０」の場合と「１」の場合とに分けられる。論理値「０」の場合、計算段階では、出力がＬＯＷの半周期サイクルになっているｃｌｋに接続され、増幅段階でも、出力がＬＯＷの半周期サイクルになっているｃｌｋ￣に接続される。周波数が動作クロックの２倍であることにより、それぞれの半サイクルでの出力値は０とＶｔｈの間で振られる。論理値「１」の場合、動作クロックと同じ周波数において、出力値はＶｄｄとＶｄｄ−Ｖｔｈの間で振られる。ｐＮＢＬゲートの負荷容量をＣＬとすると、電流振幅は論理値「０」と「１」の場合に、それぞれ、２ωＣＬＶｔｈとωＣＬＶｔｈになる。上記の分析によると増幅段階における消費エネルギーは次式で表される。
【００４３】
【数２】
【００４４】
ここで、Ｒｂは保持回路における等価抵抗である。結果として、ｐＮＢＬのエネルギー消費は、
【００４５】
【数３】
【００４６】
となる。ｐＮＢＬ構造において、等価抵抗ＲｂとＲｅは同等であり、負荷容量ＣＬはギガヘルツレベルの動作周波数で数十フェムトファラッドなのに対して、パスゲートＣｐａｓｓの容量はわずか数フェムトファラッドである。これらの前提条件から、式（３）の第１項は第２項よりもはるかに小さくなり、次式のように簡略化される。
【００４７】
【数４】
【００４８】
式（４）は、計算段階の寄与は無視できるほど十分に小さく、主な消費電力は増幅段階で発生することを示している。上記で分析したように、下記の式（５）に示すＰＢＬの消費電力と比較して、本実施形態に係る半導体集積回路装置の構造により消費電力を抑えることができる。
【００４９】
【数５】
【実施例】
【００５０】
上記に示した半導体集積回路装置１に関して、発明者らは、ＬＤＰＣチップの消費電力を低減するのにｐＮＢＬが有効であることを確認するために、電力損失の大部分を占める処理エンジン（ＰＥ）と呼ばれる回路モジュールを構築した。ｐＮＢＬを使用することでＰＥの消費電力が低減されることが実証されると、結果的にＬＤＰＣの総電力が低減されることとなる。
【００５１】
また、ｐＮＢＬを有するＰＥモジュールのテストチップを設計し、標準的なＣＭＯＳのプロセス技術で製造した。詳細は後述するが、シミュレーション結果は、ｐＮＢＬが従来のスタティックＣＭＯＳよりも高いパフォーマンスの消費エネルギーを達成し、高い動作周波数で動作できることを示している。ＰＥが高い動作周波数で動作しているとき、エネルギー消費は、従来のスタティックＣＭＯＳと比較して少ししか低減していない。しかしながら、例えば、４００ＭＨｚぐらいの低い動作周波数で動作しているときは、消費エネルギーは、従来のスタティックＣＭＯＳと比較して大きく低減している。ＬＤＰＣアプリケーションは、数百ＭＨｚの帯域の動作周波数であるため、本願のｐＮＢＬゲートは、従来のスタティックＣＭＯＳ回路に比べてより高い消費エネルギーのパフォーマンスを達成することができる。
【００５２】
以下に実験結果について詳細に説明する。
１．ＰＥの設計
（Ａ）ＰＥについて
処理エンジン（ＰＥ）は、ＬＤＰＣデコーディング回路の構造において、中心となる処理ユニットである。ＬＤＰＣデコーダでは、パリティチェック行列（ＰＣＭ）が必要であり、デコーディングアルゴリズムは、メッセージパッシングアルゴリズム（ＭＰＡ）と呼ばれる。ＭＰＡでは、メッセージを結合するために対数尤度比（ＬＬＲ）が使用される。ＰＥはＬＬＲの計算を実行するために使用される。
【００５３】
図６にＰＥの簡略化したブロック図を示す。ＰＥの目的は、入力ＬＬＲの情報の最小値を見つけてオフセット係数を減算する。そして、このオフセット値をチェックメッセージを更新するために使用する。ＰＥの入力は、２つの５ビットの符号付き数値（符号１ビット、数値４ビット）であり、ＭＰＡアルゴリズムを実行した場合も、その出力は２つの５ビットの符号付き数値である。ＰＥモジュールにおいて、回路は、加算器、ＦＩＦＯ、マルチプレクサ、直覚可能なデジタル回路用のコンパレータを含む。
【００５４】
（Ｂ）ｐＮＢＬのＰＥの設計
従来のスタティックＣＭＯＳと本実施例のｐＮＢＬとの間のインターフェース回路を図７に示す。これらのインターフェースにより、ｐＮＢＬ回路は従来のスタティックＣＭＯＳと互換性を有することができる。スタティックＣＭＯＳ間のインターフェースは、直流の入力信号を交流信号に変換可能で、生成された信号のセットアップ時間と保持時間の間にｐＮＢＬの要件を満たすことができるｐＮＢＬバッファである。ｐＮＢＬとスタティックＣＭＯＳ間のインターフェースは、非特許文献３で示されているものと同じであり、Ａ／Ｄコンバータとして認識することができる。Ａ／Ｄコンバータは、出力がピーク値のときにデータを抽出する。それによる遅延は電源クロックのサイクル時間と比較して小さいものである。
【００５５】
電源クロックを生成するのに、インダクタが磁気エネルギーという形でエネルギーを貯蔵できることから、回路のエネルギーを再利用できるＬＣタンク回路を用いた。そして、エネルギーは次のサイクルで電気エネルギーの形で再利用される。ｐＮＢＬを駆動するには、２相の非重複電源クロック（逆相で同期している電源クロック）が必要であるため、ブリップと呼ばれる参考文献１（Ｗ．Ａｔｈａｓ， Ｌ．Ｓｖｅｎｓｓｏｎ， ａｎｄ Ｎ．Ｔｚａｒｔｚａｎｉｓ， ”Ａ ｒｅｓｏｎａｎｔ ｓｉｇｎａｌ ｄｒｉｖｅｒ ｆｏｒ ｔｗｏ−ｐｈａｓｅ， ａｌｍｏｓｔ−ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋｓ”， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， １９９６， ＩＳＣＡＳ’９６．， ’Ｃｏｎｎｅｃｔｉｎｇ ｔｈｅ ｗｏｒｌｄ’， １９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ， ｖｏｌ．４， ｐｐ．１２９−１３２， １２−１５， Ｍａｙ， １９９６）に記載の回路（図８を参照）を設計した。本実施例のシステムが高いエネルギー効率と高い動作周波数で動作できることを確認するために、シミュレーションでは中央タップのオンチップインダクタモデルを使用する。
【００５６】
（２）本実施例に係るＰＥのテストチップ
（Ａ）計算シミュレーション
消費電力の性能向上を実証するために、ｐＮＢＬのＰＥ設計で用いられたのと同じプロセス技術を用いて、同じアーキテクチャである従来のスタティックＣＭＯＳのＰＥ設計がなされた。ｐＮＢＬは、スタティックＣＭＯＳと互換性を有するため、機能検証の方法は従来のＰＥ回路と同じように、入力データのパターンと出力データの確認で行う。検証結果は、本実施例に係るｐＮＢＬのＰＥが、機能的に正しく動作することを示した。
【００５７】
スタティックＣＭＯＳの場合は、サイクル当たりのエネルギー消費が次式で表される。
【００５８】
【数６】
【００５９】
ここで、ＣＬは負荷容量でＶＤＤは電源電圧である。消費電力のより良いパフォーマンスの向上を達成するには、回路が正常に機能し動作するために、低い動作周波数帯域でより低いＶＤＤが用いられ、高い動作周波数帯域でより高いＶＤＤが必要である。図９は、スタティックＣＭＯＳゲートのＰＥとｐＮＢＬゲートのＰＥの消費電力の比較を示す。図９によると、ｐＮＢＬゲートのＰＥを用いたＬＤＰＣチップは、この帯域において、スタティックＣＭＯＳゲートよりもよりいい消費エネルギーのパフォーマンスを達成していることがわかる。
【００６０】
（Ｂ）テストチップの測定
本実施例におけるｐＮＢＬのＰＥモジュールは、上述したようにＣＭＯＳプロセス技術で製造されている。図１０は、電源クロックジェネレータとＰＥモジュールを含むテストチップの顕微鏡写真を示している。電源クロックジェネレータで使用されている中央タップのオンチップインダクタは３ｎＨであり、オフチップコンデンサは電源クロックジェネレータの共振周波数を調整するために使用されている。
【００６１】
まず、処理エンジンの機能がテストされ、その結果、テストチップは上記の各周波数で正しく機能することが示された。
【００６２】
図１１に、動作周波数の変化に対するシミュレーションの結果と測定結果とを比較して示す。測定結果の傾向は、シミュレーション結果と同じであるが、測定された消費エネルギーは、シミュレーションの結果よりも少し大きい。これは、線抵抗のような測定要素がシミュレーションには含まれていないからである。図１２にテストチップの性能をまとめて示す。
【００６３】
（３）結論
本発明に係る新規な構造の電荷回収ロジック（ｐＮＢＬ）は、他の電荷回収ロジックと比較して高速であり、また少ないトランジスタにより低消費電力である。ＬＤＰＣデコードシステムの処理エンジンは、本発明に係る電荷回収ロジックで設計され、標準的なＣＭＯＳプロセス技術で実装される。そして、電荷回収ロジックの低消費電力の優位性が確認できた。
以上のことから、本発明に係る電荷回収ロジックは高速で低消費電力を実現していることがわかる。
【符号の説明】
【００６４】
１ 半導体集積回路装置
１ａ，１ｂ 負荷
２ａ 第１の計算部
２ｂ 第２の計算部
３ 交流電源
４ａ，４ｂ 接続点
５ 保持回路
１０ａ 第１のロジック演算部
１０ｂ 第２のロジック演算部
１００，２００ ロジック計算回路
１１０，２１０ プルアップネットワーク
【特許請求の範囲】
【請求項１】
交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、
抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第１の計算部とを備える第１のロジック演算手段と、
抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第１の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部とを備え、前記第１のロジック演算手段と並列に接続される第２のロジック演算手段と、
前記第１のロジック演算手段における前記負荷及び前記第１の計算部の間、並びに前記第２のロジック演算手段における前記負荷及び前記第２の計算部の間に接続され、前記第１のロジック演算手段及び前記第２のロジック演算手段にて演算された計算結果を保持する保持手段と、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、
前記第１のロジック演算手段及び前記第２のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記電圧印加手段が、一の交流電源により前記第１のロジック演算手段、前記第２のロジック演算手段及び前記保持手段に電圧を印加することを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２に記載の半導体集積回路装置において、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷が単一の負荷で形成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体集積回路装置において、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、前記第１の計算部及び前記第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、
前記電圧印加手段が、
前記第１のロジック演算手段及び前記第２のロジック演算手段における計算部側と同相の位相で前記負荷のＰＭＯＳにゲート電圧を印加することを特徴とする半導体集積回路装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体集積回路装置において、
前記保持手段が、
前記電圧印加手段に接続する前段に、前記第１のロジック演算手段及び前記第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えることを特徴とする半導体集積回路装置。
【請求項１】
交流電源のクロック信号を用い、外部からの入力信号に基づいて論理計算した結果を出力信号として出力する半導体集積回路装置において、
抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記入力信号に応じた論理計算を行う第１の計算部とを備える第１のロジック演算手段と、
抵抗成分を有し、前記入力信号に応じた論理計算を行わない任意の負荷と、当該負荷に直列に接続し、前記第１の計算部の計算結果と相補的な計算結果が得られるような論理計算を行う第２の計算部とを備え、前記第１のロジック演算手段と並列に接続される第２のロジック演算手段と、
前記第１のロジック演算手段における前記負荷及び前記第１の計算部の間、並びに前記第２のロジック演算手段における前記負荷及び前記第２の計算部の間に接続され、前記第１のロジック演算手段及び前記第２のロジック演算手段にて演算された計算結果を保持する保持手段と、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷側と計算部側とに、それぞれ高電圧と低電圧とを相補的に変化させて印加すると共に、当該印加される電圧の位相に同期して前記保持手段に電圧を印加する電圧印加手段とを備え、
前記第１のロジック演算手段及び前記第２のロジック演算手段による論理計算の処理と、前記保持手段から計算結果を出力する処理とが、前記電圧印加手段が印加する電圧の位相の半周期ごとに交互に実行されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記電圧印加手段が、一の交流電源により前記第１のロジック演算手段、前記第２のロジック演算手段及び前記保持手段に電圧を印加することを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２に記載の半導体集積回路装置において、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷が単一の負荷で形成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体集積回路装置において、
前記第１のロジック演算手段及び前記第２のロジック演算手段における負荷が単一のＰＭＯＳで形成され、前記第１の計算部及び前記第２の計算部が、ＮＭＯＳのプルダウンネットワークで形成され、
前記電圧印加手段が、
前記第１のロジック演算手段及び前記第２のロジック演算手段における計算部側と同相の位相で前記負荷のＰＭＯＳにゲート電圧を印加することを特徴とする半導体集積回路装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体集積回路装置において、
前記保持手段が、
前記電圧印加手段に接続する前段に、前記第１のロジック演算手段及び前記第２のロジック演算手段から流入するリーク電流を遮蔽する遮蔽手段を備えることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１０】
【公開番号】特開２０１３−１０２３１９（Ｐ２０１３−１０２３１９Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４２４６（Ｐ２０１１−２４４２４６）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
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