ＣＭＯＳ論理回路
【課題】貫通電流を抑制しつつ、ドライブ能力を向上することが可能なＣＭＯＳ論理回路を提供する。
【解決手段】ＣＭＯＳ論理回路は、第１の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、第１、第２のＭＯＳトランジスタで構成される第１のインバータ回路を備える。ＣＭＯＳ論理回路は、第３、第４のＭＯＳトランジスタからなる第２のインバータ回路を備える。ＣＭＯＳ論理回路は、抵抗性素子と並列に接続され、ゲートが第３のＭＯＳトランジスタＰ２の他端に接続された第５のＭＯＳトランジスタを備える。ＣＭＯＳ論理回路は、第１の電圧線と第１の出力端子との間に接続され、ゲートが第３のＭＯＳトランジスタの他端に接続された第６のＭＯＳトランジスタを備える。
【解決手段】ＣＭＯＳ論理回路は、第１の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、第１、第２のＭＯＳトランジスタで構成される第１のインバータ回路を備える。ＣＭＯＳ論理回路は、第３、第４のＭＯＳトランジスタからなる第２のインバータ回路を備える。ＣＭＯＳ論理回路は、抵抗性素子と並列に接続され、ゲートが第３のＭＯＳトランジスタＰ２の他端に接続された第５のＭＯＳトランジスタを備える。ＣＭＯＳ論理回路は、第１の電圧線と第１の出力端子との間に接続され、ゲートが第３のＭＯＳトランジスタの他端に接続された第６のＭＯＳトランジスタを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、ＣＭＯＳ論理回路に関する。
【背景技術】
【０００２】
従来、入力信号を反転または正転し増幅して出力するようにｐＭＯＳトランジスタとｎＭＯＳトランジスタとを相補対接続して構成されたＣＭＯＳインバータ回路を複数段備えるＣＭＯＳ論理回路がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−３０４４６４
【特許文献２】特開平４−１７５０１０
【特許文献３】特開平５−６３５４３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電流を抑制しつつ、ドライブ能力を向上することが可能なＣＭＯＳ論理回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従ったＣＭＯＳ論理回路は、第１の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。ＣＭＯＳ論理回路は、一端が第１の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。ＣＭＯＳ論理回路は、一端が前記抵抗性素子の他端に接続され、他端が第１の出力端子に接続され、ゲートが入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタの他端に接続され、他端が第２の電圧線に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第２のＭＯＳトランジスタと、を有する第１のインバータ回路を備える。ＣＭＯＳ論理回路は、一端が前記第１の電圧線に接続され、他端が第２の出力端子に接続され、ゲートが前記第１の出力端子に接続された第１導電型の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタの他端に接続され、他端が前記第２の電圧線に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続された第２導電型の第４のＭＯＳトランジスタと、を有する第２のインバータ回路を備える。ＣＭＯＳ論理回路は、 前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第３のＭＯＳトランジスタＰ２の他端に接続された第１導電型の第５のＭＯＳトランジスタを備える。ＣＭＯＳ論理回路は、前記第１の電圧線と前記第１の出力端子との間に接続され、ゲートが前記第３のＭＯＳトランジスタの他端に接続された第１導電型の第６のＭＯＳトランジスタ、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るＣＭＯＳ論理回路１００の回路構成の一例を示す回路図である。
【図２】図２は、第１の比較例に係るＣＭＯＳ論理回路１００Ｘの回路構成を示す回路図である。
【図３】図３は、基本的なＣＭＯＳ論理回路の回路構成の一例を示す回路図である。
【図４】図４は、入力電位が低いときに適用される、図３に示すＣＭＯＳ論理回路の構成を改良したＣＭＯＳ論理回路の回路図である。
【図５】図５は、第２の実施形態に係るＣＭＯＳ論理回路２００の回路構成の一例を示す回路図である。
【図６】図６は、第３の実施形態に係るＣＭＯＳ論理回路３００の回路構成の一例を示す回路図である。
【図７】図７は、第４の実施形態に係るＣＭＯＳ論理回路４００の回路構成の一例を示す回路図である。
【図８】図８は、電流源の電圧−電流特性および電圧−インピーダンス特性を示す図である。
【図９】図９は、ダイオードの電圧−電流特性および電圧−インピーダンス特性を示す図である。
【図１０】図１０は、第５の実施形態に係るＣＭＯＳ論理回路５００の回路構成の一例を示す回路図である。
【図１１】図１１は、第６の実施形態に係るＣＭＯＳ論理回路６００の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第１の電圧線が電源に接続され、第２の電源線が接地に接続され、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｎＭＯＳトランジスタである場合について説明する。しかし、回路の極性が逆になる場合、すなわち、第１の電圧線が接地に接続され、第２の電源線が電源に接続され、第１導電型のＭＯＳトランジスタがｎＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｐＭＯＳトランジスタである場合も同様に説明される。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るＣＭＯＳ論理回路１００の回路構成の一例を示す回路図である。
【０００９】
図１に示すように、ＣＭＯＳ論理回路１００は、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００１０】
また、図１に示すように、抵抗性素子Ｒは、第１の電圧線（電源）１に一端が接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端が接続されている。この抵抗性素子Ｒは、印加される電圧に対して非線形となるインピーダンス特性を有する。
【００１１】
例えば、第１の実施形態では、この抵抗性素子Ｒは、図１に示すように、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ３を含む。このＭＯＳトランジスタＰ３は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、直流電圧端子３にゲートが接続されている。すなわち、ＭＯＳトランジスタＰ３は、直流電圧Ｖｃｓがゲートに印加されている。この直流電圧Ｖｃｓと第１の電圧線１の電源電圧Ｖｄｄとの電位差は一定である。
【００１２】
これにより、ＭＯＳトランジスタＰ３は、印加される電圧に対して非線形となるインピーダンス特性を有する。言い換えれば、ＭＯＳトランジスタＰ３は、有限のインピーダンスを持った電流源として機能する。
【００１３】
また、第１のＭＯＳトランジスタＰ１は、抵抗性素子Ｒの他端に一端（ソース）が接続され、第１の出力端子ＯＵＴ１に他端（ドレイン）が接続され、制御電圧Ｖｉｎが入力される入力端子ＩＮにゲートが接続されている。
【００１４】
第２のＭＯＳトランジスタＮ１は、第１のＭＯＳトランジスタＰ１の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線（接地）２に他端（ソース）が接続され、第１のＭＯＳトランジスタＰ１のゲートにゲートが接続されている。
【００１５】
第３のＭＯＳトランジスタＰ２は、第１の電圧線１に一端（ソース）が接続され、第２の出力端子ＯＵＴ２に他端（ドレイン）が接続され、第１の出力端子ＯＵＴ１（第１のＭＯＳトランジスタＰ１の他端（ドレイン））にゲートが接続されている。
【００１６】
第４のＭＯＳトランジスタＮ２は、第３のＭＯＳトランジスタＰ２の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線２に他端（ソース）が接続され、第３のＭＯＳトランジスタＰ２のゲートにゲートが接続されている。
【００１７】
第５のＭＯＳトランジスタＰ４は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間で、抵抗性素子Ｒと並列に接続され、第３のＭＯＳトランジスタＰ２の他端（ドレイン）にゲートが接続されている。
【００１８】
第６のＭＯＳトランジスタＰ５は、第１の電圧線１と第１の出力端子ＯＵＴ１との間に接続され、第３のＭＯＳトランジスタＰ２の他端（ドレイン）にゲートが接続されている。
【００１９】
なお、第１のＭＯＳトランジスタＰ１と第２のＭＯＳトランジスタＮ１とにより、１段目の第１のインバータ回路ＩＮＶ１が構成される。また、第３のＭＯＳトランジスタＰ２と第４のＭＯＳトランジスタＮ２と、により、２段目の第２のインバータ回路ＩＮＶ２が構成される。
【００２０】
すなわち、第１のインバータ回路ＩＮＶ１の入力は、入力端子ＩＮに接続され、第１のインバータ回路ＩＮＶ１の出力は、第１の出力端子ＯＵＴ１に接続されている。また、第２のインバータ回路ＩＮＶ２の入力は、第１のインバータＩＮＶ１の出力に接続され、第２のインバータ回路ＩＮＶ２の出力は、第２の出力端子ＯＵＴ２に接続されている。
【００２１】
次に、以上のような構成を有するＣＭＯＳ論理回路１００の動作について説明する。
【００２２】
以下では、入力端子ＩＮに入力される制御電圧Ｖｉｎがローレベルの場合とハイレベルの場合とに分けて、機能について述べる。なお、以下では、簡単のため、ｎＭＯＳトランジスタの閾値電圧を“Ｖｔｈｎ”と表記し、ｐＭＯＳトランジスタの閾値電圧を“Ｖｔｈｐ”と表記し、電源電圧を“Ｖｄｄ”と表記する。
【００２３】
（ａ）制御電圧Ｖｉｎがローレベルの場合
制御電圧Ｖｉｎがローレベルになると、第２のＭＯＳトランジスタＮ１がオフするとともに、第１のＭＯＳトランジスタＰ１がオンする。これにより、第１の出力端子ＯＵＴ１の電位が上昇する。
【００２４】
そして、第１の出力端子ＯＵＴ１の電位が、Ｖｔｈｎを超えると、第４のＭＯＳトランジスタＮ２がオンする。これにより、第２の出力端子ＯＵＴ２の電位が下降する。
【００２５】
そして、第２の出力端子ＯＵＴ２の電位が、Ｖｄｄ−|Ｖｔｈｐ|未満になれば、第５のＭＯＳトランジスタＰ４および第６のＭＯＳトランジスタＰ５がオンする。
【００２６】
この第６のＭＯＳトランジスタＰ５がオンすることにより、第１の出力端子ＯＵＴ１の電位がＶｄｄ−|Ｖｔｈｐ|より高く上昇して、第３のＭＯＳトランジスタＰ２がオフになる。これにより、第２のインバータ回路ＩＮＶ２の貫通電流は殆ど流れなくなる。
【００２７】
さらに、第５のＭＯＳトランジスタＰ４がオンすることにより、ノードＡ１から電源（第１の電圧線１）側を見たインピーダンスは、抵抗性素子であるＭＯＳトランジスタＰ３のインピーダンスと第５のＭＯＳトランジスタＰ４のインピーダンスの並列接続状態となる。すなわち、該インピーダンスの値は低くなる。
【００２８】
これにより、ノードＡ１の電位が上昇し、第１のＭＯＳトランジスタＰ１のゲート・ソース間電圧が大きくなる。したがって、第１のＭＯＳトランジスタＰ１のオン抵抗が低下して、第１の出力端子ＯＵＴ１の電位が上昇することとなる。このように、ＣＭＯＳ論理回路１００において、正帰還が掛かった状態になる。
【００２９】
ただし、抵抗性素子ＲであるＭＯＳトランジスタＰ３のオン抵抗は０より大きく、また、第６のＭＯＳトランジスタＰ５のオン抵抗も０より大きい。このため、ノードＡ１および第１の出力端子ＯＵＴ１の電位はＶｄｄまで上昇することはなく、或る一定値になる。
【００３０】
（ｂ）制御電圧Ｖｉｎがハイレベルの場合
制御電圧Ｖｉｎがハイレベルになると、第１のＭＯＳトランジスタＰ１がオフするとともに、第２のＭＯＳトランジスタＮ１がオンする。これにより、第１の出力端子ＯＵＴ１の電位が下降する。
【００３１】
そして、第１の出力端子ＯＵＴ１の電位がＶｄｄ−|Ｖｔｈｐ|未満になると、第３のＭＯＳトランジスタＰ２がオンして第２の出力端子ＯＵＴ２の電位が上昇する。
【００３２】
そして、第２の出力端子ＯＵＴ２の電位がＶｄｄ−|Ｖｔｈｐ|より高くなると、第５のＭＯＳトランジスタＰ４および第６のＭＯＳトランジスタＰ５がオフする。
【００３３】
この第６のＭＯＳトランジスタＰ５がオフすることにより、第１の出力端子ＯＵＴ１の電位に対する第６のＭＯＳトランジスタＰ５の影響は無視できるようになる。これにより、第１の出力端子ＯＵＴ１の電位が下降する。
【００３４】
一方、第５のＭＯＳトランジスタＰ４がオフすることにより、ノードＡ１から電源（第１の電圧線１）側を見たインピーダンスは高くなる。これにより、ノードＡ１の電位が下降し、第１のＭＯＳトランジスタＰ１がオフする。したがって、第１のインバータ回路ＩＮＶ１の貫通電流は、殆ど流れなくなる。
【００３５】
そして、第１の出力端子ＯＵＴ１の電位がさらに下降してＶｔｈｎ未満になれば、第４のＭＯＳトランジスタＮ２がオフし、第２のインバータ回路ＩＮＶ２にも貫通電流が殆ど流れなくなる。
【００３６】
以上のように、ＣＭＯＳ論理回路１００は、１段目の第１のインバータ回路ＩＮＶ１および２段目の第２のインバータ回路ＩＮＶ２の貫通電流を抑えることができる。
【００３７】
特に、制御電圧Ｖｉｎがローレベルのとき、第１のインバータ回路ＩＮＶ１の第１のＭＯＳトランジスタＰ１のソース（ノードＡ１）から電源（第１の電圧線１）側を見たインピーダンスは低くなる。これにより、第１のインバータ回路ＩＮＶ１のドライブ能力を向上させることができる。
【００３８】
さらに、制御電圧Ｖｉｎがハイレベルのとき、第１のインバータ回路ＩＮＶ１の第１のＭＯＳトランジスタＰ１のソースから電源（Ｖｄｄ）側を見たインピーダンスは高くなる。これにより、制御電圧Ｖｉｎがハイレベルのとき、第１のＭＯＳトランジスタＰ１をオフしやすくなる。すなわち、第１のインバータ回路ＩＮＶ１の貫通電流をより効果的に抑制することができる。
【００３９】
また、第５、第６のＭＯＳトランジスタＰ４、Ｐ５をｐＭＯＳトランジスタで構成することにより、第５、第６のＭＯＳトランジスタＰ４、Ｐ５を第１、第２のインバータ回路ＩＮ１、ＩＮＶ２と同一基板上に集積できる。
【００４０】
また、抵抗性素子ＲをｐＭＯＳトランジスタで構成することにより、抵抗性素子Ｒを第１、第２のインバータ回路ＩＮ１、ＩＮＶ２と同一基板上に集積できる。
【００４１】
また、抵抗性素子ＲであるＭＯＳトランジスタＰ３が有限のインピーダンスを持つ電流源としての機能を果たすため、印加される電圧が大きいほどインピーダンスが高くなる。これにより、第１、第２のインバータ回路ＩＮ１、ＩＮＶ２の貫通電流を抑える効果を高めることができる。
【００４２】
以上のように、第１の実施形態に係るＣＭＯＳ論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００４３】
（比較例）
ここで、実施形態の比較対象として、比較例について説明する。なお、以下の比較例では、簡単のため、ｎＭＯＳトランジスタの閾値電圧を“Ｖｔｈｎ”と表記し、ｐＭＯＳトランジスタの閾値電圧を“Ｖｔｈｐ”と表記し、電源電圧を“Ｖｄｄ”と表記する。
【００４４】
先ず、実施形態と比較される第１の比較例に係るＣＭＯＳ論理回路について説明する。図２は、第１の比較例に係るＣＭＯＳ論理回路１００Ｘの回路構成を示す回路図である。
【００４５】
図２に示すＣＭＯＳ論理回路１００Ｘにおいて、ｐＭＯＳトランジスタＰ６のゲート電位が０Vであるため、ｐＭＯＳトランジスタＰ６は常時オン状態にある。
【００４６】
例えば、制御電圧Ｖｉｎがローレベルになると、ｎＭＯＳトランジスタＮ１がオフとなり、ｐＭＯＳトランジスタＰ１がオンとなって、第１の出力端子ＯＵＴ１の電位がハイレベルになる。
【００４７】
ｐＭＯＳトランジスタＰ３による電圧降下があるので、第１の出力端子ＯＵＴ１の電位は、Ｖｄｄ-|Ｖｔｈｐ|より高く上昇しない場合がある。したがって、ｎＭＯＳトランジスタＮ２およびｐＭＯＳトランジスタＰ２はオン状態になる。
【００４８】
ただし、ｎＭＯＳトランジスタＮ２のオン抵抗がｐＭＯＳトランジスタＰ２のオン抵抗よりも充分小さくなるように設定されていれば、ｐＭＯＳトランジスタＰ５がオンする電位まで第２の出力端子ＯＵＴ２の電位が下降する。
【００４９】
そして、ｐＭＯＳトランジスタＰ５がオンすれば、第１のインバータ回路ＩＮＶ１の出力レベルがＶｄｄ-|Ｖｔｈｐ|より高く上昇し、ｐＭＯＳトランジスタＰ２がオフする。これにより、第２のインバータ回路ＩＮＶ２の貫通電流は抑えられる。
【００５０】
さらに、上述のように、第１の出力端子ＯＵＴ１の電位がハイレベルになることにより、ｐＭＯＳトランジスタＰ４がオフする。したがって、ノードＡ１から第１の電圧線（電源）１側を見たインピーダンスは、ｐＭＯＳトランジスタＰ３単独のインピーダンスとなるので、該インピーダンスの値は大きくなる。これにより、第１のインバータ回路ＩＮＶ１のドライブ能力が低下してしまう。
【００５１】
一方、制御電圧Ｖｉｎがハイレベルになると、ｎＭＯＳトランジスタＮ１はオンし、ｐＭＯＳトランジスタＰ３の電圧降下によってｐＭＯＳトランジスタＰ１はオフとなる。
【００５２】
したがって、第１の出力端子ＯＵＴ１の電位は、接地電圧付近まで下降し、ｎＭＯＳトランジスタＮ２がオフしてｐＭＯＳトランジスタＰ２はオンする。これにより、第２の出力端子ＯＵＴ２の電位は、電源電圧Ｖｄｄ付近まで上昇するので、ｐＭＯＳトランジスタＰ５はオフになり、回路動作に対する影響は無視できる。
【００５３】
さらに、上述のように、第１の出力端子ＯＵＴ１の電位が接地電圧付近まで下降するので、ｐＭＯＳトランジスタＰ４はオンする。これにより、ノードＡ１から第１の電圧線（電源）側を見たインピーダンスは、ｐＭＯＳトランジスタＰ３とｐＭＯＳトランジスタＰ４のインピーダンスの並列接続状態となり、低下する。
【００５４】
このため、第１のインバータ回路ＩＮＶ１のｐＭＯＳトランジスタＰ１のソース電位が上昇し、ｐＭＯＳトランジスタＰ１はオフしにくくなる。
【００５５】
すなわち、第１のインバータ回路ＩＮＶ１の貫通電流を抑える効果は小さくなってしまう。
【００５６】
このように、第１の比較例に係るＣＭＯＳ論理回路１００Ｘでは、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。
【００５７】
ここで、参考として、第１の比較例の前提となるＣＭＯＳインバータ回路を複数段備える基本的なＣＭＯＳ論理回路について説明する。
【００５８】
図３は、基本的なＣＭＯＳ論理回路の回路構成の一例を示す回路図である。
【００５９】
図３に示すように、ＣＭＯＳ論理回路１００Ｙは、第１のインバータ回路ＩＮＶ１と第２のインバータ回路ＩＮＶ２を２段縦続接続した回路である。
【００６０】
このＣＭＯＳ論理回路１００Ｙの構成は、ＣＭＯＳ入力回路の基本形である。入力端子INには制御電圧Ｖｉｎが入力され、第１の電圧線１には高電位電源が接続されている。制御電圧Ｖｉｎは、ローレベルまたはハイレベルの２値に設定される。
【００６１】
ここで、制御電圧Ｖｉｎが、ローレベルがＶｔｈｎ未満であり、且つハイレベルがＶｄｄ−|Ｖｔｈｐ|より大きくなる条件を満たす場合について説明する。
【００６２】
例えば、制御電圧Ｖｉｎがローレベルのときは、第1のインバータ回路ＩＮＶ１のｎＭＯＳトランジスタＮ１がオフになり、ｐＭＯＳトランジスタＰ１がオンになる。これにより、出力端子ＯＵＴ１の電位がＶｄｄ付近まで上昇する。
【００６３】
一方、制御電圧Ｖｉｎがハイレベルのときは、ｎＭＯＳトランジスタＮ１がオンになり、ｐＭＯＳトランジスタＰ１がオフになる。これにより、出力端子ＯＵＴ１の電位が０V付近まで下降する。
【００６４】
上記いずれの場合も、第１の電圧線（電源）１から第２の電圧線（接地）２に向かって流れる電流は殆どない。
【００６５】
ここで、制御電圧Ｖｉｎのハイレベルが、上記条件を満たさない場合、すなわちＶｄｄ−|Ｖｔｈｐ|未満である場合について検討する。ハイレベルのときの制御電圧ＶｉｎＨのこの関係は、以下の式（１）のように表される。
ＶｉｎＨ＜Ｖｄｄ-|Ｖｔｈｐ| （１）
【００６６】
式（１）に示される関係が成立する場合、制御電圧Ｖｉｎがハイレベルでも、ＭＯＳトランジスタＰ１がオフ状態にならない。このため、第１の電圧線（電源）１から２つのＭＯＳトランジスタＰ１、Ｎ１を経由して第２の電圧線（接地）２に向かって貫通電流が流れる。
【００６７】
また、図４は、入力電位が低いときに適用される、図３に示すＣＭＯＳ論理回路の構成を改良したＣＭＯＳ論理回路の回路図である。
【００６８】
図４に示すＣＭＯＳ論理回路１００Ｚにおいて、ダイオードを構成するｐＭＯＳトランジスタＰ３による電圧降下が発生する。
【００６９】
このため、制御電圧Ｖｉｎがローレベルのとき、第１のインバータ回路ＩＮＶ１の出力がＶｄｄ−|Ｖｔｈｐ|より高く上昇しない場合があり、２段目の第２のインバータ回路ＩＮＶ２のｐＭＯＳトランジスタＰ２がオフせず、第２のインバータ回路ＩＮＶ２に貫通電流が流れ続けることになる。
【００７０】
これらのような、基本的なＣＭＯＳ論理回路の構成を改良した第１の比較例に係るＣＭＯＳ論理回路１００Ｘによっても、既述のように、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。
【００７１】
一方、既述のように、第１の実施形態に係るＣＭＯＳ論理回路は、第１の比較例と比較して、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００７２】
（第２の実施形態）
既述の第１の実施形態では、抵抗性素子がゲートに直流電圧が印加されたｐＭＯＳトランジスタである場合について説明した。
【００７３】
第２の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｎＭＯＳトランジスタである場合について説明する。
【００７４】
図５は、第２の実施形態に係るＣＭＯＳ論理回路２００の回路構成の一例を示す回路図である。なお、図５において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００７５】
図５に示すように、ＣＭＯＳ論理回路２００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００７６】
ここで、第２の実施形態では、抵抗性素子Ｒは、図５に示すように、ディプレッション型ｎＭＯＳトランジスタＤＮ１を含む。このディプレッション型ｎＭＯＳトランジスタＤＮ１は、第１の電圧線１に一端（ドレイン）が接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端（ソース）およびゲートが接続されている。
【００７７】
このディプレッション型ｎＭＯＳトランジスタＤＮ１は、ソース・ゲート間電圧が０Ｖでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型ｎＭＯＳトランジスタＤＮ１を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。
【００７８】
なお、この第２の実施形態に係るＣＭＯＳ論理回路２００のその他の構成は、第１の実施形態と同様である。
【００７９】
また、以上のような構成を有するＣＭＯＳ論理回路２００の動作は、第１の実施形態と同様である。
【００８０】
すなわち、第２の実施形態に係るＣＭＯＳ論理回路によれば、第１の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００８１】
（第３の実施形態）
既述の第２の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｎＭＯＳトランジスタである場合について説明した。
【００８２】
第３の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｐＭＯＳトランジスタである場合について説明する。
図６は、第３の実施形態に係るＣＭＯＳ論理回路３００の回路構成の一例を示す回路図である。なお、図６において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００８３】
図６に示すように、ＣＭＯＳ論理回路３００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００８４】
ここで、第３の実施形態では、抵抗性素子Ｒは、図６に示すように、第１導電型のディプレッション型ｐＭＯＳトランジスタＤＰ１を含む。このディプレッション型ｐＭＯＳトランジスタＤＰ１は、第１の電圧線１に一端（ソース）およびゲートが接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端（ドレイン）が接続されている。
【００８５】
このディプレッション型ｐＭＯＳトランジスタＤＰ１は、ソース・ゲート間電圧が０Vでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型ｐＭＯＳトランジスタＤＰ１を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。
【００８６】
なお、この第３の実施形態に係るＣＭＯＳ論理回路３００のその他の構成は、第１、２の実施形態と同様である。
【００８７】
また、以上のような構成を有するＣＭＯＳ論理回路３００の動作は、第１、２の実施形態と同様である。
【００８８】
すなわち、第３の実施形態に係るＣＭＯＳ論理回路によれば、第１、２の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００８９】
（第４の実施形態）
第４の実施形態では、抵抗性素子がダイオードである場合について説明する。
【００９０】
図７は、第４の実施形態に係るＣＭＯＳ論理回路４００の回路構成の一例を示す回路図である。なお、図７において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００９１】
図７に示すように、ＣＭＯＳ論理回路４００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００９２】
ここで、第４の実施形態では、抵抗性素子Ｒは、図７に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１にアノードが接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）にカソードが接続されている。すなわち、ダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間で、順方向接続されている。
【００９３】
なお、図７では、ダイオードＤ１が1段の例を示しているが、電源電圧Ｖｄｄと制御電圧Ｖｉｎのハイレベルの差異に応じて、複数段にするようにしてもよい。
【００９４】
抵抗性素子ＲにダイオードＤ１を適用することにより、外部から電圧を与える必要が無くなる。
【００９５】
なお、この第４の実施形態に係るＣＭＯＳ論理回路４００のその他の構成は、第１ないし３の実施形態と同様である。
【００９６】
ここで、抵抗性素子Ｒに電流源を用いた場合およびダイオードを用いた場合における特性の違いについて検討する。
【００９７】
図８は、電流源の電圧−電流特性および電圧−インピーダンス特性を示す図である。また、図９は、ダイオードの電圧−電流特性および電圧−インピーダンス特性を示す図である。
【００９８】
図８に示すように、電流源のインピーダンスの電圧依存性は、高電圧側で高インピーダンス、低電圧側で低インピーダンスとなる。
【００９９】
一方、図９に示すように、ダイオードのインピーダンスの電圧依存性は、高電圧側で低インピーダンス、低電圧側で高インピーダンスとなり、電流源の場合と大きく異なる。
【０１００】
このため、第４の実施形態に係るＣＭＯＳ論理回路４００においては、制御電圧Ｖｉｎがハイレベルのとき、第５のＭＯＳトランジスタＰ４がオフになり、ノードＡ１から第１の電圧線（電源）１側を見たインピーダンスがダイオードＤ１単独のインピーダンスになる。このとき、ノードＡ１の電位が下降しようとすると、ダイオードＤ１に掛かる電圧が高くなる。結果として、インピーダンスが低下するという現象が起こる。すなわち、ＣＭＯＳ論理回路４００が負帰還状態になるので、ノードＡ１の電位降下は小さく、第１のトランジスタＰ１をオフする効果が弱くなる。この効果を回避するためには、適切にダイオードＤ１の段数を増やすことが必要になる。
【０１０１】
なお、このようにダイオードを用いたことによる特性の違い以外は、ＣＭＯＳ論理回路４００の動作は、第１ないし３の実施形態と同様である。
【０１０２】
すなわち、第４の実施形態に係るＣＭＯＳ論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１０３】
（第５の実施形態）
既述の第４の実施形態では、抵抗性素子がダイオードである場合について説明について説明した。
【０１０４】
第５の実施形態では、このダイオードをｐＭＯＳトランジスタで構成した例について説明する。
【０１０５】
図１０は、第５の実施形態に係るＣＭＯＳ論理回路５００の回路構成の一例を示す回路図である。なお、図１０において、図９の符号と同じ符号は、第４の実施形態と同様の構成を示す。
【０１０６】
図１０に示すように、ＣＭＯＳ論理回路５００は、第４の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【０１０７】
ここで、第５の実施形態では、抵抗性素子Ｒは、図１０に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、ダイオード接続された（ゲートがドレインに接続された）ｐＭＯＳトランジスタＰ３である。
【０１０８】
この第５の実施形態に係るＣＭＯＳ論理回路５００のその他の構成は、第４の実施形態と同様である。
【０１０９】
また、以上のような構成を有するＣＭＯＳ論理回路５００の動作は、第４の実施形態と同様である。
【０１１０】
すなわち、第５の実施形態に係るＣＭＯＳ論理回路によれば、第４の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１１１】
（第６の実施形態）
既述の第５の実施形態では、ダイオードをｐＭＯＳトランジスタで構成した例について説明について説明した。
【０１１２】
第６の実施形態では、このダイオードをｎＯＳトランジスタで構成した例について説明する。
【０１１３】
図１１、第６の実施形態係るＣＭＯＳ論理回路６０の回路構成の一例を示す回路図である。なお、図１１おいて、図９の符号と同じ符号は、第４の実施形態と同様の構成を示す。
【０１１４】
図１１に示すように、ＣＭＯＳ論理回路６００は、第４の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【０１１５】
ここで、第６の実施形態では、抵抗性素子Ｒは、図１１に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、ダイオード接続された（ゲートがドレインに接続された）ｎＭＯＳトランジスタＮ３である。
【０１１６】
この第６の実施形態に係るＣＭＯＳ論理回路６００のその他の構成は、第４の実施形態と同様である。
【０１１７】
また、以上のような構成を有するＣＭＯＳ論理回路６００の動作は、第４の実施形態と同様である。
【０１１８】
すなわち、第６の実施形態に係るＣＭＯＳ論理回路によれば、第４の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１１９】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１２０】
１ 第１の電圧線
２ 第２の電圧線
３ 直流電圧端子
１００、２００、３００、４００、５００、６００ ＣＭＯＳ論理回路
Ｒ 抵抗性素子
Ｐ１ 第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｎ１ 第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ２ 第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｎ２ 第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ４ 第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ５ 第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
ＩＮ 入力端子
ＯＵＴ１ 第１の出力端子
ＯＵＴ２ 第２の出力端子
【技術分野】
【０００１】
実施形態は、ＣＭＯＳ論理回路に関する。
【背景技術】
【０００２】
従来、入力信号を反転または正転し増幅して出力するようにｐＭＯＳトランジスタとｎＭＯＳトランジスタとを相補対接続して構成されたＣＭＯＳインバータ回路を複数段備えるＣＭＯＳ論理回路がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−３０４４６４
【特許文献２】特開平４−１７５０１０
【特許文献３】特開平５−６３５４３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電流を抑制しつつ、ドライブ能力を向上することが可能なＣＭＯＳ論理回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従ったＣＭＯＳ論理回路は、第１の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。ＣＭＯＳ論理回路は、一端が第１の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。ＣＭＯＳ論理回路は、一端が前記抵抗性素子の他端に接続され、他端が第１の出力端子に接続され、ゲートが入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタの他端に接続され、他端が第２の電圧線に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第２のＭＯＳトランジスタと、を有する第１のインバータ回路を備える。ＣＭＯＳ論理回路は、一端が前記第１の電圧線に接続され、他端が第２の出力端子に接続され、ゲートが前記第１の出力端子に接続された第１導電型の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタの他端に接続され、他端が前記第２の電圧線に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続された第２導電型の第４のＭＯＳトランジスタと、を有する第２のインバータ回路を備える。ＣＭＯＳ論理回路は、 前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第３のＭＯＳトランジスタＰ２の他端に接続された第１導電型の第５のＭＯＳトランジスタを備える。ＣＭＯＳ論理回路は、前記第１の電圧線と前記第１の出力端子との間に接続され、ゲートが前記第３のＭＯＳトランジスタの他端に接続された第１導電型の第６のＭＯＳトランジスタ、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るＣＭＯＳ論理回路１００の回路構成の一例を示す回路図である。
【図２】図２は、第１の比較例に係るＣＭＯＳ論理回路１００Ｘの回路構成を示す回路図である。
【図３】図３は、基本的なＣＭＯＳ論理回路の回路構成の一例を示す回路図である。
【図４】図４は、入力電位が低いときに適用される、図３に示すＣＭＯＳ論理回路の構成を改良したＣＭＯＳ論理回路の回路図である。
【図５】図５は、第２の実施形態に係るＣＭＯＳ論理回路２００の回路構成の一例を示す回路図である。
【図６】図６は、第３の実施形態に係るＣＭＯＳ論理回路３００の回路構成の一例を示す回路図である。
【図７】図７は、第４の実施形態に係るＣＭＯＳ論理回路４００の回路構成の一例を示す回路図である。
【図８】図８は、電流源の電圧−電流特性および電圧−インピーダンス特性を示す図である。
【図９】図９は、ダイオードの電圧−電流特性および電圧−インピーダンス特性を示す図である。
【図１０】図１０は、第５の実施形態に係るＣＭＯＳ論理回路５００の回路構成の一例を示す回路図である。
【図１１】図１１は、第６の実施形態に係るＣＭＯＳ論理回路６００の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第１の電圧線が電源に接続され、第２の電源線が接地に接続され、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｎＭＯＳトランジスタである場合について説明する。しかし、回路の極性が逆になる場合、すなわち、第１の電圧線が接地に接続され、第２の電源線が電源に接続され、第１導電型のＭＯＳトランジスタがｎＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｐＭＯＳトランジスタである場合も同様に説明される。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るＣＭＯＳ論理回路１００の回路構成の一例を示す回路図である。
【０００９】
図１に示すように、ＣＭＯＳ論理回路１００は、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００１０】
また、図１に示すように、抵抗性素子Ｒは、第１の電圧線（電源）１に一端が接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端が接続されている。この抵抗性素子Ｒは、印加される電圧に対して非線形となるインピーダンス特性を有する。
【００１１】
例えば、第１の実施形態では、この抵抗性素子Ｒは、図１に示すように、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ３を含む。このＭＯＳトランジスタＰ３は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、直流電圧端子３にゲートが接続されている。すなわち、ＭＯＳトランジスタＰ３は、直流電圧Ｖｃｓがゲートに印加されている。この直流電圧Ｖｃｓと第１の電圧線１の電源電圧Ｖｄｄとの電位差は一定である。
【００１２】
これにより、ＭＯＳトランジスタＰ３は、印加される電圧に対して非線形となるインピーダンス特性を有する。言い換えれば、ＭＯＳトランジスタＰ３は、有限のインピーダンスを持った電流源として機能する。
【００１３】
また、第１のＭＯＳトランジスタＰ１は、抵抗性素子Ｒの他端に一端（ソース）が接続され、第１の出力端子ＯＵＴ１に他端（ドレイン）が接続され、制御電圧Ｖｉｎが入力される入力端子ＩＮにゲートが接続されている。
【００１４】
第２のＭＯＳトランジスタＮ１は、第１のＭＯＳトランジスタＰ１の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線（接地）２に他端（ソース）が接続され、第１のＭＯＳトランジスタＰ１のゲートにゲートが接続されている。
【００１５】
第３のＭＯＳトランジスタＰ２は、第１の電圧線１に一端（ソース）が接続され、第２の出力端子ＯＵＴ２に他端（ドレイン）が接続され、第１の出力端子ＯＵＴ１（第１のＭＯＳトランジスタＰ１の他端（ドレイン））にゲートが接続されている。
【００１６】
第４のＭＯＳトランジスタＮ２は、第３のＭＯＳトランジスタＰ２の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線２に他端（ソース）が接続され、第３のＭＯＳトランジスタＰ２のゲートにゲートが接続されている。
【００１７】
第５のＭＯＳトランジスタＰ４は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間で、抵抗性素子Ｒと並列に接続され、第３のＭＯＳトランジスタＰ２の他端（ドレイン）にゲートが接続されている。
【００１８】
第６のＭＯＳトランジスタＰ５は、第１の電圧線１と第１の出力端子ＯＵＴ１との間に接続され、第３のＭＯＳトランジスタＰ２の他端（ドレイン）にゲートが接続されている。
【００１９】
なお、第１のＭＯＳトランジスタＰ１と第２のＭＯＳトランジスタＮ１とにより、１段目の第１のインバータ回路ＩＮＶ１が構成される。また、第３のＭＯＳトランジスタＰ２と第４のＭＯＳトランジスタＮ２と、により、２段目の第２のインバータ回路ＩＮＶ２が構成される。
【００２０】
すなわち、第１のインバータ回路ＩＮＶ１の入力は、入力端子ＩＮに接続され、第１のインバータ回路ＩＮＶ１の出力は、第１の出力端子ＯＵＴ１に接続されている。また、第２のインバータ回路ＩＮＶ２の入力は、第１のインバータＩＮＶ１の出力に接続され、第２のインバータ回路ＩＮＶ２の出力は、第２の出力端子ＯＵＴ２に接続されている。
【００２１】
次に、以上のような構成を有するＣＭＯＳ論理回路１００の動作について説明する。
【００２２】
以下では、入力端子ＩＮに入力される制御電圧Ｖｉｎがローレベルの場合とハイレベルの場合とに分けて、機能について述べる。なお、以下では、簡単のため、ｎＭＯＳトランジスタの閾値電圧を“Ｖｔｈｎ”と表記し、ｐＭＯＳトランジスタの閾値電圧を“Ｖｔｈｐ”と表記し、電源電圧を“Ｖｄｄ”と表記する。
【００２３】
（ａ）制御電圧Ｖｉｎがローレベルの場合
制御電圧Ｖｉｎがローレベルになると、第２のＭＯＳトランジスタＮ１がオフするとともに、第１のＭＯＳトランジスタＰ１がオンする。これにより、第１の出力端子ＯＵＴ１の電位が上昇する。
【００２４】
そして、第１の出力端子ＯＵＴ１の電位が、Ｖｔｈｎを超えると、第４のＭＯＳトランジスタＮ２がオンする。これにより、第２の出力端子ＯＵＴ２の電位が下降する。
【００２５】
そして、第２の出力端子ＯＵＴ２の電位が、Ｖｄｄ−|Ｖｔｈｐ|未満になれば、第５のＭＯＳトランジスタＰ４および第６のＭＯＳトランジスタＰ５がオンする。
【００２６】
この第６のＭＯＳトランジスタＰ５がオンすることにより、第１の出力端子ＯＵＴ１の電位がＶｄｄ−|Ｖｔｈｐ|より高く上昇して、第３のＭＯＳトランジスタＰ２がオフになる。これにより、第２のインバータ回路ＩＮＶ２の貫通電流は殆ど流れなくなる。
【００２７】
さらに、第５のＭＯＳトランジスタＰ４がオンすることにより、ノードＡ１から電源（第１の電圧線１）側を見たインピーダンスは、抵抗性素子であるＭＯＳトランジスタＰ３のインピーダンスと第５のＭＯＳトランジスタＰ４のインピーダンスの並列接続状態となる。すなわち、該インピーダンスの値は低くなる。
【００２８】
これにより、ノードＡ１の電位が上昇し、第１のＭＯＳトランジスタＰ１のゲート・ソース間電圧が大きくなる。したがって、第１のＭＯＳトランジスタＰ１のオン抵抗が低下して、第１の出力端子ＯＵＴ１の電位が上昇することとなる。このように、ＣＭＯＳ論理回路１００において、正帰還が掛かった状態になる。
【００２９】
ただし、抵抗性素子ＲであるＭＯＳトランジスタＰ３のオン抵抗は０より大きく、また、第６のＭＯＳトランジスタＰ５のオン抵抗も０より大きい。このため、ノードＡ１および第１の出力端子ＯＵＴ１の電位はＶｄｄまで上昇することはなく、或る一定値になる。
【００３０】
（ｂ）制御電圧Ｖｉｎがハイレベルの場合
制御電圧Ｖｉｎがハイレベルになると、第１のＭＯＳトランジスタＰ１がオフするとともに、第２のＭＯＳトランジスタＮ１がオンする。これにより、第１の出力端子ＯＵＴ１の電位が下降する。
【００３１】
そして、第１の出力端子ＯＵＴ１の電位がＶｄｄ−|Ｖｔｈｐ|未満になると、第３のＭＯＳトランジスタＰ２がオンして第２の出力端子ＯＵＴ２の電位が上昇する。
【００３２】
そして、第２の出力端子ＯＵＴ２の電位がＶｄｄ−|Ｖｔｈｐ|より高くなると、第５のＭＯＳトランジスタＰ４および第６のＭＯＳトランジスタＰ５がオフする。
【００３３】
この第６のＭＯＳトランジスタＰ５がオフすることにより、第１の出力端子ＯＵＴ１の電位に対する第６のＭＯＳトランジスタＰ５の影響は無視できるようになる。これにより、第１の出力端子ＯＵＴ１の電位が下降する。
【００３４】
一方、第５のＭＯＳトランジスタＰ４がオフすることにより、ノードＡ１から電源（第１の電圧線１）側を見たインピーダンスは高くなる。これにより、ノードＡ１の電位が下降し、第１のＭＯＳトランジスタＰ１がオフする。したがって、第１のインバータ回路ＩＮＶ１の貫通電流は、殆ど流れなくなる。
【００３５】
そして、第１の出力端子ＯＵＴ１の電位がさらに下降してＶｔｈｎ未満になれば、第４のＭＯＳトランジスタＮ２がオフし、第２のインバータ回路ＩＮＶ２にも貫通電流が殆ど流れなくなる。
【００３６】
以上のように、ＣＭＯＳ論理回路１００は、１段目の第１のインバータ回路ＩＮＶ１および２段目の第２のインバータ回路ＩＮＶ２の貫通電流を抑えることができる。
【００３７】
特に、制御電圧Ｖｉｎがローレベルのとき、第１のインバータ回路ＩＮＶ１の第１のＭＯＳトランジスタＰ１のソース（ノードＡ１）から電源（第１の電圧線１）側を見たインピーダンスは低くなる。これにより、第１のインバータ回路ＩＮＶ１のドライブ能力を向上させることができる。
【００３８】
さらに、制御電圧Ｖｉｎがハイレベルのとき、第１のインバータ回路ＩＮＶ１の第１のＭＯＳトランジスタＰ１のソースから電源（Ｖｄｄ）側を見たインピーダンスは高くなる。これにより、制御電圧Ｖｉｎがハイレベルのとき、第１のＭＯＳトランジスタＰ１をオフしやすくなる。すなわち、第１のインバータ回路ＩＮＶ１の貫通電流をより効果的に抑制することができる。
【００３９】
また、第５、第６のＭＯＳトランジスタＰ４、Ｐ５をｐＭＯＳトランジスタで構成することにより、第５、第６のＭＯＳトランジスタＰ４、Ｐ５を第１、第２のインバータ回路ＩＮ１、ＩＮＶ２と同一基板上に集積できる。
【００４０】
また、抵抗性素子ＲをｐＭＯＳトランジスタで構成することにより、抵抗性素子Ｒを第１、第２のインバータ回路ＩＮ１、ＩＮＶ２と同一基板上に集積できる。
【００４１】
また、抵抗性素子ＲであるＭＯＳトランジスタＰ３が有限のインピーダンスを持つ電流源としての機能を果たすため、印加される電圧が大きいほどインピーダンスが高くなる。これにより、第１、第２のインバータ回路ＩＮ１、ＩＮＶ２の貫通電流を抑える効果を高めることができる。
【００４２】
以上のように、第１の実施形態に係るＣＭＯＳ論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００４３】
（比較例）
ここで、実施形態の比較対象として、比較例について説明する。なお、以下の比較例では、簡単のため、ｎＭＯＳトランジスタの閾値電圧を“Ｖｔｈｎ”と表記し、ｐＭＯＳトランジスタの閾値電圧を“Ｖｔｈｐ”と表記し、電源電圧を“Ｖｄｄ”と表記する。
【００４４】
先ず、実施形態と比較される第１の比較例に係るＣＭＯＳ論理回路について説明する。図２は、第１の比較例に係るＣＭＯＳ論理回路１００Ｘの回路構成を示す回路図である。
【００４５】
図２に示すＣＭＯＳ論理回路１００Ｘにおいて、ｐＭＯＳトランジスタＰ６のゲート電位が０Vであるため、ｐＭＯＳトランジスタＰ６は常時オン状態にある。
【００４６】
例えば、制御電圧Ｖｉｎがローレベルになると、ｎＭＯＳトランジスタＮ１がオフとなり、ｐＭＯＳトランジスタＰ１がオンとなって、第１の出力端子ＯＵＴ１の電位がハイレベルになる。
【００４７】
ｐＭＯＳトランジスタＰ３による電圧降下があるので、第１の出力端子ＯＵＴ１の電位は、Ｖｄｄ-|Ｖｔｈｐ|より高く上昇しない場合がある。したがって、ｎＭＯＳトランジスタＮ２およびｐＭＯＳトランジスタＰ２はオン状態になる。
【００４８】
ただし、ｎＭＯＳトランジスタＮ２のオン抵抗がｐＭＯＳトランジスタＰ２のオン抵抗よりも充分小さくなるように設定されていれば、ｐＭＯＳトランジスタＰ５がオンする電位まで第２の出力端子ＯＵＴ２の電位が下降する。
【００４９】
そして、ｐＭＯＳトランジスタＰ５がオンすれば、第１のインバータ回路ＩＮＶ１の出力レベルがＶｄｄ-|Ｖｔｈｐ|より高く上昇し、ｐＭＯＳトランジスタＰ２がオフする。これにより、第２のインバータ回路ＩＮＶ２の貫通電流は抑えられる。
【００５０】
さらに、上述のように、第１の出力端子ＯＵＴ１の電位がハイレベルになることにより、ｐＭＯＳトランジスタＰ４がオフする。したがって、ノードＡ１から第１の電圧線（電源）１側を見たインピーダンスは、ｐＭＯＳトランジスタＰ３単独のインピーダンスとなるので、該インピーダンスの値は大きくなる。これにより、第１のインバータ回路ＩＮＶ１のドライブ能力が低下してしまう。
【００５１】
一方、制御電圧Ｖｉｎがハイレベルになると、ｎＭＯＳトランジスタＮ１はオンし、ｐＭＯＳトランジスタＰ３の電圧降下によってｐＭＯＳトランジスタＰ１はオフとなる。
【００５２】
したがって、第１の出力端子ＯＵＴ１の電位は、接地電圧付近まで下降し、ｎＭＯＳトランジスタＮ２がオフしてｐＭＯＳトランジスタＰ２はオンする。これにより、第２の出力端子ＯＵＴ２の電位は、電源電圧Ｖｄｄ付近まで上昇するので、ｐＭＯＳトランジスタＰ５はオフになり、回路動作に対する影響は無視できる。
【００５３】
さらに、上述のように、第１の出力端子ＯＵＴ１の電位が接地電圧付近まで下降するので、ｐＭＯＳトランジスタＰ４はオンする。これにより、ノードＡ１から第１の電圧線（電源）側を見たインピーダンスは、ｐＭＯＳトランジスタＰ３とｐＭＯＳトランジスタＰ４のインピーダンスの並列接続状態となり、低下する。
【００５４】
このため、第１のインバータ回路ＩＮＶ１のｐＭＯＳトランジスタＰ１のソース電位が上昇し、ｐＭＯＳトランジスタＰ１はオフしにくくなる。
【００５５】
すなわち、第１のインバータ回路ＩＮＶ１の貫通電流を抑える効果は小さくなってしまう。
【００５６】
このように、第１の比較例に係るＣＭＯＳ論理回路１００Ｘでは、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。
【００５７】
ここで、参考として、第１の比較例の前提となるＣＭＯＳインバータ回路を複数段備える基本的なＣＭＯＳ論理回路について説明する。
【００５８】
図３は、基本的なＣＭＯＳ論理回路の回路構成の一例を示す回路図である。
【００５９】
図３に示すように、ＣＭＯＳ論理回路１００Ｙは、第１のインバータ回路ＩＮＶ１と第２のインバータ回路ＩＮＶ２を２段縦続接続した回路である。
【００６０】
このＣＭＯＳ論理回路１００Ｙの構成は、ＣＭＯＳ入力回路の基本形である。入力端子INには制御電圧Ｖｉｎが入力され、第１の電圧線１には高電位電源が接続されている。制御電圧Ｖｉｎは、ローレベルまたはハイレベルの２値に設定される。
【００６１】
ここで、制御電圧Ｖｉｎが、ローレベルがＶｔｈｎ未満であり、且つハイレベルがＶｄｄ−|Ｖｔｈｐ|より大きくなる条件を満たす場合について説明する。
【００６２】
例えば、制御電圧Ｖｉｎがローレベルのときは、第1のインバータ回路ＩＮＶ１のｎＭＯＳトランジスタＮ１がオフになり、ｐＭＯＳトランジスタＰ１がオンになる。これにより、出力端子ＯＵＴ１の電位がＶｄｄ付近まで上昇する。
【００６３】
一方、制御電圧Ｖｉｎがハイレベルのときは、ｎＭＯＳトランジスタＮ１がオンになり、ｐＭＯＳトランジスタＰ１がオフになる。これにより、出力端子ＯＵＴ１の電位が０V付近まで下降する。
【００６４】
上記いずれの場合も、第１の電圧線（電源）１から第２の電圧線（接地）２に向かって流れる電流は殆どない。
【００６５】
ここで、制御電圧Ｖｉｎのハイレベルが、上記条件を満たさない場合、すなわちＶｄｄ−|Ｖｔｈｐ|未満である場合について検討する。ハイレベルのときの制御電圧ＶｉｎＨのこの関係は、以下の式（１）のように表される。
ＶｉｎＨ＜Ｖｄｄ-|Ｖｔｈｐ| （１）
【００６６】
式（１）に示される関係が成立する場合、制御電圧Ｖｉｎがハイレベルでも、ＭＯＳトランジスタＰ１がオフ状態にならない。このため、第１の電圧線（電源）１から２つのＭＯＳトランジスタＰ１、Ｎ１を経由して第２の電圧線（接地）２に向かって貫通電流が流れる。
【００６７】
また、図４は、入力電位が低いときに適用される、図３に示すＣＭＯＳ論理回路の構成を改良したＣＭＯＳ論理回路の回路図である。
【００６８】
図４に示すＣＭＯＳ論理回路１００Ｚにおいて、ダイオードを構成するｐＭＯＳトランジスタＰ３による電圧降下が発生する。
【００６９】
このため、制御電圧Ｖｉｎがローレベルのとき、第１のインバータ回路ＩＮＶ１の出力がＶｄｄ−|Ｖｔｈｐ|より高く上昇しない場合があり、２段目の第２のインバータ回路ＩＮＶ２のｐＭＯＳトランジスタＰ２がオフせず、第２のインバータ回路ＩＮＶ２に貫通電流が流れ続けることになる。
【００７０】
これらのような、基本的なＣＭＯＳ論理回路の構成を改良した第１の比較例に係るＣＭＯＳ論理回路１００Ｘによっても、既述のように、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。
【００７１】
一方、既述のように、第１の実施形態に係るＣＭＯＳ論理回路は、第１の比較例と比較して、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００７２】
（第２の実施形態）
既述の第１の実施形態では、抵抗性素子がゲートに直流電圧が印加されたｐＭＯＳトランジスタである場合について説明した。
【００７３】
第２の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｎＭＯＳトランジスタである場合について説明する。
【００７４】
図５は、第２の実施形態に係るＣＭＯＳ論理回路２００の回路構成の一例を示す回路図である。なお、図５において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００７５】
図５に示すように、ＣＭＯＳ論理回路２００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００７６】
ここで、第２の実施形態では、抵抗性素子Ｒは、図５に示すように、ディプレッション型ｎＭＯＳトランジスタＤＮ１を含む。このディプレッション型ｎＭＯＳトランジスタＤＮ１は、第１の電圧線１に一端（ドレイン）が接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端（ソース）およびゲートが接続されている。
【００７７】
このディプレッション型ｎＭＯＳトランジスタＤＮ１は、ソース・ゲート間電圧が０Ｖでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型ｎＭＯＳトランジスタＤＮ１を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。
【００７８】
なお、この第２の実施形態に係るＣＭＯＳ論理回路２００のその他の構成は、第１の実施形態と同様である。
【００７９】
また、以上のような構成を有するＣＭＯＳ論理回路２００の動作は、第１の実施形態と同様である。
【００８０】
すなわち、第２の実施形態に係るＣＭＯＳ論理回路によれば、第１の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００８１】
（第３の実施形態）
既述の第２の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｎＭＯＳトランジスタである場合について説明した。
【００８２】
第３の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型ｐＭＯＳトランジスタである場合について説明する。
図６は、第３の実施形態に係るＣＭＯＳ論理回路３００の回路構成の一例を示す回路図である。なお、図６において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００８３】
図６に示すように、ＣＭＯＳ論理回路３００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００８４】
ここで、第３の実施形態では、抵抗性素子Ｒは、図６に示すように、第１導電型のディプレッション型ｐＭＯＳトランジスタＤＰ１を含む。このディプレッション型ｐＭＯＳトランジスタＤＰ１は、第１の電圧線１に一端（ソース）およびゲートが接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）に他端（ドレイン）が接続されている。
【００８５】
このディプレッション型ｐＭＯＳトランジスタＤＰ１は、ソース・ゲート間電圧が０Vでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型ｐＭＯＳトランジスタＤＰ１を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。
【００８６】
なお、この第３の実施形態に係るＣＭＯＳ論理回路３００のその他の構成は、第１、２の実施形態と同様である。
【００８７】
また、以上のような構成を有するＣＭＯＳ論理回路３００の動作は、第１、２の実施形態と同様である。
【００８８】
すなわち、第３の実施形態に係るＣＭＯＳ論理回路によれば、第１、２の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【００８９】
（第４の実施形態）
第４の実施形態では、抵抗性素子がダイオードである場合について説明する。
【００９０】
図７は、第４の実施形態に係るＣＭＯＳ論理回路４００の回路構成の一例を示す回路図である。なお、図７において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００９１】
図７に示すように、ＣＭＯＳ論理回路４００は、第１の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【００９２】
ここで、第４の実施形態では、抵抗性素子Ｒは、図７に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１にアノードが接続され、第１のＭＯＳトランジスタＰ１の一端（ソース）にカソードが接続されている。すなわち、ダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間で、順方向接続されている。
【００９３】
なお、図７では、ダイオードＤ１が1段の例を示しているが、電源電圧Ｖｄｄと制御電圧Ｖｉｎのハイレベルの差異に応じて、複数段にするようにしてもよい。
【００９４】
抵抗性素子ＲにダイオードＤ１を適用することにより、外部から電圧を与える必要が無くなる。
【００９５】
なお、この第４の実施形態に係るＣＭＯＳ論理回路４００のその他の構成は、第１ないし３の実施形態と同様である。
【００９６】
ここで、抵抗性素子Ｒに電流源を用いた場合およびダイオードを用いた場合における特性の違いについて検討する。
【００９７】
図８は、電流源の電圧−電流特性および電圧−インピーダンス特性を示す図である。また、図９は、ダイオードの電圧−電流特性および電圧−インピーダンス特性を示す図である。
【００９８】
図８に示すように、電流源のインピーダンスの電圧依存性は、高電圧側で高インピーダンス、低電圧側で低インピーダンスとなる。
【００９９】
一方、図９に示すように、ダイオードのインピーダンスの電圧依存性は、高電圧側で低インピーダンス、低電圧側で高インピーダンスとなり、電流源の場合と大きく異なる。
【０１００】
このため、第４の実施形態に係るＣＭＯＳ論理回路４００においては、制御電圧Ｖｉｎがハイレベルのとき、第５のＭＯＳトランジスタＰ４がオフになり、ノードＡ１から第１の電圧線（電源）１側を見たインピーダンスがダイオードＤ１単独のインピーダンスになる。このとき、ノードＡ１の電位が下降しようとすると、ダイオードＤ１に掛かる電圧が高くなる。結果として、インピーダンスが低下するという現象が起こる。すなわち、ＣＭＯＳ論理回路４００が負帰還状態になるので、ノードＡ１の電位降下は小さく、第１のトランジスタＰ１をオフする効果が弱くなる。この効果を回避するためには、適切にダイオードＤ１の段数を増やすことが必要になる。
【０１０１】
なお、このようにダイオードを用いたことによる特性の違い以外は、ＣＭＯＳ論理回路４００の動作は、第１ないし３の実施形態と同様である。
【０１０２】
すなわち、第４の実施形態に係るＣＭＯＳ論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１０３】
（第５の実施形態）
既述の第４の実施形態では、抵抗性素子がダイオードである場合について説明について説明した。
【０１０４】
第５の実施形態では、このダイオードをｐＭＯＳトランジスタで構成した例について説明する。
【０１０５】
図１０は、第５の実施形態に係るＣＭＯＳ論理回路５００の回路構成の一例を示す回路図である。なお、図１０において、図９の符号と同じ符号は、第４の実施形態と同様の構成を示す。
【０１０６】
図１０に示すように、ＣＭＯＳ論理回路５００は、第４の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【０１０７】
ここで、第５の実施形態では、抵抗性素子Ｒは、図１０に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、ダイオード接続された（ゲートがドレインに接続された）ｐＭＯＳトランジスタＰ３である。
【０１０８】
この第５の実施形態に係るＣＭＯＳ論理回路５００のその他の構成は、第４の実施形態と同様である。
【０１０９】
また、以上のような構成を有するＣＭＯＳ論理回路５００の動作は、第４の実施形態と同様である。
【０１１０】
すなわち、第５の実施形態に係るＣＭＯＳ論理回路によれば、第４の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１１１】
（第６の実施形態）
既述の第５の実施形態では、ダイオードをｐＭＯＳトランジスタで構成した例について説明について説明した。
【０１１２】
第６の実施形態では、このダイオードをｎＯＳトランジスタで構成した例について説明する。
【０１１３】
図１１、第６の実施形態係るＣＭＯＳ論理回路６０の回路構成の一例を示す回路図である。なお、図１１おいて、図９の符号と同じ符号は、第４の実施形態と同様の構成を示す。
【０１１４】
図１１に示すように、ＣＭＯＳ論理回路６００は、第４の実施形態と同様に、抵抗性素子Ｒと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ１と、第２導電型の第２のＭＯＳトランジスタＮ１（ｎＭＯＳトランジスタ）と、第２導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ２と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｎ２と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｐ４と、第１導電型の第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｐ５と、を備える。
【０１１５】
ここで、第６の実施形態では、抵抗性素子Ｒは、図１１に示すように、ダイオードＤ１を含む。このダイオードＤ１は、第１の電圧線１と第１のＭＯＳトランジスタＰ１の一端（ソース）との間に接続され、ダイオード接続された（ゲートがドレインに接続された）ｎＭＯＳトランジスタＮ３である。
【０１１６】
この第６の実施形態に係るＣＭＯＳ論理回路６００のその他の構成は、第４の実施形態と同様である。
【０１１７】
また、以上のような構成を有するＣＭＯＳ論理回路６００の動作は、第４の実施形態と同様である。
【０１１８】
すなわち、第６の実施形態に係るＣＭＯＳ論理回路によれば、第４の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。
【０１１９】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１２０】
１ 第１の電圧線
２ 第２の電圧線
３ 直流電圧端子
１００、２００、３００、４００、５００、６００ ＣＭＯＳ論理回路
Ｒ 抵抗性素子
Ｐ１ 第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｎ１ 第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ２ 第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｎ２ 第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ４ 第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
Ｐ５ 第６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
ＩＮ 入力端子
ＯＵＴ１ 第１の出力端子
ＯＵＴ２ 第２の出力端子
【特許請求の範囲】
【請求項１】
一端が第１の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、
一端が前記抵抗性素子の他端に接続され、他端が第１の出力端子に接続され、ゲートが入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタの他端に接続され、他端が第２の電圧線に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第２のＭＯＳトランジスタと、を有する第１のインバータ回路と、
一端が前記第１の電圧線に接続され、他端が第２の出力端子に接続され、ゲートが前記第１の出力端子に接続された第１導電型の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタの他端に接続され、他端が前記第２の電圧線に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続された第２導電型の第４のＭＯＳトランジスタと、を有する第２のインバータ回路と、
前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第３のＭＯＳトランジスタＰ２の他端に接続された第１導電型の第５のＭＯＳトランジスタと、
前記第１の電圧線と前記第１の出力端子との間に接続され、ゲートが前記第３のＭＯＳトランジスタの他端に接続された第１導電型の第６のＭＯＳトランジスタと、
を備えることを特徴とするＣＭＯＳ論理回路。
【請求項２】
前記抵抗性素子は、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間に接続され、直流電圧がゲートに印加される第１導電型のＭＯＳトランジスタを含み、
前記直流電圧と前記第１の電圧線の電圧との電位差が一定であることを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項３】
前記抵抗性素子は、一端が前記第１の電圧線に接続され、他端およびゲートが前記第１のＭＯＳトランジスタの一端に接続された第２導電型のディプレッション型ＭＯＳトランジスタを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項４】
前記抵抗性素子は、一端およびゲートが前記第１の電圧線に接続され、他端が前記第１のＭＯＳトランジスタの一端に接続された第１導電型のディプレッション型ＭＯＳトランジスタを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項５】
前記抵抗性素子は、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、順方向接続されたダイオードを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項６】
前記ダイオードは、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間に接続され、ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項５に記載のＣＭＯＳ論理回路。
【請求項７】
前記第１の電圧線は、電源に接続され、
前記第２の電圧線は、接地に接続され、
第１導電型の前記第１、第３、第５および第６のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、
第２導電型の前記第２および第４のＭＯＳトランジスタは、ｎＭＯＳトランジスタであることを特徴とする請求項１ないし６のいずれか一項に記載のＣＭＯＳ論理回路。
【請求項１】
一端が第１の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、
一端が前記抵抗性素子の他端に接続され、他端が第１の出力端子に接続され、ゲートが入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタの他端に接続され、他端が第２の電圧線に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第２のＭＯＳトランジスタと、を有する第１のインバータ回路と、
一端が前記第１の電圧線に接続され、他端が第２の出力端子に接続され、ゲートが前記第１の出力端子に接続された第１導電型の第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタの他端に接続され、他端が前記第２の電圧線に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続された第２導電型の第４のＭＯＳトランジスタと、を有する第２のインバータ回路と、
前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第３のＭＯＳトランジスタＰ２の他端に接続された第１導電型の第５のＭＯＳトランジスタと、
前記第１の電圧線と前記第１の出力端子との間に接続され、ゲートが前記第３のＭＯＳトランジスタの他端に接続された第１導電型の第６のＭＯＳトランジスタと、
を備えることを特徴とするＣＭＯＳ論理回路。
【請求項２】
前記抵抗性素子は、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間に接続され、直流電圧がゲートに印加される第１導電型のＭＯＳトランジスタを含み、
前記直流電圧と前記第１の電圧線の電圧との電位差が一定であることを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項３】
前記抵抗性素子は、一端が前記第１の電圧線に接続され、他端およびゲートが前記第１のＭＯＳトランジスタの一端に接続された第２導電型のディプレッション型ＭＯＳトランジスタを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項４】
前記抵抗性素子は、一端およびゲートが前記第１の電圧線に接続され、他端が前記第１のＭＯＳトランジスタの一端に接続された第１導電型のディプレッション型ＭＯＳトランジスタを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項５】
前記抵抗性素子は、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間で、順方向接続されたダイオードを含むことを特徴とする請求項１に記載のＣＭＯＳ論理回路。
【請求項６】
前記ダイオードは、前記第１の電圧線と前記第１のＭＯＳトランジスタの一端との間に接続され、ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項５に記載のＣＭＯＳ論理回路。
【請求項７】
前記第１の電圧線は、電源に接続され、
前記第２の電圧線は、接地に接続され、
第１導電型の前記第１、第３、第５および第６のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、
第２導電型の前記第２および第４のＭＯＳトランジスタは、ｎＭＯＳトランジスタであることを特徴とする請求項１ないし６のいずれか一項に記載のＣＭＯＳ論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−４２３６２（Ｐ２０１３−４２３６２Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７８６０（Ｐ２０１１−１７７８６０）
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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