集積回路、集積回路装置及び伝送システム
【課題】回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供する。
【解決手段】
集積回路１は、高位側電源ＶＤＤと出力端子ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ１と、低位側電源ＶＳＳと出力端子ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ１と、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３と、低位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３とを備えている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、及びＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが入力端子ＩＮに接続されている。また、ＮＭＯＳトランジスタＭＮ３のゲートは高位側電源に接続され、ＰＭＯＳトランジスタＭＰ３のゲートは低位側電源に接続されている。
【解決手段】
集積回路１は、高位側電源ＶＤＤと出力端子ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ１と、低位側電源ＶＳＳと出力端子ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ１と、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３と、低位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３とを備えている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、及びＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが入力端子ＩＮに接続されている。また、ＮＭＯＳトランジスタＭＮ３のゲートは高位側電源に接続され、ＰＭＯＳトランジスタＭＰ３のゲートは低位側電源に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、集積回路装置及び伝送システムに関し、特に、入力回路に好適なＣＭＯＳ（complementary
metal oxide semiconductor）集積回路、及び、それを含む集積回路装置及び伝送システムに関する。
【背景技術】
【０００２】
近年の半導体集積回路においては、微細化に伴い素子の製造バラツキが大きくなっている。製造バラツキの引き起こす一つの問題は、回路しきい値電圧（即ち、論理“Ｈ”と論理“Ｌ”とを区別する基準電圧）のバラツキである。回路しきい値電圧のバラツキは、半導体集積回路が規格を満足するように動作する妨げになる。
【０００３】
このような問題は、外部から半導体集積回路に信号を入力するために使用される入力回路において特に顕著になる。近年、デジタル機器が取り扱うデータの大容量化に伴い、ＬＳＩ（large scale integrated circuit）間の信号伝送規格は年々高速化し、規格内に規定される入力回路のタイミングバジェットは厳しくなっている。その一方で、回路しきい値電圧のバラツキは、入力回路においてジッタを発生させる。入力回路は、規格内で割り当てられたタイミングバジェットを満たすためにジッタを小さくすることが必要であり、そのためには、回路しきい値電圧のバラツキを小さくすることが重要である。
【０００４】
回路しきい値電圧のバラツキを低減するための入力回路の構成が、特開平４−８０１４（特許文献１）に開示されている。図１は、特許文献１に開示された入力回路１００の構成を示す回路図である。当該入力回路１００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０３と、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３とを備えている。ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２は、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されており、ＮＭＯＳトランジスタＭＮ１０１、１０２は、低位側電源ＶＳＳと出力端子ＯＵＴの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１０１、１０２、及びＮＭＯＳトランジスタＭＮ１０１、１０２のゲートは、入力端子ＩＮに共通に接続されている。以下では、高位側電源ＶＤＤの電位を「高電位」、低位側電源ＶＳＳの電位を「低電位」という。ここで、「低電位」は、接地電位である。
【０００５】
ＮＭＯＳトランジスタＭＮ１０３は、ＰＭＯＳトランジスタＭＰ１０２に並列に接続されており、このＮＭＯＳトランジスタＭＮ１０３のゲートは高位側電源ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＭＮ１０２に並列にＰＭＯＳトランジスタＭＰ１０３が接続されており、このＰＭＯＳトランジスタＭＰ１０３のゲートは、低位側電源ＶＳＳに接続されている。
【０００６】
図１の入力回路１００は、インバータとして動作する。具体的には、入力端子ＩＮに入力される入力信号が「低電位」である場合、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２が導通するので出力端子ＯＵＴから出力される出力信号は「高電位」になる。一方、入力信号が「高電位」である場合、ＮＭＯＳトランジスタＭＮ１０１、１０２が導通するので、出力信号は「低電位」になる。
【０００７】
図１の構成の入力回路１００は、各ＭＯＳトランジスタのしきい値電圧のバラツキが発生しても、回路しきい値電圧の変動が小さい。以下では、図１の回路構成における回路しきい値電圧の変動の低減の効果について議論する。
【０００８】
ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０３、及びＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３のしきい値電圧が変動すると、入力電圧が入力回路１００の回路しきい値電圧の近傍に達した時に、各ＭＯＳトランジスタの導通抵抗にバラツキが生じることによって回路しきい値電圧に変動が生じる。ここで、入力信号の電圧レベルが入力回路１００の回路しきい値電圧の近傍に達し、ＰＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合について考えよう。図２は、この場合の入力回路１００の等価回路を示している。図２に図示された等価回路から理解されるように、出力端子ＯＵＴの電位ＶＯＵＴは次の式（１）で与えられる：
【数１】
ここで、ＶＤＤは、高位側電源ＶＤＤの電位であり、（Ｒ−ΔＲ）／／（Ｒ＋ΔＲ）は、導通抵抗Ｒ−ΔＲ、Ｒ＋ΔＲが並列に接続された並列接続抵抗の抵抗値である。
【０００９】
一方、単純なＣＭＯＳインバータ（即ち、出力端子と高位側電源ＶＤＤの間にＰＭＯＳトランジスタが、出力端子と低位側電源ＶＳＳの間にＮＭＯＳトランジスタが接続されたインバータ）において、ＰＭＯＳトランジスタの導通抵抗がＲからＲ＋ΔＲに、ＮＭＯＳトランジスタの導通抵抗がＲからＲ−ΔＲにそれぞれ変化した場合の出力端子の電位ＶＯＵＴは、次の式（２）で与えられる：
【数２】
【００１０】
式（１）、（２）の比較から、図１の入力回路１００は、単純なインバータと比較して出力端子ＯＵＴの電位の変動が抑制されることがわかる。換言すれば、ＭＯＳトランジスタの導通抵抗のバラツキが抑制され、回路しきい値電圧のバラツキを抑制する効果が得られる。
【００１１】
しかしながら、図１の回路構成は、回路遅延が増大するという問題がある。例えば、出力端子ＯＵＴが「高電位」にプルアップされる場合の出力抵抗ＲＯＵＴは、図２から理解されるように、式（３）で与えられる：
【数３】
式（３）で与えられる出力抵抗ＲＯＵＴは、単純なインバータの出力抵抗Ｒ＋ΔＲと比較すると、１．５倍程度となる。出力抵抗ＲＯＵＴの増大により、入力回路１００の回路遅延は増大してしまう。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平４−８０１４
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、集積回路が、高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答してノードをプルアップする主プルアップ回路部と、低位側電源とノードとの間に接続され、入力信号に応答してノードをプルダウンする主プルダウン回路部と、高位側電源とノードの間に、主プルアップ回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルアップする抵抗補償プルアップ部と、低位側電源とノードの間に、主プルダウン回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルダウンする抵抗補償プルダウン部とを備えている。抵抗補償プルアップ部は、高位側電源とノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタを含む。第１ＮＭＯＳトランジスタのゲートは、高位側電源に接続されている。抵抗補償プルダウン部は、低位側電源とノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタを含んでいる。第２ＰＭＯＳトランジスタのゲートは低位側電源に接続されている。
【００１５】
当該集積回路は、集積回路装置において外部から信号を入力するための入力回路として使用されることが特に好適である。このような集積回路装置は、伝送システムの受信側ＬＳＩとして使用されることが好適である。
【発明の効果】
【００１６】
本発明によれば、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】従来の入力回路の構成を示す回路図である。
【図２】図１の入力回路の等価回路を示す回路図である。
【図３】本発明の第１の実施形態における集積回路の構成を示す回路図である。
【図４】第１の実施形態の集積回路の等価回路を示す回路図である。
【図５】第１の実施形態の集積回路の変形例を示す回路図である。
【図６】本発明の第２の実施形態における集積回路の構成を示す回路図である。
【図７】本発明の第３の実施形態における集積回路の構成を示す回路図である。
【図８】本発明の第４の実施形態における集積回路の構成を示す回路図である。
【図９】本発明の第１の実施形態の集積回路を適用したＬＳＩの構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
第１の実施形態：
図３は、本発明の第１の実施形態の集積回路１の構成を示す回路図である。第１の実施形態では、集積回路１が、主プルアップ回路部２と、主プルダウン回路部３と、抵抗補償プルアップ部４と、抵抗補償プルダウン部５とを備えている。後述のように、集積回路１は、インバータとして動作し、入力回路として好適に使用される。
【００１９】
主プルアップ回路部２は、高位側電源ＶＤＤと出力端子（出力ノード）ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ１を備えており、入力端子（入力ノード）ＩＮに入力された入力信号が「低電位」のときに出力端子ＯＵＴをプルアップする。ＰＭＯＳトランジスタＭＰ１は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが入力端子ＩＮに接続されている。
【００２０】
主プルダウン回路部３は、低位側電源ＶＳＳ（接地端子）と出力端子ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ１を備えており、入力端子ＩＮに入力された入力信号入力信号が「高電位」の時に出力端子ＯＵＴをプルダウンする。ＮＭＯＳトランジスタＭＮ１は、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが入力端子ＩＮに接続されている。
【００２１】
抵抗補償プルアップ部４は、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３を備えている。ＰＭＯＳトランジスタＭＰ２は、ソースが高位側電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ３のドレインに接続され、ゲートが入力端子ＩＮに接続されている。また、ＮＭＯＳトランジスタＭＮ３は、ソースが出力端子ＯＵＴに接続され、ドレインがＰＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートが高位側電源ＶＤＤに接続されている。この抵抗補償プルアップ部４は、高位側電源ＶＤＤと出力端子ＯＵＴの間に主プルアップ回路部２（ＰＭＯＳトランジスタＭＰ１）と並列に接続されており、主プルアップ回路部２と同様に、入力信号が「低電位」の時に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部４において、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３の位置は入れ替えられてもよい。
【００２２】
抵抗補償プルダウン部５は、低位側電源ＶＳＳと出力端子ＯＵＴの間に直列に接続されたＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３とを備えている。ＮＭＯＳトランジスタＭＮ２は、ソースが低位側電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが入力端子ＩＮに接続されている。また、ＰＭＯＳトランジスタＭＰ３は、ソースが出力端子ＯＵＴに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートが低位側電源ＶＳＳに接続されている。この抵抗補償プルダウン部５は、低位側電源ＶＤＤと出力端子ＯＵＴの間に主プルプルダウン回路部（ＮＭＯＳトランジスタＭＮ１）と並列に接続されており、主プルダウン回路部３と同様に、入力信号が「高電位」の時に出力端子ＯＵＴをプルダウンする。なお、抵抗補償プルダウン部５において、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３の位置は入れ替えられてもよい。
【００２３】
ここで、図３の集積回路１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１で構成される一般的な構成のインバータに、抵抗補償プルアップ部４と抵抗補償プルダウン部５が付加された構成と把握することもできることに留意されたい。
【００２４】
図３の集積回路１は、入力端子ＩＮに入力された入力信号が「高電位」にプルアップされるとＮＭＯＳトランジスタＭＮ１、ＭＮ２がオンされ、出力端子ＯＵＴから出力される出力信号が「低電位」にプルダウンされる。一方、入力端子ＩＮに入力された入力信号が「低電位」にプルダウンされるとＰＭＯＳトランジスタＭＰ１、ＭＰ２がオンされ、出力端子ＯＵＴから出力される出力信号が「高電位」にプルアップされる。このように、図３の集積回路１は、入力信号を反転するインバータとして動作する。
【００２５】
そして、以下で詳細に議論するように、図３の集積回路１は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制することができる。
【００２６】
まず、回路しきい値電圧のバラツキの抑制について議論する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３及びＮＭＯＳトランジスタＭＮ１〜ＭＮ３のしきい値電圧が変動すると、入力電圧が集積回路１の回路しきい値電圧の近傍に達した時に各ＭＯＳトランジスタの導通抵抗に変動が生じる。ここで、入力信号の電圧レベルが集積回路１の回路しきい値電圧の近傍に達し、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３の導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３の導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合について考えよう。ここで、一般的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧のバラツキは、局所的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方について導通抵抗が増大し、他方について導通抵抗が低減するという現象として現れることに留意されたい。
【００２７】
図４は、この場合の集積回路１の等価回路を示している。定性的に重要なことは、抵抗補償プルアップ部４、及び、抵抗補償プルダウン部５のいずれにおいても、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に接続されているため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧のバラツキに起因してそれぞれの導通抵抗が変化しても、その変化がキャンセルされることである。例えば、本実施形態では、ＰＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合でも、抵抗補償プルアップ部４、及び、抵抗補償プルダウン部５それぞれの全体としての導通抵抗は２Ｒで一定である。このため、出力端子ＯＵＴの電位の変動が小さくなり、最終的には、回路しきい値電圧のバラツキも抑制される。
【００２８】
より定量的には、図４に図示された等価回路から理解されるように、出力端子ＯＵＴの電位ＶＯＵＴは次の式（４）で与えられる：
【数４】
ここで、本実施形態の集積回路１について成立する式（４）が、図１の従来の入力回路１００について成立する式（１）と同一であることに留意されたい。このことから理解されるように、本実施形態の集積回路１は、図１の入力回路１００と同等の回路しきい値電圧のバラツキ低減効果を有している。
【００２９】
その一方で本実施形態の集積回路１では、出力抵抗が低減され、回路遅延の増大が抑制される。これは、定性的には、出力端子ＯＵＴから電源（ＶＤＤ又はＶＳＳ）に到達する導通抵抗が小さい電流経路が存在するためである。例えば、本実施形態の集積回路１では、出力端子ＯＵＴをプルアップする電流が流れる経路が２つある。一つは、主プルアップ回路部２（ＰＭＯＳトランジスタＭＰ１）を通過する経路であり、もう一つは抵抗補償プルアップ部４が通過する経路である。このうち、主プルアップ回路部２を通過する経路においては、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が１つであるため、当該経路における導通抵抗は相対的に小さい。図１の入力回路１００では、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が２つであることに留意されたい。このように、本実施形態の集積回路１では、出力端子ＯＵＴをプルアップする電流が流れる経路の導通抵抗が小さくなり、回路遅延の増大が抑制される。
【００３０】
定量的に議論すれば、本実施形態の集積回路１では、出力端子ＯＵＴが「高電位」にプルアップされる場合の出力抵抗ＲＯＵＴは、図４から理解されるように、式（５）で与えられる：
【数５】
式（５）で与えられる本実施形態の集積回路１の出力抵抗ＲＯＵＴは、式（３）で与えられる図１の従来の入力回路１００の出力抵抗ＲＯＵＴの半分程度であり、単純なＣＭＯＳインバータの出力抵抗Ｒ＋ΔＲと比べても、０．７倍程度になる。
【００３１】
出力端子ＯＵＴをプルダウンする電流が流れる経路についても同様の議論が成立する。本実施形態の集積回路では、出力端子ＯＵＴをプルダウンする電流が流れる２つの経路のうち、主プルダウン回路部３（ＮＭＯＳトランジスタＭＮ１）を通過する経路では、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が１つである。したがって、当該経路における導通抵抗は小さい。
【００３２】
このように、本実施形態の集積回路１は、回路しきい値電圧のバラツキを抑制できる一方で、出力抵抗を低減して回路遅延の増大を抑制することができる。
【００３３】
図５は、図３に図示されている本実施形態の集積回路１の使用例を示している。図５の集積回路１Ａは、図３の集積回路１と同一の回路構成を有する２つの集積回路１−１、１−２を備えている。集積回路１−１、１−２は、直列に接続されており、中間ノードＮ１は、集積回路１−１の出力端子及び集積回路１−２の入力端子として機能する。このような構成の集積回路１Ａは、バッファとして動作する。
【００３４】
第２の実施形態：
図６は、本発明の第２の実施形態の集積回路１１の構成を示す回路図である。第２の実施形態では、本実施形態の集積回路１１は、主プルアップ回路部１２と、主プルダウン回路部１３と、抵抗補償プルアップ部１４と、抵抗補償プルダウン部１５と、ＰＭＯＳトランジスタＭＰ１４と、ＮＭＯＳトランジスタＭＮ１４とを備えている。後述のように、集積回路１１は、シュミットトリガ回路として動作し、入力回路として好適に使用される。
【００３５】
主プルアップ回路部１２は、高位側電源ＶＤＤと中間ノードＮ１１の間に接続されたＰＭＯＳトランジスタＭＰ１１を備えており、入力端子ＩＮに入力された入力信号に応答して中間ノードＮ１１をプルアップする。ＰＭＯＳトランジスタＭＰ１１は、ソースが高位側電源ＶＤＤに接続され、ドレインが中間ノードＮ１１に接続され、ゲートが入力端子ＩＮに接続されている。
【００３６】
主プルダウン回路部１３は、低位側電源ＶＳＳと中間ノードＮ１１の間に接続されたＮＭＯＳトランジスタＭＮ１１を備えており、入力端子ＩＮに入力された入力信号に応答して中間ノードＮ１１をプルダウンする。ＮＭＯＳトランジスタＭＮ１１は、ソースが低位側電源ＶＳＳに接続され、ドレインが中間ノードＮ１１に接続され、ゲートが入力端子ＩＮに接続されている。
【００３７】
抵抗補償プルアップ部１４は、高位側電源ＶＤＤと中間ノードＮ１１の間に直列に接続されたＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３とを備えている。ＰＭＯＳトランジスタＭＰ１２は、ソースが高位側電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ１３のドレインに接続され、ゲートが出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ１３は、ソースが中間ノードＮ１１に接続され、ドレインがＰＭＯＳトランジスタＭＰ１２のドレインに接続され、ゲートが高位側電源ＶＤＤに接続されている。
【００３８】
この抵抗補償プルアップ部１４は、高位側電源ＶＤＤと中間ノードＮ１１の間に主プルアップ回路部１２と並列に接続されており、出力端子ＯＵＴから出力される出力信号に応答して中間ノードＮ１１をプルアップする動作を行う。ここで、本実施形態の集積回路１１では、出力端子ＯＵＴから出力される出力信号は、入力端子ＩＮに入力される入力信号に対応しており、遅延の影響を除けば同一の論理値を有するから、結局、遅延の影響を除けば、主プルアップ回路部１２が中間ノードＮ１１をプルアップするときに抵抗補償プルアップ部１４も中間ノードＮ１１をプルアップすることになる。なお、抵抗補償プルアップ部１４において、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３の位置は入れ替えられてもよい。
【００３９】
抵抗補償プルダウン部１５は、低位側電源ＶＳＳと中間ノードＮ１１の間に直列に接続されたＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３とを備えている。ＮＭＯＳトランジスタＭＮ１２は、ソースが低位側電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ１３のドレインに接続され、ゲートが出力端子ＯＵＴに接続されている。また、ＰＭＯＳトランジスタＭＰ１３は、ソースが中間ノードＮ１１に接続され、ドレインがＮＭＯＳトランジスタＭＮ１２のドレインに接続され、ゲートが低位側電源ＶＳＳに接続されている。
【００４０】
この抵抗補償プルダウン部１５は、低位側電源ＶＤＤと中間ノードＮ１１の間に主プルプルダウン回路部１３と並列に接続されており、出力端子ＯＵＴから出力される出力信号に応答して中間ノードＮ１１をプルダウンする動作を行う。ただし、上述のように、出力端子ＯＵＴから出力される出力信号は入力端子ＩＮに入力される入力信号と対応しており、遅延の影響を除けば同一の論理値を有するから、主プルダウン回路部１３が中間ノードＮ１１をプルアップするときに抵抗補償プルダウン部１５も中間ノードＮ１１をプルダウンすることになる。なお、抵抗補償プルダウン部１５において、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３の位置は入れ替えられてもよい。
【００４１】
ＰＭＯＳトランジスタＭＰ１４とＮＭＯＳトランジスタＭＮ１４とは、中間ノードＮ１１の論理値を反転した論理値の出力信号を出力端子ＯＵＴから出力するインバータとして機能する。ＰＭＯＳトランジスタＭＰ１４は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが中間ノードＮ１１に接続されている。ＮＭＯＳトランジスタＭＮ１４は、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが中間ノードＮ１１に接続されている。
【００４２】
このような構成の集積回路１１において、すべてのＭＯＳトランジスタのβ値が同等になるように設定されている場合を考える。初期的に、入力端子ＩＮに入力される入力信号が「低電位」の場合には、ＰＭＯＳトランジスタＭＰ１１が導通するので中間ノードＮ１１の電位は「高電位」になる。更に、ＮＭＯＳトランジスタＭＮ１１が導通するので、出力端子ＯＵＴから出力される出力信号は「低電位」になる。出力信号が「低電位」であるのでＰＭＯＳトランジスタＭＰ１２（及びＮＭＯＳトランジスタＭＮ１３）は導通し、よって、中間ノードＮ１１は、抵抗補償プルアップ部１４によっても「高電位」にプルアップされることになる。
【００４３】
ここで、入力端子ＩＮに入力される入力信号の電位が「低電位」から上昇すると、ＮＭＯＳトランジスタＭＮ１１が導通し始め、中間ノードＮ１１をプルダウンしようとする。ただし、抵抗補償プルアップ部１４が中間ノードＮ１１をプルアップしているため、出力端子ＯＵＴの電位を最終的に「高電位」にプルアップさせるような入力信号の電圧レベルは、ＶＤＤ／２より高くなる。ただし、ＶＤＤは、高位側電源ＶＤＤの電位である。
【００４４】
一方、入力端子ＩＮに入力される入力信号が「高電位」の場合には、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１４が導通すると共に抵抗補償プルダウン部１５のＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１３が導通し、出力端子ＯＵＴから出力される出力信号も「高電位」になる。そして入力信号の電位が「高電位」から下降すると、ＰＭＯＳトランジスタＭＰ１１が導通し始め、中間ノードＮ１１をプルアップしようとする。ただし、抵抗補償プルダウン部１５が中間ノードＮ１１をプルダウンしているため、出力端子ＯＵＴの電位を最終的に「低電位」にプルダウンさせるような入力信号の電圧レベルは、ＶＤＤ／２より低くなる。このように、第２の実施形態の集積回路１１は、入出力特性にヒステリシスを持つシュミットトリガ回路として動作する。
【００４５】
ここで、第２の実施形態の集積回路１１では、抵抗補償プルアップ部１４においてＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３とが直列に接続され、更に、抵抗補償プルダウン部１５においてＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３とがそれぞれ直列に接続されている。このため、第２の実施形態の集積回路１１は、第１の実施形態の集積回路１（図３参照）と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００４６】
加えて、第２の実施形態の集積回路１１では、中間ノードＮ１１と高位側電源ＶＤＤとの間に導通抵抗が小さい経路（具体的には、ＰＭＯＳトランジスタＭＰ１１を通過する経路）が存在し、且つ、中間ノードＮ１１と低位側電源ＶＳＳとの間に導通抵抗が小さい経路（具体的には、ＮＭＯＳトランジスタＭＮ１１を通過する経路）が存在する。このため、第２の実施形態の集積回路１１は、第１の実施形態の集積回路１（図３参照）と同様に、回路遅延の増大を抑制することができる。
【００４７】
第３の実施形態：
図７は、本発明の第３の実施形態の集積回路２１の構成を示す回路図である。第３の実施形態では、集積回路２１が、２入力ＮＡＮＤ回路として構成されている。集積回路２１は、主プルアップ回路部２２と、主プルダウン回路部２３と、抵抗補償プルアップ部２４と、抵抗補償プルダウン部２５とを備えている。
【００４８】
主プルアップ回路部２２は、出力端子ＯＵＴと高位側電源ＶＤＤとの間に並列に接続されたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２を備えている。ＰＭＯＳトランジスタＭＰ２１のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ２２のゲートは入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部２２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「低電位」である場合に出力端子ＯＵＴをプルアップする。
【００４９】
主プルダウン回路部２３は、出力端子ＯＵＴと低位側電源ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＮ２１、ＭＮ２２を備えている。ＮＭＯＳトランジスタＭＮ２１のゲートが入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ２２のゲートが入力端子ＩＮ＿Ｂに接続されている。主プルダウン回路部２３は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。なお、主プルダウン回路部２３において、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２の位置は入れ替えられてもよい。
【００５０】
ここで、主プルアップ回路部２２及び主プルダウン回路部２３のＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、及び、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、一般的な２入力ＮＡＮＤ回路を構成していることに留意されたい。
【００５１】
抵抗補償プルアップ部２４は、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２５とを備えている。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４は、並列に接続されており、並列接続されたＰＭＯＳトランジスタＭＰ２３、ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２５とが高位側電源ＶＤＤと出力端子ＯＵＴの間で直列に接続されている。ＰＭＯＳトランジスタＭＰ２３のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ２４のゲートは入力端子ＩＮ＿Ｂに接続されている。更に、ＮＭＯＳトランジスタＭＮ２５のゲートは、高位側電源ＶＤＤに接続されている。抵抗補償プルアップ部２４は、主プルアップ回路部２２と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部２４において、並列接続されたＰＭＯＳトランジスタＭＰ２３、ＭＰ２４の位置と、ＮＭＯＳトランジスタＭＮ２５の位置とは入れ替えられてもよい。
【００５２】
抵抗補償プルダウン部２５は、低位側電源ＶＳＳと出力端子ＯＵＴの間で直列に接続された、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、及びＰＭＯＳトランジスタＭＰ２５を備えている。ＮＭＯＳトランジスタＭＮ２３のゲートは入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ２４のゲートは入力端子ＩＮ＿Ｂに接続されている。ＰＭＯＳトランジスタＭＰ２５のゲートは、低位側電源ＶＳＳに接続されている。抵抗補償プルダウン部２５は、主プルダウン回路部２３と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。なお、抵抗補償プルダウン部２５において、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、及びＰＭＯＳトランジスタＭＰ２５が接続される順序は変更されてもよい。
【００５３】
図７に図示された第３の実施形態の集積回路２１では、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂのうちの少なくとも一方に入力される入力信号が「低電位」である場合、主プルアップ回路部２２及び抵抗補償プルアップ部２４によって出力端子ＯＵＴが「高電位」にプルアップされる。一方、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力される入力信号の両方が「高電位」である場合、主プルダウン回路部２３及び抵抗補償プルダウン部２５によって出力端子ＯＵＴが「低電位」にプルダウンされる。したがって、第３の実施形態の集積回路２１は、２入力ＮＡＮＤ回路として動作する。
【００５４】
ここで、第３の実施形態の集積回路２１では、抵抗補償プルアップ部２４においてＮＭＯＳトランジスタＭＮ２５が、並列接続されたＰＭＯＳトランジスタＭＰ２３及びＭＰ２４に対して直列に接続され、更に、抵抗補償プルダウン部２５においてＮＭＯＳトランジスタＭＮ２３、ＭＮ２４とＰＭＯＳトランジスタＭＰ２５とが直列に接続されている。このため、第３の実施形態の集積回路２１は、第１の実施形態の集積回路１と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００５５】
加えて、第３の実施形態の集積回路２１では、出力端子ＯＵＴと高位側電源ＶＤＤとの間に接続された主プルアップ回路部２２が、（抵抗補償プルアップ部２４と比較して）相対的に導通抵抗が小さい経路として機能し、出力端子ＯＵＴと低位側電源ＶＳＳとの間に接続された主プルダウン回路部２３が（抵抗補償プルダウン部２５と比較して）相対的に導通抵抗が小さい経路として機能する。このため、第３の実施形態の集積回路２１も、第１の実施形態の集積回路１と同様に、回路遅延の増大を抑制することができる。
【００５６】
第４の実施形態：
図８は、本発明の第４の実施形態の集積回路３１の構成を示す回路図である。第３の実施形態では、集積回路３１が、２入力ＮＯＲ回路として構成されている。集積回路３１は、主プルアップ回路部３２と、主プルダウン回路部３３と、抵抗補償プルアップ部３４と、抵抗補償プルダウン部３５とを備えている。
【００５７】
主プルアップ回路部３２は、出力端子ＯＵＴと高位側電源ＶＤＤとの間に直列に接続されたＰＭＯＳトランジスタＭＰ３１、ＭＰ３２を備えている。ＰＭＯＳトランジスタＭＰ３１のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ３２のゲートは入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部３２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、主プルアップ回路部３２において、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２の位置は入れ替えられてもよい。
【００５８】
主プルダウン回路部３３は、出力端子ＯＵＴと低位側電源ＶＳＳとの間に並列に接続されたＮＭＯＳトランジスタＭＮ３１、ＭＮ３２を備えている。ＮＭＯＳトランジスタＭＮ３１のゲートが入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ３２のゲートが入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部３２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号のうちの少なくとも一方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。
【００５９】
ここで、主プルアップ回路部３２及び主プルダウン回路部３３のＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、及び、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、一般的な２入力ＮＯＲ回路を構成していることに留意されたい。
【００６０】
抵抗補償プルアップ部３４は、高位側電源ＶＤＤと出力端子ＯＵＴの間で直列に接続された、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４と、ＮＭＯＳトランジスタＭＮ３５とを備えている。ＰＭＯＳトランジスタＭＰ３３のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ３４のゲートは入力端子ＩＮ＿Ｂに接続されている。更に、ＮＭＯＳトランジスタＭＮ３５のゲートは、高位側電源ＶＤＤに接続されている。抵抗補償プルアップ部３４は、主プルアップ回路部３２と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部３４において、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４、及びＮＭＯＳトランジスタＭＮ３５が接続される順序は変更されてもよい。
【００６１】
抵抗補償プルダウン部３５は、ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４と、ＰＭＯＳトランジスタＭＰ３５とを備えている。ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４は、並列に接続されており、並列接続されたＮＭＯＳトランジスタＭＮ３３、ＭＮ３４と、ＰＭＯＳトランジスタＭＰ３５とが低位側電源ＶＳＳと出力端子ＯＵＴの間で直列に接続されている。ＮＭＯＳトランジスタＭＮ３３のゲートは入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ３４のゲートは入力端子ＩＮ＿Ｂに接続されている。ＰＭＯＳトランジスタＭＰ３５のゲートは、低位側電源ＶＳＳに接続されている。抵抗補償プルダウン部３５は、主プルダウン回路部３３と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。抵抗補償プルアップ部３４において、並列接続されたＮＭＯＳトランジスタＭＮ３３、ＭＮ３４の位置と、ＰＭＯＳトランジスタＭＰ３５の位置とは入れ替えられてもよい。
【００６２】
図８に図示された第４の実施形態の集積回路３１では、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂの両方に入力される入力信号が「低電位」である場合、主プルアップ回路部３２及び抵抗補償プルアップ部３４によって出力端子ＯＵＴが「高電位」にプルアップされる。一方、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力される入力信号の少なくとも一方が「高電位」である場合、主プルダウン回路部３３及び抵抗補償プルダウン部３５によって出力端子ＯＵＴが「低電位」にプルダウンされる。したがって、第３の実施形態の集積回路３１は、２入力ＮＯＲ回路として動作する。
【００６３】
ここで、第４の実施形態の集積回路３１では、抵抗補償プルアップ部３４においてＮＭＯＳトランジスタＭＮ３３、ＭＮ３４とＰＭＯＳトランジスタＭＰ３５とが直列に接続され、更に、抵抗補償プルダウン部３５において、ＮＭＯＳトランジスタＭＮ３５が、並列接続されたＰＭＯＳトランジスタＭＰ３３及びＭＰ３４に対して直列に接続されている。このため、第４の実施形態の集積回路３１は、第１の実施形態の集積回路１と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００６４】
加えて、第４の実施形態の集積回路３１では、出力端子ＯＵＴと高位側電源ＶＤＤとの間に接続された主プルアップ回路部３２が、（抵抗補償プルアップ部３４と比較して）相対的に導通抵抗が小さい経路として機能し、出力端子ＯＵＴと低位側電源ＶＳＳとの間に接続された主プルダウン回路部３３が（抵抗補償プルダウン部３５と比較して）相対的に導通抵抗が小さい経路として機能する。このため、第４の実施形態の集積回路３１も、第１の実施形態の集積回路１と同様に、回路遅延の増大を抑制することができる。
【００６５】
第５の実施形態：
図９は、本発明の第５の実施形態を示しており、本発明の集積回路を適用した伝送システムの構成を示す図である。図９の伝送システムは、送信側ＬＳＩ５１と、受信側ＬＳＩ５２とを備えている。送信側ＬＳＩ５１と受信側ＬＳＩ５２とは、複数の伝送路５３で接続される。送信側ＬＳＩ５１は、伝送路５３を介して受信側ＬＳＩ５２に複数のデータ信号を送信する。
【００６６】
受信側ＬＳＩ５２は、入力回路５４と受信回路５５とを備えている。入力回路５４と受信回路５５とは、モノリシックに（即ち、同一のチップに）集積化されている。入力回路５４は、外部から（本実施形態では送信側ＬＳＩ１から）受信側ＬＳＩ５２に信号を入力するために使用される。入力回路５４は、伝送路５３に接続されており、伝送路５３を介して受け取ったデータ信号に対応するデータ信号を受信回路５５に送信する。上記受信回路５５は受け取ったデータ信号を処理する内部回路である。
【００６７】
ここで、受信側ＬＳＩ５２の入力回路５４において、第１の実施形態の（インバータとして機能する）集積回路１、（バッファとして機能する）集積回路１Ａ、又は、第２の実施形態の（シュミットトリガ回路として機能する）集積回路１１が用いられる。本発明の集積回路（特に、第１の実施形態の集積回路１、１Ａ又は第２の実施形態の集積回路１１）を入力回路５４に適用することで、入力回路５４における回路しきい値電圧のバラツキと遅延が低減され、入力回路５４で発生するジッタを削減することができる。これにより、規格で決められた受信回路５５のタイミング制約を満足させることができる。
【００６８】
詳細には、回路しきい値電圧のバラツキの低減により、信号のＤｕｔｙ崩れに起因するジッタを削減することができる。上記入力回路５４で発生するＤｕｔｙ崩れに起因するジッタ（ｒｉｓｅ遅延値とｆａｌｌ遅延値の差）は、回路しきい値電圧のバラツキ［ｍＶ］÷信号のなまり［ｍＶ／ｐｓ］で表現されるからである。伝送路５３では、通常、信号のなまりが発生するため、本発明の集積回路を受信側ＬＳＩ５２の入力回路５４に使用することは、ジッタ削減の効果がある。
【００６９】
加えて、入力回路５４の回路遅延の削減により、上記Ｄｕｔｙ崩れに起因するジッタの削減に加え、ＬＳＩの製造ばらつきに起因するジッタ、温度ばらつきに起因するジッタ、電圧ばらつきに起因するジッタ、電源ノイズに起因するジッタを削減することができる。
【００７０】
さらに、ジッタの削減をすることで、伝送路５３を介して複数の信号を伝送した場合の信号間スキューの発生を低減することができる。これにより、受信回路５５で、入力回路５４から受信した複数のデータ信号を単一のクロック信号（または、ストローブ信号）で同期してサンプリングする際に、タイミングのバラツキを小さくすることができる。
【００７１】
このような利点を有する本実施形態の伝送システムは、例えば、ＬＰＤＤＲ（Low Power Double Data
Rate）やＬＰＤＤＲ２のような、モバイル向けメモリインターフェース規格に適用されることが好適である。
【符号の説明】
【００７２】
１、１Ａ、１１、２１、３１：集積回路
２、１２、２２、３２：主プルアップ回路部
３、１３、２３、３３：主プルダウン回路部
４、１４、２４、３４：抵抗補償プルアップ部
５、１５、２５、３５：抵抗補償プルダウン部
ＩＮ：入力端子
ＯＵＴ：出力端子
ＭＰ１、ＭＰ２、ＭＰ３：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３：ＮＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４：ＰＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４：ＮＭＯＳトランジスタ
ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、ＭＰ２５：ＰＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５：ＮＭＯＳトランジスタ
ＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４、ＭＰ３５：ＰＭＯＳトランジスタ
ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５：ＮＭＯＳトランジスタ
５１：送信側ＬＳＩ
５２：受信側ＬＳＩ
５３：伝送路
５４：入力回路
５５：受信回路
１００：入力回路
ＭＰ１０１、ＭＰ１０２、ＭＰ１０３：ＰＭＯＳトランジスタ
ＭＮ１０１、ＭＮ１０２、ＭＮ１０３：ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、集積回路、集積回路装置及び伝送システムに関し、特に、入力回路に好適なＣＭＯＳ（complementary
metal oxide semiconductor）集積回路、及び、それを含む集積回路装置及び伝送システムに関する。
【背景技術】
【０００２】
近年の半導体集積回路においては、微細化に伴い素子の製造バラツキが大きくなっている。製造バラツキの引き起こす一つの問題は、回路しきい値電圧（即ち、論理“Ｈ”と論理“Ｌ”とを区別する基準電圧）のバラツキである。回路しきい値電圧のバラツキは、半導体集積回路が規格を満足するように動作する妨げになる。
【０００３】
このような問題は、外部から半導体集積回路に信号を入力するために使用される入力回路において特に顕著になる。近年、デジタル機器が取り扱うデータの大容量化に伴い、ＬＳＩ（large scale integrated circuit）間の信号伝送規格は年々高速化し、規格内に規定される入力回路のタイミングバジェットは厳しくなっている。その一方で、回路しきい値電圧のバラツキは、入力回路においてジッタを発生させる。入力回路は、規格内で割り当てられたタイミングバジェットを満たすためにジッタを小さくすることが必要であり、そのためには、回路しきい値電圧のバラツキを小さくすることが重要である。
【０００４】
回路しきい値電圧のバラツキを低減するための入力回路の構成が、特開平４−８０１４（特許文献１）に開示されている。図１は、特許文献１に開示された入力回路１００の構成を示す回路図である。当該入力回路１００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０３と、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３とを備えている。ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２は、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されており、ＮＭＯＳトランジスタＭＮ１０１、１０２は、低位側電源ＶＳＳと出力端子ＯＵＴの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１０１、１０２、及びＮＭＯＳトランジスタＭＮ１０１、１０２のゲートは、入力端子ＩＮに共通に接続されている。以下では、高位側電源ＶＤＤの電位を「高電位」、低位側電源ＶＳＳの電位を「低電位」という。ここで、「低電位」は、接地電位である。
【０００５】
ＮＭＯＳトランジスタＭＮ１０３は、ＰＭＯＳトランジスタＭＰ１０２に並列に接続されており、このＮＭＯＳトランジスタＭＮ１０３のゲートは高位側電源ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＭＮ１０２に並列にＰＭＯＳトランジスタＭＰ１０３が接続されており、このＰＭＯＳトランジスタＭＰ１０３のゲートは、低位側電源ＶＳＳに接続されている。
【０００６】
図１の入力回路１００は、インバータとして動作する。具体的には、入力端子ＩＮに入力される入力信号が「低電位」である場合、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２が導通するので出力端子ＯＵＴから出力される出力信号は「高電位」になる。一方、入力信号が「高電位」である場合、ＮＭＯＳトランジスタＭＮ１０１、１０２が導通するので、出力信号は「低電位」になる。
【０００７】
図１の構成の入力回路１００は、各ＭＯＳトランジスタのしきい値電圧のバラツキが発生しても、回路しきい値電圧の変動が小さい。以下では、図１の回路構成における回路しきい値電圧の変動の低減の効果について議論する。
【０００８】
ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０３、及びＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３のしきい値電圧が変動すると、入力電圧が入力回路１００の回路しきい値電圧の近傍に達した時に、各ＭＯＳトランジスタの導通抵抗にバラツキが生じることによって回路しきい値電圧に変動が生じる。ここで、入力信号の電圧レベルが入力回路１００の回路しきい値電圧の近傍に達し、ＰＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合について考えよう。図２は、この場合の入力回路１００の等価回路を示している。図２に図示された等価回路から理解されるように、出力端子ＯＵＴの電位ＶＯＵＴは次の式（１）で与えられる：
【数１】
ここで、ＶＤＤは、高位側電源ＶＤＤの電位であり、（Ｒ−ΔＲ）／／（Ｒ＋ΔＲ）は、導通抵抗Ｒ−ΔＲ、Ｒ＋ΔＲが並列に接続された並列接続抵抗の抵抗値である。
【０００９】
一方、単純なＣＭＯＳインバータ（即ち、出力端子と高位側電源ＶＤＤの間にＰＭＯＳトランジスタが、出力端子と低位側電源ＶＳＳの間にＮＭＯＳトランジスタが接続されたインバータ）において、ＰＭＯＳトランジスタの導通抵抗がＲからＲ＋ΔＲに、ＮＭＯＳトランジスタの導通抵抗がＲからＲ−ΔＲにそれぞれ変化した場合の出力端子の電位ＶＯＵＴは、次の式（２）で与えられる：
【数２】
【００１０】
式（１）、（２）の比較から、図１の入力回路１００は、単純なインバータと比較して出力端子ＯＵＴの電位の変動が抑制されることがわかる。換言すれば、ＭＯＳトランジスタの導通抵抗のバラツキが抑制され、回路しきい値電圧のバラツキを抑制する効果が得られる。
【００１１】
しかしながら、図１の回路構成は、回路遅延が増大するという問題がある。例えば、出力端子ＯＵＴが「高電位」にプルアップされる場合の出力抵抗ＲＯＵＴは、図２から理解されるように、式（３）で与えられる：
【数３】
式（３）で与えられる出力抵抗ＲＯＵＴは、単純なインバータの出力抵抗Ｒ＋ΔＲと比較すると、１．５倍程度となる。出力抵抗ＲＯＵＴの増大により、入力回路１００の回路遅延は増大してしまう。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平４−８０１４
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、集積回路が、高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答してノードをプルアップする主プルアップ回路部と、低位側電源とノードとの間に接続され、入力信号に応答してノードをプルダウンする主プルダウン回路部と、高位側電源とノードの間に、主プルアップ回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルアップする抵抗補償プルアップ部と、低位側電源とノードの間に、主プルダウン回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルダウンする抵抗補償プルダウン部とを備えている。抵抗補償プルアップ部は、高位側電源とノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタを含む。第１ＮＭＯＳトランジスタのゲートは、高位側電源に接続されている。抵抗補償プルダウン部は、低位側電源とノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタを含んでいる。第２ＰＭＯＳトランジスタのゲートは低位側電源に接続されている。
【００１５】
当該集積回路は、集積回路装置において外部から信号を入力するための入力回路として使用されることが特に好適である。このような集積回路装置は、伝送システムの受信側ＬＳＩとして使用されることが好適である。
【発明の効果】
【００１６】
本発明によれば、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】従来の入力回路の構成を示す回路図である。
【図２】図１の入力回路の等価回路を示す回路図である。
【図３】本発明の第１の実施形態における集積回路の構成を示す回路図である。
【図４】第１の実施形態の集積回路の等価回路を示す回路図である。
【図５】第１の実施形態の集積回路の変形例を示す回路図である。
【図６】本発明の第２の実施形態における集積回路の構成を示す回路図である。
【図７】本発明の第３の実施形態における集積回路の構成を示す回路図である。
【図８】本発明の第４の実施形態における集積回路の構成を示す回路図である。
【図９】本発明の第１の実施形態の集積回路を適用したＬＳＩの構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
第１の実施形態：
図３は、本発明の第１の実施形態の集積回路１の構成を示す回路図である。第１の実施形態では、集積回路１が、主プルアップ回路部２と、主プルダウン回路部３と、抵抗補償プルアップ部４と、抵抗補償プルダウン部５とを備えている。後述のように、集積回路１は、インバータとして動作し、入力回路として好適に使用される。
【００１９】
主プルアップ回路部２は、高位側電源ＶＤＤと出力端子（出力ノード）ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ１を備えており、入力端子（入力ノード）ＩＮに入力された入力信号が「低電位」のときに出力端子ＯＵＴをプルアップする。ＰＭＯＳトランジスタＭＰ１は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが入力端子ＩＮに接続されている。
【００２０】
主プルダウン回路部３は、低位側電源ＶＳＳ（接地端子）と出力端子ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ１を備えており、入力端子ＩＮに入力された入力信号入力信号が「高電位」の時に出力端子ＯＵＴをプルダウンする。ＮＭＯＳトランジスタＭＮ１は、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが入力端子ＩＮに接続されている。
【００２１】
抵抗補償プルアップ部４は、高位側電源ＶＤＤと出力端子ＯＵＴの間に直列に接続されたＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３を備えている。ＰＭＯＳトランジスタＭＰ２は、ソースが高位側電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ３のドレインに接続され、ゲートが入力端子ＩＮに接続されている。また、ＮＭＯＳトランジスタＭＮ３は、ソースが出力端子ＯＵＴに接続され、ドレインがＰＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートが高位側電源ＶＤＤに接続されている。この抵抗補償プルアップ部４は、高位側電源ＶＤＤと出力端子ＯＵＴの間に主プルアップ回路部２（ＰＭＯＳトランジスタＭＰ１）と並列に接続されており、主プルアップ回路部２と同様に、入力信号が「低電位」の時に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部４において、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３の位置は入れ替えられてもよい。
【００２２】
抵抗補償プルダウン部５は、低位側電源ＶＳＳと出力端子ＯＵＴの間に直列に接続されたＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３とを備えている。ＮＭＯＳトランジスタＭＮ２は、ソースが低位側電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが入力端子ＩＮに接続されている。また、ＰＭＯＳトランジスタＭＰ３は、ソースが出力端子ＯＵＴに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートが低位側電源ＶＳＳに接続されている。この抵抗補償プルダウン部５は、低位側電源ＶＤＤと出力端子ＯＵＴの間に主プルプルダウン回路部（ＮＭＯＳトランジスタＭＮ１）と並列に接続されており、主プルダウン回路部３と同様に、入力信号が「高電位」の時に出力端子ＯＵＴをプルダウンする。なお、抵抗補償プルダウン部５において、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３の位置は入れ替えられてもよい。
【００２３】
ここで、図３の集積回路１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１で構成される一般的な構成のインバータに、抵抗補償プルアップ部４と抵抗補償プルダウン部５が付加された構成と把握することもできることに留意されたい。
【００２４】
図３の集積回路１は、入力端子ＩＮに入力された入力信号が「高電位」にプルアップされるとＮＭＯＳトランジスタＭＮ１、ＭＮ２がオンされ、出力端子ＯＵＴから出力される出力信号が「低電位」にプルダウンされる。一方、入力端子ＩＮに入力された入力信号が「低電位」にプルダウンされるとＰＭＯＳトランジスタＭＰ１、ＭＰ２がオンされ、出力端子ＯＵＴから出力される出力信号が「高電位」にプルアップされる。このように、図３の集積回路１は、入力信号を反転するインバータとして動作する。
【００２５】
そして、以下で詳細に議論するように、図３の集積回路１は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制することができる。
【００２６】
まず、回路しきい値電圧のバラツキの抑制について議論する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３及びＮＭＯＳトランジスタＭＮ１〜ＭＮ３のしきい値電圧が変動すると、入力電圧が集積回路１の回路しきい値電圧の近傍に達した時に各ＭＯＳトランジスタの導通抵抗に変動が生じる。ここで、入力信号の電圧レベルが集積回路１の回路しきい値電圧の近傍に達し、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３の導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３の導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合について考えよう。ここで、一般的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧のバラツキは、局所的には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方について導通抵抗が増大し、他方について導通抵抗が低減するという現象として現れることに留意されたい。
【００２７】
図４は、この場合の集積回路１の等価回路を示している。定性的に重要なことは、抵抗補償プルアップ部４、及び、抵抗補償プルダウン部５のいずれにおいても、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に接続されているため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧のバラツキに起因してそれぞれの導通抵抗が変化しても、その変化がキャンセルされることである。例えば、本実施形態では、ＰＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲに変化し、ＮＭＯＳトランジスタの導通抵抗がそれぞれＲからＲ−ΔＲに変化した場合でも、抵抗補償プルアップ部４、及び、抵抗補償プルダウン部５それぞれの全体としての導通抵抗は２Ｒで一定である。このため、出力端子ＯＵＴの電位の変動が小さくなり、最終的には、回路しきい値電圧のバラツキも抑制される。
【００２８】
より定量的には、図４に図示された等価回路から理解されるように、出力端子ＯＵＴの電位ＶＯＵＴは次の式（４）で与えられる：
【数４】
ここで、本実施形態の集積回路１について成立する式（４）が、図１の従来の入力回路１００について成立する式（１）と同一であることに留意されたい。このことから理解されるように、本実施形態の集積回路１は、図１の入力回路１００と同等の回路しきい値電圧のバラツキ低減効果を有している。
【００２９】
その一方で本実施形態の集積回路１では、出力抵抗が低減され、回路遅延の増大が抑制される。これは、定性的には、出力端子ＯＵＴから電源（ＶＤＤ又はＶＳＳ）に到達する導通抵抗が小さい電流経路が存在するためである。例えば、本実施形態の集積回路１では、出力端子ＯＵＴをプルアップする電流が流れる経路が２つある。一つは、主プルアップ回路部２（ＰＭＯＳトランジスタＭＰ１）を通過する経路であり、もう一つは抵抗補償プルアップ部４が通過する経路である。このうち、主プルアップ回路部２を通過する経路においては、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が１つであるため、当該経路における導通抵抗は相対的に小さい。図１の入力回路１００では、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が２つであることに留意されたい。このように、本実施形態の集積回路１では、出力端子ＯＵＴをプルアップする電流が流れる経路の導通抵抗が小さくなり、回路遅延の増大が抑制される。
【００３０】
定量的に議論すれば、本実施形態の集積回路１では、出力端子ＯＵＴが「高電位」にプルアップされる場合の出力抵抗ＲＯＵＴは、図４から理解されるように、式（５）で与えられる：
【数５】
式（５）で与えられる本実施形態の集積回路１の出力抵抗ＲＯＵＴは、式（３）で与えられる図１の従来の入力回路１００の出力抵抗ＲＯＵＴの半分程度であり、単純なＣＭＯＳインバータの出力抵抗Ｒ＋ΔＲと比べても、０．７倍程度になる。
【００３１】
出力端子ＯＵＴをプルダウンする電流が流れる経路についても同様の議論が成立する。本実施形態の集積回路では、出力端子ＯＵＴをプルダウンする電流が流れる２つの経路のうち、主プルダウン回路部３（ＮＭＯＳトランジスタＭＮ１）を通過する経路では、出力端子ＯＵＴと高位側電源ＶＤＤとの間の経路におけるＭＯＳトランジスタの数が１つである。したがって、当該経路における導通抵抗は小さい。
【００３２】
このように、本実施形態の集積回路１は、回路しきい値電圧のバラツキを抑制できる一方で、出力抵抗を低減して回路遅延の増大を抑制することができる。
【００３３】
図５は、図３に図示されている本実施形態の集積回路１の使用例を示している。図５の集積回路１Ａは、図３の集積回路１と同一の回路構成を有する２つの集積回路１−１、１−２を備えている。集積回路１−１、１−２は、直列に接続されており、中間ノードＮ１は、集積回路１−１の出力端子及び集積回路１−２の入力端子として機能する。このような構成の集積回路１Ａは、バッファとして動作する。
【００３４】
第２の実施形態：
図６は、本発明の第２の実施形態の集積回路１１の構成を示す回路図である。第２の実施形態では、本実施形態の集積回路１１は、主プルアップ回路部１２と、主プルダウン回路部１３と、抵抗補償プルアップ部１４と、抵抗補償プルダウン部１５と、ＰＭＯＳトランジスタＭＰ１４と、ＮＭＯＳトランジスタＭＮ１４とを備えている。後述のように、集積回路１１は、シュミットトリガ回路として動作し、入力回路として好適に使用される。
【００３５】
主プルアップ回路部１２は、高位側電源ＶＤＤと中間ノードＮ１１の間に接続されたＰＭＯＳトランジスタＭＰ１１を備えており、入力端子ＩＮに入力された入力信号に応答して中間ノードＮ１１をプルアップする。ＰＭＯＳトランジスタＭＰ１１は、ソースが高位側電源ＶＤＤに接続され、ドレインが中間ノードＮ１１に接続され、ゲートが入力端子ＩＮに接続されている。
【００３６】
主プルダウン回路部１３は、低位側電源ＶＳＳと中間ノードＮ１１の間に接続されたＮＭＯＳトランジスタＭＮ１１を備えており、入力端子ＩＮに入力された入力信号に応答して中間ノードＮ１１をプルダウンする。ＮＭＯＳトランジスタＭＮ１１は、ソースが低位側電源ＶＳＳに接続され、ドレインが中間ノードＮ１１に接続され、ゲートが入力端子ＩＮに接続されている。
【００３７】
抵抗補償プルアップ部１４は、高位側電源ＶＤＤと中間ノードＮ１１の間に直列に接続されたＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３とを備えている。ＰＭＯＳトランジスタＭＰ１２は、ソースが高位側電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ１３のドレインに接続され、ゲートが出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ１３は、ソースが中間ノードＮ１１に接続され、ドレインがＰＭＯＳトランジスタＭＰ１２のドレインに接続され、ゲートが高位側電源ＶＤＤに接続されている。
【００３８】
この抵抗補償プルアップ部１４は、高位側電源ＶＤＤと中間ノードＮ１１の間に主プルアップ回路部１２と並列に接続されており、出力端子ＯＵＴから出力される出力信号に応答して中間ノードＮ１１をプルアップする動作を行う。ここで、本実施形態の集積回路１１では、出力端子ＯＵＴから出力される出力信号は、入力端子ＩＮに入力される入力信号に対応しており、遅延の影響を除けば同一の論理値を有するから、結局、遅延の影響を除けば、主プルアップ回路部１２が中間ノードＮ１１をプルアップするときに抵抗補償プルアップ部１４も中間ノードＮ１１をプルアップすることになる。なお、抵抗補償プルアップ部１４において、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３の位置は入れ替えられてもよい。
【００３９】
抵抗補償プルダウン部１５は、低位側電源ＶＳＳと中間ノードＮ１１の間に直列に接続されたＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３とを備えている。ＮＭＯＳトランジスタＭＮ１２は、ソースが低位側電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ１３のドレインに接続され、ゲートが出力端子ＯＵＴに接続されている。また、ＰＭＯＳトランジスタＭＰ１３は、ソースが中間ノードＮ１１に接続され、ドレインがＮＭＯＳトランジスタＭＮ１２のドレインに接続され、ゲートが低位側電源ＶＳＳに接続されている。
【００４０】
この抵抗補償プルダウン部１５は、低位側電源ＶＤＤと中間ノードＮ１１の間に主プルプルダウン回路部１３と並列に接続されており、出力端子ＯＵＴから出力される出力信号に応答して中間ノードＮ１１をプルダウンする動作を行う。ただし、上述のように、出力端子ＯＵＴから出力される出力信号は入力端子ＩＮに入力される入力信号と対応しており、遅延の影響を除けば同一の論理値を有するから、主プルダウン回路部１３が中間ノードＮ１１をプルアップするときに抵抗補償プルダウン部１５も中間ノードＮ１１をプルダウンすることになる。なお、抵抗補償プルダウン部１５において、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３の位置は入れ替えられてもよい。
【００４１】
ＰＭＯＳトランジスタＭＰ１４とＮＭＯＳトランジスタＭＮ１４とは、中間ノードＮ１１の論理値を反転した論理値の出力信号を出力端子ＯＵＴから出力するインバータとして機能する。ＰＭＯＳトランジスタＭＰ１４は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが中間ノードＮ１１に接続されている。ＮＭＯＳトランジスタＭＮ１４は、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが中間ノードＮ１１に接続されている。
【００４２】
このような構成の集積回路１１において、すべてのＭＯＳトランジスタのβ値が同等になるように設定されている場合を考える。初期的に、入力端子ＩＮに入力される入力信号が「低電位」の場合には、ＰＭＯＳトランジスタＭＰ１１が導通するので中間ノードＮ１１の電位は「高電位」になる。更に、ＮＭＯＳトランジスタＭＮ１１が導通するので、出力端子ＯＵＴから出力される出力信号は「低電位」になる。出力信号が「低電位」であるのでＰＭＯＳトランジスタＭＰ１２（及びＮＭＯＳトランジスタＭＮ１３）は導通し、よって、中間ノードＮ１１は、抵抗補償プルアップ部１４によっても「高電位」にプルアップされることになる。
【００４３】
ここで、入力端子ＩＮに入力される入力信号の電位が「低電位」から上昇すると、ＮＭＯＳトランジスタＭＮ１１が導通し始め、中間ノードＮ１１をプルダウンしようとする。ただし、抵抗補償プルアップ部１４が中間ノードＮ１１をプルアップしているため、出力端子ＯＵＴの電位を最終的に「高電位」にプルアップさせるような入力信号の電圧レベルは、ＶＤＤ／２より高くなる。ただし、ＶＤＤは、高位側電源ＶＤＤの電位である。
【００４４】
一方、入力端子ＩＮに入力される入力信号が「高電位」の場合には、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１４が導通すると共に抵抗補償プルダウン部１５のＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１３が導通し、出力端子ＯＵＴから出力される出力信号も「高電位」になる。そして入力信号の電位が「高電位」から下降すると、ＰＭＯＳトランジスタＭＰ１１が導通し始め、中間ノードＮ１１をプルアップしようとする。ただし、抵抗補償プルダウン部１５が中間ノードＮ１１をプルダウンしているため、出力端子ＯＵＴの電位を最終的に「低電位」にプルダウンさせるような入力信号の電圧レベルは、ＶＤＤ／２より低くなる。このように、第２の実施形態の集積回路１１は、入出力特性にヒステリシスを持つシュミットトリガ回路として動作する。
【００４５】
ここで、第２の実施形態の集積回路１１では、抵抗補償プルアップ部１４においてＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３とが直列に接続され、更に、抵抗補償プルダウン部１５においてＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１３とがそれぞれ直列に接続されている。このため、第２の実施形態の集積回路１１は、第１の実施形態の集積回路１（図３参照）と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００４６】
加えて、第２の実施形態の集積回路１１では、中間ノードＮ１１と高位側電源ＶＤＤとの間に導通抵抗が小さい経路（具体的には、ＰＭＯＳトランジスタＭＰ１１を通過する経路）が存在し、且つ、中間ノードＮ１１と低位側電源ＶＳＳとの間に導通抵抗が小さい経路（具体的には、ＮＭＯＳトランジスタＭＮ１１を通過する経路）が存在する。このため、第２の実施形態の集積回路１１は、第１の実施形態の集積回路１（図３参照）と同様に、回路遅延の増大を抑制することができる。
【００４７】
第３の実施形態：
図７は、本発明の第３の実施形態の集積回路２１の構成を示す回路図である。第３の実施形態では、集積回路２１が、２入力ＮＡＮＤ回路として構成されている。集積回路２１は、主プルアップ回路部２２と、主プルダウン回路部２３と、抵抗補償プルアップ部２４と、抵抗補償プルダウン部２５とを備えている。
【００４８】
主プルアップ回路部２２は、出力端子ＯＵＴと高位側電源ＶＤＤとの間に並列に接続されたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２を備えている。ＰＭＯＳトランジスタＭＰ２１のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ２２のゲートは入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部２２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「低電位」である場合に出力端子ＯＵＴをプルアップする。
【００４９】
主プルダウン回路部２３は、出力端子ＯＵＴと低位側電源ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＮ２１、ＭＮ２２を備えている。ＮＭＯＳトランジスタＭＮ２１のゲートが入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ２２のゲートが入力端子ＩＮ＿Ｂに接続されている。主プルダウン回路部２３は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。なお、主プルダウン回路部２３において、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２の位置は入れ替えられてもよい。
【００５０】
ここで、主プルアップ回路部２２及び主プルダウン回路部２３のＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、及び、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、一般的な２入力ＮＡＮＤ回路を構成していることに留意されたい。
【００５１】
抵抗補償プルアップ部２４は、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２５とを備えている。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４は、並列に接続されており、並列接続されたＰＭＯＳトランジスタＭＰ２３、ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２５とが高位側電源ＶＤＤと出力端子ＯＵＴの間で直列に接続されている。ＰＭＯＳトランジスタＭＰ２３のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ２４のゲートは入力端子ＩＮ＿Ｂに接続されている。更に、ＮＭＯＳトランジスタＭＮ２５のゲートは、高位側電源ＶＤＤに接続されている。抵抗補償プルアップ部２４は、主プルアップ回路部２２と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部２４において、並列接続されたＰＭＯＳトランジスタＭＰ２３、ＭＰ２４の位置と、ＮＭＯＳトランジスタＭＮ２５の位置とは入れ替えられてもよい。
【００５２】
抵抗補償プルダウン部２５は、低位側電源ＶＳＳと出力端子ＯＵＴの間で直列に接続された、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、及びＰＭＯＳトランジスタＭＰ２５を備えている。ＮＭＯＳトランジスタＭＮ２３のゲートは入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ２４のゲートは入力端子ＩＮ＿Ｂに接続されている。ＰＭＯＳトランジスタＭＰ２５のゲートは、低位側電源ＶＳＳに接続されている。抵抗補償プルダウン部２５は、主プルダウン回路部２３と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。なお、抵抗補償プルダウン部２５において、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、及びＰＭＯＳトランジスタＭＰ２５が接続される順序は変更されてもよい。
【００５３】
図７に図示された第３の実施形態の集積回路２１では、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂのうちの少なくとも一方に入力される入力信号が「低電位」である場合、主プルアップ回路部２２及び抵抗補償プルアップ部２４によって出力端子ＯＵＴが「高電位」にプルアップされる。一方、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力される入力信号の両方が「高電位」である場合、主プルダウン回路部２３及び抵抗補償プルダウン部２５によって出力端子ＯＵＴが「低電位」にプルダウンされる。したがって、第３の実施形態の集積回路２１は、２入力ＮＡＮＤ回路として動作する。
【００５４】
ここで、第３の実施形態の集積回路２１では、抵抗補償プルアップ部２４においてＮＭＯＳトランジスタＭＮ２５が、並列接続されたＰＭＯＳトランジスタＭＰ２３及びＭＰ２４に対して直列に接続され、更に、抵抗補償プルダウン部２５においてＮＭＯＳトランジスタＭＮ２３、ＭＮ２４とＰＭＯＳトランジスタＭＰ２５とが直列に接続されている。このため、第３の実施形態の集積回路２１は、第１の実施形態の集積回路１と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００５５】
加えて、第３の実施形態の集積回路２１では、出力端子ＯＵＴと高位側電源ＶＤＤとの間に接続された主プルアップ回路部２２が、（抵抗補償プルアップ部２４と比較して）相対的に導通抵抗が小さい経路として機能し、出力端子ＯＵＴと低位側電源ＶＳＳとの間に接続された主プルダウン回路部２３が（抵抗補償プルダウン部２５と比較して）相対的に導通抵抗が小さい経路として機能する。このため、第３の実施形態の集積回路２１も、第１の実施形態の集積回路１と同様に、回路遅延の増大を抑制することができる。
【００５６】
第４の実施形態：
図８は、本発明の第４の実施形態の集積回路３１の構成を示す回路図である。第３の実施形態では、集積回路３１が、２入力ＮＯＲ回路として構成されている。集積回路３１は、主プルアップ回路部３２と、主プルダウン回路部３３と、抵抗補償プルアップ部３４と、抵抗補償プルダウン部３５とを備えている。
【００５７】
主プルアップ回路部３２は、出力端子ＯＵＴと高位側電源ＶＤＤとの間に直列に接続されたＰＭＯＳトランジスタＭＰ３１、ＭＰ３２を備えている。ＰＭＯＳトランジスタＭＰ３１のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ３２のゲートは入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部３２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、主プルアップ回路部３２において、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２の位置は入れ替えられてもよい。
【００５８】
主プルダウン回路部３３は、出力端子ＯＵＴと低位側電源ＶＳＳとの間に並列に接続されたＮＭＯＳトランジスタＭＮ３１、ＭＮ３２を備えている。ＮＭＯＳトランジスタＭＮ３１のゲートが入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ３２のゲートが入力端子ＩＮ＿Ｂに接続されている。主プルアップ回路部３２は、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号のうちの少なくとも一方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。
【００５９】
ここで、主プルアップ回路部３２及び主プルダウン回路部３３のＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、及び、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、一般的な２入力ＮＯＲ回路を構成していることに留意されたい。
【００６０】
抵抗補償プルアップ部３４は、高位側電源ＶＤＤと出力端子ＯＵＴの間で直列に接続された、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４と、ＮＭＯＳトランジスタＭＮ３５とを備えている。ＰＭＯＳトランジスタＭＰ３３のゲートは入力端子ＩＮ＿Ａに接続され、ＰＭＯＳトランジスタＭＰ３４のゲートは入力端子ＩＮ＿Ｂに接続されている。更に、ＮＭＯＳトランジスタＭＮ３５のゲートは、高位側電源ＶＤＤに接続されている。抵抗補償プルアップ部３４は、主プルアップ回路部３２と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の両方が「低電位」である場合に出力端子ＯＵＴをプルアップする。なお、抵抗補償プルアップ部３４において、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４、及びＮＭＯＳトランジスタＭＮ３５が接続される順序は変更されてもよい。
【００６１】
抵抗補償プルダウン部３５は、ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４と、ＰＭＯＳトランジスタＭＰ３５とを備えている。ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４は、並列に接続されており、並列接続されたＮＭＯＳトランジスタＭＮ３３、ＭＮ３４と、ＰＭＯＳトランジスタＭＰ３５とが低位側電源ＶＳＳと出力端子ＯＵＴの間で直列に接続されている。ＮＭＯＳトランジスタＭＮ３３のゲートは入力端子ＩＮ＿Ａに接続され、ＮＭＯＳトランジスタＭＮ３４のゲートは入力端子ＩＮ＿Ｂに接続されている。ＰＭＯＳトランジスタＭＰ３５のゲートは、低位側電源ＶＳＳに接続されている。抵抗補償プルダウン部３５は、主プルダウン回路部３３と同様に、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力された入力信号の少なくとも一方が「高電位」である場合に出力端子ＯＵＴをプルダウンする。抵抗補償プルアップ部３４において、並列接続されたＮＭＯＳトランジスタＭＮ３３、ＭＮ３４の位置と、ＰＭＯＳトランジスタＭＰ３５の位置とは入れ替えられてもよい。
【００６２】
図８に図示された第４の実施形態の集積回路３１では、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂの両方に入力される入力信号が「低電位」である場合、主プルアップ回路部３２及び抵抗補償プルアップ部３４によって出力端子ＯＵＴが「高電位」にプルアップされる。一方、入力端子ＩＮ＿Ａ、ＩＮ＿Ｂに入力される入力信号の少なくとも一方が「高電位」である場合、主プルダウン回路部３３及び抵抗補償プルダウン部３５によって出力端子ＯＵＴが「低電位」にプルダウンされる。したがって、第３の実施形態の集積回路３１は、２入力ＮＯＲ回路として動作する。
【００６３】
ここで、第４の実施形態の集積回路３１では、抵抗補償プルアップ部３４においてＮＭＯＳトランジスタＭＮ３３、ＭＮ３４とＰＭＯＳトランジスタＭＰ３５とが直列に接続され、更に、抵抗補償プルダウン部３５において、ＮＭＯＳトランジスタＭＮ３５が、並列接続されたＰＭＯＳトランジスタＭＰ３３及びＭＰ３４に対して直列に接続されている。このため、第４の実施形態の集積回路３１は、第１の実施形態の集積回路１と同様に、ＭＯＳトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。
【００６４】
加えて、第４の実施形態の集積回路３１では、出力端子ＯＵＴと高位側電源ＶＤＤとの間に接続された主プルアップ回路部３２が、（抵抗補償プルアップ部３４と比較して）相対的に導通抵抗が小さい経路として機能し、出力端子ＯＵＴと低位側電源ＶＳＳとの間に接続された主プルダウン回路部３３が（抵抗補償プルダウン部３５と比較して）相対的に導通抵抗が小さい経路として機能する。このため、第４の実施形態の集積回路３１も、第１の実施形態の集積回路１と同様に、回路遅延の増大を抑制することができる。
【００６５】
第５の実施形態：
図９は、本発明の第５の実施形態を示しており、本発明の集積回路を適用した伝送システムの構成を示す図である。図９の伝送システムは、送信側ＬＳＩ５１と、受信側ＬＳＩ５２とを備えている。送信側ＬＳＩ５１と受信側ＬＳＩ５２とは、複数の伝送路５３で接続される。送信側ＬＳＩ５１は、伝送路５３を介して受信側ＬＳＩ５２に複数のデータ信号を送信する。
【００６６】
受信側ＬＳＩ５２は、入力回路５４と受信回路５５とを備えている。入力回路５４と受信回路５５とは、モノリシックに（即ち、同一のチップに）集積化されている。入力回路５４は、外部から（本実施形態では送信側ＬＳＩ１から）受信側ＬＳＩ５２に信号を入力するために使用される。入力回路５４は、伝送路５３に接続されており、伝送路５３を介して受け取ったデータ信号に対応するデータ信号を受信回路５５に送信する。上記受信回路５５は受け取ったデータ信号を処理する内部回路である。
【００６７】
ここで、受信側ＬＳＩ５２の入力回路５４において、第１の実施形態の（インバータとして機能する）集積回路１、（バッファとして機能する）集積回路１Ａ、又は、第２の実施形態の（シュミットトリガ回路として機能する）集積回路１１が用いられる。本発明の集積回路（特に、第１の実施形態の集積回路１、１Ａ又は第２の実施形態の集積回路１１）を入力回路５４に適用することで、入力回路５４における回路しきい値電圧のバラツキと遅延が低減され、入力回路５４で発生するジッタを削減することができる。これにより、規格で決められた受信回路５５のタイミング制約を満足させることができる。
【００６８】
詳細には、回路しきい値電圧のバラツキの低減により、信号のＤｕｔｙ崩れに起因するジッタを削減することができる。上記入力回路５４で発生するＤｕｔｙ崩れに起因するジッタ（ｒｉｓｅ遅延値とｆａｌｌ遅延値の差）は、回路しきい値電圧のバラツキ［ｍＶ］÷信号のなまり［ｍＶ／ｐｓ］で表現されるからである。伝送路５３では、通常、信号のなまりが発生するため、本発明の集積回路を受信側ＬＳＩ５２の入力回路５４に使用することは、ジッタ削減の効果がある。
【００６９】
加えて、入力回路５４の回路遅延の削減により、上記Ｄｕｔｙ崩れに起因するジッタの削減に加え、ＬＳＩの製造ばらつきに起因するジッタ、温度ばらつきに起因するジッタ、電圧ばらつきに起因するジッタ、電源ノイズに起因するジッタを削減することができる。
【００７０】
さらに、ジッタの削減をすることで、伝送路５３を介して複数の信号を伝送した場合の信号間スキューの発生を低減することができる。これにより、受信回路５５で、入力回路５４から受信した複数のデータ信号を単一のクロック信号（または、ストローブ信号）で同期してサンプリングする際に、タイミングのバラツキを小さくすることができる。
【００７１】
このような利点を有する本実施形態の伝送システムは、例えば、ＬＰＤＤＲ（Low Power Double Data
Rate）やＬＰＤＤＲ２のような、モバイル向けメモリインターフェース規格に適用されることが好適である。
【符号の説明】
【００７２】
１、１Ａ、１１、２１、３１：集積回路
２、１２、２２、３２：主プルアップ回路部
３、１３、２３、３３：主プルダウン回路部
４、１４、２４、３４：抵抗補償プルアップ部
５、１５、２５、３５：抵抗補償プルダウン部
ＩＮ：入力端子
ＯＵＴ：出力端子
ＭＰ１、ＭＰ２、ＭＰ３：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３：ＮＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４：ＰＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４：ＮＭＯＳトランジスタ
ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、ＭＰ２５：ＰＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５：ＮＭＯＳトランジスタ
ＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４、ＭＰ３５：ＰＭＯＳトランジスタ
ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５：ＮＭＯＳトランジスタ
５１：送信側ＬＳＩ
５２：受信側ＬＳＩ
５３：伝送路
５４：入力回路
５５：受信回路
１００：入力回路
ＭＰ１０１、ＭＰ１０２、ＭＰ１０３：ＰＭＯＳトランジスタ
ＭＮ１０１、ＭＮ１０２、ＭＮ１０３：ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答して前記ノードをプルアップする主プルアップ回路部と、
低位側電源と前記ノードとの間に接続され、前記入力信号に応答して前記ノードをプルダウンする主プルダウン回路部と、
前記高位側電源と前記ノードの間に前記主プルアップ回路部と並列に接続され、前記主プルアップ回路部が前記ノードをプルアップするときに前記ノードをプルアップするように構成された抵抗補償プルアップ部と、
前記低位側電源と前記ノードの間に前記主プルダウン回路部と並列に接続され、前記主プルダウン回路部が前記ノードをプルダウンするときに前記ノードをプルダウンするように構成された抵抗補償プルダウン部
とを備え、
前記抵抗補償プルアップ部は、前記高位側電源と前記ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタを含み、且つ、前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記抵抗補償プルダウン部は、前記低位側電源と前記ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタを含み、且つ、前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続された
集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記主プルアップ回路部における前記高位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルアップ部における前記高位側電源と前記ノードの間の導通抵抗よりも低い
集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記主プルアップ回路部において、単一のＭＯＳトランジスタを通過して前記ノードから前記高位側電源に到達する経路が存在する
集積回路。
【請求項４】
請求項１乃至３に記載の集積回路であって、
前記主プルダウン回路部における前記低位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルダウン部における前記低位側電源と前記ノードの間の導通抵抗よりも低い
集積回路。
【請求項５】
請求項２に記載の集積回路であって、
前記主プルダウン回路部において、単一のＭＯＳトランジスタを通過して前記ノードから前記低位側電源に到達する経路が存在する
集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の集積回路であって、
前記入力信号が単一の信号であり、
前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＰＭＯＳトランジスタを含み、
前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＮＭＯＳトランジスタを含み、
前記抵抗補償プルアップ部の前記第１ＰＭＯＳトランジスタのゲートに、前記入力信号が供給され、
前記抵抗補償プルダウン部の前記第２ＮＭＯＳトランジスタのゲートに、前記入力信号が供給される
集積回路。
【請求項７】
請求項１乃至５のいずれかに記載の集積回路であって、
更に、前記ノードの信号の論理値を反転した論理値の出力信号を生成するインバータを備え、
前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＰＭＯＳトランジスタを含み、
前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＮＭＯＳトランジスタを含み、
前記抵抗補償プルアップ部の前記第１ＰＭＯＳトランジスタのゲートに、前記出力信号が供給され、
前記抵抗補償プルダウン部の前記第２ＮＭＯＳトランジスタのゲートに、前記出力信号が供給される
集積回路。
【請求項８】
請求項１乃至５のいずれかに記載の集積回路であって、
前記少なくとも一の入力信号が第１入力信号と第２入力信号とを含み、
前記主プルアップ回路部が、前記高位側電源と前記ノードの間に並列に接続された第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記主プルダウン回路部が前記低位側電源と前記ノードの間に直列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルアップ部が、更に、前記第１ＮＭＯＳトランジスタに直列に且つ前記第１ＰＭＯＳトランジスタに並列に接続された第５ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルダウン部が、更に、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタに直列に接続された第５ＮＭＯＳトランジスタを備え、
前記第２ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力される
集積回路。
【請求項９】
請求項１乃至５のいずれかに記載の集積回路であって、
前記少なくとも一の入力信号が第１入力信号と第２入力信号とを含み、
前記主プルアップ回路部が、前記高位側電源と前記ノードの間に直列に接続された第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記主プルダウン回路部が前記低位側電源と前記ノードの間に並列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルアップ部が、更に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタに直列に接続された第５ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルダウン部が、更に、前記第２ＰＭＯＳトランジスタに直列に且つ前記第２ＮＭＯＳトランジスタに並列に接続された第５ＮＭＯＳトランジスタを備え、
前記第２ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力される
集積回路。
【請求項１０】
高位側電源と出力ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタと、
低位側電源と出力ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、
前記高位側電源と前記出力ノードの間に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタと並列に接続された第３ＰＭＯＳトランジスタと、
前記低位側電源と前記出力ノードの間に、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタと並列に接続された第３ＮＭＯＳトランジスタ
とを具備し、
前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続され、
前記第１ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、及び、前記第３ＮＭＯＳトランジスタのゲートが入力ノードに接続された
集積回路。
【請求項１１】
高位側電源と中間ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタと、
低位側電源と中間ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、
前記高位側電源と前記中間ノードの間に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタと並列に接続された第３ＰＭＯＳトランジスタと、
前記低位側電源と前記中間ノードの間に、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタと並列に接続された第３ＮＭＯＳトランジスタと、
前記中間ノードの信号の論理値を反転した論理値の信号を出力ノードに生成するインバータ
とを具備し、
前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続され、
前記第３ＰＭＯＳトランジスタ、及び、前記第３ＮＭＯＳトランジスタのゲートが入力ノードに接続され、
前記第１ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートが前記出力ノードに接続された
集積回路。
【請求項１２】
外部から入力信号を受けとる入力回路と、
前記入力回路から前記入力信号に対応する信号を受け取る内部回路とを備え、
前記入力回路と前記内部回路はモノリシックに集積化されており、
前記入力回路が請求項１乃至７のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る
集積回路装置。
【請求項１３】
送信側ＬＳＩと
前記送信側ＬＳＩと伝送路を介して接続される受信側ＬＳＩ
とを具備し、
前記受信側ＬＳＩは、
前記送信側ＬＳＩから入力信号を受けとる入力回路と、
前記入力回路から前記入力信号に対応する信号を受け取る内部回路
とを備え、
前記入力回路が請求項１乃至７のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る
伝送システム。
【請求項１】
高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答して前記ノードをプルアップする主プルアップ回路部と、
低位側電源と前記ノードとの間に接続され、前記入力信号に応答して前記ノードをプルダウンする主プルダウン回路部と、
前記高位側電源と前記ノードの間に前記主プルアップ回路部と並列に接続され、前記主プルアップ回路部が前記ノードをプルアップするときに前記ノードをプルアップするように構成された抵抗補償プルアップ部と、
前記低位側電源と前記ノードの間に前記主プルダウン回路部と並列に接続され、前記主プルダウン回路部が前記ノードをプルダウンするときに前記ノードをプルダウンするように構成された抵抗補償プルダウン部
とを備え、
前記抵抗補償プルアップ部は、前記高位側電源と前記ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタを含み、且つ、前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記抵抗補償プルダウン部は、前記低位側電源と前記ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタを含み、且つ、前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続された
集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記主プルアップ回路部における前記高位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルアップ部における前記高位側電源と前記ノードの間の導通抵抗よりも低い
集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記主プルアップ回路部において、単一のＭＯＳトランジスタを通過して前記ノードから前記高位側電源に到達する経路が存在する
集積回路。
【請求項４】
請求項１乃至３に記載の集積回路であって、
前記主プルダウン回路部における前記低位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルダウン部における前記低位側電源と前記ノードの間の導通抵抗よりも低い
集積回路。
【請求項５】
請求項２に記載の集積回路であって、
前記主プルダウン回路部において、単一のＭＯＳトランジスタを通過して前記ノードから前記低位側電源に到達する経路が存在する
集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の集積回路であって、
前記入力信号が単一の信号であり、
前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＰＭＯＳトランジスタを含み、
前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＮＭＯＳトランジスタを含み、
前記抵抗補償プルアップ部の前記第１ＰＭＯＳトランジスタのゲートに、前記入力信号が供給され、
前記抵抗補償プルダウン部の前記第２ＮＭＯＳトランジスタのゲートに、前記入力信号が供給される
集積回路。
【請求項７】
請求項１乃至５のいずれかに記載の集積回路であって、
更に、前記ノードの信号の論理値を反転した論理値の出力信号を生成するインバータを備え、
前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＰＭＯＳトランジスタを含み、
前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第３ＮＭＯＳトランジスタを含み、
前記抵抗補償プルアップ部の前記第１ＰＭＯＳトランジスタのゲートに、前記出力信号が供給され、
前記抵抗補償プルダウン部の前記第２ＮＭＯＳトランジスタのゲートに、前記出力信号が供給される
集積回路。
【請求項８】
請求項１乃至５のいずれかに記載の集積回路であって、
前記少なくとも一の入力信号が第１入力信号と第２入力信号とを含み、
前記主プルアップ回路部が、前記高位側電源と前記ノードの間に並列に接続された第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記主プルダウン回路部が前記低位側電源と前記ノードの間に直列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルアップ部が、更に、前記第１ＮＭＯＳトランジスタに直列に且つ前記第１ＰＭＯＳトランジスタに並列に接続された第５ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルダウン部が、更に、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタに直列に接続された第５ＮＭＯＳトランジスタを備え、
前記第２ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力される
集積回路。
【請求項９】
請求項１乃至５のいずれかに記載の集積回路であって、
前記少なくとも一の入力信号が第１入力信号と第２入力信号とを含み、
前記主プルアップ回路部が、前記高位側電源と前記ノードの間に直列に接続された第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記主プルダウン回路部が前記低位側電源と前記ノードの間に並列に接続された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、
前記第３ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第４ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルアップ部が、更に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタに直列に接続された第５ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＰＭＯＳトランジスタのゲートに前記第２入力信号が入力され、
前記抵抗補償プルダウン部が、更に、前記第２ＰＭＯＳトランジスタに直列に且つ前記第２ＮＭＯＳトランジスタに並列に接続された第５ＮＭＯＳトランジスタを備え、
前記第２ＮＭＯＳトランジスタのゲートに前記第１入力信号が入力され、前記第５ＮＭＯＳトランジスタのゲートに前記第２入力信号が入力される
集積回路。
【請求項１０】
高位側電源と出力ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタと、
低位側電源と出力ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、
前記高位側電源と前記出力ノードの間に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタと並列に接続された第３ＰＭＯＳトランジスタと、
前記低位側電源と前記出力ノードの間に、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタと並列に接続された第３ＮＭＯＳトランジスタ
とを具備し、
前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続され、
前記第１ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、及び、前記第３ＮＭＯＳトランジスタのゲートが入力ノードに接続された
集積回路。
【請求項１１】
高位側電源と中間ノードの間に直列に接続された第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタと、
低位側電源と中間ノードの間に直列に接続された第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、
前記高位側電源と前記中間ノードの間に、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタと並列に接続された第３ＰＭＯＳトランジスタと、
前記低位側電源と前記中間ノードの間に、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタと並列に接続された第３ＮＭＯＳトランジスタと、
前記中間ノードの信号の論理値を反転した論理値の信号を出力ノードに生成するインバータ
とを具備し、
前記第１ＮＭＯＳトランジスタのゲートが前記高位側電源に接続され、
前記第２ＰＭＯＳトランジスタのゲートが前記低位側電源に接続され、
前記第３ＰＭＯＳトランジスタ、及び、前記第３ＮＭＯＳトランジスタのゲートが入力ノードに接続され、
前記第１ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートが前記出力ノードに接続された
集積回路。
【請求項１２】
外部から入力信号を受けとる入力回路と、
前記入力回路から前記入力信号に対応する信号を受け取る内部回路とを備え、
前記入力回路と前記内部回路はモノリシックに集積化されており、
前記入力回路が請求項１乃至７のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る
集積回路装置。
【請求項１３】
送信側ＬＳＩと
前記送信側ＬＳＩと伝送路を介して接続される受信側ＬＳＩ
とを具備し、
前記受信側ＬＳＩは、
前記送信側ＬＳＩから入力信号を受けとる入力回路と、
前記入力回路から前記入力信号に対応する信号を受け取る内部回路
とを備え、
前記入力回路が請求項１乃至７のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る
伝送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１０２２８６（Ｐ２０１３−１０２２８６Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４３８０７（Ｐ２０１１−２４３８０７）
【出願日】平成２３年１１月７日（２０１１．１１．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月７日（２０１１．１１．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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